JP5811069B2 - 巡回型ａ／ｄ変換器 - Google Patents

Description

本発明は、巡回型Ａ／Ｄ変換器に関するものである。

従来、信号電圧Ｖｉｎを巡回させて（マルチプライングＡ／Ｄ変換器に複数回通過させて）信号電圧Ｖｉｎを２倍、４倍・・といったように増幅する増幅動作を実行し、その後、その増幅電圧を巡回させて（マルチプライングＡ／Ｄ変換器にＡ／Ｄ変換を複数回実行させて）Ａ／Ｄ変換動作を実行するＡ／Ｄ変換器が記載されている（例えば、特許文献１参照）。

特開２００８−１０４１４２号公報

上記特許文献１に記載された装置は、オフセット調整機能を有していないため、オフセット調整を行うためには、別途、マルチプライングＤ／Ａ変換器の前段、またはマルチプライングＤ／Ａ変換器の後段に、オペアンプや加算回路等を有するオフセット調整回路を備える必要がある。しかし、このようなオフセット調整回路を備えると、部品点数が増加して回路規模が大きくなってしまうといった問題がある。

本発明は上記問題に鑑みたもので、オペアンプや加算回路等を有するオフセット調整回路を備えることなく、オフセットを調整できるようにすることを目的とする。

上記目的を達成するため、請求項１に記載の発明は、演算増幅器（２３）と、第１のキャパシタ（ＣＦ）と、第２のキャパシタ（ＣＳ１０、ＣＳ１１）と、第１、第２のキャパシタ群および演算増幅器（２３）の接続を切り替えるために設けられた複数のスイッチと、これらのスイッチ群のオンオフを制御する制御回路（３０）と、を備え、制御回路（３０）は、第１のフェーズで、第１のキャパシタ（ＣＦ）および第２のキャパシタ（ＣＳ１０、ＣＳ１１）の一端を外部信号入力端子（２）に接続し、第１のキャパシタ（ＣＦ）の他端を演算増幅器（２３）の入力端子に接続するとともに、第２のキャパシタ（ＣＳ１０、ＣＳ１１）の他端を接地端子に接続し、次の第２のフェーズで、第１のキャパシタ（ＣＦ）の一端を演算増幅器（２３）の出力端子に接続し、第２のキャパシタ（ＣＳ１０、ＣＳ１１）の一端をリファレンス電圧（Ｖｒｅｆｍ、Ｖｒｅｆｐ）が印加される第１リファレンス電圧入力端子に接続し、第１のキャパシタ（ＣＦ）の他端および第２のキャパシタ（ＣＳ１０、ＣＳ１１）の他端を演算増幅器（２３）の入力端子に接続し、次の第３のフェーズで、第１のキャパシタ（ＣＦ）の一端および第２のキャパシタ（ＣＳ１０、ＣＳ１１）の一端を演算増幅器（２３）の出力端子に接続し、第１のキャパシタの他端を演算増幅器（２３）の入力端子に接続するとともに、第２のキャパシタ（ＣＳ１０、ＣＳ１１）の他端を接地端子に接続し、次の第４のフェーズで、第１のキャパシタ（ＣＦ）の一端を演算増幅器（２３）の出力端子に接続し、第２のキャパシタ（ＣＳ１０、ＣＳ１１）の一端をリファレンス電圧入力端子に接続するとともに、第１のキャパシタ（ＣＦ）の他端および第２のキャパシタ（ＣＳ１０、ＣＳ１１）の他端を演算増幅器（２３）の入力端子に接続し、第３〜第４のフェーズを、１回、または複数回順次繰り返し実施して演算増幅器（２３）の出力端子より外部信号入力端子に印加される電圧を増幅した電圧を出力させる巡回型Ａ／Ｄ変換器であって、演算増幅器（２３）の入力端子に一端が接続された第３のキャパシタ（ＣＯ）と、制御回路（３０）の制御に応じて第３のキャパシタ（ＣＯ）の他端の接続先を第１の電位（Ｖｔｒｉｍ）となる第１の端子（７）または第２の電位（ＧＮＤ）となる第２の端子（８）に切り替えるスイッチ（Ｓ３０）と、を備え、制御回路（３０）は、第１のフェーズから第２のフェーズへの移行時および第３のフェーズから第４のフェーズへの移行時の少なくとも一方で、第３のキャパシタ（ＣＯ）の他端の接続先を切り替えるようにスイッチ（Ｓ３０）を制御することを特徴としている。

このような構成によれば、演算増幅器（２３）の入力端子に一端が接続された第３のキャパシタ（ＣＯ）と、制御回路（３０）の制御に応じて第３のキャパシタ（ＣＯ）の他端の接続先を第１の電位（Ｖｔｒｉｍ）となる第１の端子（７）または第２の電位（ＧＮＤ）となる第２の端子（８）に切り替えるスイッチ（Ｓ３０）と、を備え、制御回路（３０）は、第１のフェーズから第２のフェーズへの移行時および第３のフェーズから第４のフェーズへの移行時の少なくとも一方で、第３のキャパシタ（ＣＯ）の他端の接続先を切り替えるようにスイッチ（Ｓ３０）が制御され、これにより外部信号入力端子（２）に印加される電圧に含まれるオフセット電圧が調整されるので、オペアンプや加算回路等を有するオフセット調整回路を備えることなく、オフセットを調整することができる。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態に係る巡回型Ａ／Ｄ変換器の構成を示す図である。 本発明の第１実施形態に係る巡回型Ａ／Ｄ変換器に含まれる１．５ビットＡ／Ｄ変換器の回路構成を示す図である。 本発明の第１実施形態に係る巡回型Ａ／Ｄ変換器に含まれる可変容量コンデンサの構成を示す図である。 第１実施形態に係る巡回型Ａ／Ｄ変換器の動作タイミングを示す図である。 第１実施形態における各フェーズにおけるマルチプライングＤ／Ａ変換器の等価回路を示す図である。 第２実施形態に係る巡回型Ａ／Ｄ変換器の動作タイミングを示す図である。 第２実施形態における各フェーズにおけるマルチプライングＤ／Ａ変換器の等価回路を示す図である。 変形例について説明するための図である。 変形例について説明するための図である。

（第１実施形態）
本発明の第１の実施形態について、図１ないし図５を参照しながら説明する。図１は、本発明の第１実施形態に係る巡回型Ａ／Ｄ変換器の構成を示している。この巡回型Ａ／Ｄ変換器２７は、信号入力端子２に入力された信号電圧Ｖｉｎを増幅し、その増幅した電圧をＡ／Ｄ変換してＮビットのＡ／Ｄ変換コードを出力するものであり、ＭビットのＡ／Ｄ変換回路３、ＭビットのマルチプライングＤ／Ａ変換器２８、スイッチ６、制御回路３０、オフセット調整回路４０、制御回路５１、不揮発性メモリ５２から構成されている。

図２は、Ａ／Ｄ変換回路３の構成を示している。Ａ／Ｄ変換回路３は、Ｖｒｅｆｐ（５Ｖ）とＶｒｅｆｍ（０Ｖ）を基準電圧とし、Ｍ＝１．５ビットつまり３値のデジタル変換値０、１、２（＝００、０１、１０）を出力するようになっている。

具体的には、基準電圧ＶｒｅｆｐとＶｒｅｆｍの差電圧を抵抗Ｒ０、Ｒ１、Ｒ２で分圧し、抵抗Ｒ０とＲ１、抵抗Ｒ１とＲ２の各接続点は、それぞれコンパレータＣＭＰ１、ＣＭＰ２の非反転入力端子に接続されている。コンパレータＣＭＰ１、ＣＭＰ２の反転入力端子には、スイッチ６を介して電圧が入力されている。ここで、抵抗Ｒ０、Ｒ１、Ｒ２の抵抗値としては、抵抗Ｒ１を所定の抵抗値Ｒ［Ω］としたときに、抵抗Ｒ０とＲ２を１．５Ｒ［Ω］となるように設定している。

コンパレータＣＭＰ１、ＣＭＰ２から出力されるハイレベルまたはロウレベルを有する出力信号はラッチ回路１５に入力される。ラッチ回路１５は、ラッチ信号がハイレベルになると、その時のコンパレータＣＭＰ１、ＣＭＰ２の出力信号を保持して、その保持した出力信号をエンコーダ１６に出力する。また、エンコーダ１６は、ラッチ回路１５からの信号に基づいて３値のＡ／Ｄ変換コードを生成して出力する。

図１に示したように、マルチプライングＤ／Ａ変換器２８は、演算増幅器２３、コンデンサＣＳ１０、ＣＳ１１、ＣＦおよびスイッチＳ１０、Ｓ１１、Ｓ１８〜Ｓ２０から構成されている。各コンデンサＣＳ１０、ＣＳ１１の一端（共通側電極）はコモンライン２５およびスイッチＳ１９を介して演算増幅器２３の反転入力端子に接続され、他端（非共通側電極）はスイッチＳ１０、Ｓ１１を介して複数の基準電圧線（Ｖｒｅｆｐ（５Ｖ）、Ｖｒｅｆｍ（０Ｖ）の各電圧線）およびスイッチ６の共通接点のうちの何れかに接続されるようになっている。

コンデンサＣＳ１０、ＣＳ１１は、それぞれ静電容量ＣＳ／２を有しており、コンデンサＣＦは、静電容量ＣＦを有している。また、並列接続されたコンデンサＣＳ１０、ＣＳ１１の静電容量ＣＳは、コンデンサＣＦの静電容量ＣＦと同じ値となっている。

演算増幅器２３の反転入力端子と出力端子との間にはスイッチＳ１８が接続されており、スイッチ６と演算増幅器２３の反転入力端子との間には、コンデンサＣＦが接続されている。また、コモンライン２５と接地端子との間には、スイッチＳ２０が接続されている。

オフセット調整回路４０は、信号入力端子２より入力される入力信号に含まれるオフセットを調整するものであり、可変容量コンデンサＣＯとスイッチＳ３０により構成されている。可変容量コンデンサＣＯには、不揮発性メモリ５２に記憶された情報に従って動作する制御回路５１が接続されている。

可変容量コンデンサＣＯの一端は、コモンライン２５に接続され、可変容量コンデンサＣＯの他端は、スイッチＳ３０を介して第１の電圧Ｖｔｒｉｍとなる第１の端子７と第２の電位ＧＮＤとなる第２の端子８のいずれか一方に接続されるようになっている。

スイッチＳ３０は、制御回路３０からの信号に応じて可変容量コンデンサＣＯの他端の接続先を切り替える。

可変容量コンデンサＣＯの静電容量ΔＣは、制御回路５１より出力されるＮビットの調整信号に応じて変化するように構成されている。

図３に、可変容量コンデンサＣＯの構成を示す。可変容量コンデンサＣＯは、ｎ個のコンデンサＣ４１〜Ｃ４ｎと、ｎ個のスイッチＳ４１〜Ｓ４ｎにより構成されている。

なお、オフセット調整量の分解能を上げるため、各コンデンサＣ４１〜Ｃ４ｎの静電容量値を異ならせている。本実施形態では、コンデンサＣ４２の静電容量値をコンデンサＣ４１の静電容量値の２倍、コンデンサＣ４３の静電容量値をコンデンサＣ４２の静電容量値の２倍、コンデンサＣ４４の静電容量値をコンデンサＣ４３の静電容量値の２倍・・といったように各コンデンサＣ４１〜Ｃ４ｎの静電容量値を重み付けしている。

制御回路５１より出力されるＮビットの調整信号に応じて各スイッチＳ４１〜Ｓ４ｎをオンオフさせることで、可変容量コンデンサＣＯの静電容量ΔＣを高分解能で調整することができる。

なお、可変容量コンデンサＣＯの静電容量ΔＣが所望の値となるような調整信号が出力されるようなデータを不揮発性メモリ５２に記憶させることで、それ以降、可変容量コンデンサＣＯの静電容量ΔＣを所望の値に設定することが可能となる。

次に、図４および図５を参照しながら巡回型Ａ／Ｄ変換器１３の動作を説明する。図４には、動作タイミングが示されており、図５（ａ）〜（ｄ）には、各フェーズにおけるマルチプライングＤ／Ａ変換器２８の等価回路が示されている。なお、図５（ａ）〜（ｄ）には、並列接続されたコンデンサＣＳ１０、ＣＳ１１を１つのコンデンサＣＳとして示してある。本実施形態において、並列接続された各コンデンサＣＳ１０、ＣＳ１１から成る静電容量ＣＳとコンデンサＣＦの静電容量ＣＦは同じ値となっている。すなわち、図５（ａ）〜（ｄ）中に示されているコンデンサＣＳの静電容量は、コンデンサＣＦの静電容量と同じ値となる。

制御回路３０は、Ａ／Ｄ変換回路３とスイッチＳ１０、Ｓ１１、Ｓ１８〜Ｓ２０を制御して、図４に示すように信号電圧Ｖｉｎを１回巡回させて（マルチプライングＤ／Ａ変換器１４に２回通過させて）増幅、オフセット調整動作を実行し、その後、その増幅電圧を９回巡回させて（Ａ／Ｄ変換回路３にＡ／Ｄ変換を１０回実行させて）１０ビットのＡ／Ｄ変換動作を実行する。

（増幅、オフセット調整動作）
制御回路３０は、Ａ／Ｄ変換動作に先立って増幅動作を実行する。まず、フェーズＡでは、スイッチＳ３０を第１の端子７側（第１の電位であるＶｔｒｉｍ側）、スイッチ６を信号入力端子２側（信号電圧Ｖｉｎ側）、スイッチＳ１８をオン、スイッチＳ１０、Ｓ１１をスイッチ６側に切り替え、スイッチＳ２０をオン、スイッチＳ１９をオフとし、コンデンサＣＦとＣＳ１０、ＣＳ１１に信号電圧Ｖｉｎで電荷設定をする（Ｓａｍｐｌｉｎｇ）。

このフェーズＡにおけるマルチプライングＤ／Ａ変換器２８の等価回路を図５（ａ）に示す。ここで、信号入力端子２に印加される電圧には、信号電圧Ｖｉｎだけでなくオフセット電圧Ｖｏｆｓも含まれる。すなわち、信号入力端子２に印加される電圧はＶｉｎ＋Ｖｏｆｓと表すことができる。

次のフェーズＢでは、スイッチＳ３０を第２の端子８側（第２の電位であるＧＮＤ側）、スイッチＳ１８、Ｓ２０をオフとした後、スイッチ６をマルチプライングＤ／Ａ変換器２８側、スイッチＳ１０、Ｓ１１をＶｒｅｆｍ側に切り替え、スイッチＳ１９をオンとし、マルチプライングＤ／Ａ変換器２８を増幅動作させるとともにオフセット調整を行う（Ａｍｐ（１）＆オフセット調整）。

このフェーズＢにおけるマルチプライングＤ／Ａ変換器２８の等価回路を図５（ｂ）に示す。演算増幅器２３の反転入力端子と非反転入力端子の間の電位が等しくなる点と、フェースＡとフェーズＢとの間では電荷保存則によりコンデンサＣＳ１０、１１とコンデンサＣＦの電荷が保存される点から、コンデンサＣＳ１０、１１から成る静電容量をＣＳ、コンデンサＣＦの静電容量をＣＦ、演算増幅器２３の出力電圧をＶｏｕｔ１、コンデンサＣＯの静電容量をΔＣとすると、数式１が成立する。また、この数式１より、出力電圧Ｖｏｕｔ１は、数式２のように表すことができる。

（ＣＦ＋ＣＳ）・（Ｖｉｎ＋Ｖｏｆｓ）＋ΔＣ・Ｖｔｒｉｍ＝ＣＳ・Ｖｒｅｆｍ＋ＣＦ・Ｖｏｕｔ１…（数式１）
Ｖｏｕｔ１＝（ＣＦ＋ＣＳ）／ＣＦ・（Ｖｉｎ＋Ｖｏｆｓ）＋ΔＣ／ＣＦ・Ｖｔｒｉｍ−ＣＳ／ＣＦ・Ｖｒｅｆｍ…（数式２）
ここで、Ｖｒｅｆｍが０Ｖに設定されているものとして、Ｖｒｅｆｍ＝０（Ｖ）とし、並列接続された各コンデンサＣＳ１０、ＣＳ１１の静電容量ＣＳとコンデンサＣＦの静電容量ＣＦは同じ値であることから、ＣＳ＝ＣＦとすると、出力電圧Ｖｏｕｔ１は、数式３のように表すことができる。

Ｖｏｕｔ１＝２・（Ｖｉｎ＋Ｖｏｆｓ）＋ΔＣ／ＣＦ・Ｖｔｒｉｍ…（数式３）
この数式３において、右辺の第１項である「２・（Ｖｉｎ＋Ｖｏｆｓ）」は、入力信号が２倍に増幅されることを示しており、右辺の第２項である「ΔＣ／ＣＦ・Ｖｔｒｉｍ」は、オフセット調整回路４０によるオフセット調整量を示している。

次のフェーズＣでは、スイッチＳ３０を第２の端子８側（第２の電位であるＧＮＤ側）、スイッチ６をマルチプライングＤ／Ａ変換器２８側、スイッチＳ１０、Ｓ１１をスイッチ６側に切り替え、スイッチＳ１８をオフ、スイッチＳ２０をオン、スイッチＳ１９をオフとし、コンデンサＣＦとＣＳ１０、ＣＳ１１に信号電圧Ｖｏｕｔ１で電荷設定をする（Ｓａｍｐｌｉｎｇ）。このフェーズＣにおけるマルチプライングＤ／Ａ変換器２８の等価回路を図５（ｃ）に示す。

次のフェーズＤでは、スイッチＳ３０を第２の端子８側（第２の電位であるＧＮＤ側）、スイッチＳ１８、Ｓ２０をオフとした後、スイッチ６をマルチプライングＤ／Ａ変換器２８側、スイッチＳ１０、Ｓ１１をＶｒｅｆｍ側に切り替え、スイッチＳ１９をオンとし、マルチプライングＤ／Ａ変換器２８を増幅動作させるとともにオフセット調整を行う（Ａｍｐ（２）＆オフセット調整）。

このフェーズＤにおけるマルチプライングＤ／Ａ変換器２８の等価回路を図５（ｄ）に示す。ここでも、演算増幅器２３の反転入力端子と非反転入力端子の間の電位が等しくなる点と、フェーズＣとフェーズＤとの間では電荷保存則によりコンデンサＣＳ１０、１１とコンデンサＣＦの電荷が保存される点から、演算増幅器２３の出力電圧をＶｏｕｔ２、コンデンサＣＯの静電容量をΔＣとすると、数式４が成立する。また、この数式４より、出力電圧Ｖｏｕｔ２は、数式５のように表すことができる。

（ＣＦ＋ＣＳ）・Ｖｏｕｔ１＝ＣＳ・Ｖｒｅｆｍ＋ＣＦ・Ｖｏｕｔ２…（数式４）
Ｖｏｕｔ２＝（ＣＦ＋ＣＳ）／ＣＦ・Ｖｏｕｔ１−ＣＳ／ＣＦ・Ｖｒｅｆｍ…（数式５）
ここで、Ｖｒｅｆｍが０Ｖに設定されているものとして、Ｖｒｅｆｍ＝０（Ｖ）とし、コンデンサＣＳの静電容量とコンデンサＣＦの静電容量と同じ値となっていることから、ＣＳ＝ＣＦとすると、出力電圧Ｖｏｕｔ２は、数式６のように表すことができる。更に、出力電圧Ｖｏｕｔ２は、数式３、数式６より、数式７のように表すことができる。

Ｖｏｕｔ２＝２・Ｖｏｕｔ１…（数式６）
Ｖｏｕｔ２＝４・（Ｖｉｎ＋Ｖｏｆｓ）＋２・ΔＣ／ＣＦ・Ｖｔｒｉｍ…（数式７）
この数式７において、右辺の第１項である「４（Ｖｉｎ＋Ｖｏｆｓ）」は、入力信号が４倍に増幅されることを示しており、右辺の第２項である「２・ΔＣ／ＣＦ・Ｖｔｒｉｍ」は、オフセット調整回路４０によるオフセット調整量を示している。すなわち、右辺の第２項に含まれる「２・ΔＣ／ＣＦ・Ｖｔｒｉｍ」により、信号入力端子２に印加される電圧に含まれるオフセット電圧Ｖｏｆｓをキャンセルし、オフセット電圧Ｖｏｆｓによる出力電圧をＶｏｕｔへの影響を低減することができる。増幅動作は、スイッチ１９をオフして増幅動作をホールドした時点で終了する。

（Ａ／Ｄ変換動作）
制御回路３０は、Ａ／Ｄ変換回路３のラッチ回路１５に対しハイレベルのラッチ信号を出力する。そして、スイッチＳ１０、Ｓ１１をスイッチ６側に切り替え、スイッチＳ２０をオンしてコンデンサＣＳ１０、ＣＳ１１に増幅電圧で電荷設定をする（Ｓａｍｐｌｉｎｇ）。電荷設定が完了すると、スイッチＳ２０をオフし、その後スイッチＳ１９をオンするとともにＡ／Ｄ変換回路３のＡ／Ｄ変換値に応じてスイッチＳ１０、Ｓ１１をＶｒｅｆｐ側またはＶｒｅｆｍ側に切り替えて電荷再分配を実行する（ＭＤ／Ａ（１））。

制御回路３０は、電荷再分配が完了すると、スイッチＳ１９をオフして増幅電圧をホールドし、その増幅電圧をマルチプライングＤ／Ａ変換器２８に巡回させる。本実施形態では、増幅電圧をマルチプライングＤ／Ａ変換器２８に９回巡回させて（Ａ／Ｄ変換回路３にＡ／Ｄ変換動作を１０回実行させて）最終的にＮ＝１０ビットのＡ／Ｄ変換コードを出力する。

前述したオフセット調整回路４０によるオフセット調整量を調整するための調整信号は、調整行程時に決定され、書き込みツールを用いて不揮発性メモリ５２に記憶される。次回以降、巡回型Ａ／Ｄ変換器の電源がオンしたときに、制御回路５１は不揮発性メモリ５２に記憶されたデータを読み出して、Ｎビットの調整信号が出力されるようになっている。このように、調整行程で一度オフセット調整すれば、その後は電源を投入するたびにオフセットが自動的に調整されるようになっている。

上記した構成によれば、演算増幅器２３と、第１のキャパシタＣＦと、第２のキャパシタＣＳ１０、ＣＳ１１と、第１、第２のキャパシタ群および演算増幅器２３の接続を切り替えるために設けられた複数のスイッチと、これらのスイッチ群のオンオフを制御する制御回路３０と、を備え、制御回路３０は、第１のフェーズ（フェーズＡ）で、第１のキャパシタＣＦおよび第２のキャパシタＣＳ１０、ＣＳ１１の一端を外部信号入力端子２に接続し、第１のキャパシタＣＦの他端を演算増幅器２３の入力端子に接続するとともに、第２のキャパシタＣＳ１０、ＣＳ１１の他端を接地端子に接続し、次の第２のフェーズ（フェーズＢ）で、第１のキャパシタＣＦの一端を演算増幅器２３の出力端子に接続し、第２のキャパシタＣＳ１０、ＣＳ１１の一端をリファレンス電圧Ｖｒｅｆｍ、Ｖｒｅｆｐが印加される第１リファレンス電圧入力端子に接続し、第１のキャパシタＣＦの他端および第２のキャパシタＣＳ１０、ＣＳ１１の他端を演算増幅器２３の入力端子に接続し、次の第３のフェーズ（フェーズＣ）で、第１のキャパシタＣＦの一端および第２のキャパシタＣＳ１０、ＣＳ１１の一端を演算増幅器２３の出力端子に接続し、第１のキャパシタの他端を演算増幅器２３の入力端子に接続するとともに、第２のキャパシタＣＳ１０、ＣＳ１１の他端を接地端子に接続し、次の第４のフェーズ（フェーズＤ）で、第１のキャパシタＣＦの一端を演算増幅器２３の出力端子に接続し、第２のキャパシタＣＳ１０、ＣＳ１１の一端をリファレンス電圧入力端子に接続するとともに、第１のキャパシタＣＦの他端および第２のキャパシタＣＳ１０、ＣＳ１１の他端を演算増幅器２３の入力端子に接続し、第３〜第４のフェーズを、１回、または複数回順次繰り返し実施して演算増幅器２３の出力端子より外部信号入力端子に印加される電圧を増幅した電圧を出力させる巡回型Ａ／Ｄ変換器であって、演算増幅器２３の入力端子に一端が接続された第３のキャパシタＣＯと、制御回路３０の制御に応じて第３のキャパシタＣＯの他端の接続先を第１の電位Ｖｔｒｉｍとなる第１の端子７または第２の電位ＧＮＤとなる第２の端子８に切り替えるスイッチＳ３０と、を備え、制御回路３０は、第１のフェーズから第２のフェーズへの移行時および第３のフェーズから第４のフェーズへの移行時の少なくとも一方で、第３のキャパシタＣＯの他端の接続先を切り替えるようにスイッチＳ３０が制御され、これにより外部信号入力端子２に印加される電圧に含まれるオフセット電圧が調整されるので、オペアンプや加算回路等を有するオフセット調整回路を備えることなく、オフセットを調整することができる。

なお、制御回路３０は、第１のフェーズ（フェーズＡ）では第３のキャパシタＣＯの他端の接続先を第１の電位Ｖｔｒｉｍとなる第１の端子７に接続し、第２のフェーズ（フェーズＢ）では第３のキャパシタＣＯの他端の接続先を第１の電位Ｖｔｒｉｍよりも電位の低い第２の電位ＧＮＤとなる第２の端子８に接続するようにスイッチＳ３０を制御することで、演算増幅器２３の出力電圧を−側に調整することができる。

（第２実施形態）
本発明の第２の実施形態について、図６〜７を参照しながら説明する。本実施形態に係る巡回型Ａ／Ｄ変換器の構成は、図１に示したものと同じである。上記第１実施形態では、フェーズＡにて、スイッチＳ３０をＶｔｒｉｍ側に接続した後、フェーズＢ〜Ｃにて、スイッチＳ３０をＧＮＤ側に接続するようにして、フェーズＡからフェーズＢへの移行時に＋の極性にオフセット調整を調整したが、本実施形態では、フェーズＡにて、スイッチＳ３０をＧＮＤ側に接続した後、フェーズＢ、Ｃにて、スイッチＳ３０をＶｔｒｉｍ側に接続するとともに、フェーズＤにて、スイッチＳ３０をＧＮＤ側に接続するようにして、フェーズＡからフェーズＢへの移行時に−の極性にオフセット調整し、フェーズＣからフェーズＤへの移行時に＋の極性にオフセット調整する。また、フェーズＡからフェーズＢへの移行時と、フェーズＣからフェーズＤへの移行時とで、オフセット調整量の調整量を異ならせる。

本実施形態において、制御回路３０は、Ａ／Ｄ変換回路３とスイッチＳ１０、Ｓ１１、Ｓ１８〜Ｓ２０を制御して、図６に示すように信号電圧Ｖｉｎを１回巡回させて（マルチプライングＤ／Ａ変換器１４に２回通過させて）増幅、オフセット調整動作を実行し、その後、その増幅電圧を９回巡回させて（Ａ／Ｄ変換回路３にＡ／Ｄ変換を１０回実行させて）１０ビットのＡ／Ｄ変換動作を実行する。

（増幅、オフセット調整動作）
制御回路３０は、Ａ／Ｄ変換動作に先立って増幅動作を実行する。まず、フェーズＡでは、スイッチＳ３０を第２の端子８側（第２の電位であるＧＮＤ側）、スイッチ６を信号入力端子２側（信号電圧Ｖｉｎ側）、スイッチＳ１８をオン、スイッチＳ１０、Ｓ１１をスイッチ６側に切り替え、スイッチＳ２０をオン、スイッチＳ１９をオフとし、コンデンサＣＦとＣＳ１０、ＣＳ１１に信号電圧Ｖｉｎで電荷設定をする（Ｓａｍｐｌｉｎｇ）。

このフェーズＡにおけるマルチプライングＤ／Ａ変換器２８の等価回路を図７（ａ）に示す。ここで、信号入力端子２に印加される電圧には、信号電圧Ｖｉｎだけでなくオフセット電圧Ｖｏｆｓも含まれる。すなわち、信号入力端子２に印加される電圧はＶｉｎ＋Ｖｏｆｓと表すことができる。

次のフェーズＢでは、スイッチＳ３０を第１の端子７側（第１の電位であるＶｔｒｉｍ側）、スイッチＳ１８、Ｓ２０をオフとした後、スイッチ６をマルチプライングＤ／Ａ変換器２８側、スイッチＳ１０、Ｓ１１をＶｒｅｆｍ側に切り替え、スイッチＳ１９をオンとし、マルチプライングＤ／Ａ変換器２８を増幅動作させるとともにオフセット調整を行う（Ａｍｐ（１）＆オフセット調整）。

このフェーズＢにおけるマルチプライングＤ／Ａ変換器２８の等価回路を図７（ｂ）に示す。演算増幅器２３の反転入力端子と非反転入力端子の間の電位が等しくなる点と、フェースＡとフェーズＢとの間では電荷保存則によりコンデンサＣＳ１０、１１とコンデンサＣＦの電荷が保存される点から、コンデンサＣＳ１０、１１から成る静電容量をＣＳ、コンデンサＣＦの静電容量をＣＦ、演算増幅器２３の出力電圧をＶｏｕｔ１、コンデンサＣＯの静電容量をΔＣ１とすると、数式８が成立する。また、この数式８より、出力電圧Ｖｏｕｔ１は、数式９のように表すことができる。

（ＣＦ＋ＣＳ）・（Ｖｉｎ＋Ｖｏｆｓ）＝ＣＳ・Ｖｒｅｆｍ＋ΔＣ１・Ｖｔｒｉｍ＋ＣＦ・Ｖｏｕｔ１…（数式８）
Ｖｏｕｔ１＝（ＣＦ＋ＣＳ）／ＣＦ・（Ｖｉｎ＋Ｖｏｆｓ）−ΔＣ１／ＣＦ・Ｖｔｒｉｍ−ＣＳ／ＣＦ・Ｖｒｅｆｍ…（数式９）
ここで、Ｖｒｅｆｍが０Ｖに設定されているものとして、Ｖｒｅｆｍ＝０（Ｖ）とし、並列接続された各コンデンサＣＳ１０、ＣＳ１１の静電容量ＣＳとコンデンサＣＦの静電容量ＣＦは同じ値であることから、ＣＳ＝ＣＦとすると、出力電圧Ｖｏｕｔ１は、数式１０のように表すことができる。

Ｖｏｕｔ１＝２・（Ｖｉｎ＋Ｖｏｆｓ）−ΔＣ１／ＣＦ・Ｖｔｒｉｍ…（数式１０）
この数式１０において、右辺の第１項である「２・（Ｖｉｎ＋Ｖｏｆｓ）」は、入力信号が２倍に増幅されることを示しており、右辺の第２項である「−ΔＣ１／ＣＦ・Ｖｔｒｉｍ」は、オフセット調整回路４０によるオフセット調整量を示している。

次のフェーズＣでは、スイッチＳ３０を第１の端子７側（第１の電位であるＶｔｒｉｍ側）、スイッチ６をマルチプライングＤ／Ａ変換器２８側、スイッチＳ１０、Ｓ１１をスイッチ６側に切り替え、スイッチＳ１８をオフ、スイッチＳ２０をオン、スイッチＳ１９をオフとし、コンデンサＣＦとＣＳ１０、ＣＳ１１に信号電圧Ｖｏｕｔ１で電荷設定をする（Ｓａｍｐｌｉｎｇ）。また、コンデンサＣＯの静電容量をΔＣ２とする。このフェーズＣにおけるマルチプライングＤ／Ａ変換器２８の等価回路を図７（ｃ）に示す。

次のフェーズＤでは、スイッチＳ３０を第２の端子８側（第２の電位であるＧＮＤ側）、スイッチＳ１８、Ｓ２０をオフとした後、スイッチ６をマルチプライングＤ／Ａ変換器２８側、スイッチＳ１０、Ｓ１１をＶｒｅｆｍ側に切り替え、スイッチＳ１９をオンとし、マルチプライングＤ／Ａ変換器２８を増幅動作させるとともにオフセット調整を行う（Ａｍｐ（２）＆オフセット調整）。

このフェーズＤにおけるマルチプライングＤ／Ａ変換器２８の等価回路を図７（ｄ）に示す。ここでも、演算増幅器２３の反転入力端子と非反転入力端子の間の電位が等しくなる点と、フェースＡとフェーズＢとの間では電荷保存則によりコンデンサＣＳ１０、１１とコンデンサＣＦの電荷が保存される点から、演算増幅器２３の出力電圧をＶｏｕｔ２、コンデンサＣＯの静電容量をΔＣ２とすると、数式１１が成立する。また、この数式１１より、出力電圧Ｖｏｕｔ２は、数式１２のように表すことができる。

（ＣＦ＋ＣＳ）・Ｖｏｕｔ１＋ΔＣ２・Ｖｔｒｉｍ＝ＣＳ・Ｖｒｅｆｍ＋ＣＦ・Ｖｏｕｔ２…（数式１１）
Ｖｏｕｔ２＝（ＣＦ＋ＣＳ）／ＣＦ・Ｖｏｕｔ１＋ΔＣ２／ＣＦ・Ｖｔｒｉｍ−ＣＳ／ＣＦ・Ｖｒｅｆｍ…（数式１２）
ここで、Ｖｒｅｆｍが０Ｖに設定されているものとして、Ｖｒｅｆｍ＝０（Ｖ）とし、コンデンサＣＳの静電容量とコンデンサＣＦの静電容量と同じ値となっていることから、ＣＳ＝ＣＦとすると、出力電圧Ｖｏｕｔ２は、数式１３のように表すことができる。更に、出力電圧Ｖｏｕｔ２は、数式１４のように表すことができる。

Ｖｏｕｔ２＝２・Ｖｏｕｔ１＋ΔＣ２／ＣＦ・Ｖｔｒｉｍ…（数式１３）
Ｖｏｕｔ２＝４・（Ｖｉｎ＋Ｖｏｆｓ）＋（−２・ΔＣ１＋ΔＣ２）／ＣＦ・Ｖｔｒｉｍ…（数式１４）
この数式１４において、右辺の第１項である「４（Ｖｉｎ＋Ｖｏｆｓ）」は、入力信号が４倍に増幅されることを示しており、右辺の第２項である「（−２・ΔＣ１＋ΔＣ２）／ＣＦ・Ｖｔｒｉｍ」は、オフセット調整回路４０によるオフセット調整量を示している。すなわち、右辺の第２項に含まれる「（−２・ΔＣ１＋ΔＣ２）／ＣＦ・Ｖｔｒｉｍ」により、信号入力端子２に印加される電圧に含まれるオフセット電圧Ｖｏｆｓをキャンセルし、オフセット電圧Ｖｏｆｓによる出力電圧をＶｏｕｔへの影響を低減することができる。増幅動作は、スイッチ１９をオフして増幅動作をホールドした時点で終了する。

この後のＡ／Ｄ変換動作については、上記第１実施形態と同様であるため、動作説明を省略する。

制御回路３０は、第１のフェーズ（フェーズＡ）では第３のキャパシタＣＯの他端の接続先を第２の電位ＧＮＤとなる第２の端子８に接続し、第２のフェーズ（フェーズＢ）では第３のキャパシタＣＯの他端の接続先を第２の電位ＧＮＤよりも電位の高い第１の電位Ｖｔｒｉｍとなる第１の端子７に接続するようにスイッチＳ３０を制御することで、演算増幅器２３の出力電圧を−側に調整することができる。

また、制御回路３０は、第３のフェーズ（フェーズＣ）では第３のキャパシタＣＯの他端の接続先を第１の電位Ｖｔｒｉｍとなる第１の端子７に接続し、第４のフェーズ（フェーズＣ）では第３のキャパシタＣＯの他端の接続先を第１の電位Ｖｔｒｉｍよりも電位の低い第２の電位ＧＮＤとなる第２の端子８に接続するようにスイッチＳ３０を制御することで、演算増幅器２３の出力電圧を＋側に調整することができる。

また、第３のキャパシタＣＯの容量値を可変させる第２の制御回路５１を備え、第１のフェーズから第２のフェーズへの移行時および第３のフェーズから第４のフェーズへの移行時の両方で、第３のキャパシタＣＯの他端の接続先が切り替えられる場合、第２の制御回路５１は、第３のキャパシタＣＯの容量値を異ならせるので、オフセット調整量の分解能をより大きくすることができ、高精度でオフセット調整を行うことができる。

（その他の実施形態）
例えば、上記第１実施形態では、フェーズＡにて、スイッチＳ３０をＶｔｒｉｍ側に接続した後、フェーズＢ〜Ｃにて、スイッチＳ３０をＧＮＤ側に接続するようにして、フェーズＡからフェーズＢへの移行時に＋の極性にオフセット調整を調整したが、例えば、図８（ａ）に示すように、フェーズＡにて、スイッチＳ３０をＧＮＤ側に接続した後、フェーズＢ〜Ｄにて、スイッチＳ３０をＶｔｒｉｍ側に接続するようにして、フェーズＡからフェーズＢへの移行時に−の極性にオフセット調整を調整することもできる。また、図８（ｂ）に示すように、フェーズＡにて、スイッチＳ３０をＶｔｒｉｍ側に接続した後、フェーズＢにて、スイッチＳ３０をＧＮＤ側に接続した後、フェーズＣにて、再度、スイッチＳ３０をＶｔｒｉｍ側に接続した後、フェーズＤにて、スイッチＳ３０をＧＮＤ側に接続するようにして、フェーズＡからフェーズＢへの移行時と、フェーズＣからフェーズＤへの移行時の両方で＋の極性にオフセット調整を調整することもできる。なお、スイッチＳ３０の接続先とオフセット調整の極性の関係を図９に示す。この図に示すように、スイッチＳ３０の接続先により＋の極性にオフセット調整を行ったり、−の極性にオフセット調整を行ったりすることが可能である。

また、上記第１、第２実施形態では、第１の電位としてＶｔｒｉｍ、第２の電位としてＧＮＤとしたが、第１の電位と第２の電位をぞれぞれ任意の電位に設定できるように構成してもよい。この場合、第１の電位と第２の電位差によって、調整オフセット量を任意に変えることができる。また、例えば、第１の電位としてＶｒｅｆｐ、第２の電位としてＶｒｅｆｍとすることも可能である。

また、上記実施形態では、増幅動作を２回行う場合を例に説明したが、増幅動作の回数は２回に限定されるものではない。

また、上記実施形態では、並列接続されたコンデンサＣＳ１０、ＣＳ１１の静電容量ＣＳと、コンデンサＣＦの静電容量ＣＦを同じ値として、２回の増幅動作で４倍の出力電圧が得られるように構成したが、各コンデンサの静電容量値は必ずしもこのような関係としなくてもよい。なお、静電容量ＣＦと静電容量ＣＦの比率により任意の増幅度とすることが可能である。例えば、ＣＳ＝３ＣＦとした場合、１回の増幅動作で４倍の増幅が可能である。

３ Ａ／Ｄ変換回路
６ スイッチ
２７ 巡回型Ａ／Ｄ変換器
２８ マルチプライングＤ／Ａ変換器
３０ 制御回路
４０ オフセット調整回路
５１ 制御回路
５２ 不揮発性メモリ
Ｓ３０ スイッチ
ＣＯ 可変容量コンデンサ

Claims (6)

1. 演算増幅器（２３）と、第１のキャパシタ（ＣＦ）と、第２のキャパシタ（ＣＳ１０、ＣＳ１１）と、前記第１、第２のキャパシタ群および前記演算増幅器（２３）の接続を切り替えるために設けられた複数のスイッチと、これらのスイッチ群のオンオフを制御する制御回路（３０）と、を備え、
   前記制御回路（３０）は、
   第１のフェーズで、前記第１のキャパシタ（ＣＦ）および前記第２のキャパシタ（ＣＳ１０、ＣＳ１１）の一端を外部信号入力端子（２）に接続し、前記第１のキャパシタ（ＣＦ）の他端を前記演算増幅器（２３）の入力端子に接続するとともに、前記第２のキャパシタ（ＣＳ１０、ＣＳ１１）の他端を接地端子に接続し、
   次の第２のフェーズで、前記第１のキャパシタ（ＣＦ）の一端を前記演算増幅器（２３）の出力端子に接続し、前記第２のキャパシタ（ＣＳ１０、ＣＳ１１）の一端をリファレンス電圧（Ｖｒｅｆｍ、Ｖｒｅｆｐ）が印加される第１リファレンス電圧入力端子に接続し、前記第１のキャパシタ（ＣＦ）の他端および前記第２のキャパシタ（ＣＳ１０、ＣＳ１１）の他端を前記演算増幅器（２３）の入力端子に接続し、
   次の第３のフェーズで、前記第１のキャパシタ（ＣＦ）の一端および前記第２のキャパシタ（ＣＳ１０、ＣＳ１１）の一端を前記演算増幅器（２３）の出力端子に接続し、前記第１のキャパシタの他端を前記演算増幅器（２３）の入力端子に接続するとともに、前記第２のキャパシタ（ＣＳ１０、ＣＳ１１）の他端を接地端子に接続し、
   次の第４のフェーズで、前記第１のキャパシタ（ＣＦ）の一端を前記演算増幅器（２３）の出力端子に接続し、前記第２のキャパシタ（ＣＳ１０、ＣＳ１１）の一端を前記リファレンス電圧入力端子に接続するとともに、前記第１のキャパシタ（ＣＦ）の他端および前記第２のキャパシタ（ＣＳ１０、ＣＳ１１）の他端を前記演算増幅器（２３）の入力端子に接続し、
   前記第３〜第４のフェーズを、１回、または複数回順次繰り返し実施して前記演算増幅器（２３）の出力端子より前記外部信号入力端子に印加される電圧を増幅した電圧を出力させる巡回型Ａ／Ｄ変換器であって、
   前記演算増幅器（２３）の入力端子に一端が接続された第３のキャパシタ（ＣＯ）と、
   前記制御回路（３０）の制御に応じて前記第３のキャパシタ（ＣＯ）の他端の接続先を第１の電位（Ｖｔｒｉｍ）となる第１の端子（７）または第２の電位（ＧＮＤ）となる第２の端子（８）に切り替えるスイッチ（Ｓ３０）と、を備え、
   前記制御回路（３０）は、
   前記第１のフェーズから前記第２のフェーズへの移行時および前記第３のフェーズから前記第４のフェーズへの移行時の少なくとも一方で、前記第３のキャパシタ（ＣＯ）の他端の接続先を切り替えるように前記スイッチ（Ｓ３０）を制御することを特徴とする巡回型Ａ／Ｄ変換器。
2. 前記制御回路（３０）は、前記第１のフェーズでは前記第３のキャパシタ（ＣＯ）の他端の接続先を前記第１の電位（Ｖｔｒｉｍ）となる第１の端子（７）に接続し、前記第２のフェーズでは前記第３のキャパシタ（ＣＯ）の他端の接続先を前記第１の電位（Ｖｔｒｉｍ）よりも電位の低い第２の電位（ＧＮＤ）となる第２の端子（８）に接続するように前記スイッチ（Ｓ３０）を制御することを特徴とする請求項１に記載の巡回型Ａ／Ｄ変換器。
3. 前記制御回路（３０）は、前記第３のフェーズでは前記第３のキャパシタ（ＣＯ）の他端の接続先を前記第１の電位（Ｖｔｒｉｍ）となる第１の端子（７）に接続し、前記第４のフェーズでは前記第３のキャパシタ（ＣＯ）の他端の接続先を前記第１の電位（Ｖｔｒｉｍ）よりも電位の低い第２の電位（ＧＮＤ）となる第２の端子（８）に接続するように前記スイッチ（Ｓ３０）を制御することを特徴とする請求項１または２に記載の巡回型Ａ／Ｄ変換器。
4. 前記制御回路（３０）は、前記第１のフェーズでは前記第３のキャパシタ（ＣＯ）の他端の接続先を前記第２の電位（ＧＮＤ）となる第２の端子（８）に接続し、前記第２のフェーズでは前記第３のキャパシタ（ＣＯ）の他端の接続先を前記第２の電位（ＧＮＤ）よりも電位の高い第１の電位（Ｖｔｒｉｍ）となる第１の端子（７）に接続するように前記スイッチ（Ｓ３０）を制御することを特徴とする請求項１に記載の巡回型Ａ／Ｄ変換器。
5. 前記制御回路（３０）は、前記第３のフェーズでは前記第３のキャパシタ（ＣＯ）の他端の接続先を前記第２の電位（ＧＮＤ）となる第２の端子に接続し、前記第４のフェーズでは前記第３のキャパシタ（ＣＯ）の他端の接続先を前記第１の電位（Ｖｔｒｉｍ）となる第１の端子に接続するように前記スイッチ（３０）を制御することを特徴とする請求項４に記載の巡回型Ａ／Ｄ変換器。
6. 前記第３のキャパシタ（ＣＯ）の容量値を可変させる第２の制御回路（５１）を備え、
   前記第１のフェーズから前記第２のフェーズへの移行時および前記第３のフェーズから前記第４のフェーズへの移行時の両方で、前記第３のキャパシタ（ＣＯ）の他端の接続先が切り替えられる場合、前記第２の制御回路（５１）は、前記第３のキャパシタ（ＣＯ）の容量値を異ならせることを特徴とする請求項１に記載の巡回型Ａ／Ｄ変換器。

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