JP5823376B2 - 高速データレート用の半導体・オン・インシュレータ光変調器 - Google Patents

Description

発明の詳細な説明

本発明は、１０Ｇｂ／ｓより速いデータレート（debits）のより優れた性能に向けて改良された電気光学変調素子に関する。この改良は、構造及びその環境の容量性効果（effets capacitifs）の影響を低減することにより得られる。より詳細には、この改良は、以下：
−アクセス抵抗の低減によって、構造自体の容量の影響が制限され；又は
−活性領域に垂直に位置する１つ以上の基板の構造の改変によって、環境の容量性効果の影響が低減され；又は
−これらの特徴が組み合わせられた；
素子に関する。

本発明は、更に、前記素子の製造方法、及び、前記素子を含む装置又はシステムに関する。

《技術分野》
本発明は、半導体に基づくオプトエレクトロニクス及びフォトニクスの分野にあり、とりわけ、集積回路における光テレコミュニケーション及び光インターコネクションの分野の用途に関する。

光ファイバー又は光回路内の光に基づく信号と電気信号とを同時に含むコミュニケーションネットワークを形成するためには、電子／光変換素子が必要である。

電気光学変調器は、情報を電気信号から光波に移す、例えば、電子的方式下のデジタル情報を、長距離通信のために光ファイバー内を運ばれる光デジタル信号に変換することを可能にする素子である。

《従来技術の状態》
商品化されている又は工業化される過程にあるオプトエレクトロニクス素子及びシステムの現世代は、シリコンについて１０ギガバイト／秒／カラーチャネルまでの範囲のデータレートで作動する。

現在検討されている次世代は、一般に１０〜４０Ｇｂｉｔ／ｓを必要とする用途のため、１０Ｇｂｉｔ／ｓを超えるより高速のデータレートで作動することが要求される。

従って、本発明の目的は、とりわけ、変調された光信号において得られるコントラスト及び変調速度の観点だけでなく、光学的損失の低減の観点からも、これらの素子によって提供される性能を改善することにある。

《データレートの向上》
１０Ｇｂｉｔ／ｓより大きくかつ４０Ｇｂｉｔ／ｓまでのＧｂｉｔ／ｓで作動し、ＩＩＩ−Ｖ型の半導体材料及びニオブ酸リチウム（ＬｉＮｂＯ３）により製造される光変調器が存在する。

しかしながら、これらの素子は、他の技術に対するシリコン変調器の利点、すなわち、とりわけ及び例えば：同じ基板上におけるオプティクス及びエレクトロニクスの集積化の可能性及び容易さ、マイクロエレクトロニクスの既存の製造方法の利用、より少ないコスト並びに制御及び調整の柔軟性及び迅速性を提供しない。

従って、本発明の目的は、とりわけ、半導体・オン・インシュレータ、そしてより詳細には、シリコン・オン・インシュレータによって形成される電気光学変調器のデータレートの向上に関連する問題を解決するか又は回避することである。

《シリコン変調器》
シリコン・オン・インシュレータによる変調器において、光変調は、一般に、光導波路の内部でキャリア（電子及び／又は正孔）の密度を変化させることにより行われる。キャリア密度のこの変化は、屈折率の変化を生じさせ、そしてそれゆえ、入力電気信号に基づいて印加される電圧の作用により導かれる光波の位相の変化を生じさせる。

例えば、ファブリペロー型共振器若しくはリング共振器又はマッハツェンダー干渉計であることができる、干渉計による構造を用いて、位相の変調を光強度の変調に変換する。

マッハツェンダー干渉計は、２つのアームへビーム（bras）へ分割するビーム分割器及びこれら２つのアームから出力するビームを結合するビーム結合器から形成され、前記アームにおいて２つの波が伝播しかつ位相の変調が行われる。これら２つの波が同位相で再結合されると、干渉計の出口において強度は最大となり、これら２つの波が正反対の位相で再結合されると、強度は最小となる。

得ることができる有効指数の変化（典型的には、１０^−３より小さい）からみて、ｐｉと等しい位相変化を得ることができるように、そしてそのようにして、例えば、コントラストに関して良好な性能を提供することができるようにするために、マッハツェンダーのアーム内に位置する活性領域は数ミリメートルの長さである。

詳しくは、シリコン・オン・インシュレータ型の基板上光変調器を記載する以下の文献を更に参照されたい：
−文献ＵＳ７，２５１，４０８；
−文献ＷＯ２００５／０９３４８０；及び
−刊行物D. MARRIS-MORINI et al, "Low loss and high speed silicon optical modulator based on a lateral carrier depletion structure", Optics express, 16, 1, 334-339 (2008)。

１０Ｇｂｉｔ／ｓより速いデータレートで作動する、シリコン・オン・インシュレータ型の基板上光変調器を対象とするいくつかの刊行物がある。しかしながら、これらのデータレートを達成するために用いられる手段、例えば、活性領域の長さの縮小のために用いられる手段によって、これらの素子の性能には制限が生ずる。

このように、刊行物L. Liao et al, "40 Gbit/s silicon optical modulator for highspeed applications", Electronics Letters, 43, (22) (2007)は、４０Ｇｂｉｔ／ｓでわずか１ｄＢのコントラストを有する変調を与える変調器を提案している。

その点に関して、刊行物S. Manipatrun et al, "High Speed Carrier Injection 18 Gb/s Silicon Micro-ring Electro-optic Modulator", LEOS 2007, 21-25 Oct. 2007は、１８Ｇｂｉｔ／ｓでわずか３ｄＢのコントラストを有する変調を与えるリング共振器に基づく変調器を提案している。更に、リング変調器は、例えば、温度及び技術的不完全に対してより鋭敏であり、そしてとりわけ複雑な電気供給を必要とするため、不利なところがある。

従って、本発明の別の目的は、従来技術の欠点を克服することであり、そしてとりわけ、以下：
−変調速度を上げることができること；
−データレートを上げるときにコントラストの性能を改善すること；
−変調された信号の信号対雑音比を改善することができること；
−光損失を制限すること；
−素子又は対応するシステムの製造、工業化、調整を促進及び単純化すること；
−２次元及び３次元の、コンパクト及び／又は複合及び／又はハイブリッド回路内での変調機能の集積化を改善及び単純化すること；
−既存の方法及び設備の全部又は一部を利用することができること；
−光伝播路を含めて光電子回路内の伝送容量を改善することができること；
−とりわけ、３Ｄ集積化を用いて、複合、コンパクト、及び／又はハイブリッド回路においてこれらの改善を利用できるようにすること；
である。

《発明の開示》
これに対して、本発明は、レリーフ（relief）を用いて形成されるマイクロ導波路内を通過する光信号を制御するために改良されたオプトエレクトロニクス素子を提供するものであって、前記レリーフは、典型的には、半導体・オン・インシュレータ型の基板内の半導体の層の表面から突出するリブ（リッジとも呼ばれる）である。

典型的には、半導体は、例えば、ＳＯＩＴｅｃ社によって供給されるＳＯＩ（「シリコン・オン・インシュレータ」）型の、例えば、ガレット（「ウェハ」）の形態にある、シリカ層上シリコンであることができる。

しかしながら、本発明は、他の半導体、例えば：
−ゲルマニウム（すなわち、ゲルマニウム・オン・インシュレータ）；又は
−ＩＩＩ−Ｖ型の任意の半導体（すなわち、ＩＩＩ−Ｖ・オン・インシュレータ）；
を用いた変調器にも適用することができる。

本発明は、より複雑な構造の基板、例えば：
−ＳＯＩ（シリコン・オン・インシュレータ）上ＩＩＩ−Ｖ半導体；又は
−ＧＯＩ（ゲルマニウム・オン・インシュレータ）上ＩＩＩ−Ｖ半導体；又は
−Ｓｉ上ＳｉＧｅ型のヘテロ構造、若しくはＧｅ上ＳｉＧｅ型のヘテロ構造；
にも適用することができる。

本発明によれば：
−このマイクロ導波路は、前記リッジ／リブによって形成される光モードに中心を持ちかつ主ドープ領域と呼ばれる、それらの間にダイオードを形成する、Ｐ型ドープ領域とＮ型ドープ領域との間に位置する（及びあるいはその中に含まれる）活性領域を含み；そして
−これらのＰ又はＮドープ領域は、前記活性領域の両側に配置されそして前記ダイオードを分極させることができる２つの電極に接続される。

本発明は、共同して作用するいくつかの電気的パラメータを改変することにより、当業者にとって予想外の方法で、前記のような素子のカットオフ周波数を高めることを提案する。

本発明によれば：
−素子それ自体のアクセス抵抗を低減することにより；又は
−活性領域に隣接する環境によって及ぼされる容量性効果の影響を低減することにより；
−そして好ましくは、これら２つの手段を組み合わせることで、それらの効果が有利に組み合わせられてデータレートを高めることを可能とすることにより；
前記カットオフ周波数が高められる。

実際に、求められるデータレートのレベルを得るために必要とされる周波数の高い値がこれらの因子及び前記の影響を無視できないものにしており、又更には、先に管理された他の因子に対して優位であることを、本発明者らは指摘したい。

《素子のアクセス抵抗》
本発明は、これに対し、アクセス抵抗、すなわち、ダイオードの電極（例えば、金属製）と活性領域（ダイオード内のＮ型及びＰ型のドープ領域、並びに場合によっては取り得る真性領域（regions intrinseques）１つ以上）との間の電気抵抗を低減することを提案する。これらのアクセス抵抗を低下させることにより、ダイオードそれ自体の容量性挙動によって及ぼされる有害な影響を抑制することができる。

通常、例えば、文献ＵＳ７，２５１，４０８において、ダイオードのアクセス抵抗を低減するために用いられる方法は、ダイオードのＰ及びＮ領域のドーピングを増加させることにある。しかしながら、変調器の場合に、この方法は、素子の光損失の増大という同様の結果を有していることが確認された。

従来技術において必然的に生じていた問題に反して、本発明は、前記活性領域に最も近接する主ドープ領域の部分に対して素子の電極に接続された前記主ドープ領域の部分において、その主ドープ領域の少なくとも一方（好ましくは、両方）が、余分の厚さ（surepaisseur）を備えているような素子を提案する。

従って、この主ドープ領域において、その電極に接続された部分の材料に対するこの余分の厚さは、活性領域と対応するアクセス電極との間を流れる電流に対する横断寸法を増加させる。電流に対する横断寸法のこの増加は、その電極に対するアクセス抵抗の総体値を低下させる。

ＷＯ２００５／０９３４８０の図１には、シリコン基板の窪み（cuvette）の底部のＳｉＰ^＋ドープ層とリブを支持するＳｉＮ⁻ドープ層との間に形成され、そして素子の上部にわたって電極まで延びる、いわゆる垂直ダイオードによって構成された光変調器が記載されている。このＳｉＮ⁻層は、基板面に垂直に上昇する部分を与えるが、その電流に対する横断寸法（すなわち、基板面に平行な寸法）はこのＳｉＮ⁻層の他の部分の横断寸法と実質的に同一である。

異なる方法により、本発明によって提案された余分の厚さの特徴は、有利には、その電流の流れる方向が基板面に平行でない形態を含めて、その電流の流れる方向に対する横断寸法に応じて利用される。

本発明によれば、活性領域に最も近接する主ドープ領域の部分に対してその電極に接続された部分の前記主ドープ領域の水平寸法を増加させることによっても、この横断寸法を得ることができる。本発明は、この余分の厚さとこの水平寸法の増加との組み合わせも予定しており、組み合わせはこれらの異なる部分の幾何学及び割合を基にして決定される。

従って、本発明は、とりわけ、横方向ダイオードが用いられる場合に、また、例えばいわゆる垂直ダイオードのような別の形態に対しても、ドープされたシリコン領域の厚さの増加によりアクセス抵抗を減少させるという独創的な方法を示している。この厚さの増加は、導波路の中心部から最小の距離だけに基づいて行われるので、光モードの伝播に過度に影響を与えずそしてそれゆえ伝播損失をわずかに留める。

この最小距離は、光モードを含む領域の有効寸法に依存し、そしてそれゆえ光導波路及びその環境の閉じ込め（confinement）のパラメータに依存する。

この最小距離は、とりわけ、以下の基準：
−導波路内での電力（puissance）の損失又は；
−リニアメータ当りのダイオード内の最大電磁場強度；
に関して、素子の設計のときに求められる目的に対する試験又は測定により決定される。

余分の厚さによる領域の引き上げ（remontee）と光モードとの間のより大きな間隔は、変調器のコントラストの性能を低下させるが、与える損失の大きさはより小さい。従って、この最小距離は、損失が仕様書（cahier des charges）に照らして許容することのできる状態に留まる可能な最小値により選択された間隔に相当する。

従って、少なくとも場（champ）の強度が場の最大強度の１０分の１より小さくなる導波路の中心部からの距離に、すなわち、少なくともＩ＜Ｉｍａｘ／１０となる距離に、ドープ領域の厚さの増加を設定することができる。好ましくは、Ｉ＜Ｉｍａｘ／１００、更にはＩ＜Ｉｍａｘ／１０００となるような距離が選択される。

この余分の厚さ及びそれに伴う高低差（denivellations）は、圧密化及び集積化のための複雑さ、制約及び追加のコストを表すが、それは、通常、この種の問題を回避しようとする動機を構成するであろうことに留意されたい。

文献ＵＳ７，２５１，４０８は、更に、活性領域のドープ部分の表面をエッチングして前記ドープ部分内に集積化されるインプラントの形態で電極を受容する、この反動機的傾向（tendance contre-incitative）の例証となる素子を開示する。これらのインプラントは、導波路層のシリコン表面から突出せず、導波路のリッジの高さにはなく、このリブの周囲にすらないように集積化される。

《容量性環境の影響》
このアクセス抵抗（１つ以上）の低減と組み合わせて又はその代わりに、本発明は、更に、素子の活性領域に隣接する環境により形成される同等の（equivalente）容量（キャパシタの容量の意味で）の影響を低減させることを提案する。本発明は、この容量の値を低減させることにより、又は基板の抵抗を増加させることにより、及び好ましくはこれら２つの観点を組み合わせることにより、この影響を低減させることを提案する。

本発明によれば、ダイオードの周囲に形成される容量性効果、及びとりわけ、一方で主ドープ領域と他方で絶縁体層のもう一方の側に、及びとりわけ、絶縁体層のすぐ下に位置する基板層との間に形成される容量性効果の影響を低減するように選択され又は改変された基板内に、前記素子は形成される。

＜従来技術に関する考察＞
直接にそして絶縁体なしに半導体基板上に設置される相互に接続された２つの垂直ダイオードを有する、異なるタイプの変調器に関する文献（ＵＳ２００２／０７１６２１）には、ドープ層の１つを横断して半導体基板に到達する溝（７４，図８）が記載されている。この光変調器はＩｎＰを基板とする２つの垂直ダイオード（２０及び２６）によって形成される。これらのダイオードは、ＩｎＰ＋Ｆｅ半導体基板（１２）に直接ドープされる、ＮドープＩｎＰ共通層（１４）によって直列に接続される。絶縁層（３６ａ，３６ｃ）によって全体が覆われる。

この溝（７４）は、ダイオードに平行であってかつダイオードの外側にあり、そしてドープ層（１４）を遮って、これら２つのダイオードの間に位置するドープ層（１４）の残部から外側のドープ部分（１４ｐ）を分離することができる（§[１０６])。この遮断はそれらのそれぞれのポテンシャルを解放し、そしてこのようにしてこれら２つのダイオード（２０及び２６）の容量（Ｃ_ｊ１及びＣ_ｊ２，図１１）を低減することができる。

実際には、この文献の教示は、変調器の静電容量（§［０１１］最終節）、すなわち、電子回路内の素子としてのその内部容量（図１１参照）を低下させることを対象としている。

この開示において、この溝（７４）の存在は外側のドープ層（１４ｐ）と素子内に位置する活性ドープ層（１４）の残部との間に追加の容量性効果を生じさせるという結果も招くことに留意されたい。従って、この溝は、素子それ自体とその外側の環境（とりわけ、層１４ｐ）との間に存在する容量を増やす効果も有している。

従って、本発明とは異なり、この溝は環境の容量性の影響を低減することができる改変を構成していない。この文献は、その２つの間に絶縁層を持たず、半導体基板上に直接形成される素子を記載している。従って、ましてや、この文献は、主ドープ領域と絶縁層のもう一方の側に位置する基板の層との間に形成される容量性効果を低減することができる改変を開示していない。

従って、この文献の教示は、環境の容量性の影響を低減するように、すなわち、素子とその外側との間の容量を低減するように基板を改変することを提案する、本発明により提案される特徴とは明らかに異なる。

従って、この文献により探求される目的は、本発明の目的とは異なっており、そしてこの文献の教示により得られる効果は本発明の目的とは逆行することに留意されたい。

更に詳細には、本発明は、以下の種々の方法で相互に組み合わせることができる種々の手段を提示する：

＜基板の抵抗の増加＞
第１の手段によれば、絶縁体の下に位置する基板の半導体は高い又はより高い抵抗を示すように選択され又は改変される。

この抵抗の増加は、とりわけ以下の方法に従って得ることができ、これらの方法は相互に組み合わせることができる：
−ダイオードを形成するドープ領域又は真性領域に垂直に位置する領域の全部又は一部において、絶縁体の下に位置する基板の半導体を除去し又は薄化することによる。
−ダイオードを形成するドープ領域若しくは真性領域、又は電極、あるいはその両方に垂直に位置する領域の全部若しくは一部において又は一様に、高い又はより高い抵抗率を示すように半導体を選択し又は改変することによる。

意図的にドープされていない標準的なシリコン基板は一般に、１０〜２０Ωｃｍ（オームセンチメートル）付近に位置する抵抗率を基板に与える、約１０^１５ｃｍ^−３のオーダーの残留ドーピングレベルを示す。

シリコンの場合、本発明は、基板の少なくともこの部分に、少なくとも１００〜２００Ωｃｍの、又は更に５００Ωｃｍより高い抵抗率を有するシリコンを用いることを提案する。従って、７５０Ωｃｍのオーダーの値を有する高い抵抗率の基板を用いると良好な結果が予想される。現在まで、この特徴は、本発明で目指している目的に対して有意性があるとは認識されていなかった。このような基板の特徴はそれ自体知られていたが、このようにして本発明の用途に対して特定的に探求されることはなかった。

従って、本発明は、この基板が特定的に前記のような抵抗率を備えるように前記基板を選択することを提案する。

その代わり又は組み合わせて、本発明は、必須ではないが可能であれば上記に挙げた値より高い値までこの抵抗率を増加させる（例えば、精製）工程１つ以上を実施することも提案する。

＜絶縁の増大＞
有利には第１の手段と組み合わせることができる第２の手段によれば、絶縁層は、現在まで充分であると判断されてきた厚さを超える厚さを備えるように選択され又は改変される。この厚さは、例えば、少なくとも２マイクロメートル、そして好ましくは少なくとも３マイクロメートルであることができ、又は更に４マイクロメートルを超えることさえできる。

この厚さは、現在、ＳＯＩ基板の分野において作製することができる。しかしながら、前記厚さの作製は、確立された利点を欠いているためにこの厚さを特定的に探求することを現在まで抑止してきたより高いコストで、そして、異なる用途において実施されている。これは、入手可能性（disponibilite）を考慮する場合に、用いられる基板が実際には変動的な又は偶然的でさえある厚さとなるためである。この厚さは、現在の光学用絶縁体の約１マイクロメートルに基づいて光の漏れを回避するために同様に充分であると現在まで考えられてきた。従って、最も普通に利用される厚さは１〜２マイクロメートルに含まれる。

第３の手段によれば、ダイオードを形成するドープ領域又は真性領域に垂直に位置する領域の少なくとも一部において、絶縁体を部分的に又は全体的に薄化し又は除去する。

＜上部層＞
基板の加工のこれらの異なる手段は、例えば、後続の堆積によって又は「３Ｄ集積化」型のプロセスの場合と同様に別の回路又は基板とのアセンブリ後に、活性領域を被覆するようになる層の全部又は一部に適用することもできることに留意されたい。

「３次元」集積化は、相互に連絡することができる種々の高さ上に種々のタイプの機能的素子の構成部分を形成することにより、同じハードウェア素子又は同じ集積化回路の中でそれらの機能的素子を結合することからなる。

このような集積化は、基板上に第１の機能的素子を作成した後、この第１の素子の上に新たな層を作成することにより第２の機能的素子を作成することを含むことができる。

別の方法は、異なる２つの基板上に２つの素子又は素子群を作成した後、それらの上側面によって一方を他方の上に背中合わせに（tete beche）アセンブリすることを含む。

本明細書に開示の本発明の異なる特徴は、同様にしてアセンブリされる素子１つ以上の設計に有利に適用することができる。

本発明の意図において、ダイオードの環境（絶縁体及び／又は基板の加工）に適用されるように開示された特徴は、このアセンブリ後を含みこの環境内に入る層又は領域まで等しく広がっている。

「上部に」（素子の最初の基板に対して）位置する絶縁体又は基板の層も、有利には上記と同様に加工される：すなわち、基板に対する抵抗率の増加又は更に部分的な又は完全な除去によって、及び／又は、絶縁体に対する厚さの増加、あるいは、更に部分的又は全体的な除去によって加工される。

《性能》
このようにして、本発明は、「良好な」変調特性、及びとりわけ、変調器の出口における高いレベルと低いレベルとの間の強いコントラスト並びにわずかな光損失を有しながら、１０Ｇｂｉｔ／ｓより高速のデータレートを達成することを可能にする解決法を提供する。

比較として、本発明者らは、マッハツェンダー干渉計を用いて４０Ｇｂ／ｓのデータレートに相当する周波数で、少なくとも５ｄＢ、又は更に１０ｄＢ若しくはそれ以上のコントラスト、すなわち、L. Liao et al.の文献に記載された１ｄＢのコントラストに対して５倍又は更に１０倍（デシベルで）のコントラストを予測することを導くデジタルシミュレーションの結果を得た。

このようにして、本発明者らは、装置に沿ってわずかな減衰を伴う超高周波の正確な伝播を可能とする電極を設計することが重要であることを確証した。

実際に、考慮されるデータレート（１０Ｇｂｉｔ／ｓより高速）及び周波数において、電圧は素子全体に同時に印加されない：実際は、その波長がほぼ装置の長さである超高周波が問題となる。

好ましくは、２つの主ドープ領域は、活性領域に最も近接する部分に対してそれぞれの電極に接続されるそれらの部分に余分の厚さを備えており、この余分の厚さは前記電極の内部を形成する層で全体的に又は部分的に覆われているか、あるいは、電極と接触している。

特徴によれば、このようにしてこれらの電極は素子の表面と共面をなすことができ、そして例えば、素子の表面上にこれらの電極を設置することができる。このように、これらの電極は線形導波路に沿ったわずかな減衰を可能とする。

水平ダイオードの場合に、この余分の厚さは、例えば、光モードの両側に位置するエッチングによって簡単に形成することができる。そして、このエッチングの縁は、一方では導波リブの側面を、そして他方では主ドープ領域の余分の厚さの引き上げを形成する。

これらの特徴の全体は多くの形態に、とりわけ、以下の形態：
−主ドープ領域が、真性領域と呼ばれる、その大部分が意図的にドープされない半導体の領域によって分離され、それらが一緒にＰＩＮダイオードを形成する形態；又は
−真性領域が更にＰ型又はＮ型ドープ領域少なくとも１つを含み、ドーピング面と呼ばれる、水平又は垂直の平坦層（又はより一般的には、主ドープ領域を相互に分離する面に平行な平坦層）を形成する形態；又は
−横方向ダイオード又は水平ダイオードと呼ばれるダイオードの主ドープ領域が、基板の面に垂直な（normal）（そして導波路に平行な）面を基準にして、活性領域の中心の両側に位置し、そして、前記ダイオードが、垂直のドープ面少なくとも１つを有する真性領域を含む形態；又は
−垂直ダイオードと呼ばれるダイオードの主ドープ領域が、水平な（すなわち、基板の面に平行な）面に対して、活性領域の中心の両側に位置し、そして、前記ダイオードが、水平のドープ面少なくとも１つを有する真性領域を含む形態；又は
−ダイオードが単一のドープ面を有するＰＩＮ型である形態；又は
−主ドープ領域が接合領域と呼ばれる領域において相互に接触して、それらが一緒になってＰＮ型ダイオードを形成する形態；
に適用される。

上記特徴は、有利なことには、前記電気光学変調器として知られるダイオードのあらゆる形態と組み合わせることができる。これらの組み合わせの全てを本明細書において余すところなく詳細に記載することができないとしても、それらは本明細書から明瞭に予測されよう。

従って、主要な活性領域について本明細書に記載した特徴は、Ｐドープ領域、若しくはＮドープ領域、又はその両方に適用することができる。

これらの特徴は、Ｐドーピング面を有する形態だけでなく、Ｎドーピング面を有する形態にも適用される。

容量性効果を抑制するための基板の加工の特徴は、横方向／水平ダイオードの形態にだけでなく、垂直ダイオードの形態にも適用することができる。更にとりわけ垂直ダイオードの場合に、これらの特徴は、（基板の面に平行な）水平面の、ダイオードの周囲に位置する主要な領域に適用することもできる。

同じ意図において、本発明は、上記に定義したような素子の作製のために組織化された公知の技術を組み合わせる製造方法を提案する。

より詳細には、以下：
・導波路の活性領域において、決定された厚さ（例えば、電気光学変調器の作製のために前に用いられた値と一致した又はそれより低い値）；及び
・少なくとも１つの主ドープ領域の少なくとも一部において、導波路の活性部分より有意に厚い厚さ；
を得るように導波路層を作製することを含む。

これらの高低差は、例えば：
・より薄い厚さとするべき領域内のリザーブ（reserves）に注意しながら、導波路層を成長させることによって；又は
・より厚い厚さとするべき領域内のリザーブに注意しながら、導波路層をエッチングすることによって；あるいは
・これら２つを組み合わせることによって；
作製することができる。

より詳細には、本発明は、１００Ωｍ若しくは更に２００Ωｍより高い（又は更に５００Ωｍ若しくは７５０Ωｍより高い）抵抗率を有する半導体の基板又は周囲の（上側及び／又は下側の）層を用いることを含む方法を提案するものであり：前記方法によって、前記素子の変調ダイオードに対する前記基板の容量性の影響が低減される。

本発明は更に、「３次元集積化」型の方法による複合又はコンパクト又はハイブリッド回路における素子の集積化少なくとも１つを含む前記方法を提案する。そして、この製造方法は、公知の方法により、後で回路又は基板の別の部分とアセンブリされ及び／又は重ね合わせられる回路又は基板の部分に基づく、本明細書に開示したような素子の作製を含む。

本発明によれば、前記方法は、例えば：
−異なる機能の素子少なくとも１つを形成する層１つ以上による前記素子の被覆；
−異なる機能の素子少なくとも１つを形成する層１つ以上を用いたアセンブリ；あるいは
−これらの方法の相互の又は他との組み合わせ；
を含むことができる。

同じ意図において、本発明は更に、本明細書に開示したような制御素子少なくとも１つを含む、電気信号に基づいて光信号を制御するための装置を提案する。

特徴によれば、制御素子はこのような装置において、前記制御素子のダイオードの電極に電気信号を印加することにより、前記制御素子のマイクロ導波路の端部に入射された光信号の位相の変調を行うために用いられる。

好ましくは、制御素子は、ＰＮダイオード、又はその真性領域にドープ面を有しないＰＩＮダイオード、又はその真性領域にドープ面少なくとも１つを有するＰＩＮダイオードを含み、前記ダイオードはデプレッション型のモードで用いられる。

代わりに、制御素子は、ＰＮダイオード、又はその真性領域にドープ面を有しないＰＩＮダイオードを含み、前記ダイオードはキャリア注入型のモードで用いられる。

従って、本発明は、光信号の強度変調を行うために前記制御素子少なくとも１つを用いた前記装置を提案する。

より詳細には、装置は、光信号の位相の変調を行うための前記制御素子少なくとも１つを、好ましくは、前記位相の変調を前記光信号の強度変調に変換するように構成されたマッハツェンダー型の干渉計装置内で用いる。

マッハツェンダー干渉計は、技術的変化及び温度に対してわずかな感受性を示すことに鑑み、多くの利点を備えている。更に、その縦方向の構造は、本明細書中に開示の特徴、とりわけ、活性領域周囲の高低差の集積化にとりわけよく適合する。

前記装置は、光信号の位相の変調を光信号の強度変調に変換するように構成されたファブリペロー共振器又はリング共振器内で、前記光信号の位相の変調を行う前記制御素子を用いることもできる。

本発明は、高速のデータレートで電気信号に基づく光変調を必要とするあらゆる用途に、とりわけ、光通信、マイクロプロセッサ内での光インターコネクション、バイオフォトニックの用途に用いることができる。

本明細書に開示された任意の種々の特徴を可能なそれらの組み合わせの調和に従って統合することで、本発明の種々の実施態様を提供する。

本発明の他の特徴及び利点は、少しも限定的でない実施態様及び添付の図面の詳細な記載から明らかとなるであろう。
文献ＷＯ２００５／０９３４８０に記載のような、真性領域に垂直ドープ面を有する横方向形態のＰＩＮ型ダイオードを含む従来技術の例を示す横断面図である。 文献ＵＳ７，２５１，４０８に開示されているような、横方向形態のＰＮ型ダイオードを含む従来技術の例を示す横断面図である。 非対称マッハツェンダー干渉計にマウントされた位相変化のための変調器の配置及び作用の例を示す。 光分配を含むマイクロエレクトロニクス回路内で、入力電子信号に従って発する（emettant）光回路における図３の変調器の配置及び作用の例を示す。 垂直ドープ面を有するＰＩＮ型の横方向形態において、主領域の上方に余分の厚さを備えた本発明の実施態様の例を示す横断面図である。 図の左側に焦点を当てた部分図において、わずかに異なるプロポーションの主ドープ領域について、アクセス抵抗を低下させる余分の厚さの作用を示す、図５と同様な図である。 上方及び下方に主領域の余分の厚さを備えており、そして、余分の厚さの上側面が、垂直ドープ面を有するＰＩＮ型の横方向形態素子の一般面（surface generale）及び導波リブの表面と共面をなしている、本発明の実施態様の例を説明する横断面図である。 ＰＮ型の横方向形態において、主領域の上方に余分の厚さを備えた本発明の実施態様の例を示す横断面図である。 非対称ＰＮ型の横方向形態において、主領域の上方に余分の厚さを備えた本発明の実施態様の例を示す横断面図である。 真性領域内の単一の垂直ドープ面及び２つのドーピングレベルの主領域を有する非対称ＰＩＮ型の横方向形態において、主領域の上方に余分の厚さを備えた本発明の実施態様の例を示す横断面図である。 水平ドープ面を有するＰＩＮ型の垂直形態において、主領域の余分の厚さを備えた本発明の実施態様の例を示す横断面図である。 ２つのドーピングレベルの主ドープ領域を有するＰＮ型の垂直形態において、主領域に余分の厚さを備えた本発明の実施態様の例を示す横断面図である。 垂直ドープ面を有するＰＩＮ型の横方向形態において、ダイオードの垂直方向に絶縁体を除去する、本発明の実施態様の例を示す横断面図である。 垂直ドープ面を有するＰＩＮ型の横方向形態において、ダイオードの下方にある絶縁体をダイオードの垂直方向に薄化する、本発明の実施態様の例を示す横断面図である。 垂直ドープ面を有するＰＩＮ型の横方向形態において、ダイオードの垂直方向に下部基板及び絶縁体を除去する、本発明の実施態様の例を示す横断面図である。 垂直ドープ面を有するＰＩＮ型の横方向形態において、ダイオードの垂直方向に絶縁体を厚化（epaississement）し、そして、基板を除去する、本発明の実施態様の例を示す横断面図である。 ＡＡに沿った断面図において図３のものと同様なマッハツェンダー干渉計を含む、本発明に係る強度変調器の実施態様の例を示す図であって、前記強度変調器は：主ドープ部分の上方へ余分の厚さ；ダイオードの垂直かつ下方に絶縁体の薄化及び基板の除去；垂直ドープ面に対して非対称ＰＩＮ型の形態；を備えた、本発明による位相の変調器を含む。 ３Ｄ集積化のための絶縁体層及び半導体層による被覆後の図１６の断面図の本発明の実施態様を表す図であって、前記被覆では、ダイオードの垂直かつその上方に：絶縁層が薄化され；そして、半導体層が除去されている。 ＣＭＯＳ型の電子回路上で本発明による変調器を含む光電子回路のアセンブリによる３Ｄ集積化方法の２つの段階を示す。 ＣＭＯＳ型の電子回路上で本発明による変調器を含む光電子回路のアセンブリによる３Ｄ集積化方法の２つの段階を示す。

《従来技術状態の例の記載》
現在の技術状態は、線形導波路の方向に対する横断面図に従って図１及び図２の略図に示されるような、導波路を形成する線形領域を含むシリコン電気光学変調器を含む。これらの図面は、以下：
−図１：ＷＯ２００５／０９３４８０及び文献D. MARRIS-MORINI et al, "Low loss and high speed silicon optical modulator based on a lateral carrier depletion structure", Optics express, 16, 1, 334-339 (2008)；
−図２：ＵＳ７，２５１，４０８；
によってそれぞれ教示されるような変調器のタイプを表す。

導波路は、平坦な導波路を形成しかつ絶縁層により支持される単結晶シリコン層１２の厚さ内に設けられる。この素子は、一般的に、ＳＯＩ（「シリコン・オン・インシュレータ」）型の基板上に形成され：導波路シリコン層１２は、シリコン層１０にそれ自体に置かれているシリカ（ＳｉＯ_２）層１１に置かれている。

線形導波路は、例えば、導波路層１２の上面から突き出ている、リッジとも呼ばれるリブ１２０によって得られる。リブ１２０の厚さの違いは、その上部が張り出している領域１２９内に光導波部を形成する。ほぼ楕円形の断面を有するこの領域１２９において、そこに入射された光波の線形導波を形成する、有効伝播率（indice effectif de propagation）により特徴づけられる光モードが伝播する。

シリコン導波路層１２を加工して、線形導波路１２９の領域を囲繞する及び／又はそれを包含する線形ダイオード１３０を形成する。このダイオード１３０は、半導体をドーピングして、それぞれ過剰の正孔（正に帯電：Ｐ型ドーピング１２２）及び過剰の電子（負に帯電：Ｎ型ドーピング１２６）を備えた領域、ここでは、導波路領域１２９を囲繞する２つの領域１２２及び１２６を得ることにより形成される。図１の例において、ダイオードは、意図的にドープされていないほぼ中央の真性領域１２１を更に含んで、ＰＩＮ型のダイオードを形成する。この例において、この真性領域は１つ以上の平坦層（couche planes）１２４を形成するドープ領域１つ以上を更に含んで、ドーピング面を持ったＰＩＮ型ダイオードを形成する。図２の例において、それぞれＰ及びＮの２つのドープ領域２２２と２２６とが接合してＰＮ型のダイオードを形成する。

このダイオードの端子１３１及び１３６上に変換すべき電気信号が印加され、印加された信号に従って線形導波路１２９の領域内で有効屈折率が改変される。この有効屈折率の改変は、印加された電気信号に応じた位相差の形をとって、導波路を通過する光波の伝播の改変を生じさせる。

この線形導波路の端部へ光源Ｓ、例えば、レーザーから生じた通常の又は公知の光波を入射することにより、その位相が電気信号に従って変調された光信号が出力において得られる。

この位相変調はその後、光回路内で、例えば、マッハツェンダー型の干渉計内で又はファブリペロー型の共振器若しくはリング共振器内で統合されて強度変調を与える。

図３に示すように、マッハツェンダー干渉計を形成する光回路３０内にこの線形ダイオード１３０を設置して、位相変化のための変調器３を作製することができる。

アースに対する電気信号３２を電極１３６に印加し、もう一方の電極１３１をアースに接続する。信号３２を受ける電極１３６は、アース電極１３１とそれに対してほぼ対称をなすもう一方のアース電極１３９との中間となるように位置する。

光源Ｓ、例えば、レーザーは、光回路の端部３１０に入射される光波３１を生じさせる。

この光波３１０の一部分３１１はダイオード１３０の線形導波路１２０内に入射され、出力においてその位相が電気信号３２に従って変調された光信号３１９を与える。

光波３１のもう一方の部分３１２は同じ長さのもう一方の光導波路３２０内に入射され、変化しないでそこから出力する。

２つの部分３１１，３１２は、出口３９０で再結合されて相互に干渉し合い、その強度が電気信号３２に従って変化した光波３９を与える。

図４は、マイクロエレクトロニクス回路又はマイクロオプトエレクトロニクス回路内の回路における本発明に係る又は従来技術による、光変調器の利用の例を示す。

電気信号３２は、変調器３内に入射され、そして、プレート４０（例えば、ＳＯＩ基板）上に設けられた光分配回路４１内に搬送される光信号を与える。このプレートは、それら自体が入口に光検出器４６１からの電気分配４６２を具備する、種々の機能ブロック４２〜４６を含む光集積回路を構成する。

《発明の記載》
図５〜図１８は、本発明の特徴の可能な種々の組み合わせに対応する本発明の実施態様、及びこれらの特徴の変形の種々の例を表す。これらの変形の全ての組み合わせを余すところなく本明細書中に開示することはできないが、可能な組み合わせの全体は明らかに本明細書中で本発明により提案されている。

とりわけ、余分の厚さの相対位置、ドープ領域の制限、電極の制限、並びに真性領域又はドーピング面又は漸進的ドーピング領域の有無、並びに絶縁体又は基板の改変領域の存在及びその性質は、全て本発明の利点を享受しながらかつ本発明の精神から逸脱することなく、設計仕様の必要に応じて相互に種々に組み合わせることができる特徴である。

エッチング又は堆積又は成長の公知技術、例えば、文献ＷＯ２００５／０９３４８０に記載されているそれらの技術は、本明細書中に記載の種々の要素を形成するのに用いることができる。従って、それらは本明細書中で言及又は明示しない。そして、本発明の幾何学的特徴は、本明細書に記載の最終的形態に直接にかつ明瞭に依存して、これらの技術の中で用いられるパターン又はパラメータを改変することにより得られる。

《素子のアクセス抵抗》
図５、図５ｂ及び図６は、垂直ドープ面を有するＰＩＮ型の横方向形態における本発明の実施態様の２つの例を示す。

導波路は、平坦な導波路を形成しかつ絶縁層により支持される単結晶シリコン層５２の厚さ内に形成される。この素子は、例えば、ＳＯＩ（「シリコン・オン・インシュレータ」）型の基板上に形成され：シリコン導波路層５２は、原基板のシリコン層５０の残部にそれ自体が置かれるシリカ（ＳｉＯ_２）層５１に置かれている。

線形導波路は、例えば、導波路層５２の上面から突き出ている、リッジとも呼ばれるリブ５２０によって得られる。リブ５２０の厚さの違いは、その上部が張り出している活性領域５２９内に光導波を形成する。ほぼ楕円形の断面を有するこの領域５２９において、そこに入射された光波の線形導波を形成する、有効伝播率により特徴づけられる光モードが伝播する。

シリコン導波路層５２を加工して、線形導波路領域５２９を囲繞する及び／又はそれを包含する線形ダイオード５３０（ここでは横断面図により図示）を形成する。この例では、線形ダイオード５３０はＰＩＮ型であり、それぞれＰ及びＮドープされた２つの主ドープ部分５２２及び５２６から形成される。これらの２つの部分５２２及び５２６は、望ましい形態によるとＰ型又はＮ型のドーピング面５２４を１つ以上形成するドープ領域１つ以上を含む、意図的にドープされていない真性領域５２１を囲繞する。

図５及び図５ｂの本発明の実施態様において、主ドープ部分５２２及び５２６はそれぞれ、光モード５２９から隔たった外側領域５２２１、及び光モード５２９側に位置する内側領域５２２０を備えている。

活性領域５２９と対応するアクセス電極５３１との間のドープ部分５２２を通過する電流ｉ５２２の流れの方向に対して横切る方向に従って、外側領域５２２１はこの電流が横切る材料の厚さｔ５２２の増加を与える。

電流が横切る材料の厚さｔ５２２の前記増加を得るために、外側領域５２２１は、例えば、内側領域５２２０に対して高低差ｈ５２２のある余分の厚さを備えることによって、関係する主ドープ領域側の、好ましくは、２つの主ドープ領域５２２及び５２６に対する、ダイオードのアクセス抵抗を低下させることができる。

光モード５２９の中心から距離ｄ５２２に位置するこの高低差ｈ５２２は、光モードの伝播にあまり影響を与えないように、従って伝播の損失をわずかに留めるように計算され又は試験される。この距離は、ダイオード内での光伝播を過度に妨害することなく光損失を過度に増加させないように測定され又は試験された充分な最小値に留めながら、アクセス抵抗をできるだけ低減するようにできるだけ小さく選択される。

変換すべき電気信号は、例えば金属製の、電極５３１及び５３６によってこのダイオード５３０の端子に印加される。これらの電極は、それらの余分の厚さの部分５２２１の全部又は一部の上の、主ドープ領域５２２及び５２６の上面に設けられる。

図５の例において、これらの電極５３１及び５３６とそれらの対応する主ドープ部分５２２及び５２６のドープシリコンとの間に、例えばニッケル又は白金の、シリサイドの中間層５３１１及び５３６１を備えて、電気的接触を改善する。

この同じ例において、主ドープ部分５２２及び５２６のアクセス抵抗を改善するための余分の厚さｈ５２２は上方、すなわち、ベース基板５０と反対側にだけ設けられていることが理解されよう。

他の実施態様において、この余分の厚さは下方、すなわち、ダイオードの中央部分の下に位置していることができ、そして、この例と同様に両側に分配されていることもできる。

導波路５２０の上部の自由空間はここでは空のままであるが、例えば、保護又は絶縁の理由で、シリカＳｉＯ_２のような絶縁体で被覆することもできる。

図６は図５に近い例を示し、この図６において、主ドープ部分６２２及び６２６のアクセス抵抗を改善するための余分の厚さは、中央部分の上部の上側高低差ｈ６２２１及びこの中央部分の下部の下側高低差ｈ６２２２に分配されている。これら上部及び下部の２つの高低差は、導波路の中心部から同じ距離に位置していることができるが、ここに示すように中心部から異なる距離ｄ６２２１及びｄ６２２２に位置していることもできる。

図７には、２つの主ドープ部分７２２及び７２６が光モード７２９の導波リブ７２０の中央部で接合する以外は図５と同様にして適用される、ＰＮ型のダイオードとしての、本発明の実施態様が示されている。

図８は、２つの主ドープ部分８２２及び８２６が対称でなくそして光モード８２９の導波リブ８２０の下であるがこのリブの片側で接合する以外は、図７の場合と同様の本発明の実施態様の例を示す。

図９は、主ドープ領域がそれぞれ２つの異なるドーピング領域を備え、更にそれらが非対称に分配されている以外は、図５と同様な本発明の実施態様の例を示す。

図の左側に位置する主ドープ領域９２２（例えば、Ｐ型）は、余分の厚さの全体を含む外側領域９２２２に分配され、そして、前記外側領域９２２２は、光モード９２９の導波リブの外側で真性領域９２１と接触している内側ドープ領域９２２１よりも強くドーピングされている。更に、この主ドープ領域９２２に対するアクセス電極９３１は余分の厚さの一部だけを覆いそしてその高低差から一定の距離ｄ９３１で止まる。従って、アクセス電極９３１は、この高低差ｈ９２２よりも、この距離ｄ９３１の値だけ活性領域９２９から更に離れている。

図の右側で主ドープ領域９２６（例えば、Ｎ型）は、内側ドープ領域より強くドーピングされた外側領域９２６２に分配され、そして、前記内側ドープ領域９２６１は、導波リブ９２０の下であるがこのリブの片側で真性領域９２１と接触している。更に、内側領域９２６１は余分の厚さの一部を含みそしてこのようにして対応する電極９３６と接触する。

図１０は、水平ドープ面１０２４を有するＰＩＮ型の垂直形態である、本発明の実施態様の例を示す。この例は、主ドープ領域１０２２及び１０２６の余分の厚さを備えた線形ダイオード１０３０を含む。

光導波路は、意図的にドープされていない真性部分１０２１の上部においてその幅を急に狭めることにより形成されたリブ１０２０を含む。

この真性領域は単一の水平ドープ面１０２４を含みそして絶縁体１０００により両側を囲繞されている。この真性領域は主ドープ領域１０２２及び１０２６とそれぞれの下面及び上面によって接触している。

図の左側において、例えばＰ型の、主ドープ領域１０２２は、真性領域１０２１の下部と接触する内側部分１０２２ａを備えている。光モード１０２９の中心からの距離ｄ１０２２において、主ドープ領域１０２２は、外側部分１０２２ｂ内で上方に向けられかつその上部に電極１０３１が設けられた、余分の厚さを形成する高低差ｈ１０２２を備えている。

図の右側で、例えばＮ型の、主ドープ領域１０２６は、真性領域１０２１により支持されたリブの上部と接触する内側部分１０２６ａを備えている。光モード１０２９の中心からの距離ｄ１０２６において、主ドープ領域１０２６は、その上部に電極１０３６が設けられた、外側部分１０２６ｂ内に余分の厚さを形成する高低差ｈ１０２６を備えている。この余分の厚さは下方に向けられ、そしてここでは絶縁層１０１（例えば、最初のシリコン基板１００に基づいて形成されたＳＯＩ基板のシリカ）の表面まで下がる。

主ドープ領域１０２２及び１０２６のそれぞれについて、外側部分１０２６ｂ内の高低差ｈ１０２２によって形成された余分の厚さは、活性領域１０２９と対応するアクセス電極１０３６との間を流れる電流ｉ１０２６が横切る材料の幅ｔ１０２６を増加させることができる。

比較によれば、文献ＷＯ２００５／０９３４８０に記載の従来技術において、２つの主ドープ部分の有する厚さは一定不変であった。電極は、真性部分の下部に位置する主ドープ部分の表面まで下がる垂下部分を備えており、このドープ部分は一定不変の厚さであった。もう一方の主ドープ部分は、真性部分の上部で一定不変の厚さを有していた。

図１１は、２つのドーピングレベルの主ドープ領域を有するＰＮ型の垂直形態において、主領域に余分の厚さを備えた本発明の実施態様の例を示す。

ダイオード１１３０のこれら２つの主ドープ部分は、光モード１１２９の導波路を形成する、ほぼ矩形の断面の領域又はリブ１１２０において接合する。

この接合の下側は、リブ１１２０の下方の両側で水平方向に延びる、例えばＰ型の、下部と呼ばれる主ドープ部分１１２２により形成される。導波領域１１２０のそれぞれの側で、この主ドープ部分１１２２は、素子の表面まで上がる余分の厚さを形成する高低差ｈ１１２２を備えており、その上には電極１１３１ａ及び１１３１ｃが設けられている。

場合により、この下部の主ドープ部分１１２２は、２つの異なるドーピングレベルを有しており：中央部分１１２２ａは、その下側部分に側面端部まで延びる第１のドーピングレベルを有している。この主部分１１２２の２つの外側部分１１２２ｂ及び１１２２ｃは、高低差ｈ１１２２の前部において始まることができる第２のより高いドーピングレベルを有している。

接合の上側は、導波領域１１２０の片側から水平方向に延びる、例えばＮ型の、上部と呼ばれる主ドープ部分１１２６により形成される。導波領域１１２０から離れたこの部分において、この主ドープ部分１１２６は、素子の表面まで上がる余分の厚さを形成する高低差ｈ１１２６を備えており、その上には電極１１３６が設けられている。

主ドープ領域１１２２及び１１２６のそれぞれについて、外側部分１１２６１及び１１２２１ａの高低差ｈ１１２２，ｈ１１２６によって形成された余分の厚さは、活性領域１１２９と対応するアクセス電極１１３６及び１１３１ａとの間を流れる電流ｉ１１２６及びｉ１１２２ａが横切る材料の幅ｔ１１２６及びｔ１１２２ａの増加をもたらす。

電流が横切るこの厚さの幅ｔ１１２６（及び／又はｔ１１２２ａ）は、これらの主ドープ領域１１２６（及び／又は１１２２）のそれぞれの外側部分１１２６１，１１２２１ａの水平方向寸法ｄ１１２６（及び／又はｄ１１２２ａ）を拡げることによって増加させることもできる。

場合により、この上部の主ドープ部分１１２６は、２つの異なるドーピングレベルを有しており：中央部分１１２６ａは第１のドーピングレベルを有し、そして電極１１３６側の部分１１２６ｂは電極と接触する部分において第２のより高いドーピングレベルを有している。

上記のように、ドーピングレベル又はドーピング領域の境界の位置は、余分の厚さ及び／又は電極の位置に対して変化することができる。

《容量性環境の影響》
図１２〜図１５は、図５の例と同様に余分の厚さｈ５２２及びｈ５２６を備えた形態に加えて、変調器への容量性環境の影響を低減するためにダイオード５３０に垂直に位置する層の改変の特徴を含む本発明の実施態様の例を示す。

絶縁を高めることによる：図１２及び図１３は、ダイオード５３０に垂直に位置する領域１３９において、好ましくは、主ドープ領域５２２及び５２６をそこに含むことによって、絶縁層５１がそれぞれ除去され及び薄化されている２つの例を示す。

基板の抵抗を高めることによる：図１４は、図１２の例と同様に絶縁体の除去及び余分の厚さを備えた形態に加え、ダイオード５３０に垂直に位置する領域１３８において、好ましくは、主ドープ領域５２２及び５２６をそこに含むことによって、原基板の半導体５０が除去されている、本発明の実施態様の例を示す。

これらの特徴の一部の組み合わせによる：図１５は、基板のシリコン５０が除去されかつダイオード５３０に垂直に位置する領域１３７において、好ましくは、主ドープ領域５２２及び５２６をそこに含むことによって、絶縁体５１の厚さが増加されている、本発明の実施態様の例を示す。

この特徴は、例えば、最初にこの領域１３７のシリコン５０を薄化させ、次いでそこに残ったシリコンを酸化してそれを絶縁性シリカに変換することによって得ることができる。

代わりに、そしてその最初の厚さに応じて、この領域１３７内の基板のシリコン５０を直接酸化して、絶縁層５１までのその厚さ全体にわたりそれを絶縁体に変換することもできる。

《回路内の集積化》
図１６は、本発明に係る強度変調器の例を示す。この強度変調器は、本例において、本発明に係る位相変調器のマッハツェンダー干渉計（図３のものと同様）へのマウント（montage）によって得られる。本発明のこの実施態様において、位相変調器は、ドープ面１６２４を有する非対称の横方向形態であるＰＩＮ型の線形ダイオード１６３０を含む。このダイオードは、その上に２つの電極１６３１及び１６３６が設けられた２つの余分の厚さを形成する、各高低差ｈ１６２２及びｈ１６２６をそれぞれ備えた、２つの主ドープ部分１６２２及び１６２６を含む。

半導体基板の下層１６０を除去し、そしてダイオード１６３０に垂直に延びた領域１６９において絶縁体１６１の下層を薄化する。

一方の電極１６３６は入力電気信号１６３２に接続され、そしてもう一方の電極１６３１はアースに接続される。信号電極１６３６を基準にしてほぼ対称に、第１アース電極１６３１に対してほぼ対称の第２アース電極１３９が、第１アース電極１６３１に接続された主ドープ部分１６２２とほぼ対称の形状のドープされていないもう一方の半導体の部分上に設けられる。

図１７は、半導体基板層１６４によりそれ自体が覆われた絶縁層１６３が、例えば、接着又は堆積によってそこに加えられた、図１６のそれと同様の強度変調器を示す。

下方の絶縁体１６１及び基板１６０に対してと同じようにかつ同じ理由で、ダイオード１６３０に垂直に延びた領域１６８において、上方基板１６４を除去しそして上方絶縁体１６３を薄化した。

基板の除去及び絶縁体の薄化を示すこの例から、絶縁層及び基板層の加工に関する本発明の全特徴は、ダイオードの上部に位置する層にも、そして従ってそれらの両側でこのダイオードを囲繞する層にも適用することができることがここに示されている。

図１８ａ及び図１８ｂは、本発明によると、アクセス抵抗のそれらの特徴並びに隣接する層１６０及び１６１の加工のそれらの特徴を含む図１６のものと同様の本発明に係る変調器を含む集積化方法の例を構成する、「３Ｄ集積化」と呼ばれる集積化方法の２つの相を示す。

本発明に係る強度変調器１６は、半導体基板１６０によって支持される絶縁層１６１に基づく光回路又は光電子回路１８の表面に形成される。この回路１８は、例えば、光検出器１８１及び導波路１８２を含む。

例えば接着による、アセンブリ段階１８０の間、この回路１８は、もう一方の回路、例えば、基板１９０を基礎とするＣＭＯＳ型の電子回路１９上で逆の位置に接着される。このアセンブリは、回路１９の（その基板１９０と反対側の）上側面の上に回路１８の（その最初の基板１６０の反対側の）上側面を重ね合わせることにより実施される。

このようにして、光回路１８の光素子に対する特定の操作及び加工に回路１９全体を供する必要がなく且つ高密度の、光電子部分を含むハイブリッド回路が得られる。

このような３Ｄ集積化方法の範囲内で、本発明に係る変調器１６のダイオード１６３０の隣接層の加工は、とりわけ、以下：
−アセンブリ前に、ＣＭＯＳ回路１９上の、絶縁層１６３及び半導体層１６４に対して；及び
−アセンブリの前又は後に、光回路１８上の、絶縁層１６１及び半導体層１６０に対して
実施することができる。

とりわけ、もう一方の回路１９への３Ｄ集積化は、回路１８が最初に形成された基板１６０の全体を除去することができるほど十分な剛性を最初の回路１８に与える。

従って、本発明が、既存の回路又は製造方法に変更を生じさせることなく又はわずかに生じさせるだけで、既存の回路及び製造方法に適用することができるというパフォーマンスに関する利益を与えることを理解されよう。

もちろん、本発明は記載してきた例に限定されることなくそして本発明の範囲を逸脱することなしにこれらの例に対して多くの修正を行うことができる。

Claims (17)

1. マイクロ導波路内を通過する光信号を制御するための、基板を含むオプトエレクトロニクス素子であって、
   表面と、その表面から外側へ突出するリブ（５２０）とを含む第１の半導体層（５２）；
   少なくとも１つの第２の半導体層（５０）；及び
   前記の第１の半導体層（５２）と、前記の少なくとも１つの第２の半導体層（５０）との間の少なくとも１つの絶縁体層（５１）;
   を含み、
   前記マイクロ導波路が、前記リブによって形成される光モードの中心に位置するか又はそれを囲繞する活性領域（５２９）を含み、そして、主ドープ領域と呼ばれるＰ型ドープ領域（５２２）とＮ型ドープ領域（５２６）との間に位置して、それらの間にダイオード（５３０）を形成し、
   前記のＰ又はＮ主ドープ領域（５２２，５２６）が、前記活性領域（５２９）の両側に横方向又は垂直に設けられた２つの電極（５３１，５３６）と接続されており、そして、前記ダイオード（５３０）を分極させることができ、
   前記の第１の半導体層（５２）及び／又は前記の第２の半導体層（５０）が１００Ωｍより高い抵抗率を有する基板を用いることにより、及び／又は
   前記の少なくとも１つの第２の半導体層（５０）が、前記ダイオード（５３０，１６３０）を形成するドープ領域（５２２，５２６，１６２２，１６２６）又は真性領域（５２１，１６２１）に垂直に位置する領域（１３８，１３７，１６９，１６８）の少なくとも一部において薄化され又は除去されていることにより、及び／又は
   前記の少なくとも１つの絶縁体層（５１，１６１，１６３）が少なくとも２マイクロメートルの厚さを備えていることにより、及び／又は
   前記絶縁体（５１，１６１，１６３）が、前記ダイオード（５３０，１６３０）を形成するドープ領域（５２２，５２６，１６２２，１６２６）又は真性領域（５２１，１６２１）に垂直に位置する領域（１３９，１６９，１６８）の少なくとも一部において、薄化されるか、あるいは、取り除かれていることにより、
   前記主ドープ領域（５２２，５２６）と、前記の少なくとも１つの第２の半導体層（５０）との間に形成される容量性効果の影響が低減される、前記のオプトエレクトロニクス素子。
2. 前記主ドープ領域（５２２，５２６，１１２６）の少なくとも１つが、前記活性領域（５２９，１１２９）に最も近接して位置する前記の少なくとも１つの主ドープ領域の部分（５２２０，１１２６０）と比較して、前記電極（５３１，１１３６）に接続された前記ドープ領域の部分（５２２１，１１２６１）に、前記の少なくとも１つの主ドープ領域の余分の厚さ（ｈ５２２）によって得られる増分を、電流（ｉ５２２，ｉ１１２６）に対する横断方向の寸法（ｔ５２２，ｔ１１２６）において、示すことを特徴とする、請求項１に記載の素子。
3. ２つの前記主ドープ領域（５２２，５２６）が、前記活性領域（５２９）に最も近接する前記主ドープ領域の部分と比較して、それぞれの電極に接続された前記主ドープ領域の部分に、余分の厚さ（ｈ５２２，ｈ５２６）を有しており、その余分の厚さが、前記電極の下部を形成する金属層（５３１，５３６）で覆われていることを特徴とする、請求項１又は２に記載の素子。
4. 前記主ドープ領域（５２２，５２６）が、その大部分が意図的にドープされていない真性領域（５２１）と呼ばれる半導体の領域によって分離されており、そして、それらが一緒にＰＩＮ型ダイオード（５３０，６３０，９３０，１０３０，１６３０）を形成することを特徴とする、請求項１〜３のいずれか一項に記載の素子。
5. 前記真性領域（５２１）がＰ型又はＮ型のドープ領域の少なくとも１つを更に含み、前記Ｐ型又はＮ型のドープ領域が、ドーピング面（５２４）と呼ばれる面であって前記主ドープ領域を相互に分離する面に対して平行な平坦層を形成することを特徴とする、請求項４に記載の素子。
6. 横方向ダイオード（５３０，６３０，７３０，８３０，９３０，１６３０）と呼ばれるダイオードであって、その主ドープ領域（５２２，５２６）が基板（５０）の面に対する垂線を基準にして活性領域（５２９）の中心の両側に位置している前記ダイオードを形成し、そして、垂直ドープ面（５２４）の少なくとも１つを有する真性領域（５２１）を含むことを特徴とする、請求項５に記載の素子。
7. 垂直ダイオード（１０３０）と呼ばれるダイオードであって、その主ドープ領域（１０２２，１０２６）が水平面を基準にして活性領域（１０２９）の中心の両側に位置する前記ダイオードを形成し、前記ダイオードが、水平ドープ面（１０２４）の少なくとも１つを有する真性領域（１０２１）を含むことを特徴とする、請求項５に記載の素子。
8. 前記ダイオードが単一のドープ面（５２４，１０２４）を有するＰＩＮ型であることを特徴とする、請求項５〜７のいずれか一項に記載の素子。
9. 前記主ドープ領域（７２２，１１２２，７２６，１１２６）が接合領域と呼ばれる領域において相互に接触し、そして、それらが一緒にＰＮ型ダイオード（７３０，８３０，１１３０）を形成することを特徴とする、請求項１に記載の素子。
10. 請求項１〜９のいずれか一項に記載の素子を形成する方法であって、１００Ωｍより高い抵抗率を有する半導体基板（５０，１００，１６０，１６４）を用いて、前記素子の前記ダイオード（５３０，１６３０）に対する前記基板の容量性の影響を低減することを特徴とする、前記方法。
11. 異なる機能を有する素子の少なくとも１つを形成する層の１つ以上により前記素子を被覆すること；
    異なる機能を有する素子の少なくとも１つを形成する層の１つ以上を用いてアセンブリすること；又は
    これら２つを組み合わせること；
    を含む、「３次元集積化」型の方法による複合回路又はコンパクト回路又はハイブリッド回路における素子の集積化の少なくとも１つを含むことを特徴とする、請求項１０に記載の方法。
12. 電気信号からの光信号を制御するための装置（３，１６，１８，１９８）であって、請求項１〜９のいずれか一項に記載の素子の少なくとも１つを含むことを特徴とする、前記装置。
13. 前記素子を用いて、前記素子の前記ダイオードの電極に電気信号を印加することによって、前記素子のマイクロ導波路の一方の端部に入射される光信号に位相変調を生じさせることを特徴とする、請求項１２に記載の装置。
14. 前記素子がＰＮダイオード、又はその真性領域にドープ面を有しないＰＩＮダイオード、又はその真性領域にドープ面の少なくとも１つを有するＰＩＮダイオードを含み、前記ダイオードがデプレッション型のモードで用いられることを特徴とする、請求項１３に記載の装置。
15. 前記素子がＰＮダイオード（７３０，８３０，１１３０）、又はその真性領域にドープ面を有しないＰＩＮダイオード（５３０，６３０，９３０，１０３０，１６３０）を含み、前記ダイオードがキャリア注入型のモードで用いられることを特徴とする、請求項１４に記載の装置。
16. 前記素子の少なくとも１つを用いて光信号（３１）の強度変調を行うことを特徴とする、請求項１２〜１５のいずれか一項に記載の装置。
17. 前記素子の少なくとも１つを用いて光信号（３１）の位相変調を行い、そして、前記位相変調は、前記位相変調を前記光信号の強度変調に変換するために設けられたマッハツェンダー型干渉計装置（３）、あるいはファブリペロー共振器又はリング共振器内で行うことを特徴とする、請求項１２〜１６のいずれか一項に記載の装置。

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