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JP5846866B2 - High frequency switch - Google Patents
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Description

本発明は、主として、VHF帯、UHF帯、マイクロ波帯、およびミリ波帯で使用される高周波スイッチに関する。   The present invention mainly relates to a high frequency switch used in a VHF band, a UHF band, a microwave band, and a millimeter wave band.

従来の高周波スイッチにおいて、高周波スイッチを構成する電界効果トランジスタのオン状態のときは、ドレイン電極とソース電極とが半導体内部の抵抗(Ron:以下、オン抵抗と言う)を介してつながるので、入力信号は通過し、オフ状態のときは、主にドレイン・ソース間の容量(Coff:以下、オフ容量と言う)が見えるので、入力信号は遮断されることになる。オフ容量Coffのインピーダンスは、1/jωCoff(ωは角周波数)で表され、オフ容量Coffが小さければインピーダンスが高くなるからである。ここで、入力信号の遮断量を高周波スイッチのアイソレーションという(下記非特許文献1参照)。   In the conventional high-frequency switch, when the field effect transistor constituting the high-frequency switch is in an on state, the drain electrode and the source electrode are connected via a resistance (Ron: hereinafter referred to as on-resistance) inside the semiconductor. Pass through, and in the off state, the drain-source capacitance (Coff: hereinafter referred to as off-capacitance) can be seen, so that the input signal is cut off. This is because the impedance of the off-capacitance Coff is represented by 1 / jωCoff (ω is an angular frequency), and the impedance increases as the off-capacitance Coff is small. Here, the cutoff amount of the input signal is referred to as isolation of the high frequency switch (see Non-Patent Document 1 below).

モノリシックマイクロ波集積回路、6.1.2スイッチング機能、pp.167、相川正義、大平孝、徳満恒夫、広田哲夫、村口正弘 共著、社団法人電子情報通信学会、平成10年5月20日発行。Monolithic microwave integrated circuit, 6.1.2 switching function, pp. 167, Masayoshi Aikawa, Takashi Ohira, Tsuneo Tokuman, Tetsuo Hirota, Masahiro Muraguchi, The Institute of Electronics, Information and Communication Engineers, May 20, 1998.

従来の高周波スイッチは以上のように構成されているので、オン状態のときはスイッチの損失を小さくし、オフ状態のときはスイッチのアイソレーションを確保するために、オン抵抗Ronおよびオフ容量Coffは、できるだけ小さいことが求められる。
しかしながら、一般的に、オン抵抗Ronは電界効果トランジスタのゲート幅に反比例し、オフ容量Coffはゲート幅に比例する。
したがって、両者はトレードオフの関係にあり、スイッチの損失を小さくするためにオン抵抗Ronを小さくしようとすると、オフ容量Coffは増加し、スイッチのアイソレーションが劣化するという課題があった。
Since the conventional high-frequency switch is configured as described above, the on-resistance Ron and the off-capacitance Coff are set to reduce switch loss in the on-state and to ensure switch isolation in the off-state. It is required to be as small as possible.
However, in general, the on-resistance Ron is inversely proportional to the gate width of the field effect transistor, and the off-capacitance Coff is proportional to the gate width.
Therefore, the two are in a trade-off relationship, and there is a problem that when the on-resistance Ron is reduced in order to reduce the loss of the switch, the off-capacitance Coff increases and the isolation of the switch is deteriorated.

本発明は、以上のような課題を解決するためになされたものであり、通過損失を低減するためにオン状態時の抵抗を小さくしても、十分なアイソレーション量を確保する高周波スイッチを得ることを目的とする。   The present invention has been made to solve the above-described problems, and obtains a high-frequency switch that ensures a sufficient amount of isolation even if the resistance in the ON state is reduced in order to reduce the passage loss. For the purpose.

本発明の高周波スイッチは、入力信号を差動信号に変換して第1および第2の分配端子から出力し、アイソレーション端子が抵抗を介して接地された第1の信号変換回路と、第1の分配端子に第1の電極が接続され、制御電極に印加される制御信号に応じて第1の電極と第2の電極との間をオン状態またはオフ状態にする第1のスイッチング素子と、第2の分配端子に第1の電極が接続され、制御電極に印加される制御信号に応じて第1の電極と第2の電極との間をオン状態またはオフ状態にする第2のスイッチング素子と、第1のスイッチング素子の第1の電極と第2のスイッチング素子の第2の電極との間に接続され、第1および第2のスイッチング素子のオフ状態時の第1の電極と第2の電極との間の容量を有する第1のキャパシタと、第1のスイッチング素子の第2の電極と第2のスイッチング素子の第1の電極との間に接続され、第1および第2のスイッチング素子のオフ状態時の第1の電極と第2の電極との間の容量を有する第2のキャパシタと、第1のスイッチング素子の第2の電極に第1の合成端子が接続されると共に第2のスイッチング素子の第2の電極に第2の合成端子が接続され、第1および第2の合成端子から入力される差動信号を合成して出力し、アイソレーション端子が抵抗を介して接地された第2の信号変換回路とを備え、第1のスイッチング素子と第2のスイッチング素子とは同一ウエハ上に一体形成され、第1のキャパシタは、第1のスイッチング素子の第1の電極下と第2のスイッチング素子の第2の電極下とに行われたイオン注入、それら第1の電極下と第2の電極下との間に行われたアイソレーション注入により形成される第1の並行平板コンデンサにより構成され、第2のキャパシタは、第1のスイッチング素子の第2の電極下と第2のスイッチング素子の第1の電極下とに行われたイオン注入、それら第2の電極下と第1の電極下との間に行われたアイソレーション注入により形成される第2の並行平板コンデンサにより構成されたものである。また、本発明の高周波スイッチは、第1のスイッチング素子および第2のスイッチング素子の各電極をフィンガー方向に垂直な方向に配置すると共に、第1のスイッチング素子と第2のスイッチング素子とで交互に配置したことを特徴とするものである。 The high-frequency switch according to the present invention converts the input signal into a differential signal and outputs it from the first and second distribution terminals, the first signal conversion circuit having the isolation terminal grounded via a resistor, A first switching element having a first electrode connected to the distribution terminal of the first switching element and turning on or off between the first electrode and the second electrode according to a control signal applied to the control electrode; A second switching element having a first electrode connected to the second distribution terminal and turning on or off between the first electrode and the second electrode in accordance with a control signal applied to the control electrode Are connected between the first electrode of the first switching element and the second electrode of the second switching element, and the first electrode and the second electrode when the first and second switching elements are off A first capacitor having a capacitance between the first electrode and The first electrode and the second electrode connected between the second electrode of the first switching element and the first electrode of the second switching element, and when the first and second switching elements are in the OFF state And a second composite terminal connected to the second electrode of the second switching element and a second composite terminal connected to the second electrode of the first switching element And a second signal conversion circuit in which a differential signal input from the first and second combined terminals is combined and output, and an isolation terminal is grounded via a resistor. The switching element and the second switching element are integrally formed on the same wafer, and the first capacitor is arranged below the first electrode of the first switching element and below the second electrode of the second switching element. Ion implantation, they A first parallel plate capacitor formed by isolation implantation performed between the first electrode and the second electrode, and the second capacitor is a second electrode of the first switching element. A second electrode formed by ion implantation performed below and under the first electrode of the second switching element, and isolation implantation performed between the second electrode and the first electrode. It is constituted by a parallel plate capacitor . In the high-frequency switch of the present invention, the electrodes of the first switching element and the second switching element are arranged in a direction perpendicular to the finger direction, and alternately between the first switching element and the second switching element. It is characterized by the arrangement.

本発明によれば、第1および第2のキャパシタにより、第1および第2のスイッチング素子のオフ状態時の第1の電極・第2の電極間容量をキャンセルすることができるので、アイソレーションを大きく改善することができる。したがって、通過損失を低減するために第1および第2のスイッチング素子のオン状態時の抵抗を小さくしても、十分なアイソレーション量を確保することができる効果がある。   According to the present invention, the first and second capacitors can cancel the capacitance between the first electrode and the second electrode when the first and second switching elements are in the OFF state. It can be greatly improved. Therefore, there is an effect that a sufficient amount of isolation can be ensured even if the resistance when the first and second switching elements are turned on is reduced in order to reduce the passage loss.

この発明の実施の形態1による高周波スイッチを示す回路図である。It is a circuit diagram which shows the high frequency switch by Embodiment 1 of this invention. 高周波スイッチの動作原理を示す等価回路図である。It is an equivalent circuit diagram which shows the operating principle of a high frequency switch. 高周波スイッチのオフ状態の動作原理を示す等価回路図である。It is an equivalent circuit diagram which shows the operating principle of the OFF state of a high frequency switch. 高周波スイッチのCc=Coffとした場合の動作原理を示す等価回路図である。It is an equivalent circuit diagram which shows the operation principle at the time of setting Cc = Coff of a high frequency switch. 高周波スイッチのオン状態の動作原理を示す等価回路図である。It is an equivalent circuit diagram which shows the operating principle of the ON state of a high frequency switch. 高周波スイッチのオン状態の通過損失を示す特性図である。It is a characteristic view which shows the passage loss of the ON state of a high frequency switch. 高周波スイッチのオフ状態のアイソレーションを示す特性図である。It is a characteristic view which shows the isolation of the OFF state of a high frequency switch. この発明の実施の形態2による高周波スイッチを示す回路図である。It is a circuit diagram which shows the high frequency switch by Embodiment 2 of this invention. この発明の実施の形態2による他の高周波スイッチを示す回路図である。It is a circuit diagram which shows the other high frequency switch by Embodiment 2 of this invention. この発明の実施の形態3による高周波スイッチを示す回路図である。It is a circuit diagram which shows the high frequency switch by Embodiment 3 of this invention. 高周波スイッチの矢視詳細を示す断面図である。It is sectional drawing which shows the arrow view detail of a high frequency switch. この発明の実施の形態4による高周波スイッチを示す回路図である。It is a circuit diagram which shows the high frequency switch by Embodiment 4 of this invention. 高周波スイッチの矢視詳細を示す断面図である。It is sectional drawing which shows the arrow view detail of a high frequency switch. この発明の実施の形態5による高周波スイッチを示す回路図である。It is a circuit diagram which shows the high frequency switch by Embodiment 5 of this invention. この発明の実施の形態6による高周波スイッチを示す回路図である。It is a circuit diagram which shows the high frequency switch by Embodiment 6 of this invention.

実施の形態1.
図1はこの発明の実施の形態1による高周波スイッチを示す回路図である。
図において、180°ハイブリッド(第1の信号変換回路)2は、入力端子1からの入力信号を差動信号に変換して分配端子3a,3bから出力する。なお、180°ハイブリッド2のアイソレーション端子3cは、抵抗4を介してグランドに接地される。
Embodiment 1 FIG.
1 is a circuit diagram showing a high-frequency switch according to Embodiment 1 of the present invention.
In the figure, a 180 ° hybrid (first signal conversion circuit) 2 converts an input signal from the input terminal 1 into a differential signal and outputs it from the distribution terminals 3a and 3b. The isolation terminal 3 c of the 180 ° hybrid 2 is grounded through the resistor 4.

電界効果トランジスタ(FET:Field Effect Transistor、第1のスイッチング素子、以下、単にトランジスタと言う)5aは、分配端子3aにドレイン電極(第1の電極)Dが接続され、制御信号入力端子6aから抵抗7aを介してゲート電極(制御電極)Gに印加される制御信号に応じてドレイン電極Dとソース電極(第2の電極)Sとの間をオン状態またはオフ状態にする。   A field effect transistor (FET: Field Effect Transistor, first switching element, hereinafter simply referred to as a transistor) 5a has a drain electrode (first electrode) D connected to a distribution terminal 3a and a resistance from a control signal input terminal 6a. The drain electrode D and the source electrode (second electrode) S are turned on or off according to a control signal applied to the gate electrode (control electrode) G through 7a.

同様にトランジスタ(第2のスイッチング素子)5bは、分配端子3bにドレイン電極Dが接続され、制御信号入力端子6bから抵抗7bを介してゲート電極Gに印加される制御信号に応じてドレイン電極Dとソース電極Sとの間をオン状態またはオフ状態にする。   Similarly, in the transistor (second switching element) 5b, the drain electrode D is connected to the distribution terminal 3b, and the drain electrode D according to the control signal applied to the gate electrode G from the control signal input terminal 6b through the resistor 7b. And the source electrode S are turned on or off.

クロスカップルキャパシタ(第1のキャパシタ)8aは、トランジスタ5aのドレイン電極Dとトランジスタ5bのソース電極Sとの間に接続され、容量Ccがトランジスタ5a,5bのオフ状態時のドレイン・ソース間容量Coffを有する。   The cross-coupled capacitor (first capacitor) 8a is connected between the drain electrode D of the transistor 5a and the source electrode S of the transistor 5b, and the capacitance Cc is the drain-source capacitance Coff when the transistors 5a and 5b are in the off state. Have

クロスカップルキャパシタ(第2のキャパシタ)8bは、トランジスタ5aのソース電極Sとトランジスタ5bのドレイン電極Dとの間に接続され、容量Ccがトランジスタ5a,5bのオフ状態時のドレイン・ソース間容量Coffを有する。   The cross-coupled capacitor (second capacitor) 8b is connected between the source electrode S of the transistor 5a and the drain electrode D of the transistor 5b, and the capacitance Cc is the drain-source capacitance Coff when the transistors 5a and 5b are in the off state. Have

180°ハイブリッド(第2の信号変換回路)9は、トランジスタ5aのソース電極Sに合成端子10aが接続されると共にトランジスタ5bのソース電極Sに合成端子10bが接続され、合成端子10a,10bから入力される差動信号を合成して出力端子12から出力する。なお、180°ハイブリッド9のアイソレーション端子10cは、抵抗11を介してグランドに接地される。   The 180 ° hybrid (second signal conversion circuit) 9 has a synthesis terminal 10a connected to the source electrode S of the transistor 5a and a synthesis terminal 10b connected to the source electrode S of the transistor 5b, and inputs from the synthesis terminals 10a and 10b. The combined differential signals are combined and output from the output terminal 12. The isolation terminal 10 c of the 180 ° hybrid 9 is grounded through the resistor 11.

次に動作について説明する。
図2はこの発明の実施の形態1による高周波スイッチの動作原理を示す等価回路図である。図1で示したように、入力信号を差動でトランジスタに入力させるようにし、トランジスタの間に接続する容量を、いわゆるクロスカップルさせる。このように構成することにより、スイッチのアイソレーションを実質決定している、オフ容量Coffをキャンセルさせることができ、スイッチのアイソレーションを大きく改善することができる。
Next, the operation will be described.
FIG. 2 is an equivalent circuit diagram showing the operating principle of the high-frequency switch according to Embodiment 1 of the present invention. As shown in FIG. 1, input signals are differentially input to the transistors, and the capacitors connected between the transistors are so-called cross-coupled. With this configuration, the off-capacitance Coff that substantially determines the isolation of the switch can be canceled, and the isolation of the switch can be greatly improved.

以下、その原理を説明する。
アイソレーションは以下の式(1)で表され、Y12に大きく依存するパラメータである。
The principle will be described below.
The isolation is expressed by the following formula (1) and is a parameter that greatly depends on Y 12 .

Figure 0005846866
Figure 0005846866

ここで、S12はSパラメータ(散乱行列)の12成分(端子1から端子2の挿入損失)、Y11はYパラメータ(アドミッタンス行列)の11成分、Y12は同じくYパラメータの12成分、Y21はYパラメータの21成分、Y22はYパラメータの22成分である。
式(1)から分かるように,Y12の絶対値が小さいほどアイソレーションは高くなる。Y12を求めるために,端子1からの入力電流I1を求めると以下の式(2)になる。
Here, S 12 is 12 components of S parameter (scattering matrix) (insertion loss from terminal 1 to terminal 2), Y 11 is 11 components of Y parameter (admittance matrix), Y 12 is 12 components of Y parameter, Y 21 is the 21 component of the Y parameter, and Y 22 is the 22 component of the Y parameter.
As can be seen from Equation (1), the smaller the absolute value of Y 12 , the higher the isolation. When the input current I 1 from the terminal 1 is obtained in order to obtain Y 12 , the following equation (2) is obtained.

Figure 0005846866
Figure 0005846866

ここで、v1+は入力電圧(正相)、v2+は出力電圧(正相)、v2-は出力電圧(逆相)であり、v1+=v1,2+=v2=−v2-とした。
12は端子1をグランドに接地したときの端子1側の電流(I1に対応)と入力電圧(v2+に対応)の比によって決定されるから、以下の式(3)で表される。
Here, v 1+ is the input voltage (normal phase), v 2+ is the output voltage (normal phase), v 2− is the output voltage (reverse phase), and v 1+ = v 1, v 2+ = v 2 = −v 2− .
Y 12 is determined by the ratio of the current on terminal 1 (corresponding to I 1 ) and the input voltage (corresponding to v 2+ ) when terminal 1 is grounded, and is expressed by the following equation (3). The

Figure 0005846866
Figure 0005846866

この式(3)から分かるように、Cc=Coffとなるようにすれば、Y12=0となり、式(3)からスイッチのアイソレーションを原理上無限大にすることができる。
図3にスイッチのオフ状態の等価回路を、図4にCc=Coffとした場合の等価回路を示す。容量Ccを装荷することにより、トランジスタのオフ容量Coffをキャンセルすることができる。これによりスイッチのアイソレーションを改善することができる。
As can be seen from this equation (3), if Cc = Coff, Y 12 = 0, and the isolation of the switch can be made infinite in principle from equation (3).
FIG. 3 shows an equivalent circuit in the OFF state of the switch, and FIG. 4 shows an equivalent circuit when Cc = Coff. By loading the capacitor Cc, the off-capacitance Coff of the transistor can be canceled. Thereby, the isolation of the switch can be improved.

一方、図5にスイッチのオン状態の等価回路を示す。したがって、Ron<<1/jωCoffが成り立つ場合は、容量Ccの影響はほとんどないため、スイッチのオン抵抗Ronのみが見え、通過損失は容量Ccがないときとほぼ同じになる。   On the other hand, FIG. 5 shows an equivalent circuit in the ON state of the switch. Therefore, when Ron << 1 / jωCoff holds, there is almost no influence of the capacitance Cc, so only the on-resistance Ron of the switch can be seen, and the passing loss is almost the same as when there is no capacitance Cc.

図6にスイッチのオン状態の通過損失の計算結果、図7にスイッチのオフ状態のアイソレーションの計算結果をそれぞれ示す。点線が従来構成のスイッチの計算結果であり、実線がこの実施の形態1の計算結果である。この実施の形態1の構成により、オン状態の損失は増加させず、アイソレーションを−20dBから−50dBと大きく改善できていることが分かる。なお,計算には、Ron=5[Ω・mm],Coff=0.2[pF/mm]の値を用いた。   FIG. 6 shows the calculation result of the passage loss in the on state of the switch, and FIG. 7 shows the calculation result of the isolation in the off state of the switch. The dotted line is the calculation result of the switch having the conventional configuration, and the solid line is the calculation result of the first embodiment. According to the configuration of the first embodiment, it can be seen that the on-state loss is not increased and the isolation can be greatly improved from −20 dB to −50 dB. In the calculation, values of Ron = 5 [Ω · mm] and Coff = 0.2 [pF / mm] were used.

次に、図1に示した高周波スイッチの動作について説明する。
入力端子1からの入力信号は、180°ハイブリッド2により分配端子3a,3b間で位相差が180°の差動信号に変換され、トランジスタ5a,5bに入力される。
トランジスタ5a,5bは、制御信号入力端子6a,6bにピンチオフ電圧以上の制御信号が印加された場合にオン状態となる。トランジスタ5a,5bがオン状態のときであっても、オン抵抗Ronが発生するが、このオン抵抗Ronは小さいので、差動信号がトランジスタ5a,5bのドレイン電極Dおよびソース電極S間を通過する。
180°ハイブリッド9では、合成端子10a,10bから入力される位相差が180°の差動信号を同相にすると共に、合成して出力端子12から出力する。
Next, the operation of the high frequency switch shown in FIG. 1 will be described.
An input signal from the input terminal 1 is converted into a differential signal having a phase difference of 180 ° between the distribution terminals 3a and 3b by the 180 ° hybrid 2 and input to the transistors 5a and 5b.
The transistors 5a and 5b are turned on when a control signal equal to or higher than the pinch-off voltage is applied to the control signal input terminals 6a and 6b. Even when the transistors 5a and 5b are in the on state, the on-resistance Ron is generated. However, since this on-resistance Ron is small, the differential signal passes between the drain electrode D and the source electrode S of the transistors 5a and 5b. .
In the 180 ° hybrid 9, differential signals having a phase difference of 180 ° input from the combined terminals 10 a and 10 b are in phase, combined, and output from the output terminal 12.

一方、トランジスタ5a,5bは、制御信号入力端子6a,6bにピンチオフ電圧以下の制御信号が印加された場合にオフ状態となる。トランジスタ5a,5bがオフ状態のときは、オフ容量Coffが発生する。
しかし、トランジスタ5a,5bのオフ容量Coffがクロスカップルキャパシタ8a,8bの容量Ccによってキャンセルされるので、トランジスタ5a,5bは差動信号を全反射し、180°ハイブリッド9側には通過しない。その全反射した反射電力は、180°ハイブリッド2のアイソレーション端子3cを介して抵抗4に吸収される。
On the other hand, the transistors 5a and 5b are turned off when a control signal equal to or lower than the pinch-off voltage is applied to the control signal input terminals 6a and 6b. When the transistors 5a and 5b are off, an off capacitance Coff is generated.
However, since the off-capacitance Coff of the transistors 5a and 5b is canceled by the capacitance Cc of the cross-couple capacitors 8a and 8b, the transistors 5a and 5b totally reflect the differential signal and do not pass through the 180 ° hybrid 9 side. The totally reflected reflected power is absorbed by the resistor 4 via the isolation terminal 3 c of the 180 ° hybrid 2.

以上のように、実施の形態1によれば、トランジスタ5a,5bのオフ容量Coffと同一の容量Ccを有するクロスカップルキャパシタ8a,8bを設けたので、クロスカップルキャパシタ8a,8bにより、トランジスタ5a,5bのオフ容量をキャンセルすることができるので、アイソレーションを大きく改善することができる。したがって、通過損失を低減するためにトランジスタ5a,5bのオン抵抗Ronを小さくしても、十分なアイソレーション量を確保することができる。   As described above, according to the first embodiment, the cross-coupled capacitors 8a and 8b having the same capacitance Cc as the off-capacitance Coff of the transistors 5a and 5b are provided. Since the off-capacitance of 5b can be canceled, the isolation can be greatly improved. Therefore, even if the on-resistance Ron of the transistors 5a and 5b is reduced in order to reduce the passage loss, a sufficient amount of isolation can be ensured.

なお、上記実施の形態1では、スイッチング素子として、FETを適用したが、バイポーラトランジスタ(HBT:Heterojunction Bipolar Transistor)を適用しても良い。また、PINダイオードやバラクタダイオード、MEMS(micro Electro Mechanical Systems)スイッチを適用しても良い。   In the first embodiment, an FET is applied as the switching element. However, a bipolar transistor (HBT: Heterojunction Bipolar Transistor) may be applied. Further, a PIN diode, a varactor diode, or a MEMS (micro Electro Mechanical Systems) switch may be applied.

また、上記実施の形態1では、信号変換回路として、180°ハイブリッド2,9を適用したが、バラン(Balun:平衡−不平衡変換器)を適用しても良い。
バランを適用する場合、バランの平衡端子側に分配端子3a,3bまたは合成端子10a,10bを設け、不平衡端子側に入力端子1、アイソレーション端子3cまたは出力端子12、アイソレーション端子10cを設ければ良い。
In the first embodiment, the 180 ° hybrids 2 and 9 are applied as the signal conversion circuit. However, a balun (Balance: balanced-unbalanced converter) may be applied.
When the balun is applied, the distribution terminals 3a and 3b or the combination terminals 10a and 10b are provided on the balanced terminal side of the balun, and the input terminal 1, the isolation terminal 3c or the output terminal 12, and the isolation terminal 10c are provided on the unbalanced terminal side. Just do it.

実施の形態2.
図8はこの発明の実施の形態2による高周波スイッチを示す回路図である。
図において、トランジスタ5a,5bは、同一ウエハ上に形成される。
トランジスタ5aにおいて、ドレイン電極5a−1、ゲート電極5a−2、およびソース電極5a−3が形成され、同様に、トランジスタ5bにおいて、ドレイン電極5b−1、ゲート電極5b−2、およびソース電極5b−3が形成される。
Embodiment 2. FIG.
FIG. 8 is a circuit diagram showing a high frequency switch according to Embodiment 2 of the present invention.
In the figure, transistors 5a and 5b are formed on the same wafer.
In the transistor 5a, the drain electrode 5a-1, the gate electrode 5a-2, and the source electrode 5a-3 are formed. Similarly, in the transistor 5b, the drain electrode 5b-1, the gate electrode 5b-2, and the source electrode 5b- 3 is formed.

トランジスタ5aのゲート電極5a−2とトランジスタ5bのゲート電極5b−2とは、配線21で接続される。
クロスカップルキャパシタ22aは、対向配置されたトランジスタ5aのドレイン電極5a−1とトランジスタ5bのソース電極5b−3との間に設けられ、MIM(Metal Insulator Metal)キャパシタにより形成される。
同様に、クロスカップルキャパシタ22bは、対向配置されたトランジスタ5aのソース電極5a−3とトランジスタ5bのドレイン電極5b−1との間に設けられ、MIMキャパシタにより形成される。
その他の構成については、実施の形態1と同一であり、同一構成には同一符号を付して重複する説明を省略する。
The gate electrode 5a-2 of the transistor 5a and the gate electrode 5b-2 of the transistor 5b are connected by a wiring 21.
The cross-coupled capacitor 22a is provided between the drain electrode 5a-1 of the transistor 5a and the source electrode 5b-3 of the transistor 5b, which are opposed to each other, and is formed by a MIM (Metal Insulator Metal) capacitor.
Similarly, the cross-coupled capacitor 22b is provided between the source electrode 5a-3 of the transistor 5a and the drain electrode 5b-1 of the transistor 5b that are arranged to face each other, and is formed by an MIM capacitor.
About another structure, it is the same as Embodiment 1, the same code | symbol is attached | subjected to the same structure and the overlapping description is abbreviate | omitted.

以上のように、実施の形態2によれば、トランジスタ5a,5bを同一ウエハ上に形成し、クロスカップルキャパシタ22aを、対向配置されたドレイン電極5a−1とソース電極5b−3との間に設けられたMIMキャパシタにより形成し、クロスカップルキャパシタ22bを、対向配置されたソース電極5a−3とドレイン電極5b−1との間に設けられたMIMキャパシタにより形成したので、クロスカップルキャパシタ22a,22bを接続する配線を短くすることができ、配線に生じる寄生インダクタンスを小さくでき、高周波スイッチの高周波化および小型化を図ることができる。   As described above, according to the second embodiment, the transistors 5a and 5b are formed on the same wafer, and the cross-coupled capacitor 22a is disposed between the drain electrode 5a-1 and the source electrode 5b-3 disposed so as to face each other. The cross-coupled capacitor 22b is formed by the MIM capacitor provided between the source electrode 5a-3 and the drain electrode 5b-1 that are arranged to face each other, so that the cross-coupled capacitors 22a and 22b are formed. Can be shortened, parasitic inductance generated in the wiring can be reduced, and the high-frequency switch can be increased in frequency and size.

また、ゲート電極5a−2とゲート電極5b−2とを配線21で接続したので、一つのゲート電極5a−2に、抵抗7aおよび制御端子入力端子6aを設けるだけで良いことから、部品点数および配線を少なくすることができる。   Further, since the gate electrode 5a-2 and the gate electrode 5b-2 are connected by the wiring 21, it is only necessary to provide the resistor 7a and the control terminal input terminal 6a in one gate electrode 5a-2. Wiring can be reduced.

なお、図9に示すように構成しても良い。図において、図8との違いは、配線21を削除すると共に、ゲート電極5b−2に、抵抗7bおよび制御信号入力端子6bを設けたものである。
このように構成することによって、トランジスタ5a,5bおよびクロスカップルキャパシタ22a,22bに関する回路の対称性を保つことができ、回路非対称性による特性劣化を防ぐことができる。
In addition, you may comprise as shown in FIG. In the figure, the difference from FIG. 8 is that the wiring 21 is deleted and the gate electrode 5b-2 is provided with a resistor 7b and a control signal input terminal 6b.
With this configuration, it is possible to maintain circuit symmetry regarding the transistors 5a and 5b and the cross-coupled capacitors 22a and 22b, and to prevent characteristic deterioration due to circuit asymmetry.

実施の形態3.
図10はこの発明の実施の形態3による高周波スイッチを示す回路図である。
図において、トランジスタ5は、同一ウエハ上に一体形成される。
ゲート電極5−2は、トランジスタ5において共通に形成される。
クロスカップルキャパシタ31aは、対向配置されたドレイン電極5a−1とソース電極5b−3との間に設けられ、並行平板コンデンサにより形成される。
同様に、クロスカップルキャパシタ31bは、対向配置されたソース電極5a−3とドレイン電極5b−1との間に設けられ、並行平板コンデンサにより形成される。
その他の構成については、実施の形態2と同一であり、同一構成には同一符号を付して重複する説明を省略する。
Embodiment 3 FIG.
10 is a circuit diagram showing a high frequency switch according to Embodiment 3 of the present invention.
In the figure, the transistor 5 is integrally formed on the same wafer.
The gate electrode 5-2 is formed in common in the transistors 5.
The cross-coupled capacitor 31a is provided between the drain electrode 5a-1 and the source electrode 5b-3 arranged to face each other, and is formed by a parallel plate capacitor.
Similarly, the cross-coupled capacitor 31b is provided between the source electrode 5a-3 and the drain electrode 5b-1 disposed to face each other, and is formed by a parallel plate capacitor.
About another structure, it is the same as that of Embodiment 2, the same code | symbol is attached | subjected to the same structure, and the overlapping description is abbreviate | omitted.

図11は図10の矢印の方向から見た半導体内部の詳細を示す断面図である。
図において、トランジスタ5のドレイン電極5b−1下とソース電極5a−3下にイオン注入を行い、その間を絶縁化するためにアイソレーション注入を行う。
また、同様に、トランジスタ5のドレイン電極5a−1下とソース電極5b−3下にイオン注入を行い、その間を絶縁化するためにアイソレーション注入を行う。
イオン注入しているところは、Si(シリコン)等をドーピングして電子濃度を高くしているため、近似的には金属とみなせる。したがって、ドレイン電極とソース電極との間に並行平板コンデンサが形成される。この並行平板コンデンサをクロスカップルキャパシタ31a,31bとして利用する。
11 is a cross-sectional view showing details of the inside of the semiconductor as seen from the direction of the arrow in FIG.
In the figure, ion implantation is performed below the drain electrode 5b-1 and the source electrode 5a-3 of the transistor 5, and isolation implantation is performed in order to insulate them.
Similarly, ion implantation is performed under the drain electrode 5a-1 and the source electrode 5b-3 of the transistor 5, and isolation implantation is performed in order to insulate them.
Where ion implantation is performed, Si (silicon) or the like is doped to increase the electron concentration, so that it can be regarded approximately as a metal. Therefore, a parallel plate capacitor is formed between the drain electrode and the source electrode. This parallel plate capacitor is used as the cross-coupled capacitors 31a and 31b.

以上のように、実施の形態3によれば、トランジスタ5を同一ウエハ上に一体形成し、クロスカップルキャパシタ31a,31bを、並行平板コンデンサにより構成したので、トランジスタ5を一体形成することから、トランジスタ部分を小型化することができる。また、MIMキャパシタやキャパシタを接続する配線に生じる寄生インダクタンスを削減し、高周波スイッチの高周波化および小型化を図ることができる。   As described above, according to the third embodiment, since the transistor 5 is integrally formed on the same wafer and the cross-coupled capacitors 31a and 31b are formed of parallel plate capacitors, the transistor 5 is integrally formed. A part can be reduced in size. Further, the parasitic inductance generated in the MIM capacitor and the wiring connecting the capacitors can be reduced, and the high frequency switch can be increased in frequency and size.

実施の形態4.
図12はこの発明の実施の形態4による高周波スイッチを示す回路図である。
図において、トランジスタ5a,5bは、同一ウエハ上に一体形成される。
トランジスタ5a,5bは、各電極をフィンガー方向に垂直な方向に配置すると共に、トランジスタ5aとトランジスタ5bとで交互に配置する。
クロスカップルキャパシタ41aは、隣り合うトランジスタ5aのドレイン電極5a−1とトランジスタ5bのソース電極5b−3との間に設けられ、並行平板コンデンサにより形成される。
同様に、クロスカップルキャパシタ41bは、隣り合うトランジスタ5aのソース電極5a−3とトランジスタ5bのドレイン電極5b−1との間に設けられ、並行平板コンデンサにより形成される。
その他の構成については、実施の形態3と同一であり、同一構成には同一符号を付して重複する説明を省略する。
Embodiment 4 FIG.
FIG. 12 is a circuit diagram showing a high frequency switch according to Embodiment 4 of the present invention.
In the figure, transistors 5a and 5b are integrally formed on the same wafer.
In the transistors 5a and 5b, the electrodes are arranged in a direction perpendicular to the finger direction, and the transistors 5a and 5b are alternately arranged.
The cross-coupled capacitor 41a is provided between the drain electrode 5a-1 of the adjacent transistor 5a and the source electrode 5b-3 of the transistor 5b, and is formed by a parallel plate capacitor.
Similarly, the cross-coupled capacitor 41b is provided between the source electrode 5a-3 of the adjacent transistor 5a and the drain electrode 5b-1 of the transistor 5b, and is formed by a parallel plate capacitor.
About another structure, it is the same as Embodiment 3, the same code | symbol is attached | subjected to the same structure, and the overlapping description is abbreviate | omitted.

図13は図12の矢印の方向から見た半導体内部の詳細を示す断面図である。
図において、トランジスタ5aのドレイン電極5a−1下とトランジスタ5bのソース電極5b−3下にイオン注入を行い、その間を絶縁化するためにアイソレーション注入を行う。
また、同様に、トランジスタ5bのドレイン電極5b−1下とトランジスタ5aのソース電極5a−3下にイオン注入を行い、その間を絶縁化するためにアイソレーション注入を行う。
したがって、実施の形態3と同様に、ドレイン電極とソース電極との間に並行平板コンデンサが形成される。この並行平板コンデンサをクロスカップルキャパシタ41a,41bとして利用する。
FIG. 13 is a cross-sectional view showing details of the inside of the semiconductor viewed from the direction of the arrow in FIG.
In the figure, ion implantation is performed under the drain electrode 5a-1 of the transistor 5a and under the source electrode 5b-3 of the transistor 5b, and isolation implantation is performed to insulate them.
Similarly, ion implantation is performed under the drain electrode 5b-1 of the transistor 5b and under the source electrode 5a-3 of the transistor 5a, and isolation implantation is performed in order to insulate them.
Accordingly, as in the third embodiment, a parallel plate capacitor is formed between the drain electrode and the source electrode. This parallel plate capacitor is used as the cross-coupled capacitors 41a and 41b.

以上のように、実施の形態4によれば、トランジスタ5a,5bを同一ウエハ上に一体形成し、トランジスタ5a,5bの各電極をフィンガー方向に垂直な方向に配置すると共に、トランジスタ5aとトランジスタ5bとで交互に配置したので、トランジスタ5a,5bを一体形成することから、トランジスタ部分を小型化することができる。また、トランジスタ5a,5bのレイアウトの自由度を向上することができる。   As described above, according to the fourth embodiment, the transistors 5a and 5b are integrally formed on the same wafer, the electrodes of the transistors 5a and 5b are arranged in a direction perpendicular to the finger direction, and the transistors 5a and 5b are arranged. Since the transistors 5a and 5b are integrally formed, the transistor portion can be reduced in size. Further, the degree of freedom in layout of the transistors 5a and 5b can be improved.

なお、上記実施の形態4では、クロスカップルキャパシタ41a,41bを、実施の形態3で示したように、並行平板コンデンサにより形成したが、実施の形態2で示したように、MIMキャパシタにより形成しても良い。   In the fourth embodiment, the cross couple capacitors 41a and 41b are formed of parallel plate capacitors as shown in the third embodiment. However, as shown in the second embodiment, the cross couple capacitors 41a and 41b are formed of MIM capacitors. May be.

実施の形態5.
図14はこの発明の実施の形態5による高周波スイッチを示す回路図である。
図において、バラン(第1の信号変換回路)51は、入力端子1からの入力信号を差動信号に変換して分配端子3a,3bから出力する。
バラン51において、結合線路51a−1は、一端が入力端子1に接続される。結合線路51b−1は、結合線路51a−1の他端に一端が接続される。結合線路51a−2は、結合線路51a−1に平行に配置されると共に一端がグランドに接地され、他端が分配端子3aに接続される。結合線路51b−2は、結合線路51b−1に平行に配置されると共に一端が分配端子3bに接続され、他端がグランドに接地される。結合線路51a−1,51b−1,51a−2,51b−2の線路長は、使用周波数のおおよそ4分の1波長を有する。
Embodiment 5 FIG.
FIG. 14 is a circuit diagram showing a high frequency switch according to Embodiment 5 of the present invention.
In the figure, a balun (first signal conversion circuit) 51 converts an input signal from the input terminal 1 into a differential signal and outputs it from the distribution terminals 3a and 3b.
In the balun 51, one end of the coupled line 51 a-1 is connected to the input terminal 1. One end of the coupled line 51b-1 is connected to the other end of the coupled line 51a-1. The coupled line 51a-2 is arranged in parallel to the coupled line 51a-1, and has one end connected to the ground and the other end connected to the distribution terminal 3a. The coupled line 51b-2 is arranged in parallel to the coupled line 51b-1, and has one end connected to the distribution terminal 3b and the other end grounded to the ground. The line lengths of the coupled lines 51a-1, 51b-1, 51a-2, and 51b-2 have approximately a quarter wavelength of the used frequency.

バラン(第2の信号変換回路)52は、合成端子10a,10bから入力される差動信号を合成して出力端子12から出力する。
バラン52において、結合線路52a−1は、一端がグランドに接地され、他端が合成端子10aに接続される。結合線路52b−1は、一端が合成端子10bに接続され、他端がグランドに接地される。結合線路52a−2は、結合線路52a−1に平行に配置されると共に一端が出力端子12に接続される。結合線路52b−2は、結合線路52b−1に平行に配置されると共に結合線路52a−2の他端に一端が接続される。結合線路52a−1,52b−1,52a−2,52b−2の線路長は、使用周波数のおおよそ4分の1波長を有する。
その他の構成については、実施の形態1と同一であり、同一構成には同一符号を付して重複する説明を省略する。
The balun (second signal conversion circuit) 52 synthesizes the differential signals input from the combining terminals 10 a and 10 b and outputs the combined signals from the output terminal 12.
In the balun 52, one end of the coupled line 52a-1 is grounded to the ground, and the other end is connected to the composite terminal 10a. The coupling line 52b-1 has one end connected to the composite terminal 10b and the other end grounded to the ground. The coupled line 52 a-2 is arranged in parallel to the coupled line 52 a-1 and one end is connected to the output terminal 12. The coupled line 52b-2 is arranged in parallel to the coupled line 52b-1, and one end is connected to the other end of the coupled line 52a-2. The line lengths of the coupled lines 52a-1, 52b-1, 52a-2, and 52b-2 have approximately a quarter wavelength of the used frequency.
About another structure, it is the same as Embodiment 1, the same code | symbol is attached | subjected to the same structure and the overlapping description is abbreviate | omitted.

以上のように、実施の形態5によれば、バラン51,52を、結合線路間の電磁結合を利用した、いわゆるマーチャントバランで構成したので、高周波スイッチ全体を平面回路により構成することができることから、MMIC(Monolithic Microwave Integrated Circuits)化が容易となり、MMIC化することにより、小型化および均一生産が可能になる。   As described above, according to the fifth embodiment, since the baluns 51 and 52 are configured by so-called merchant baluns that use electromagnetic coupling between coupled lines, the entire high-frequency switch can be configured by a planar circuit. , MMIC (Monolithic Microwave Integrated Circuits) can be easily realized, and miniaturization and uniform production are possible by using MMIC.

実施の形態6.
図15はこの発明の実施の形態6による高周波スイッチを示す回路図である。
図において、バラン(第1の信号変換回路)61は、入力端子1からの入力信号を差動信号に変換して分配端子3a,3bから出力する。
バラン61において、ゲート接地トランジスタ61aは、ドレイン電極Dが入力端子1に接続され、ソース電極Sが分配端子3aに接続される。ソース接地トランジスタ61bは、ゲート電極Gが入力端子1に接続され、ドレイン電極Dが分配端子3bに接続される。
Embodiment 6 FIG.
FIG. 15 is a circuit diagram showing a high-frequency switch according to Embodiment 6 of the present invention.
In the figure, a balun (first signal conversion circuit) 61 converts an input signal from the input terminal 1 into a differential signal and outputs it from the distribution terminals 3a and 3b.
In the balun 61, the grounded transistor 61a has a drain electrode D connected to the input terminal 1 and a source electrode S connected to the distribution terminal 3a. In the common source transistor 61b, the gate electrode G is connected to the input terminal 1, and the drain electrode D is connected to the distribution terminal 3b.

バラン(第2の信号変換回路)62は、合成端子10a,10bから入力される差動信号を合成して出力端子12から出力する。
バラン62において、ゲート接地トランジスタ62aは、ドレイン電極Dが合成端子10aに接続され、ソース電極Sが出力端子12に接続される。ソース端子接地トランジスタ62bは、ドレイン電極Dが合成端子10bに接続され、ゲート電極Gが出力端子12に接続される。
その他の構成については、実施の形態1と同一であり、同一構成には同一符号を付して重複する説明を省略する。
The balun (second signal conversion circuit) 62 combines the differential signals input from the combining terminals 10a and 10b and outputs the combined signal from the output terminal 12.
In the balun 62, the grounded gate transistor 62 a has a drain electrode D connected to the composite terminal 10 a and a source electrode S connected to the output terminal 12. In the source terminal grounded transistor 62b, the drain electrode D is connected to the composite terminal 10b, and the gate electrode G is connected to the output terminal 12.
About another structure, it is the same as Embodiment 1, the same code | symbol is attached | subjected to the same structure and the overlapping description is abbreviate | omitted.

この実施の形態6では、バラン61,62を、ゲート接地トランジスタとソース端子接地トランジスタとの組み合わせで構成し、ゲート接地トランジスタは、正相増幅器であり、ソース接地トランジスタは、逆相増幅器であるという特性を利用して、差動信号を作り出す。   In the sixth embodiment, the baluns 61 and 62 are configured by a combination of a grounded gate transistor and a grounded source terminal transistor, the grounded gate transistor is a positive phase amplifier, and the grounded source transistor is a negative phase amplifier. Using the characteristics, create a differential signal.

以上のように、実施の形態6によれば、バラン61,62を、ゲート接地トランジスタとソース端子接地トランジスタとの組み合わせで構成したので、高周波スイッチ全体を基本的にトランジスタにより構成することができることから、線路等が不要になり、より小型化が可能になる。   As described above, according to the sixth embodiment, since the baluns 61 and 62 are configured by the combination of the gate grounded transistor and the source terminal grounded transistor, the entire high frequency switch can basically be configured by the transistor. Further, the line and the like are not necessary, and the size can be further reduced.

なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意な構成要素の変形、もしくは各実施の形態において任意な構成要素の省略が可能である。   In the present invention, within the scope of the invention, any combination of each embodiment, any modification of any component of each embodiment, or omission of any component in each embodiment is possible. .

1 入力端子、2 180°ハイブリッド(第1の信号変換回路)、3a,3b 分配端子、3c,10c アイソレーション端子、4,7a,7b,11 抵抗、5,5a トランジスタ(第1のスイッチング素子)、5,5b トランジスタ(第2のスイッチング素子)、5a−1,5b−1 ドレイン電極、5−2,5a−2,5b−2 ゲート電極、5a−3,5b−3 ソース電極、6a,6b 制御信号入力端子、8a,22a,31a,41a クロスカップルキャパシタ(第1のキャパシタ)、8b,22b,31b,41b クロスカップルキャパシタ(第2のキャパシタ)、9 180°ハイブリッド(第2の信号変換回路)、10a,10b 合成端子、12 出力端子、21 配線、51,61 バラン(第1の信号変換回路)、 51a−1,51a−2,51b−1,51b−2,52a−1,52a−2,52b−1,52b−2 結合線路、52,62 バラン(第2の信号変換回路)、61a,62a ゲート接地トランジスタ、61b,62b ソース接地トランジスタ。   1 input terminal, 2 180 ° hybrid (first signal conversion circuit), 3a, 3b distribution terminal, 3c, 10c isolation terminal, 4, 7a, 7b, 11 resistance, 5, 5a transistor (first switching element) 5, 5b transistor (second switching element), 5a-1, 5b-1 drain electrode, 5-2, 5a-2, 5b-2 gate electrode, 5a-3, 5b-3 source electrode, 6a, 6b Control signal input terminal, 8a, 22a, 31a, 41a Cross-coupled capacitor (first capacitor), 8b, 22b, 31b, 41b Cross-coupled capacitor (second capacitor), 9 180 ° hybrid (second signal conversion circuit) ) 10a, 10b composite terminal, 12 output terminal, 21 wiring, 51, 61 balun (first signal conversion circuit), 51a-1, 51a-2, 51b-1, 51b-2, 52a-1, 52a-2, 52b-1, 52b-2 coupling line, 52, 62 balun (second signal conversion circuit), 61a, 62a Common gate transistor, 61b, 62b Common source transistor.

Claims (2)

入力信号を差動信号に変換して第1および第2の分配端子から出力し、アイソレーション端子が抵抗を介して接地された第1の信号変換回路と、
上記第1の分配端子に第1の電極が接続され、制御電極に印加される制御信号に応じて第1の電極と第2の電極との間をオン状態またはオフ状態にする第1のスイッチング素子と、
上記第2の分配端子に第1の電極が接続され、制御電極に印加される制御信号に応じて第1の電極と第2の電極との間をオン状態またはオフ状態にする第2のスイッチング素子と、
上記第1のスイッチング素子の第1の電極と上記第2のスイッチング素子の第2の電極との間に接続され、上記第1および上記第2のスイッチング素子のオフ状態時の第1の電極と第2の電極との間の容量を有する第1のキャパシタと、
上記第1のスイッチング素子の第2の電極と上記第2のスイッチング素子の第1の電極との間に接続され、上記第1および上記第2のスイッチング素子のオフ状態時の第1の電極と第2の電極との間の容量を有する第2のキャパシタと、
上記第1のスイッチング素子の第2の電極に第1の合成端子が接続されると共に上記第2のスイッチング素子の第2の電極に第2の合成端子が接続され、第1および第2の合成端子から入力される差動信号を合成して出力し、アイソレーション端子が抵抗を介して接地された第2の信号変換回路とを備え、
上記第1のスイッチング素子と上記第2のスイッチング素子とは同一ウエハ上に一体形成され、
上記第1のキャパシタは、
上記第1のスイッチング素子の第1の電極下と上記第2のスイッチング素子の第2の電極下とに行われたイオン注入、それら第1の電極下と第2の電極下との間に行われたアイソレーション注入により形成される第1の並行平板コンデンサにより構成され、
上記第2のキャパシタは、
上記第1のスイッチング素子の第2の電極下と上記第2のスイッチング素子の第1の電極下とに行われたイオン注入、それら第2の電極下と第1の電極下との間に行われたアイソレーション注入により形成される第2の並行平板コンデンサにより構成されたことを特徴とする高周波スイッチ。
A first signal conversion circuit in which an input signal is converted into a differential signal and output from the first and second distribution terminals, and an isolation terminal is grounded via a resistor;
A first switching terminal configured to connect a first electrode to the first distribution terminal and to turn on or off between the first electrode and the second electrode according to a control signal applied to the control electrode; Elements,
A first switching is connected to the second distribution terminal, and the second switching is performed between the first electrode and the second electrode according to a control signal applied to the control electrode. Elements,
A first electrode connected to a first electrode of the first switching element and a second electrode of the second switching element; the first electrode when the first and second switching elements are off; A first capacitor having a capacitance between the second electrode;
A first electrode connected between a second electrode of the first switching element and a first electrode of the second switching element; and when the first and second switching elements are in an off state; A second capacitor having a capacitance between the second electrode;
A first composite terminal is connected to the second electrode of the first switching element, and a second composite terminal is connected to the second electrode of the second switching element. A differential signal input from the terminal is combined and output, and the isolation terminal includes a second signal conversion circuit grounded via a resistor,
The aforementioned first switching element and the second switching element is integrally formed on the same wafer,
Said first capacitor,
Ion implantation performed under the first electrode of the first switching element and under the second electrode of the second switching element, and between the first electrode and the second electrode. Constituted by a first parallel plate capacitor formed by isolated isolation injection,
Said second capacitor,
Ion implantation performed under the second electrode of the first switching element and under the first electrode of the second switching element, and between the second electrode and the first electrode. high frequency switch you wherein second that is constituted by parallel plate capacitor formed by the Broken isolation implantation.
入力信号を差動信号に変換して第1および第2の分配端子から出力し、アイソレーション端子が抵抗を介して接地された第1の信号変換回路と、
上記第1の分配端子に第1の電極が接続され、制御電極に印加される制御信号に応じて第1の電極と第2の電極との間をオン状態またはオフ状態にする第1のスイッチング素子と、
上記第2の分配端子に第1の電極が接続され、制御電極に印加される制御信号に応じて第1の電極と第2の電極との間をオン状態またはオフ状態にする第2のスイッチング素子と、
上記第1のスイッチング素子の第1の電極と上記第2のスイッチング素子の第2の電極との間に接続され、上記第1および上記第2のスイッチング素子のオフ状態時の第1の電極と第2の電極との間の容量を有する第1のキャパシタと、
上記第1のスイッチング素子の第2の電極と上記第2のスイッチング素子の第1の電極との間に接続され、上記第1および上記第2のスイッチング素子のオフ状態時の第1の電極と第2の電極との間の容量を有する第2のキャパシタと、
上記第1のスイッチング素子の第2の電極に第1の合成端子が接続されると共に上記第2のスイッチング素子の第2の電極に第2の合成端子が接続され、第1および第2の合成端子から入力される差動信号を合成して出力し、アイソレーション端子が抵抗を介して接地された第2の信号変換回路とを備え、
上記第1のスイッチング素子と上記第2のスイッチング素子とは同一ウエハ上に形成され、
上記第1のキャパシタは、
上記第1のスイッチング素子の第1の電極と上記第2のトランジスタの第2の電極との間に接続された第1のMetal-Insulator-Metalキャパシタにより構成され、
上記第2のキャパシタは、
上記第1のスイッチング素子の第2の電極と上記第2のスイッチング素子の第1の電極との間に接続された第2のMetal-Insulator-Metalキャパシタにより構成され、
上記第1のスイッチング素子および上記第2のスイッチング素子の各電極がフィンガー方向に垂直な方向に配置されると共に、上記第1のスイッチング素子と上記第2のスイッチング素子とが交互に配置されたことを特徴とする高周波スイッチ。
A first signal conversion circuit in which an input signal is converted into a differential signal and output from the first and second distribution terminals, and an isolation terminal is grounded via a resistor;
A first switching terminal configured to connect a first electrode to the first distribution terminal and to turn on or off between the first electrode and the second electrode according to a control signal applied to the control electrode; Elements,
A first switching is connected to the second distribution terminal, and the second switching is performed between the first electrode and the second electrode according to a control signal applied to the control electrode. Elements,
A first electrode connected to a first electrode of the first switching element and a second electrode of the second switching element; the first electrode when the first and second switching elements are off; A first capacitor having a capacitance between the second electrode;
A first electrode connected between a second electrode of the first switching element and a first electrode of the second switching element; and when the first and second switching elements are in an off state; A second capacitor having a capacitance between the second electrode;
A first composite terminal is connected to the second electrode of the first switching element, and a second composite terminal is connected to the second electrode of the second switching element. A differential signal input from the terminal is combined and output, and the isolation terminal includes a second signal conversion circuit grounded via a resistor,
The first switching element and the second switching element are formed on the same wafer,
The first capacitor is
A first Metal-Insulator-Metal capacitor connected between the first electrode of the first switching element and the second electrode of the second transistor;
The second capacitor is
A second Metal-Insulator-Metal capacitor connected between the second electrode of the first switching element and the first electrode of the second switching element;
With each electrode are arranged in a direction perpendicular to the finger direction of the first switching element and the second switching element, that in the first switching element and the second switching elements are arranged alternately high-frequency switch it said.
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