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JP5848142B2 - 縦型プレーナパワーｍｏｓｆｅｔの製造方法 - Google Patents
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Description

本発明は、縦型プレーナパワーＭＯＳＦＥＴまたはトレンチゲート型パワーＭＯＳＦＥＴ等の半導体装置（または半導体集積回路装置）および半導体装置の製造方法におけるデバイス構造およびデバイス製造技術に適用して有効な技術に関する。
日本特開２００７−１７３７８３号公報（特許文献１）または、これに対応する米国特許第７９２８４７０号公報（特許文献２）には、シリコン系縦型プレーナ（Ｐｌａｎａｒ）−パワーＭＯＳＦＥＴにおいて、スーパジャンクション（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）型のドリフト領域上の全面にエピタキシャル成長により、Ｐ−型ボディ領域（チャネル領域）を形成する技術が開示されている。
日本特開２００８−２８３１５１号公報（特許文献３）または、これに対応する米国特許公開２０１１−１３６３０８号公報（特許文献４）には、シリコン系トレンチ（Ｔｒｅｎｃｈ）型パワーＭＯＳＦＥＴにおいて、スーパジャンクション（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）型のドリフト領域上の全面にエピタキシャル成長により、Ｐ型ボディ領域（チャネル領域）を形成する技術が開示されている。
特開２００７−１７３７８３号公報 米国特許第７９２８４７０号公報 特開２００８−２８３１５１号公報 米国特許公開２０１１−１３６３０８号公報
スーパジャンクション構造のドリフト領域を有するスーパジャンクション型パワーＭＯＳＦＥＴの製造工程に於いては、通常、スーパジャンクション構造を形成した後に、ボディ領域等の導入および、これらに関する熱処理を実行する。しかし、これらの過程に於いて、スーパジャンクション構造を構成するＰカラム領域等のドーパントが拡散し、ドーパントプロファイルが散漫になる結果、ドレイン−ソース間が逆バイアスの時の耐圧が劣化するほか、オン抵抗が増大する等の問題がある。
本願発明は、これらの課題を解決するためになされたものである。
本発明の目的は、信頼性の高い半導体装置の製造プロセスを提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の一つの発明は、シリコン系縦型プレーナ（Ｐｌａｎａｒ）−パワーＭＯＳＦＥＴの製造方法に於いて、チャネル領域を構成するボディ領域の形成を選択エピタキシャル成長により形成するものである。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、シリコン系縦型プレーナ−パワーＭＯＳＦＥＴの製造方法に於いて、チャネル領域を構成するボディ領域の形成を選択エピタキシャル成長により形成するので、スーパジャンクション構造を構成するＰカラム領域等のドーパントプロファイルを急峻にすることができる。
本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例である縦型プレーナパワーＭＯＳＦＥＴのチップレイアウトを説明するための半導体チップの上面全体図である。 図１のセル部一部切り出し領域Ｒ１の拡大平面図である。 図２のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する単位アクティブセル領域のデバイス断面図である。 本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｎ−型シリコンエピタキシャル層成長工程）である。 本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｐカラム埋め込みトレンチ形成工程）である。 本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｐカラム埋め込みＳｉエピタキシャル成長工程）である。 本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｐカラム埋め込み後平坦化工程）である。 本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｐ型ボディ領域埋め込み溝形成工程）である。 本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｐ型ボディ領域選択エピタキシャル成長工程）である。 本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｐ型ボディ領域選択エピタキシャル成長後平坦化工程）である。 本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（ゲート電極形成工程）である。 本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｎ＋型ソース領域導入工程）である。 本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（層間絶縁膜形成工程）である。 本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（コンタクト溝形成工程）である。 本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｐ＋型ボディコンタクト領域導入工程）である。 本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（ソースメタル電極等形成工程）である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスの変形例（ゲート先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（ゲート絶縁膜等形成工程）である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスの変形例（ゲート先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（ゲート電極加工工程）である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスの変形例（ゲート先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（表面酸化膜等形成工程）である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスの変形例（ゲート先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｐ型ボディ領域埋め込み溝形成工程）である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスの変形例（ゲート先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｐ型ボディ領域選択エピタキシャル成長工程）である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスの変形例（ゲート先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｎ＋型ソース領域導入工程）である。 本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスの変形例（ゲート先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｎ＋型ソース領域導入用レジスト膜除去工程）である。 本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（第１層目Ｎ−型シリコンエピタキシャル層成長工程）である。 本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（第１層目Ｎ−型シリコンエピタキシャル層に対する多段ボロンイオン注入工程）である。 本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（第２層目Ｎ−型シリコンエピタキシャル層等に対する多段ボロンイオン注入工程等）である。 本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（第３層目Ｎ−型シリコンエピタキシャル層等に対する多段ボロンイオン注入後の活性化アニール工程）である。 本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｐ型ボディ領域埋め込み溝形成工程）である。 本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｐ型ボディ領域選択エピタキシャル成長工程）である。 本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｐ型ボディ領域選択エピタキシャル成長後平坦化工程）である。 本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（ゲート電極形成工程）である。 本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｎ＋型ソース領域導入工程）である。 本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（層間絶縁膜形成工程）である。 本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（コンタクト溝形成工程）である。 本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｐ＋型ボディコンタクト領域導入工程）である。 本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（ソースメタル電極等形成工程）である。 本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である縦型プレーナパワーＭＯＳＦＥＴ等におけるチャネル領域構造に関する変形例１（Ｐボディ炭素ドープ）を説明するための図３に対応する図２のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する単位アクティブセル領域のデバイス断面図である。 本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である縦型プレーナパワーＭＯＳＦＥＴ等におけるソース領域構造に関する変形例２（ソース炭素ドープ）を説明するための図３に対応する図２のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する単位アクティブセル領域のデバイス断面図である。 本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である縦型プレーナパワーＭＯＳＦＥＴ等におけるチャネルおよびソース領域構造に関する変形例１（Ｐボディ＆ソース炭素ドープ）を説明するための図３に対応する図２のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する単位アクティブセル領域のデバイス断面図である。 本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である縦型プレーナパワーＭＯＳＦＥＴ等におけるソース領域構造に関する変形例２（ソース炭素ドープ）に対応するドーズプロセスの変形例（炭素クラスター注入）を説明するための図３に対応する図２のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する単位アクティブセル領域のデバイス断面図である。 本願の他の実施の形態の半導体装置の製造方法における対象デバイスの一例であるトレンチゲート型パワーＭＯＳＦＥＴを説明するための図２に対応する図１のセル部一部切り出し領域Ｒ１の拡大平面図である。 図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する単位アクティブセル領域のデバイス断面図（図３に対応）である。 本願の前記他の実施の形態の半導体装置の製造方法におけるウエハプロセスを説明するための図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する製造工程途中におけるデバイス断面図（ドリフト領域スーパジャンクション構造形成工程）である。 本願の前記他の実施の形態の半導体装置の製造方法におけるウエハプロセスを説明するための図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する製造工程途中におけるデバイス断面図（Ｐ型ボディ領域エピタキシャル成長工程）である。 本願の前記他の実施の形態の半導体装置の製造方法におけるウエハプロセスを説明するための図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する製造工程途中におけるデバイス断面図（ゲート電極埋め込み用トレンチ形成工程）である。 本願の前記他の実施の形態の半導体装置の製造方法におけるウエハプロセスを説明するための図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する製造工程途中におけるデバイス断面図（ゲート絶縁膜形成工程）である。 本願の前記他の実施の形態の半導体装置の製造方法におけるウエハプロセスを説明するための図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する製造工程途中におけるデバイス断面図（ゲートポリシリコン膜成膜工程）である。 本願の前記他の実施の形態の半導体装置の製造方法におけるウエハプロセスを説明するための図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する製造工程途中におけるデバイス断面図（ゲートポリシリコン膜加工工程）である。 本願の前記他の実施の形態の半導体装置の製造方法におけるウエハプロセスを説明するための図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する製造工程途中におけるデバイス断面図（Ｎ＋型ソース領域導入工程）である。 本願の前記他の実施の形態の半導体装置の製造方法におけるウエハプロセスを説明するための図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する製造工程途中におけるデバイス断面図（表面酸化膜成膜工程）である。 本願の前記他の実施の形態の半導体装置の製造方法におけるウエハプロセスを説明するための図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する製造工程途中におけるデバイス断面図（半導体基板表面エッチング工程）である。 本願の前記他の実施の形態の半導体装置の製造方法におけるウエハプロセスを説明するための図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する製造工程途中におけるデバイス断面図（ＳｉＧｅボディコンタクト領域形成工程）である。 本願の前記他の実施の形態の半導体装置の製造方法におけるウエハプロセスを説明するための図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する製造工程途中におけるデバイス断面図（ソースメタル電極形成工程）である。 本願の前記他の実施の形態の半導体装置の製造方法におけるウエハプロセスを説明するための図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する製造工程途中におけるデバイス断面図（メタルドレイン電極形成工程）である。 本願の前記他の実施の形態の半導体装置の製造方法におけるＳｉＧｅ領域の形成方法に関する変形例（イオン注入方式）を説明するための図５０に対応する図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面の製造工程途中におけるデバイス断面図（表面酸化膜成膜およびＳｉＧｅ領域導入工程）である。 前記各実施の形態（各種変形例を含む）に関するウエハの結晶面方位等の一例（ノッチ〈１１０〉方位）に関する補足的説明のためのウエハ等の全体上面図等である。 前記各実施の形態（各種変形例を含む）に関するウエハの結晶面方位等の他の例（ノッチ〈１００〉方位）に関する補足的説明のためのウエハ等の全体上面図等である。
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
１．縦型プレーナパワーＭＯＳＦＥＴの製造方法であって、前記縦型プレーナパワーＭＯＳＦＥＴは：
（ａ）第１および第２の主面を有するシリコン系半導体基板；
（ｂ）前記半導体基板内に設けられた第１導電型および第２導電型のカラム領域が交互に形成されたスーパジャンクション構造を有するドリフト領域；
（ｃ）前記半導体基板の前記第２の主面側の半導体裏面領域に設けられた前記第１導電型のドレイン領域；
（ｄ）前記半導体基板の前記第２の主面上に設けられたメタルドレイン電極；
（ｅ）前記半導体基板の前記第１の主面側の半導体表面領域に設けられた前記第２導電型のボディ領域；
（ｆ）前記半導体基板の前記第１の主面側の前記半導体表面領域であって、前記ボディ領域内に設けられた前記第１導電型のソース領域；
（ｇ）前記半導体基板の前記第１の主面上に、ゲート絶縁膜を介して設けられたゲート電極；
（ｈ）前記半導体基板の前記第１の主面上に前記ソース領域と電気的に接続されるように設けられたメタルソース電極、
を有し、前記縦型プレーナパワーＭＯＳＦＥＴの製造方法は、以下の工程を含む：
（ｘ１）前記第１導電型のシリコン系ウエハの表面側に、前記スーパジャンクション構造を形成する工程；
（ｘ２）前記スーパジャンクション構造の表面に前記ボディ領域を埋め込むためのボディ領域埋め込み溝を形成する工程；
（ｘ３）前記ボディ領域埋め込み溝を選択エピタキシャル成長により埋め込む工程。
２．前記項１の縦型プレーナパワーＭＯＳＦＥＴの製造方法において、前記ボディ領域は、炭素がドープされた領域を有する。
３．前記項１または２の縦型プレーナパワーＭＯＳＦＥＴの製造方法において、前記ソース領域は、炭素がドープされた領域を有する。
４．前記項１から３のいずれか一つの縦型プレーナパワーＭＯＳＦＥＴの製造方法において、前記第２導電型のカラム領域には、ゲルマニウムまたは炭素がドープされている。
５．前記項１から４のいずれか一つの縦型プレーナパワーＭＯＳＦＥＴの製造方法において、前記選択エピタキシャル成長の成長温度は、摂氏６００度から摂氏９００度である。
６．前記項３から５のいずれか一つの縦型プレーナパワーＭＯＳＦＥＴの製造方法において、前記ソース領域における前記炭素がドープされた領域は、選択エピタキシャル成長によって形成する。
７．前記項３から５のいずれか一つの縦型プレーナパワーＭＯＳＦＥＴの製造方法において、前記ソース領域における前記炭素がドープされた領域は、クラスターカーボンのイオン注入によって形成する。
８．トレンチゲート型パワーＭＯＳＦＥＴの製造方法であって、前記トレンチゲート型パワーＭＯＳＦＥＴは：
（ａ）第１および第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられた第１導電型および第２導電型の複数のカラム領域が一つずつ交互に形成されたスーパジャンクション構造を有するドリフト領域；
（ｃ）前記半導体基板の前記第２の主面側の半導体裏面領域に設けられた前記第１導電型のドレイン領域；
（ｄ）前記半導体基板の前記第２の主面上に設けられたメタルドレイン電極；
（ｅ）前記半導体基板の前記第１の主面側の半導体表面領域に設けられた前記第２導電型のボディ領域；
（ｆ）前記第１導電型の複数のカラム領域の各々の内部から前記ボディ領域を貫通して前記半導体基板の前記第１の主面に至るトレンチ；
（ｇ）前記半導体基板の前記第１の主面側の前記半導体表面領域であって、前記ボディ領域内に設けられた前記第１導電型のソース領域；
（ｈ）前記トレンチ内に、ゲート絶縁膜を介して設けられたトレンチゲート電極；
（ｉ）前記半導体基板の前記第１の主面側に、前記ボディ領域を挟んで、前記トレンチゲート電極と対向するように設けられた前記第２導電型のＳｉＧｅエピタキシャル領域；
（ｊ）前記半導体基板の前記第１の主面上に前記ソース領域と電気的に接続されるように設けられたメタルソース電極、
を有し、前記トレンチゲート型パワーＭＯＳＦＥＴの製造方法は、以下の工程を含む：
（ｘ１）前記第１導電型のシリコン系ウエハの表面側に、前記スーパジャンクション構造を形成する工程；
（ｘ２）前記シリコン系ウエハの前記表面側の前記スーパジャンクション構造上に、前記第２導電型のボディ領域を形成する工程；
（ｘ３）前記ボディ領域が前記トレンチゲート電極との間に残るように、前記ボディ領域にＳｉＧｅエピタキシャル領域埋め込み溝を形成する工程；
（ｘ４）前記ＳｉＧｅエピタキシャル領域埋め込み溝を選択エピタキシャル成長により埋め込む工程。
９．前記項８のトレンチゲート型パワーＭＯＳＦＥＴの製造方法において、前記第２導電型のカラム領域には、ゲルマニウムまたは炭素がドープされている。
１０．トレンチゲート型パワーＭＯＳＦＥＴの製造方法であって、前記トレンチゲート型パワーＭＯＳＦＥＴは：
（ａ）第１および第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられた第１導電型および第２導電型の複数のカラム領域が一つずつ交互に形成されたスーパジャンクション構造を有するドリフト領域；
（ｃ）前記半導体基板の前記第２の主面側の半導体裏面領域に設けられた前記第１導電型のドレイン領域；
（ｄ）前記半導体基板の前記第２の主面上に設けられたメタルドレイン電極；
（ｅ）前記半導体基板の前記第１の主面側の半導体表面領域に設けられた前記第２導電型のボディ領域；
（ｆ）前記第１導電型の複数のカラム領域の各々の内部から前記ボディ領域を貫通して前記半導体基板の前記第１の主面に至るトレンチ；
（ｇ）前記半導体基板の前記第１の主面側の前記半導体表面領域であって、前記ボディ領域内に設けられた前記第１導電型のソース領域；
（ｈ）前記トレンチ内に、ゲート絶縁膜を介して設けられたトレンチゲート電極；
（ｉ）前記半導体基板の前記第１の主面側に、前記ボディ領域を挟んで、前記トレンチゲート電極と対向するように設けられた前記第２導電型のＳｉＧｅ半導体領域；
（ｊ）前記半導体基板の前記第１の主面上に前記ソース領域と電気的に接続されるように設けられたメタルソース電極、
を有し、前記トレンチゲート型パワーＭＯＳＦＥＴの製造方法は、以下の工程を含む：
（ｘ１）前記第１導電型のシリコン系ウエハの表面側に、前記スーパジャンクション構造を形成する工程；
（ｘ２）前記シリコン系ウエハの前記表面側の前記スーパジャンクション構造上に、前記第２導電型のボディ領域を形成する工程；
（ｘ３）前記ボディ領域の表面に前記ソース領域を形成する工程；
（ｘ３）前記ボディ領域が前記トレンチゲート電極との間に残るように、前記ボディ領域の一部にイオン注入により、前記ＳｉＧｅ半導体領域を形成する工程。
１１．前記項１０のトレンチゲート型パワーＭＯＳＦＥＴの製造方法において、前記第２導電型のカラム領域には、ゲルマニウムまたは炭素がドープされている。
１２．以下を有する縦型プレーナパワーＭＯＳＦＥＴ：
（ａ）第１および第２の主面を有するシリコン系半導体基板；
（ｂ）前記半導体基板内に設けられた第１導電型および第２導電型のカラム領域が交互に形成されたスーパジャンクション構造を有するドリフト領域；
（ｃ）前記半導体基板の前記第２の主面側の半導体裏面領域に設けられた前記第１導電型のドレイン領域；
（ｄ）前記半導体基板の前記第２の主面上に設けられたメタルドレイン電極；
（ｅ）前記半導体基板の前記第１の主面側の半導体表面領域に設けられた前記第２導電型のボディ領域；
（ｆ）前記半導体基板の前記第１の主面側の前記半導体表面領域であって、前記ボディ領域内に設けられた前記第１導電型のソース領域；
（ｇ）前記半導体基板の前記第１の主面上に、ゲート絶縁膜を介して設けられたゲート電極；
（ｈ）前記半導体基板の前記第１の主面上に前記ソース領域と電気的に接続されるように設けられたメタルソース電極、
ここで、前記ボディ領域は、選択エピタキシャル成長によって形成される。
１３．前記項１２の縦型プレーナパワーＭＯＳＦＥＴにおいて、前記ボディ領域は、炭素がドープされた領域を有する。
１４．前記項１２または１３の縦型プレーナパワーＭＯＳＦＥＴにおいて、前記ソース領域は、炭素がドープされた領域を有する。
１５．前記項１２から１４のいずれか一つの縦型プレーナパワーＭＯＳＦＥＴにおいて、前記第２導電型のカラム領域には、ゲルマニウムまたは炭素がドープされている。
１６．前記項１４または１５の縦型プレーナパワーＭＯＳＦＥＴにおいて、前記ソース領域における前記炭素がドープされた領域は、選択エピタキシャル成長によって形成する。
１７．前記項１４または１５の縦型プレーナパワーＭＯＳＦＥＴにおいて、前記ソース領域における前記炭素がドープされた領域は、クラスターカーボンのイオン注入によって形成する。
１８．以下を有するトレンチゲート型パワーＭＯＳＦＥＴ：
（ａ）第１および第２の主面を有する半導体基板；
（ｂ）前記半導体基板内に設けられた第１導電型および第２導電型の複数のカラム領域が一つずつ交互に形成されたスーパジャンクション構造を有するドリフト領域；
（ｃ）前記半導体基板の前記第２の主面側の半導体裏面領域に設けられた前記第１導電型のドレイン領域；
（ｄ）前記半導体基板の前記第２の主面上に設けられたメタルドレイン電極；
（ｅ）前記半導体基板の前記第１の主面側の半導体表面領域に設けられた前記第２導電型のボディ領域；
（ｆ）前記第１導電型の複数のカラム領域の各々の内部から前記ボディ領域を貫通して前記半導体基板の前記第１の主面に至るトレンチ；
（ｇ）前記半導体基板の前記第１の主面側の前記半導体表面領域であって、前記ボディ領域内に設けられた前記第１導電型のソース領域；
（ｈ）前記トレンチ内に、ゲート絶縁膜を介して設けられたトレンチゲート電極；
（ｉ）前記半導体基板の前記第１の主面側に、前記ボディ領域を挟んで、前記トレンチゲート電極と対向するように設けられた前記第２導電型のＳｉＧｅエピタキシャル領域；
（ｊ）前記半導体基板の前記第１の主面上に前記ソース領域と電気的に接続されるように設けられたメタルソース電極。
１９．前記項１８のトレンチゲート型パワーＭＯＳＦＥＴにおいて、前記ＳｉＧｅエピタキシャル領域は、選択エピタキシャル成長によって形成される。
２０．前記項１８のトレンチゲート型パワーＭＯＳＦＥＴにおいて、前記ＳｉＧｅエピタキシャル領域は、前記ボディ領域へのＧｅイオン注入によって形成される。
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。これらは、一般にパワー系半導体デバイスに分類され、その中には、パワーＭＯＳＦＥＴ、ＩＧＢＴの外、バイポーラパワートランジスタ、サイリスタ（Ｔｈｙｒｉｓｔｏｒ）、パワーダイオード等を含む。
パワーＭＯＳＦＥＴの代表的な形態は、表面にソース電極があり、裏面にドレイン電極がある２重拡散型縦型パワーＭＯＳＦＥＴ（Ｄｏｕｂｌｅ Ｄｕｆｆｕｓｅｄ Ｖｅｒｔｉｃａｌ Ｐｏｗｅｒ ＭＯＳＦＥＴ）または縦型パワーＭＯＳＦＥＴであるが、この２重拡散型縦型パワーＭＯＳＦＥＴまたは縦型パワーＭＯＳＦＥＴは、主に２種類に分類でき、第１は実施形態において主に説明するプレーナゲート（Ｐｌａｎａｒ Ｇａｔｅ）型であり、第２はＵ−ＭＯＳＦＥＴ等のトレンチ（Ｔｒｅｎｃｈ Ｇａｔｅ）ゲート型である。
パワーＭＯＳＦＥＴには、その他に、ＬＤ−ＭＯＳＦＥＴ（Ｌａｔｅｒａｌ−Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）がある。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
なお、本願において「単結晶領域」等に言及するときは、特にそうでない旨、明示したとき、または、そうでないことが明らかなときを除き、エピタキシャル領域を含むものとする。
６．パワーＭＯＳＦＥＴ等のドリフト領域に関して、従来のシリコンリミット（Ｓｉｌｉｃｏｎ Ｌｉｍｉｔ）による制約を回避して、オン抵抗の低い高耐圧ＦＥＴ等とするため、ドリフト領域（主要電流通路）に比較的高濃度のスラブ（Ｓｌａｂ）状のＮ型カラム領域およびＰ型カラム領域を交互に有するスーパジャンクション（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造が導入されている。このスーパジャンクション構造を導入する方式は、大まかに言って３種類の方式、すなわち、マルチエピタキシャル方式、トレンチ絶縁膜埋め込み方式、および、トレンチフィル方式（トレンチフィリング方式、オートフィル方式またはトレンチエピタキシャル埋め込み方式）がある。これらのうち、エピタキシャル成長とイオン注入を多数回繰り返すマルチエピタキシャル方式はプロセスおよび設計の自由度が高い分、工程が複雑になるため高コストである。トレンチ絶縁膜埋め込み方式は、トレンチに斜めイオン注入した後、トレンチをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）絶縁膜で埋め込むものであり、プロセス的にはより単純であるが、トレンチの面積分だけ面積的に不利となる。これらに対して、トレンチフィル方式は埋め込みエピタキシャル成長の成長条件の制約のためにプロセスおよび設計の自由度が比較的低いが、工程が単純であるというメリットがある。
一般にスーパジャンクション構造は、ある導電型の半導体領域に反対導電型の柱状又は板状のカラム領域をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。本願において、トレンチフィル方式による「スーパジャンクション構造」に言及するときは、原則として、ある導電型の半導体領域に反対導電型の板状（通常は、平板状であるが屈曲又は屈折していてもよい）の「カラム領域」をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。実施の形態では、Ｎ型半導体層（たとえばドリフト領域）にＰ型カラムを平行に等間隔を置いて形成されたものについて説明する。
スーパジャンクション構造について、「配向」とは、そのスーパジャンクション構造を構成するＰ型カラムまたはＮ型カラムをチップの主面に対応して二次元的に見た場合（チップまたはウエハの主面に平行な面において）の長手方向を指す。
なお、スーパジャンクション構造は、パワーＭＯＳＦＥＴのみでなく、パワー系半導体デバイス全般のドリフト領域（あるいは、これに対応する領域または主要電流通路）に、ほぼそのまま、又は、必要な変更をして、適用することができる。
７．本願において、結晶面について、たとえば（１００）などと表示するときは、これに等価な結晶面を含むものとする。また、同様に、結晶方位について、〈１００〉、〈１１０〉などと表示するときは、これに等価な結晶方位を含むものとする。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
なお、他に、スーパジャンクションを有するパワーＭＯＳＦＥＴに関して、カーボン等を添加した埋め込みエピタキシャル技術について開示した先行特許出願としては、たとえば日本特開第２０１１−１４６４２９号（日本出願公開日２０１１年７月２８日）がある。
１．本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例である縦型プレーナパワーＭＯＳＦＥＴ等の説明（主に図１から図３）
ここでは、一例として、ソースドレイン耐圧が６００ボルト程度のデバイスを例にとり具体的に説明するが、以下の実施の形態は、それ以外の耐圧のデバイスにも適用できることは言うまでもない。
図１は本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例である縦型プレーナパワーＭＯＳＦＥＴのチップレイアウトを説明するための半導体チップの上面全体図である。図２は図１のセル部一部切り出し領域Ｒ１の拡大平面図である。図３は図２のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する単位アクティブセル領域のデバイス断面図である。これらに基づいて、本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例である縦型プレーナパワーＭＯＳＦＥＴ等を説明する。
先ず、図１および図２（図１のセル部一部切り出し領域Ｒ１）に基づいて、半導体チップ２の全体構造を説明する。図１に示すように、正方形又は長方形の板状のシリコン系半導体基板（個々のチップに分割する前はウエハである）上に素子を形成したパワーＭＯＳＦＥＴ素子チップ２は中央部にあるメタルソース電極２１が主要な面積を占めている。その下には、それらの幅（またはピッチ）よりも十分長く延びる帯状ゲート電極１２（ゲート電極）と帯状コンタクト溝１１が交互に多数形成された帯状繰り返しデバイスパターン領域すなわち、アクティブセル領域２６がある。ここで、セル領域２６は、メタルソース電極２１の下方のほぼ全体に広がっており、破線で囲った部分Ｒ１（セル部一部切り出し領域）はその一部である。このリニアセル領域２６の周辺には、ゲート電極１２を周辺から外部に引き出すゲートパッド領域２３がある。更にその周りには、アルミニウムガードリング２５が設けられている。
次に、図２および図３により、セル領域２６（図１）の詳細構造を説明する。図２および図３に示すように、Ｎ＋型Ｓｉ単結晶基板領域１ｓ上には、スーパジャンクション構造ＳＪを有するドリフト領域３が設けられており、その中には紙面と垂直方向に延びる板状のＮカラム領域ＮＣおよぶＰカラム領域ＰＣが交互に形成されている。Ｎカラム領域ＮＣは、この部分ではＮ−型ドリフト領域３ｎとして作用する。なお、必須ではないが、Ｐカラム領域ＰＣに、炭素またはゲルマニウム（ボロン拡散阻止能を有する元素）を添加して炭素またはゲルマニウムがドープされたＰカラム領域ＰＣＣとすることにより、熱処理による不純物プロファイルの散漫化を低減することができる。ここで、炭素添加の濃度の好適な範囲としては、たとえば、０．０１から１．０アトミック％程度を例示することができる。また、ゲルマニウム組成または添加の濃度の好適な範囲としては、たとえば、５から３０アトミック％程度を例示することができる。
ここで、ドリフト領域の厚さは、たとえば耐圧を６００ボルト程度と想定すると、４５マイクロメータ程度を好適なものとして例示することができる。また、Ｎカラム領域の幅は、たとえば６マイクロメータ程度を好適なものとして例示することができる。同様に、Ｐカラム領域の幅は、たとえば４マイクロメータ程度を好適なものとして例示することができる。なお、Ｎカラム領域の側面下部内角は、通常、８８度から９０度である。
ドリフト領域３の上端部（基板上面１ａ側）には、チャネル領域を形成するＰ型ボディ領域６が設けられており、その中にはＮ＋型ソース領域１５が設けられている。Ｎ＋型ソース領域１５に接するようにＰ＋型ボディコンタクト領域１９が設けられている。半導体基板２のデバイス面１ａの側には、ゲート絶縁膜７を介して、ポリシリコンゲート電極１２が設けられており、このポリシリコンゲート電極１２は層間絶縁膜８によって被覆されている。層間絶縁膜８には、コンタクト溝が形成されており、そこにはタングステンプラグ９（通常、Ｔｉ/ＴｉＮ，ＴｉＷ等のバリアメタル層を介する）が埋め込まれている。層間絶縁膜８上には、タングステンプラグ９と接続するように、アルミニウム系メタルソース電極２１（通常、Ｔｉ/ＴｉＮ，ＴｉＷ等のバリアメタル層を介する）が形成されている。なお、メタルソース電極２１は、たとえば図４２に示すように、タングステンプラグ９を介さずに、直接形成しても良い。
アルミニウム系メタルソース電極２１上には、ファイナルパッシベーション膜１０として、たとえばポリイミド系絶縁膜１０が形成されている。なお、ここでは、ソースパッド開口に対応するファイナルパッシベーション膜１０の開口を模式的に示したが、実際のソースパッド開口は、もっと広い。また、ファイナルパッシベーション膜１０としては、ポリイミド樹脂（ポリイミド系樹脂）、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）等の有機系単層膜のほか、下層からプラズマＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）系その他の酸化シリコン膜/窒化シリコン膜/ポリイミド系樹脂膜等から構成された有機/無機複合ファイナルパッシベーション膜、下層から酸化シリコン膜/窒化シリコン膜等から構成された無機ファイナルパッシベーション膜等を好適なものとして例示することができる。
一方、ドリフト領域３の下端部は、Ｎ＋型ドレイン領域４（すなわち、Ｎ＋型半導体基板１ｓ）であり、Ｎ＋型ドレイン領域４の裏面１ｂ側には、メタルドレイン電極５（例えば、シリコン基板に近い側からＴｉ/Ｎｉ/Ａｕ）が形成されている。
ここで、後に説明するように、Ｐ型ボディ領域６は、選択エピタキシャル成長によって形成されている。このことにより、通常のイオン注入および活性化熱処理等の方法により、形成した場合と比較して、スーパジャンクション構造ＳＪを構成するＰカラム領域ＰＣ等の不純物プロファイルの散漫化を防止することができる。
２．本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの説明（主に図４から図１６）
このセクションでは、セクション１で説明したデバイス構造に対するトレンチフィル方式による製造方法の一例を説明する。
図４は本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｎ−型シリコンエピタキシャル層成長工程）である。図５は本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｐカラム埋め込みトレンチ形成工程）である。図６は本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｐカラム埋め込みＳｉエピタキシャル成長工程）である。図７は本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｐカラム埋め込み後平坦化工程）である。図８は本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｐ型ボディ領域埋め込み溝形成工程）である。図９は本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｐ型ボディ領域選択エピタキシャル成長工程）である。図１０は本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｐ型ボディ領域選択エピタキシャル成長後平坦化工程）である。図１１は本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（ゲート電極形成工程）である。図１２は本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｎ＋型ソース領域導入工程）である。図１３は本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（層間絶縁膜形成工程）である。図１４は本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（コンタクト溝形成工程）である。図１５は本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｐ＋型ボディコンタクト領域導入工程）である。図１６は本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（ソースメタル電極等形成工程）である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスを説明する。
まず、図４に示すように、たとえばアンチモンをドープ（たとえば１０１８から１０１９/ｃｍ３のオーダ程度）したＮ＋シリコン単結晶基板１ｓ（ここでは、たとえば、２００φウエハ、なお、ウエハ径は、１５０φ、３００φでも４５０φでもよい）上に、たとえば、厚さ４５マイクロメートル程度（６００ボルト程度の耐圧を想定）のリンドープＮエピタキシャル層１ｅ（ドリフト領域、濃度としては、たとえば１０１５/ｃｍ３のオーダ程度）を形成した半導体ウエハ１を準備する。なお、Ｎ＋シリコン単結晶基板１ｓの厚さは、たとえば５００から１０００マクロメートル程度である。
次に、図５に示すように、この半導体ウエハ１のデバイス面１ａ（裏面１ｂの反対の主面）上に、たとえばＰ−ＴＥＯＳ（Ｐｌａｓｍａ−Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）等からなるＰカラム埋め込みトレンチ加工用ハードマスク１７を形成する（なお、溝の形成はハードマスクを使用せず、レジストをマスクとして形成しても良い）。
次に、パターニングされたＰ型カラム用トレンチ形成用ハードマスク膜１７をマスクとして、Ｎエピタキシャル層１ｅ等をドライエッチング（エッチングガスとしては、ＳＦ６/Ｏ２系またはＨＢｒ/Ｃｌ系ガスを例示することができる）することにより、Ｐカラム埋め込みトレンチ１６を形成する。続いて、不要になったハードマスク膜１７をたとえば弗酸系酸化シリコン膜エッチング液等により除去する。
次に、図６に示すように、Ｐカラム埋め込みトレンチ１６に対して、埋め込みエピタキシャル成長を実行し、Ｐカラム埋め込み用Ｐ型Ｓｉエピタキシャル層１８（濃度としては、たとえば１０１５/ｃｍ３のオーダ程度）を形成する。埋め込みエピタキシャル成長の条件は、たとえば、成膜チャンバ内気圧：５ｋＰａから１１０ｋＰａ、成膜温度：摂氏９００度から１１００度、シリコンソースガス：ＤＣＳすなわちジクロルシラン，エッチングガス：塩化水素、ボロンドーパントソースガス：ジボランを例示することができる。
なお、ゲルマニウムまたは炭素がドープされたＰカラム領域ＰＣＣとする場合は、前記のものに、炭素又はゲルマニウムのいずれを添加するかによって、以下を加える。すなわち、炭素ドーパントソースガス：たとえばＭＭＳ（モノメチルシラン）、ゲルマニウムドーパントソースガス：たとえばモノゲルマンを例示することができる。
次に、図７に示すように、平坦化工程、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、Ｐカラム埋め込みトレンチ１６外のＰカラム埋め込み用Ｐ型Ｓｉエピタキシャル層１８を除去するとともに、半導体ウエハ１の表面１ａを平坦化する。これによって、Ｐカラム領域ＰＣおよびＮカラム領域ＮＣが形成される。
なお、ここでは、図７のようなスーパジャンクション構造は、トレンチフィル方式のほか、マルチエピタキシャル方式で形成してもよい。
次に、図８に示すように、ウエハ１のデバイス面１ａ上に、たとえば通常のリソグラフィにより、たとえば、ＴＥＯＳ系酸化シリコン膜等のＰ型ボディ領域埋め込み溝加工用ハードマスク２０を形成する。このとき、Ｐ型ボディ領域埋め込み溝加工用ハードマスク２０の溝に対応する開口の幅は、たとえば、１から２マイクロメートル程度である。
次に、Ｐ型ボディ領域埋め込み溝加工用ハードマスク２０を用いて、たとえばドライエッチングにより、Ｐ型ボディ領域埋め込み溝２２（チャネル領域埋め込み溝）を形成する。このＰ型ボディ領域埋め込み溝ドライエッチング方法（第１の方法、すなわち、全ドライエッチング方式）としては、たとえば、以下を好適なものとして例示することができる。すなわち、
（１）第１ステップ：異方性ドライエッチングで、たとえば１マイクロメートル程度、半導体基板をエッチングする。エッチング処理条件等としては、エッチング装置：たとえばＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）型エッチャ等の高密度プラズマエッチング装置、処理気圧：たとえば４パスカル程度、ガス条件および流量等：たとえばＡｒ/ＳＦ６/Ｏ２＝２００ｓｃｃｍ/１００ｓｃｃｍ/７０ｓｃｃｍ、ＩＣＰ励起電力：たとえば１５０ワット、ステージ印加電力：たとえば２０ワット等を好適なものとして例示することができる。なお、エッチング装置は、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）型エッチャ（高密度プラズマエッチング装置）や他の形式のドライエッチャでもよい。ただし、高密度プラズマエッチング装置の場合は、高選択性が確保できる。
（２）第２ステップ：続いて、等方性ドライエッチングで、たとえば１マイクロメートル程度、半導体基板を更にエッチングする。エッチング処理条件等としては、エッチング装置：たとえばＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）型エッチャ等の高密度プラズマエッチング装置、処理気圧：たとえば１０パスカル程度、ガス条件および流量等：たとえばＡｒ/ＣＦ４/Ｏ２＝５０ｓｃｃｍ/１００ｓｃｃｍ/５０ｓｃｃｍ、ＩＣＰ励起電力：たとえば８０ワット、ステージ印加電力：たとえば１０ワット等を好適なものとして例示することができる。なお、エッチング装置は、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）型エッチャ（高密度プラズマエッチング装置）や他の形式のドライエッチャでもよい。ただし、高密度プラズマエッチング装置の場合は、高選択性が確保できる。
また、このＰ型ボディ領域埋め込み溝ドライエッチング方法（第２の方法、すなわち、ドライ＆ウエットエッチング方式）としては、たとえば、以下を好適なものとして例示することができる。すなわち、
（１）第１ステップ：異方性ドライエッチングで、たとえば１マイクロメートル程度、半導体基板をエッチングする。エッチング処理条件等としては、エッチング装置：たとえばＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）型エッチャ等の高密度プラズマエッチング装置、処理気圧：たとえば４パスカル程度、ガス条件および流量等：たとえばＡｒ/ＳＦ６/Ｏ２＝２００ｓｃｃｍ/１００ｓｃｃｍ/７０ｓｃｃｍ、ＩＣＰ励起電力：たとえば１５０ワット、ステージ印加電力：たとえば２０ワット等を好適なものとして例示することができる。なお、エッチング装置は、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）型エッチャ（高密度プラズマエッチング装置）や他の形式のドライエッチャでもよい。ただし、高密度プラズマエッチング装置の場合は、高選択性が確保できる。
（２）第２ステップ：続いて、ウエットエッチング（等方性エッチング）で、たとえば１マイクロメートル程度、半導体基板を更にエッチングする。エッチング液としては、たとえば、弗酸、硝酸、酢酸等の水溶液等を好適なものとして例示することができる。
更に、このＰ型ボディ領域埋め込み溝ドライエッチング方法（第３の方法、すなわち、全ウエットエッチング方式）としては、たとえば、以下を好適なものとして例示することができる。すなわち、ＫＯＨ等による異方性ウエットエッチング液を使用した異方性ウエットエッチングによるワンステップで事項する方法である。この場合、側壁は、水平面（ウエハの主面と平行な面）と５４度の角度をなす（１１１）面となる。
次に、図９に示すように、選択エピタキシャル成長により、Ｐ型ボディ領域埋め込み溝２３に、ボロンドープＳｉエピタキシャル層を埋め込む。この選択エピタキシャル成長条件としては、たとえば、以下を好適なものとして例示することができる。すなわち、処理温度：たとえば摂氏７５０度から９００度程度（または摂氏７５０度から８５０度）、処理気圧：たとえば１．３ｋＰａから１０１ｋＰａ程度、成膜時間：たとえば５分から３０分程度、ガス条件および流量等：たとえばＨ２/ＤＣＳ（Ｄｉｃｈｌｏｒｏｓｉｌａｎｅ）/ＨＣｌ/Ｂ２Ｈ６＝１００００から２００００/３００から５００/３００から８００/１００から５００ｓｃｃｍ程度である。なお、Ｓｉ：Ｃ層を形成する部分がある場合は、その部分で、前記にＭＭＳ（Ｍｏｎｏｍｅｔｈｙｌｓｉｌａｎｅ）を更に添加する。流量は、カーボン濃度が、たとえば０．０５ａｔｏｍｉｃ％から０．１ａｔｏｍｉｃ％程度となるように、たとえば、５０から１００ｓｃｃｍ程度の範囲で調整する。この選択エピタキシャル成長のプリカーサとしては、ＤＣＳのほか、ＴＣＳ（Ｔｒｉｃｈｌｏｒｏｓｉｌａｎｅ）を使用することもできる。これらのプリカーサも考慮すると、前記選択エピタキシャル成長温度の好適な範囲は、摂氏６００度から９００度程度（更に好ましくは、摂氏６５０度から摂氏８５０度程度）となる。また、好適な処理気圧の範囲は、６６０Ｐａから大気圧程度とすることができる。
次に、図１０に示すように、平坦化工程、例えばＣＭＰによって、Ｐ型ボディ領域埋め込み溝加工用ハードマスク２０の全部およびＰ型Ｓｉ選択エピタキシャル層２３の一部を除去する。これにより、Ｐ型Ｓｉ選択エピタキシャル層２３がＰ型ボディ領域（チャネル領域）６となる。
次に、図１１に示すように、図１０の状態で、ウエハ１のデバイス面１ａ（第１の主面）のほぼ全面に、たとえば、熱酸化等により、ゲート絶縁膜７を形成する。次に、ゲート絶縁膜７上のウエハ１のデバイス面１ａのほぼ全面に、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、ゲート電極材料等として、ポリシリコン膜１２を成膜する。次に、たとえば通常のリソグラフィにより、ポリシリコン膜１２およびゲート絶縁膜７をパターニングすることにより、ポリシリコン膜１２を加工して、ゲート電極１２を形成する。次に、ウエハ１のデバイス面１ａおよびゲート電極１２の表面（上面および側面）に、たとえば、熱酸化、ＣＶＤ等により、表面酸化膜２４を成膜する。
次に、図１２に示すように、ウエハ１のデバイス面１ａ上に、たとえば通常のリソグラフィにより、Ｎ＋型ソース領域導入用レジスト膜２８を形成し、これをマスクとして、たとえばイオン注入により、半導体領域の表面領域にＮ＋型ソース領域導入用レジスト膜１５を導入する。その後、不要になったＮ＋型ソース領域導入用レジスト膜１５をたとえばアッシング等により除去した後、活性化アニールを実施する。
次に、図１３に示すように、ウエハ１のデバイス面１ａ側のほぼ全面に、たとえば、ＣＶＤにより、酸化シリコン系絶縁膜等から構成された層間絶縁膜８を成膜する。
次に、図１４に示すように、層間絶縁膜８上に、たとえば通常のリソグラフィにより、コンタクト溝加工用レジスト膜２９（なお、酸化シリコン膜、窒化シリコン膜等のハードマスクを使用してもよい）を形成する。次に、このコンタクト溝加工用レジスト膜２９をマスクとして、たとえば異方性ドライエッチングにより、コンタクト溝１１を開口し、必要に応じて、そのコンタクト溝１１を半導体基板内に延長する。
次に、図１５に示すように、たとえばイオン注入により、コンタクト溝１１の底の半導体基板の表面領域に、Ｐ＋型ボディコンタクト領域１９を導入する。その後、コンタクト溝加工用レジスト膜２９をたとえばアッシング等により除去した後、活性化アニールを実施する。
次に、図１６に示すように、層間絶縁膜８上およびコンタクト溝１１の内面のほぼ全面に、たとえば、スパッタリング成膜により、順次、比較的薄い（後のタングステン膜と比べて薄い）チタン膜および窒化チタン膜をバリアメタル膜等として成膜する。次に、バリアメタル膜上のウエハ１のデバイス面１ａ側のほぼ全面に、たとえば、ＣＶＤにより、コンタクト溝１１を埋め込むようにタングステン膜を成膜する。次に、エッチバック又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、コンタクト溝１１外のバリアメタル膜およびタングステン膜を除去することによって、コンタクト溝１１内にタングステンプラグ９を埋め込む。次に、ウエハ１のデバイス面１ａ側のほぼ全面に、たとえば、スパッタリング成膜により、比較的薄い（後のアルミニウム系メタル膜と比べて薄い）バリアメタル膜（たとえば、チタン膜、チタン膜/窒化チタン膜、ＴｉＷ膜等）を成膜する。次に、バリアメタル膜上のほぼ全面に、たとえば、スパッタリング成膜により、アルミニウム系メタル膜を成膜する。次に、たとえば通常のリソグラフィにより、バリアメタル膜およびアルミニウム系メタル膜等から構成されたメタル電極膜を加工することにより、ソースメタル電極２１等を形成する。次に、ウエハ１のデバイス面１ａ側のほぼ全面に、たとえば、塗布により、ファイナルパッシベーション膜１０として、たとえば感光性ポリイミド系絶縁膜を成膜する。次に、通常のリソグラフィにより、感光性ポリイミド系絶縁膜（非感光性ポリイミド系絶縁膜を用いてパターニングしてもよい）を加工することにより、ファイナルパッシベーション膜１０のパターンを形成する。なお、ここでは、ソースパッド開口に対応するファイナルパッシベーション膜１０の開口を模式的に示したが、実際のソースパッド開口は、もっと広い。また、ファイナルパッシベーション膜１０としては、ポリイミド樹脂（ポリイミド系樹脂）、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）等の有機系単層膜のほか、下層からプラズマＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）系その他の酸化シリコン膜/窒化シリコン膜/ポリイミド系樹脂膜等から構成された有機/無機複合ファイナルパッシベーション膜、下層から酸化シリコン膜/窒化シリコン膜等から構成された無機ファイナルパッシベーション膜等を好適なものとして例示することができる。次に、ウエハ１の裏面１ｂをバックグラインディング処理することにより、ウエハの厚さをたとえば（元の厚さ５００から１０００マクロメートル程度）１００から３００マクロメートル程度まで薄くする。次に、裏面金属電極５をスパッタリング成膜等により形成する。裏面金属電極５の構成としては、たとえば、シリコン基板１ｓに近い方から、チタン膜、ニッケル膜、金膜等から構成される膜を例示することができる。この後、ダイシングにより、ウエハ１を個々のチップに分割して、個別デバイス２（半導体チップ）となる。
３．本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスの変形例（ゲート先行プロセス）の説明（主に図１７から図２３）
このセクションでは、セクション２で説明した製造方法と異なるトレンチフィル方式による他の一例を説明する。しかし、セクション１で説明したデバイス構造に対するトレンチフィル方式による製造方法は、これら二つに限られるものではなく、種々変更可能であることは言うまでもない。
この変形例は、図８から図１２に関する変形例であり、図４から図７および図１３から図１６で説明した部分に、基本的に変わるところがないので、以下では、原則として、異なる部分のみを説明する。
図１７は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスの変形例（ゲート先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（ゲート絶縁膜等形成工程）である。図１８は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスの変形例（ゲート先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（ゲート電極加工工程）である。図１９は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスの変形例（ゲート先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（表面酸化膜等形成工程）である。図２０は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスの変形例（ゲート先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｐ型ボディ領域埋め込み溝形成工程）である。図２１は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスの変形例（ゲート先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｐ型ボディ領域選択エピタキシャル成長工程）である。図２２は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスの変形例（ゲート先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｎ＋型ソース領域導入工程）である。図２３は本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスの変形例（ゲート先行プロセス）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｎ＋型ソース領域導入用レジスト膜除去工程）である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法におけるウエハプロセスの変形例（ゲート先行プロセス）を説明する。
図１７に示すように、図７の状態で、ウエハ１のデバイス面１ａ（第１の主面）のほぼ全面に、たとえば、熱酸化等により、ゲート絶縁膜７を形成する。次に、ゲート絶縁膜７上のウエハ１のデバイス面１ａのほぼ全面に、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、ゲート電極材料等として、ポリシリコン膜１２を成膜する。次に、たとえば通常のリソグラフィにより、ポリシリコン膜１２およびゲート絶縁膜７をパターニングすることにより、ポリシリコン膜１２を加工して、ゲート電極１２を形成する。次に、通常のリソグラフィにより、ポリシリコン膜１２上に、ゲート電極加工用レジスト膜３２を形成する。
次に、図１８に示すように、ポリシリコン膜１２およびゲート絶縁膜７をたとえば異方性ドライエッチングにより、加工して、ゲート電極１２を形成する。その後、不要になったゲート電極加工用レジスト膜３２をたとえばアッシング等により除去する。
次に、図１９に示すように、ウエハ１のデバイス面１ａおよびゲート電極１２の表面（上面および側面）に、たとえば、熱酸化、ＣＶＤ等により、表面酸化膜２４を成膜する。次に、たとえば通常のリソグラフィにより、ウエハ１のデバイス面１ａ側に、Ｐ型ボディ領域埋め込み溝加工用レジスト膜２０ｒを形成する。
次に、図２０に示すように、ウエハ１のデバイス面１ａ上に、たとえば通常のリソグラフィにより、たとえば、ＴＥＯＳ系酸化シリコン膜等のＰ型ボディ領域埋め込み溝加工用ハードマスク２０を形成する。このとき、Ｐ型ボディ領域埋め込み溝加工用ハードマスク２０の溝に対応する開口の幅は、たとえば、１から２マイクロメートル程度である。
次に、Ｐ型ボディ領域埋め込み溝加工用ハードマスク２０を用いて、たとえばドライエッチングにより、Ｐ型ボディ領域埋め込み溝２２（チャネル領域埋め込み溝）を形成する。このＰ型ボディ領域埋め込み溝ドライエッチング方法（第１の方法、すなわち、全ドライエッチング方式）としては、たとえば、以下を好適なものとして例示することができる。すなわち、
（１）第１ステップ：異方性ドライエッチングで、たとえば１マイクロメートル程度、半導体基板をエッチングする。エッチング処理条件等としては、エッチング装置：たとえばＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）型エッチャ等の高密度プラズマエッチング装置、処理気圧：たとえば４パスカル程度、ガス条件および流量等：たとえばＡｒ/ＳＦ６/Ｏ２＝２００ｓｃｃｍ/１００ｓｃｃｍ/７０ｓｃｃｍ、ＩＣＰ励起電力：たとえば１５０ワット、ステージ印加電力：たとえば２０ワット等を好適なものとして例示することができる。なお、エッチング装置は、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）型エッチャ（高密度プラズマエッチング装置）や他の形式のドライエッチャでもよい。ただし、高密度プラズマエッチング装置の場合は、高選択性が確保できる。
（２）第２ステップ：続いて、等方性ドライエッチングで、たとえば１マイクロメートル程度、半導体基板を更にエッチングする。エッチング処理条件等としては、エッチング装置：たとえばＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）型エッチャ等の高密度プラズマエッチング装置、処理気圧：たとえば１０パスカル程度、ガス条件および流量等：たとえばＡｒ/ＣＦ４/Ｏ２＝５０ｓｃｃｍ/１００ｓｃｃｍ/５０ｓｃｃｍ、ＩＣＰ励起電力：たとえば８０ワット、ステージ印加電力：たとえば１０ワット等を好適なものとして例示することができる。なお、エッチング装置は、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）型エッチャ（高密度プラズマエッチング装置）や他の形式のドライエッチャでもよい。ただし、高密度プラズマエッチング装置の場合は、高選択性が確保できる。
また、このＰ型ボディ領域埋め込み溝ドライエッチング方法（第２の方法、すなわち、ドライ＆ウエットエッチング方式）としては、たとえば、以下を好適なものとして例示することができる。すなわち、
（１）第１ステップ：異方性ドライエッチングで、たとえば１マイクロメートル程度、半導体基板をエッチングする。エッチング処理条件等としては、エッチング装置：たとえばＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）型エッチャ等の高密度プラズマエッチング装置、処理気圧：たとえば４パスカル程度、ガス条件および流量等：たとえばＡｒ/ＳＦ６/Ｏ２＝２００ｓｃｃｍ/１００ｓｃｃｍ/７０ｓｃｃｍ、ＩＣＰ励起電力：たとえば１５０ワット、ステージ印加電力：たとえば２０ワット等を好適なものとして例示することができる。なお、エッチング装置は、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）型エッチャ（高密度プラズマエッチング装置）や他の形式のドライエッチャでもよい。ただし、高密度プラズマエッチング装置の場合は、高選択性が確保できる。
（２）第２ステップ：続いて、ウエットエッチング（等方性エッチング）で、たとえば１マイクロメートル程度、半導体基板を更にエッチングする。エッチング液としては、たとえば、弗酸、硝酸、酢酸等の水溶液等を好適なものとして例示することができる。
更に、このＰ型ボディ領域埋め込み溝ドライエッチング方法（第３の方法、すなわち、全ウエットエッチング方式）としては、たとえば、以下を好適なものとして例示することができる。すなわち、ＫＯＨ等による異方性ウエットエッチング液を使用した異方性ウエットエッチングによるワンステップで事項する方法である。この場合、側壁は、水平面（ウエハの主面と平行な面）と５４度の角度をなす（１１１）面となる。
次に、図２１に示すように、選択エピタキシャル成長により、Ｐ型ボディ領域埋め込み溝２３に、ボロンドープＳｉエピタキシャル層を埋め込む。この選択エピタキシャル成長条件としては、たとえば、以下を好適なものとして例示することができる。すなわち、処理温度：たとえば摂氏７５０度から９００度程度（または７５０度から８５０度）、処理気圧：たとえば１．３ｋＰａから１０１ｋＰａ程度、成膜時間：たとえば５分から３０分程度、ガス条件および流量等：たとえばＨ２/ＤＣＳ（Ｄｉｃｈｌｏｒｏｓｉｌａｎｅ）/ＨＣｌ/Ｂ２Ｈ６＝１００００から２００００/３００から５００/３００から８００/１００から５００ｓｃｃｍ程度である。なお、Ｓｉ：Ｃ層を形成する部分がある場合は、その部分で、前記にＭＭＳ（Ｍｏｎｏｍｅｔｈｙｌｓｉｌａｎｅ）を更に添加する。流量は、カーボン濃度が、たとえば０．０５ａｔｏｍｉｃ％から０．１ａｔｏｍｉｃ％程度となるように、たとえば、５０から１００ｓｃｃｍ程度の範囲で調整する。
次に、図２２に示すように、ウエハ１のデバイス面１ａ上に、たとえば通常のリソグラフィにより、Ｎ＋型ソース領域導入用レジスト膜２８を形成し、これをマスクとして、たとえばイオン注入により、半導体領域の表面領域にＮ＋型ソース領域導入用レジスト膜１５を導入する。その後、不要になったＮ＋型ソース領域導入用レジスト膜１５をたとえばアッシング等により除去した後、図２３に示すように活性化アニールを実施する。
その後、図１３の工程に移行し、図１３から図１６の処理を実行する。
４．本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）の説明（主に図２４から図３６）
このセクションでは、セクション１で説明したデバイス構造に対するマルチエピタキシャル方式による製造方法の一例を説明する。しかし、セクション１で説明したデバイス構造に対するマルチエピタキシャル方式による製造方法は、これら二つに限られるものではなく、種々変更可能であることは言うまでもない。
この例は、セクション２の図４から図７に関するプロセスの変形例であり、その他の部分は、基本的に同一である。また、このセクションでは、主にマルチエピタキシャル方式をチャネル先行プロセス（セクション２）に適用した場合を説明するが、ゲート先行プロセス（セクション３）にも同様に適用できることは言うまでもない。
図２４は本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（第１層目Ｎ−型シリコンエピタキシャル層成長工程）である。図２５は本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（第１層目Ｎ−型シリコンエピタキシャル層に対する多段ボロンイオン注入工程）である。図２６は本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（第２層目Ｎ−型シリコンエピタキシャル層等に対する多段ボロンイオン注入工程等）である。図２７は本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（第３層目Ｎ−型シリコンエピタキシャル層等に対する多段ボロンイオン注入後の活性化アニール工程）である。図２８は本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｐ型ボディ領域埋め込み溝形成工程）である。図２９は本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｐ型ボディ領域選択エピタキシャル成長工程）である。図３０は本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｐ型ボディ領域選択エピタキシャル成長後平坦化工程）である。図３１は本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（ゲート電極形成工程）である。図３２は本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｎ＋型ソース領域導入工程）である。図３３は本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（層間絶縁膜形成工程）である。図３４は本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（コンタクト溝形成工程）である。図３５は本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（Ｐ＋型ボディコンタクト領域導入工程）である。図３６は本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明するための図２のセル部一部切り出し領域Ｒ２のＡ−Ａ’断面に対応する製造工程途中におけるデバイス断面図（ソースメタル電極等形成工程）である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法（チャネル先行プロセス）におけるウエハプロセスの変形例（マルチエピタキシャル方式）を説明する。
図２４に示すように、たとえばアンチモンをドープ（たとえば１０１８から１０１９/ｃｍ３のオーダ程度）したＮ＋シリコン単結晶基板１ｓ（ここでは、たとえば、２００φウエハ、なお、ウエハ径は、１５０φ、３００φでも４５０φでもよい）を準備する。なお、Ｎ＋シリコン単結晶基板１ｓの厚さは、たとえば５００から１０００マクロメートル程度である。次に、このＮ＋シリコン単結晶基板１ｓ（半導体ウエハ１）のデバイス面１ａ（第１の主面）上に、たとえば、厚さ１５マイクロメートル程度（６００ボルト程度の耐圧を想定）のリンドープ第１層目Ｎ−型シリコンエピタキシャル層１ｅ１（濃度としては、たとえば１０１５/ｃｍ３のオーダ程度）を形成する。
次に、図２５に示すように、たとえば、異なる深さで、ボロンイオン等のイオン注入を繰り返すことにより、多段ボロンイオン注入領域３１を導入する。その後、必要に応じて、表面を平坦化する。
次に、図２６に示すように、たとえば、３度程度、図２４および図２５のプロセスを繰り返すことにより、第１層目Ｎ−型シリコンエピタキシャル層１ｅ１上に、順次、第２層目Ｎ−型シリコンエピタキシャル層１ｅ２（濃度としては、たとえば１０１５/ｃｍ３のオーダ程度）および第３層目Ｎ−型シリコンエピタキシャル層１ｅ３（濃度としては、たとえば１０１５/ｃｍ３のオーダ程度）を形成する。これにより、第１層目Ｎ−型シリコンエピタキシャル層１ｅ１、第２層目Ｎ−型シリコンエピタキシャル層１ｅ２および第３層目Ｎ−型シリコンエピタキシャル層１ｅ３、すなわち、Ｎ−型シリコンエピタキシャル層１ｅ内の多段ボロンイオン注入領域３１は、一体のＰカラム領域ＰＣとなる。一方、Ｐカラム領域ＰＣがない部分は、Ｎカラム領域ＮＣとなる。
次に、図２７に示すように、導入された不純物の活性化アニールと、必要に応じて表面の平坦化を実施する。
次に、図２８に示すように、ウエハ１のデバイス面１ａ上に、たとえば通常のリソグラフィにより、たとえば、ＴＥＯＳ系酸化シリコン膜等のＰ型ボディ領域埋め込み溝加工用ハードマスク２０を形成する。このとき、Ｐ型ボディ領域埋め込み溝加工用ハードマスク２０の溝に対応する開口の幅は、たとえば、１から２マイクロメートル程度である。
次に、Ｐ型ボディ領域埋め込み溝加工用ハードマスク２０を用いて、たとえばドライエッチングにより、Ｐ型ボディ領域埋め込み溝２２（チャネル領域埋め込み溝）を形成する。このＰ型ボディ領域埋め込み溝ドライエッチング方法（第１の方法、すなわち、全ドライエッチング方式）としては、たとえば、以下を好適なものとして例示することができる。すなわち、
（１）第１ステップ：異方性ドライエッチングで、たとえば１マイクロメートル程度、半導体基板をエッチングする。エッチング処理条件等としては、エッチング装置：たとえばＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）型エッチャ等の高密度プラズマエッチング装置、処理気圧：たとえば４パスカル程度、ガス条件および流量等：たとえばＡｒ/ＳＦ６/Ｏ２＝２００ｓｃｃｍ/１００ｓｃｃｍ/７０ｓｃｃｍ、ＩＣＰ励起電力：たとえば１５０ワット、ステージ印加電力：たとえば２０ワット等を好適なものとして例示することができる。なお、エッチング装置は、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）型エッチャ（高密度プラズマエッチング装置）や他の形式のドライエッチャでもよい。ただし、高密度プラズマエッチング装置の場合は、高選択性が確保できる。
（２）第２ステップ：続いて、等方性ドライエッチングで、たとえば１マイクロメートル程度、半導体基板を更にエッチングする。エッチング処理条件等としては、エッチング装置：たとえばＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）型エッチャ等の高密度プラズマエッチング装置、処理気圧：たとえば１０パスカル程度、ガス条件および流量等：たとえばＡｒ/ＣＦ４/Ｏ２＝５０ｓｃｃｍ/１００ｓｃｃｍ/５０ｓｃｃｍ、ＩＣＰ励起電力：たとえば８０ワット、ステージ印加電力：たとえば１０ワット等を好適なものとして例示することができる。なお、エッチング装置は、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）型エッチャ（高密度プラズマエッチング装置）や他の形式のドライエッチャでもよい。ただし、高密度プラズマエッチング装置の場合は、高選択性が確保できる。
また、このＰ型ボディ領域埋め込み溝ドライエッチング方法（第２の方法、すなわち、ドライ＆ウエットエッチング方式）としては、たとえば、以下を好適なものとして例示することができる。すなわち、
（１）第１ステップ：異方性ドライエッチングで、たとえば１マイクロメートル程度、半導体基板をエッチングする。エッチング処理条件等としては、エッチング装置：たとえばＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）型エッチャ等の高密度プラズマエッチング装置、処理気圧：たとえば４パスカル程度、ガス条件および流量等：たとえばＡｒ/ＳＦ６/Ｏ２＝２００ｓｃｃｍ/１００ｓｃｃｍ/７０ｓｃｃｍ、ＩＣＰ励起電力：たとえば１５０ワット、ステージ印加電力：たとえば２０ワット等を好適なものとして例示することができる。なお、エッチング装置は、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）型エッチャ（高密度プラズマエッチング装置）や他の形式のドライエッチャでもよい。ただし、高密度プラズマエッチング装置の場合は、高選択性が確保できる。
（２）第２ステップ：続いて、ウエットエッチング（等方性エッチング）で、たとえば１マイクロメートル程度、半導体基板を更にエッチングする。エッチング液としては、たとえば、弗酸、硝酸、酢酸等の水溶液等を好適なものとして例示することができる。
更に、このＰ型ボディ領域埋め込み溝ドライエッチング方法（第３の方法、すなわち、全ウエットエッチング方式）としては、たとえば、以下を好適なものとして例示することができる。すなわち、ＫＯＨ等による異方性ウエットエッチング液を使用した異方性ウエットエッチングによるワンステップで事項する方法である。この場合、側壁は、水平面（ウエハの主面と平行な面）と５４度の角度をなす（１１１）面となる。
次に、図２９に示すように、選択エピタキシャル成長により、Ｐ型ボディ領域埋め込み溝２３に、ボロンドープＳｉエピタキシャル層を埋め込む。この選択エピタキシャル成長条件としては、たとえば、以下を好適なものとして例示することができる。すなわち、処理温度：たとえば摂氏７５０度から９００度程度（または摂氏７５０度から８５０度程度）、処理気圧：たとえば１．３ｋＰａから１０１ｋＰａ程度、成膜時間：たとえば５分から３０分程度、ガス条件および流量等：たとえばＨ２/ＤＣＳ（Ｄｉｃｈｌｏｒｏｓｉｌａｎｅ）/ＨＣｌ/Ｂ２Ｈ６＝１００００から２００００/３００から５００/３００から８００/１００から５００ｓｃｃｍ程度である。なお、Ｓｉ：Ｃ層を形成する部分がある場合は、その部分で、前記にＭＭＳ（Ｍｏｎｏｍｅｔｈｙｌｓｉｌａｎｅ）を更に添加する。流量は、カーボン濃度が、たとえば０．０５ａｔｏｍｉｃ％から０．１ａｔｏｍｉｃ％程度となるように、たとえば、５０から１００ｓｃｃｍ程度の範囲で調整する。
次に、図３０に示すように、平坦化工程、例えばＣＭＰによって、Ｐ型ボディ領域埋め込み溝加工用ハードマスク２０の全部およびＰ型Ｓｉ選択エピタキシャル層２３の一部を除去する。これにより、Ｐ型Ｓｉ選択エピタキシャル層２３がＰ型ボディ領域（チャネル領域）６となる。
次に、図３１に示すように、図３０の状態で、ウエハ１のデバイス面１ａ（第１の主面）のほぼ全面に、たとえば、熱酸化等により、ゲート絶縁膜７を形成する。次に、ゲート絶縁膜７上のウエハ１のデバイス面１ａのほぼ全面に、たとえば、ＣＶＤにより、ゲート電極材料等として、ポリシリコン膜１２を成膜する。次に、たとえば通常のリソグラフィにより、ポリシリコン膜１２およびゲート絶縁膜７をパターニングすることにより、ポリシリコン膜１２を加工して、ゲート電極１２を形成する。次に、ウエハ１のデバイス面１ａおよびゲート電極１２の表面（上面および側面）に、たとえば、熱酸化、ＣＶＤ等により、表面酸化膜２４を成膜する。
次に、図３２に示すように、ウエハ１のデバイス面１ａ上に、たとえば通常のリソグラフィにより、Ｎ＋型ソース領域導入用レジスト膜２８を形成し、これをマスクとして、たとえばイオン注入により、半導体領域の表面領域にＮ＋型ソース領域導入用レジスト膜１５を導入する。その後、不要になったＮ＋型ソース領域導入用レジスト膜１５をたとえばアッシング等により除去した後、活性化アニールを実施する。
次に、図３３に示すように、ウエハ１のデバイス面１ａ側のほぼ全面に、たとえば、ＣＶＤにより、酸化シリコン系絶縁膜等から構成された層間絶縁膜８を成膜する。
次に、図３４に示すように、層間絶縁膜８上に、たとえば通常のリソグラフィにより、コンタクト溝加工用レジスト膜２９（なお、酸化シリコン膜、窒化シリコン膜等のハードマスクを使用してもよい）を形成する。次に、このコンタクト溝加工用レジスト膜２９をマスクとして、たとえば異方性ドライエッチングにより、コンタクト溝１１を開口し、必要に応じて、そのコンタクト溝１１を半導体基板内に延長する。
次に、図３５に示すように、たとえばイオン注入により、コンタクト溝１１の底の半導体基板の表面領域に、Ｐ＋型ボディコンタクト領域１９を導入する。その後、コンタクト溝加工用レジスト膜２９をたとえばアッシング等により除去した後、活性化アニールを実施する。
次に、図３６に示すように、層間絶縁膜８上およびコンタクト溝１１の内面のほぼ全面に、たとえば、スパッタリング成膜により、順次、比較的薄い（後のタングステン膜と比べて薄い）チタン膜および窒化チタン膜をバリアメタル膜等として成膜する。次に、バリアメタル膜上のウエハ１のデバイス面１ａ側のほぼ全面に、たとえば、ＣＶＤにより、コンタクト溝１１を埋め込むようにタングステン膜を成膜する。次に、エッチバック又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、コンタクト溝１１外のバリアメタル膜およびタングステン膜を除去することによって、コンタクト溝１１内にタングステンプラグ９を埋め込む。次に、ウエハ１のデバイス面１ａ側のほぼ全面に、たとえば、スパッタリング成膜により、比較的薄い（後のアルミニウム系メタル膜と比べて薄い）バリアメタル膜（たとえば、チタン膜、チタン膜/窒化チタン膜、ＴｉＷ膜等）を成膜する。次に、バリアメタル膜上のほぼ全面に、たとえば、スパッタリング成膜により、アルミニウム系メタル膜を成膜する。次に、たとえば通常のリソグラフィにより、バリアメタル膜およびアルミニウム系メタル膜等から構成されたメタル電極膜を加工することにより、ソースメタル電極２１等を形成する。次に、ウエハ１のデバイス面１ａ側のほぼ全面に、たとえば、塗布により、ファイナルパッシベーション膜１０として、感光性ポリイミド系絶縁膜を成膜する。次に、通常のリソグラフィにより、感光性ポリイミド系絶縁膜（非感光性ポリイミド系絶縁膜を用いてパターニングしてもよい）を加工することにより、ファイナルパッシベーション膜１０のパターンを形成する。なお、ここでは、ソースパッド開口に対応するファイナルパッシベーション膜１０の開口を模式的に示したが、実際のソースパッド開口は、もっと広い。また、ファイナルパッシベーション膜１０としては、ポリイミド樹脂（ポリイミド系樹脂）、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）等の有機系単層膜のほか、下層からプラズマＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）系その他の酸化シリコン膜/窒化シリコン膜/ポリイミド系樹脂膜等から構成された有機/無機複合ファイナルパッシベーション膜、下層から酸化シリコン膜/窒化シリコン膜等から構成された無機ファイナルパッシベーション膜等を好適なものとして例示することができる。次に、ウエハ１の裏面１ｂをバックグラインディング処理することにより、ウエハの厚さをたとえば（元の厚さ５００から１０００マクロメートル程度）１００から３００マクロメートル程度まで薄くする。次に、裏面金属電極５をスパッタリング成膜等により形成する。裏面金属電極５の構成としては、たとえば、シリコン基板１ｓに近い方から、チタン膜、ニッケル膜、金膜等から構成される膜を例示することができる。この後、ダイシングにより、ウエハ１を個々のチップに分割して、個別デバイス２（半導体チップ）となる。
５．本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である縦型プレーナパワーＭＯＳＦＥＴ等におけるチャネル領域構造に関する変形例１（Ｐボディ炭素ドープ）の説明（主に図３７）
このセクションでは、セクション１で説明したデバイス構造に対する変形例を説明する。このデバイスの製造方法としては、基本的には、セクション２から４のいずれか一つを適用することができる。
セクション５から８のデバイス構造の特徴は、Ｐ型ボディ領域６（チャネル領域）またはＮ＋型ソース領域１５のたとえば一部に炭素がドープされた部分を有することである。
図３７は本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である縦型プレーナパワーＭＯＳＦＥＴ等におけるチャネル領域構造に関する変形例１（Ｐボディ炭素ドープ）を説明するための図３に対応する図２のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する単位アクティブセル領域のデバイス断面図である。これに基づいて、本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である縦型プレーナパワーＭＯＳＦＥＴ等におけるチャネル領域構造に関する変形例１（Ｐボディ炭素ドープ）を説明する。
この例では、図３７に示すように、図３の構造と比較して、Ｐ型ボディ領域６内に、Ｐ型ボディ内炭素ドープ領域６ｃが設けられているところが特徴となっている。このようなＰ型ボディ内炭素ドープ領域６があると、熱処理によって、ボロンが外部へ拡散するのを抑止する効果があるので、Ｐ型ボディ領域６の不純物プロファイルを急峻に保持することができる。また、その結果として、オン抵抗の上昇も抑制することができる。好適な炭素ドープ量の範囲は、たとえば、０．０１から１アトミック％程度（更に好ましくは、０．０５から０．５アトミック％程度）である。
なお、製法的には、図９の選択成長の途中（比較的初期）で、炭素を添加する期間を設ければよい。
６．本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である縦型プレーナパワーＭＯＳＦＥＴ等におけるソース領域構造に関する変形例２（ソース炭素ドープ）の説明（主に図３８）
このセクションでは、セクション１で説明したデバイス構造に対する他の変形例を説明する。このデバイスの製造方法としては、基本的には、セクション２から４のいずれか一つを適用することができる。
図３８は本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である縦型プレーナパワーＭＯＳＦＥＴ等におけるソース領域構造に関する変形例２（ソース炭素ドープ）を説明するための図３に対応する図２のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する単位アクティブセル領域のデバイス断面図である。これに基づいて、本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である縦型プレーナパワーＭＯＳＦＥＴ等におけるソース領域構造に関する変形例２（ソース炭素ドープ）を説明する。
この例では、図３８に示すように、図３の構造と比較して、Ｎ＋型ソース領域１５内に、Ｎ＋型ソース内炭素ドープ領域１５ｃが設けられているところが特徴となっている。このようなＮ＋型ソース内炭素ドープ領域１５ｃがあると、その部分で格子定数が小さくなり、チャネル部分に伸張応力が作用し、電子移動度が上昇する。また、その結果として、オン抵抗が低下する。好適な炭素ドープ量の範囲は、たとえば、０．１から１アトミック％程度（更に好ましくは、０．３から０．５アトミック％程度）である。
なお、製法的には、図９の選択成長の途中（比較的後期）で、炭素を添加する期間を設ければよい。
７．本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である縦型プレーナパワーＭＯＳＦＥＴ等におけるチャネルおよびソース領域構造に関する変形例１（Ｐボディ＆ソース炭素ドープ）の説明（主に図３９）
このセクションでは、セクション１で説明したデバイス構造に対する変形例であって、セクション５とセクション６の各変形例の組み合わせに関する例を説明する。このデバイスの製造方法としては、基本的には、セクション２から４のいずれか一つを適用することができる。
図３９は本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である縦型プレーナパワーＭＯＳＦＥＴ等におけるチャネルおよびソース領域構造に関する変形例１（Ｐボディ＆ソース炭素ドープ）を説明するための図３に対応する図２のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する単位アクティブセル領域のデバイス断面図である。これに基づいて、本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である縦型プレーナパワーＭＯＳＦＥＴ等におけるチャネルおよびソース領域構造に関する変形例１（Ｐボディ＆ソース炭素ドープ）を説明する。
この例では、図３９に示すように、図３の構造と比較して、Ｎ＋型ソース領域１５内に、Ｎ＋型ソース内炭素ドープ領域１５ｃが設けられ、且つ、Ｐ型ボディ領域６内に、Ｐ型ボディ内炭素ドープ領域６ｃが設けられているところが特徴となっている。
なお、製法的には、図９の選択成長の途中（比較的前半と後期）で、炭素を添加する期間を設ければよい。
８．本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である縦型プレーナパワーＭＯＳＦＥＴ等におけるソース領域構造に関する変形例２（ソース炭素ドープ）に対応するドーズプロセスの変形例（炭素クラスター注入）の説明（主に図４０）
このセクションでは、セクション６で説明したデバイスの製法に関する変形例を説明する。このデバイスの製造方法としては、セクション６と同様に、基本的には、セクション２から４のいずれか一つを適用することができる。
図４０は本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である縦型プレーナパワーＭＯＳＦＥＴ等におけるソース領域構造に関する変形例２（ソース炭素ドープ）に対応するドーズプロセスの変形例（炭素クラスター注入）を説明するための図３に対応する図２のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する単位アクティブセル領域のデバイス断面図である。これに基づいて、本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例である縦型プレーナパワーＭＯＳＦＥＴ等におけるソース領域構造に関する変形例２（ソース炭素ドープ）に対応するドーズプロセスの変形例（炭素クラスター注入）を説明する。
この例では、図４０に示すように、図３８の構造と比較して、Ｎ＋型ソース内炭素ドープ領域１５ｃが、炭素クラスタイオン注入によって形成された炭素クラスタイオン注入Ｎ＋型ソース内炭素ドープ領域１５ｃｃとなっているところが特徴となっている。
なお、製法的には、たとえば図１１又は図１２の状態で、ウエハ１のデバイス面１ａから炭素クラスタイオンをイオン注入する。
９．本願の他の実施の形態の半導体装置の製造方法における対象デバイスの一例であるトレンチゲート型パワーＭＯＳＦＥＴ等の説明（主に図４１および図４２）
このセクションで説明する例は、セクション１、５，６、および７で説明したデバイス構造に対するゲート電極周辺構造の変形例である。従って、ここの説明は、図１から図３に対応しており、図１に関しては全く同じであり、その説明は省略して、異なる部分である図２および図３について説明する。
図４１は本願の他の実施の形態の半導体装置の製造方法における対象デバイスの一例であるトレンチゲート型パワーＭＯＳＦＥＴを説明するための図２に対応する図１のセル部一部切り出し領域Ｒ１の拡大平面図である。図４２は図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する単位アクティブセル領域のデバイス断面図（図３に対応）である。これらに基づいて、本願の他の実施の形態の半導体装置の製造方法における対象デバイスの一例であるトレンチゲート型パワーＭＯＳＦＥＴ等を説明する。
次に、図４１および図４２により、セル領域２６（図１）の詳細構造を説明する。図４１および図４２に示すように、Ｎ＋型Ｓｉ単結晶基板領域１ｓ上には、スーパジャンクション構造ＳＪを有するドリフト領域３が設けられており、その中には紙面と垂直方向に延びる板状のＮカラム領域ＮＣおよぶＰカラム領域ＰＣが交互に形成されている。Ｎカラム領域ＮＣは、この部分ではＮ−型ドリフト領域３ｎとして作用する。なお、必須ではないが、Ｐカラム領域ＰＣに、炭素またはゲルマニウムを添加して炭素またはゲルマニウムがドープされたＰカラム領域ＰＣＣとすることにより、熱処理による不純物プロファイルの散漫化を低減することができる。
ここで、ドリフト領域の厚さは、たとえば耐圧を６００ボルト程度と想定すると、４５マイクロメータ程度を好適なものとして例示することができる。また、Ｎカラム領域の幅は、たとえば６マイクロメータ程度を好適なものとして例示することができる。同様に、Ｐカラム領域の幅は、たとえば４マイクロメータ程度を好適なものとして例示することができる。なお、Ｎカラム領域の側面下部内角は、通常、８８度から９０度である。
ドリフト領域３の上端部（基板上面１ａ側）には、チャネル領域を形成するＰ型ボディ領域６が設けられており、その中にはＮ＋型ソース領域１５が設けられている。上面から見て、Ｎ＋型ソース領域１５に接するようにＳｉＧｅ系Ｐ＋型ボディコンタクト領域１９ｇが設けられている。半導体基板２のデバイス面１ａの側には、ゲート絶縁膜７を介して、ポリシリコンゲート電極１２（トレンチゲート部１２ｔは、ゲート埋め込み用トレンチ３４内）が設けられている。このポリシリコンゲート電極１２のほぼ上半部は、層間絶縁膜としての表面酸化膜２４によって被覆されている。半導体基板のデバイス面１ａのポリシリコンゲート電極１２がない部分は、コンタクト溝１１となっており、そこには、たとえばＴｉ/ＴｉＮ，ＴｉＷ等のバリアメタル層を介してＮ＋型ソース領域１５およびＳｉＧｅ系Ｐ＋型ボディコンタクト領域１９ｇと接続するように、アルミニウム系メタルソース電極２１が形成されている。なお、メタルソース電極２１は、たとえば図３に示すように、タングステンプラグ９を介して、形成しても良い。
アルミニウム系メタルソース電極２１上には、ファイナルパッシベーション膜１０として、たとえばポリイミド系絶縁膜１０が形成されている。なお、ここでは、ソースパッド開口に対応するファイナルパッシベーション膜１０の開口を模式的に示したが、実際のソースパッド開口は、もっと広い。また、ファイナルパッシベーション膜１０としては、ポリイミド樹脂（ポリイミド系樹脂）、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）等の有機系単層膜のほか、下層からプラズマＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）系その他の酸化シリコン膜/窒化シリコン膜/ポリイミド系樹脂膜等から構成された有機/無機複合ファイナルパッシベーション膜、下層から酸化シリコン膜/窒化シリコン膜等から構成された無機ファイナルパッシベーション膜等を好適なものとして例示することができる。
一方、ドリフト領域３の下端部は、Ｎ＋型ドレイン領域４（すなわち、Ｎ＋型半導体基板１ｓ）であり、Ｎ＋型ドレイン領域４の裏面１ｂ側には、メタルドレイン電極５（例えば、シリコン基板に近い側からＴｉ/Ｎｉ/Ａｕ）が形成されている。
ここで、後に説明するように、ＳｉＧｅ系Ｐ＋型ボディコンタクト領域１９ｇは、選択エピタキシャル成長によって形成されている。このことにより、通常のイオン注入および活性加熱処理等の方法により、形成した場合と比較して、スーパジャンクション構造ＳＪを構成するＰカラム領域ＰＣ等の不純物プロファイルの散漫化を防止することができる。また、ＳｉＧｅは、シリコンに比較して、格子定数が大きいので、チャネル領域は、チャネル方向に関して垂直な圧縮応力を受けることになり、電子移動度が向上する。
１０．本願の前記他の実施の形態の半導体装置の製造方法におけるウエハプロセスの説明（主に図４３から図５４）
このセクションでは、セクション９で説明したデバイス構造に対するトレンチフィル方式による製造方法の一例を説明する。しかし、セクション１で説明したデバイス構造に対するトレンチフィル方式による製造方法は、これら二つに限られるものではなく、種々変更可能であることは言うまでもない。また、トレンチフィル方式に限らず、マルチエピタキシャル方式によってもよいことはいうまでもない。
以下のプロセスは、セクション１で説明した図４から図７に関しては、実質的に同一であるので、以下では、原則として異なる部分のみを説明する。
図４３は本願の前記他の実施の形態の半導体装置の製造方法におけるウエハプロセスを説明するための図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する製造工程途中におけるデバイス断面図（ドリフト領域スーパジャンクション構造形成工程）である。図４４は本願の前記他の実施の形態の半導体装置の製造方法におけるウエハプロセスを説明するための図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する製造工程途中におけるデバイス断面図（Ｐ型ボディ領域エピタキシャル成長工程）である。図４５は本願の前記他の実施の形態の半導体装置の製造方法におけるウエハプロセスを説明するための図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する製造工程途中におけるデバイス断面図（ゲート電極埋め込み用トレンチ形成工程）である。図４６は本願の前記他の実施の形態の半導体装置の製造方法におけるウエハプロセスを説明するための図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する製造工程途中におけるデバイス断面図（ゲート絶縁膜形成工程）である。図４７は本願の前記他の実施の形態の半導体装置の製造方法におけるウエハプロセスを説明するための図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する製造工程途中におけるデバイス断面図（ゲートポリシリコン膜成膜工程）である。図４８は本願の前記他の実施の形態の半導体装置の製造方法におけるウエハプロセスを説明するための図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する製造工程途中におけるデバイス断面図（ゲートポリシリコン膜加工工程）である。図４９は本願の前記他の実施の形態の半導体装置の製造方法におけるウエハプロセスを説明するための図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する製造工程途中におけるデバイス断面図（Ｎ＋型ソース領域導入工程）である。図５０は本願の前記他の実施の形態の半導体装置の製造方法におけるウエハプロセスを説明するための図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する製造工程途中におけるデバイス断面図（表面酸化膜成膜工程）である。図５１は本願の前記他の実施の形態の半導体装置の製造方法におけるウエハプロセスを説明するための図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する製造工程途中におけるデバイス断面図（半導体基板表面エッチング工程）である。図５２は本願の前記他の実施の形態の半導体装置の製造方法におけるウエハプロセスを説明するための図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する製造工程途中におけるデバイス断面図（ＳｉＧｅボディコンタクト領域形成工程）である。図５３は本願の前記他の実施の形態の半導体装置の製造方法におけるウエハプロセスを説明するための図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する製造工程途中におけるデバイス断面図（ソースメタル電極形成工程）である。図５４は本願の前記他の実施の形態の半導体装置の製造方法におけるウエハプロセスを説明するための図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面に対応する製造工程途中におけるデバイス断面図（メタルドレイン電極形成工程）である。これらに基づいて、本願の前記他の実施の形態の半導体装置の製造方法におけるウエハプロセスを説明する。
図４３は実質的に図７（図２７）と同じ状態いである。従って、図４３の状態で、図４４に示すように、ウエハ１のデバイス面１ａ（第１の主面）側に、非選択性のエピタキシャル成長によって、チャネル領域エピタキシャル成長層３３を形成する。この層が、Ｐ型ボディ領域６（チャネル領域）となる。
次に、図４５に示すように、ウエハ１のデバイス面１ａ側に、たとえば通常のリソグラフィにより、ゲートトレンチ形成用レジスト膜３０を形成する。次に、ゲートトレンチ形成用レジスト膜３０を用いて、たとえば、異方性ドライエッチングにより、ゲート埋め込み用トレンチ３４を形成する。その後、不要になったゲートトレンチ形成用レジスト膜３０をたとえばアッシング等により除去する。
次に、図４６に示すように、例えば、熱酸化等により、ウエハ１のデバイス面１ａ上およびゲート埋め込み用トレンチ３４の内面にゲート絶縁膜７を形成する。
次に、図４７に示すように、ウエハ１のデバイス面１ａ側のほぼ全面にゲート埋め込み用トレンチ３４を埋め込むように、たとえばＣＶＤにより、ゲート電極となるべきポリシリコン膜１２を成膜する。
次に、図４８に示すように、ウエハ１のデバイス面１ａ側に、たとえば通常のリソグラフィにより、ゲート電極加工用レジスト膜３２を形成する。次に、ゲート電極加工用レジスト膜３２を用いて、ポリシリコン膜１２およびゲート絶縁膜７を、たとえば、異方性ドライエッチングにより、加工することにより、ゲート電極１２を形成する。
次に、図４９に示すように、図４８の状態で、ウエハ１のデバイス面１ａ側から、たとえば、砒素イオンをイオン注入することによって、Ｐ型ボディ領域６（チャネル領域）の表面領域に、Ｎ＋型ソース領域１５を導入する。その後、不要になったゲート電極加工用レジスト膜３２をたとえばアッシング等により、除去する。
次に、図５０に示すように、ウエハ１のデバイス面１ａ上、ゲート電極１２の側面および上面に、たとえば、熱酸化等により、層間絶縁膜等となる表面酸化膜２４を成膜する。
次に、図５１に示すように、ウエハ１のデバイス面１ａ上に、たとえば通常のリソグラフィにより、コンタクト溝加工用レジスト膜２９を形成する。次に、コンタクト溝加工用レジスト膜２９を用いて、たとえば、異方性ドライエッチングにより、表面酸化膜２４の一部を除去するとともに、Ｎ＋型ソース領域１５を超えて、たとえば、Ｐ型ボディ領域６の途中まで、シリコン基板をエッチング除去することにより、コンタクト溝１１（すなわち、ＳｉＧｅエピタキシャル領域埋め込み溝）を形成する。その後、不要になったコンタクト溝加工用レジスト膜２９をたとえばアッシング等により、除去する。
次に、図５２に示すように、たとえば選択ＳｉＧｅエピタキシャル成長により、コンタクト溝１１をたとえばＮ＋型ソース領域１５の上端の高さまで埋め戻す。これによって、ＳｉＧｅ系Ｐ＋型ボディコンタクト領域１９ｇ（すなわちボロンドープされたＳｉＧｅエピタキシャル領域）が形成される。この選択エピタキシャル成長条件としては、たとえば、以下を好適なものとして例示することができる。すなわち、処理温度：たとえば摂氏６００度から７００度程度（すなわち、摂氏８００度以下）、処理気圧：たとえば６６０Ｐａから２．７ｋＰａ程度、成膜時間：たとえば５分から３０分程度、ガス条件および流量等：たとえばＤＣＳ（Ｄｉｃｈｌｏｒｏｓｉｌａｎｅ）/ＧｅＨ４/ＨＣｌ/Ｂ２Ｈ６＝５０から１００/１３０から２００/２０から４０/１０から２０ｓｃｃｍ程度である。なお、前記選択ＳｉＧｅエピタキシャル成長のプリカーサとしては、ＤＣＳのほか、ＴＣＳも適用可能である。これらのプリカーサを考慮すると、好適な成長温度範囲は、摂氏５５０度から８００度程度とすることができる。また、好適な処理気圧の範囲は、６６０Ｐａから大気圧程度とすることができる。
次に、図５３に示すように、たとえば、異方性ドライエッチングにより、ＳｉＧｅ系Ｐ＋型ボディコンタクト領域１９ｇの表面を、たとえば、Ｎ＋型ソース領域１５の下端あたりまでエッチバックする。ただし、このステップは、当然必須ではない。次に、ウエハ１のデバイス面１ａ側のほぼ全面に、たとえば、スパッタリング成膜により、比較的薄い（後のアルミニウム系メタル膜と比べて薄い）バリアメタル膜（たとえば、チタン膜、チタン膜/窒化チタン膜、ＴｉＷ膜等）を成膜する。次に、バリアメタル膜上のほぼ全面に、たとえば、スパッタリング成膜により、アルミニウム系メタル膜を成膜する。次に、たとえば通常のリソグラフィにより、バリアメタル膜およびアルミニウム系メタル膜等から構成されたメタル電極膜を加工することにより、ソースメタル電極２１等を形成する。次に、ウエハ１のデバイス面１ａ側のほぼ全面に、たとえば、塗布により、ファイナルパッシベーション膜１０として、感光性ポリイミド系絶縁膜を成膜する。次に、通常のリソグラフィにより、感光性ポリイミド系絶縁膜（非感光性ポリイミド系絶縁膜を用いてパターニングしてもよい）を加工することにより、ファイナルパッシベーション膜１０のパターンを形成する。なお、ここでは、ソースパッド開口に対応するファイナルパッシベーション膜１０の開口を模式的に示したが、実際のソースパッド開口は、もっと広い。また、ファイナルパッシベーション膜１０としては、ポリイミド樹脂（ポリイミド系樹脂）、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）等の有機系単層膜のほか、下層からプラズマＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）系その他の酸化シリコン膜/窒化シリコン膜/ポリイミド系樹脂膜等から構成された有機/無機複合ファイナルパッシベーション膜、下層から酸化シリコン膜/窒化シリコン膜等から構成された無機ファイナルパッシベーション膜等を好適なものとして例示することができる。次に、ウエハ１の裏面１ｂをバックグラインディング処理することにより、ウエハの厚さをたとえば（元の厚さ５００から１０００マクロメートル程度）１００から３００マクロメートル程度まで薄くする。
次に、図５４に示すように、裏面金属電極５をスパッタリング成膜等により形成する。裏面金属電極５の構成としては、たとえば、シリコン基板１ｓに近い方から、チタン膜、ニッケル膜、金膜等から構成される膜を例示することができる。この後、ダイシングにより、ウエハ１を個々のチップに分割して、個別デバイス２（半導体チップ）となる。
１１．本願の前記他の実施の形態の半導体装置の製造方法におけるＳｉＧｅ領域の形成方法に関する変形例（イオン注入方式）の説明（主に図５５）
このセクションでは、セクション１０で説明した製造プロセスのうち、ＳｉＧｅ領域（ボディコンタクト領域）の形成法に関する変形例を説明する。この例は、図５１および図５２に関する変形例であるので、その他の部分に関しては変わるところがないので、以下では、原則として図５１および図５２の異なる部分のみについて説明する。
図５５は本願の前記他の実施の形態の半導体装置の製造方法におけるＳｉＧｅ領域の形成方法に関する変形例（イオン注入方式）を説明するための図５０に対応する図４１のセル部一部切り出し領域Ｒ２のＢ−Ｂ’断面の製造工程途中におけるデバイス断面図（表面酸化膜成膜およびＳｉＧｅ領域導入工程）である。これに基づいて、本願の前記他の実施の形態の半導体装置の製造方法におけるＳｉＧｅ領域の形成方法に関する変形例（イオン注入方式）を説明する。
図５０の状態で、図５５に示すように、ウエハ１のデバイス面１ａ上に、たとえば通常のリソグラフィにより、Ｇｅ＆Ｂイオン注入用レジスト膜３５を形成する。Ｇｅ＆Ｂイオン注入用レジスト膜３５をイオン注入マスクとして、Ｎ＋型ソース領域１５およびＰ型ボディ領域６（チャネル領域）に、たとえばイオン注入により、順次、たとえばボロンイオンおよびゲルマニウムイオンＧＢを導入する。その後、Ｇｅ＆Ｂイオン注入用レジスト膜３５をマスクとして、例えば、異方性ドライエッチングにより、Ｎ＋型ソース領域１５表面の表面酸化膜２４を除去する。その後、不要になったＧｅ＆Ｂイオン注入用レジスト膜３５を、たとえばアッシング等により除去する。次に、ボロンイオンおよびゲルマニウムイオンの活性化のためのアニール等を実行する。これにより、ＳｉＧｅ系Ｐ＋型ボディコンタクト領域１９ｇ（すなわち、ボロンドープされたＳｉＧｅ半導体領域）がほぼ完成し、図５２の状態となる。その後は、図５３および図５４とほぼ同じである。
１２．前記各実施の形態（各種変形例を含む）に関するウエハの結晶面方位等に関する補足的説明（主に図５６および図５７）
これまでに説明した各例では、特にそうでない旨説明しているとき以外、以下の第１結晶配向（ノッチ方向〈１１０〉方位）を前提に説明している。ただし、スーパジャンクション構造の形成以外の必要で、以下の第２結晶配向（ノッチ方向〈１００〉方位）やその他の配向を使用してもよいことは言うまでもない。
図５６は前記各実施の形態（各種変形例を含む）に関するウエハの結晶面方位等の一例（ノッチ方向〈１１０〉方位）に関する補足的説明のためのウエハ等の全体上面図等である。図５７は前記各実施の形態（各種変形例を含む）に関するウエハの結晶面方位等の他の例（ノッチ方向〈１００〉方位）に関する補足的説明のためのウエハ等の全体上面図等である。これらに基づいて、前記各実施の形態（各種変形例を含む）に関するウエハの結晶面方位等に関する補足的説明を行う。
（１）ノッチ方向〈１１０〉方位のウエハの例（第１結晶配向）：
第１結晶配向（ノッチ方向〈１１０〉方位）のウエハ１の上面全体およびチップ領域上面を図５６に示す。図５６に示すように、ウエハ１のデバイス面１ａは、（１００）面であり、ノッチ１４の方向は、〈１１０〉方向である。そして、このウエハ１の特徴は、デバイス面１ａに平行な面内において、ウエハの中心を軸として、ノッチ１４の方向から４５度回転した方向が、〈１００〉方向となっているところにある。ここで、各チップ領域２内におけるスーパジャンクション構造ＳＪ内のＰカラム埋め込みトレンチ１６の配向は、チップのいずれかの辺と平行になっている。このようなＰカラム埋め込みトレンチ１６の配向は、トレンチフィル方式で、Ｐカラム領域ＰＣ（例えば、図６）を埋め込む場合に、埋め込み特性が良好になるというメリットを有する。また、各チップ領域２内における各プレーナＭＯＳＦＥＴのゲート電極の長手方向（トレンチゲートＭＯＳＦＥＴのトレンチの長手方向）も、チップのいずれかの辺と平行になっている。
（２）ノッチ方向〈１００〉方位のウエハの例（第２結晶配向）：
第１結晶配向のほか、好適な結晶配向としては、図５７に示すように、ウエハ１のデバイス面１ａは、（１００）面であり、ノッチ１４の方向は、〈１００〉方向である。そして、このウエハ１の特徴は、デバイス面１ａに平行な面内において、ウエハの中心を軸として、ノッチ１４の方向から４５度回転した方向が、〈１１０〉方向となっているところにある。ここで、各チップ領域２内におけるスーパジャンクション構造ＳＪ内のＰカラム埋め込みトレンチ１６の配向は、先と同様に、チップのいずれかの辺と平行になっている。このようなＰカラム埋め込みトレンチ１６の配向は、トレンチフィル方式で、Ｐカラム領域ＰＣ（例えば、図６）を埋め込む場合に、埋め込み特性が良好になるというメリットを有する。また、各チップ領域２内における各プレーナＭＯＳＦＥＴのゲート電極の長手方向（トレンチゲートＭＯＳＦＥＴのトレンチの長手方向）も、チップのいずれかの辺と平行になっている。この第２結晶配向のウエハは、たとえばマルチエピタキシャル方式のように、スーパジャンクション構造のトレンチをエピタキシャル層で埋め込みプロセスのないものに、特に有効である。
１３．本願の全般に関する考察並びに各実施の形態に関する補足的説明
ここまでに説明したように、セクション１からセクション８の各例は、ボディ領域６（チャネル領域）の形成をイオン注入と高温活性化アニール（たとえば、摂氏９５０度から１１００度）の組み合わせで実施するのではなく、比較的低温の選択エピタキシャル成長によって実行することにより、スーパジャンクション構造ＳＪを構成するＰカラム領域ＰＣにおける不純物プロファイルの散漫化を防止するものである。ここで、比較的低温とは、Ｓｉエピタキシャル成長の場合は、摂氏７５０度から９００度、更に望ましくは、摂氏７５０度から８５０度程度の範囲を指す。
更に、セクション９および１０の例では、ボディ領域６（チャネル領域）ではなく、Ｐ＋型ボディコンタクト領域１９を比較的低温の選択エピタキシャル成長によって実行することにより、スーパジャンクション構造ＳＪを構成するＰカラム領域ＰＣにおける不純物プロファイルの散漫化を防止するものである。ここで、ＳｉＧｅエピタキシャル成長の場合は、摂氏６００度から７００度、すなわち、摂氏８００度以下の範囲を指す。
また、セクション９および１０の例は、選択エピタキシャル成長で埋め込まれたＰ＋型ボディコンタクト領域１９によって生成したトレンチゲート型パワーＭＯＳＦＥＴのチャネルに垂直な応力によって電子移動度の向上を図るものである。
これに関して、セクション１２の例は、セクション９の構造を、イオン注入と活性化熱処理によって実現するものである。
１４．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、プレーナ型ゲート構造のＭＯＳ構造を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、Ｕ−ＭＯＳＦＥＴ等のトレンチ型ゲート構造やＬＤ−ＭＯＳＦＥＴにも全く同様に適用できることは言うまでもない。また、ＭＯＳＦＥＴのレイアウトは、pｎカラムに平行にストライプ状に配置した例を示したが、ｐｎカラムに直交する方向に配置したり、格子状に配置したり種種応用可能である。
なお、前記実施の形態では、Ｎ＋シリコン単結晶基板上のＮエピタキシャル層上面に主にＮチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、Ｐ＋シリコン単結晶基板上のＮエピタキシャル層上面にＰチャネルデバイスを形成するものでもよい。
また、前記実施の形態では、Ｎチャネル系パワー半導体（またはＮＰＮ系）を中心に説明したが、Ｐチャネル系パワー半導体（またはＰＮＰ系）については、構造的には、全ての領域のＰＮを置き換える操作（ＰＮ反転）を実行したものとなる。なお、製法的には、ＰまたはＮ型の選択的イオン注入、ＰまたはＮ型の（全面又は埋め込み）エピタキシャル成長等を適宜使用すればよい。
また、前記実施の形態では、パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、スーパジャンクション構造を有するパワーデバイス（ＩＧＢＴ，サイリスタを含む）、すなわち、ダイオード、バイポーラトランジスタ等にも適用できることは言うまでもない。なお、これらのパワーＭＯＳＦＥＴ、ダイオード、バイポーラトランジスタ等を内蔵する半導体集積回路装置等にも適用できることは言うまでもない。
更に、前記実施の形態では、スーパジャンクション構造の形成法として、主にトレンチフィル方式を具体的に説明したが、本発明はそれに限定されるものではなく、たとえば、マルチエピタキシャル方式等も適用できることは言うまでもない。
なお、前記実施の形態では、カーボンドープについて、モノメチルシラン等を使用した例を具体的に説明したが、本発明はそれに限定されるものではなく、たとえば、トリメチルシラン等の液化ガスを用いることも可能であることは言うまでもない。
１ 半導体ウエハ
１ａ ウエハのデバイス面（第１の主面）
１ｂ ウエハの裏面（第２の主面）
１ｅ Ｎ−型シリコンエピタキシャル層
１ｅ１ 第１層目Ｎ−型シリコンエピタキシャル層
１ｅ２ 第２層目Ｎ−型シリコンエピタキシャル層
１ｅ３ 第３層目Ｎ−型シリコンエピタキシャル層
１ｓ Ｎ＋型半導体基板（Ｎ＋型シリコン単結晶基板領域）
２ 半導体チップ
３ ドリフト領域
３ｎ Ｎ−型ドリフト領域
４ Ｎ＋型ドレイン領域（第１導電型のドレイン領域）
５ メタルドレイン電極
６ Ｐ型ボディ領域（チャネル領域すなわち第２導電型のボディ領域）
６ｃ Ｐ型ボディ内炭素ドープ領域
７ ゲート絶縁膜
８ 層間絶縁膜
９ タングステンプラグ
１０ ファイナルパッシベーション膜
１１ コンタクト溝
１２ ポリシリコン膜（ゲート電極）
１２ｔ トレンチゲート部
１４ ノッチ
１５ Ｎ＋型ソース領域（第１導電型のソース領域）
１５ｃ Ｎ＋型ソース内炭素ドープ領域
１５ｃｃ 炭素クラスタイオン注入Ｎ＋型ソース内炭素ドープ領域
１６ Ｐカラム埋め込みトレンチ
１７ Ｐカラム埋め込みトレンチ加工用ハードマスク
１８ Ｐカラム埋め込み用Ｐ型Ｓｉエピタキシャル層
１９ Ｐ＋型ボディコンタクト領域
１９ｇ ＳｉＧｅ系Ｐ＋型ボディコンタクト領域
２０ Ｐ型ボディ領域埋め込み溝加工用ハードマスク
２０ｒ Ｐ型ボディ領域埋め込み溝加工用レジスト膜
２１ ソースメタル電極
２２ Ｐ型ボディ領域埋め込み溝（チャネル領域埋め込み溝）
２３ Ｐ型Ｓｉ選択エピタキシャル層
２４ 表面酸化膜
２５ ガードリング
２６ アクティブセル領域（セル領域）
２７ プレーナＭＯＳＦＥＴのゲート電極の長手方向（トレンチゲートＭＯＳＦＥＴのトレンチの長手方向）
２８ Ｎ＋型ソース領域導入用レジスト膜
２９ コンタクト溝加工用レジスト膜
３０ ゲートトレンチ形成用レジスト膜
３１ 多段ボロンイオン注入領域
３２ ゲート電極加工用レジスト膜
３３ チャネル領域エピタキシャル成長層
３４ ゲート埋め込み用トレンチ
３５ Ｇｅ＆Ｂイオン注入用レジスト膜
ＧＢ Ｇｅ＆Ｂイオン
ＮＣ Ｎカラム領域（第１導電型のカラム領域）
ＰＣ Ｐカラム領域（第２導電型のカラム領域）
ＰＣＣ ゲルマニウムまたは炭素がドープされたＰカラム領域
Ｒ１，Ｒ２，Ｒ３ セル部一部切り出し領域
ＳＪ スーパジャンクション構造

Claims (11)

  1. 縦型プレーナパワーＭＯＳＦＥＴの製造方法であって、前記縦型プレーナパワーＭＯＳＦＥＴは：
    （ａ）第１および第２の主面を有するシリコン系半導体基板；
    （ｂ）前記半導体基板内に設けられた第１導電型および第２導電型のカラム領域が交互に形成されたスーパジャンクション構造を有するドリフト領域；
    （ｃ）前記半導体基板の前記第２の主面側の半導体裏面領域に設けられた前記第１導電型のドレイン領域；
    （ｄ）前記半導体基板の前記第２の主面上に設けられたメタルドレイン電極；
    （ｅ）前記半導体基板の前記第１の主面側の半導体表面領域に設けられた前記第２導電型のボディ領域；
    （ｆ）前記半導体基板の前記第１の主面側の前記半導体表面領域であって、前記ボディ領域内に設けられた前記第１導電型のソース領域；
    （ｇ）前記半導体基板の前記第１の主面上に、ゲート絶縁膜を介して設けられたゲート電極；
    （ｈ）前記半導体基板の前記第１の主面上に前記ソース領域と電気的に接続されるように設けられたメタルソース電極、
    を有し、前記縦型プレーナパワーＭＯＳＦＥＴの製造方法は、以下の工程を含む：
    （ｘ１）前記第１導電型のシリコン系ウエハの表面側に、前記スーパジャンクション構造を形成する工程；
    （ｘ２）前記スーパジャンクション構造の表面に前記ボディ領域を埋め込むためのボディ領域埋め込み溝を形成する工程；
    （ｘ３）前記ボディ領域埋め込み溝を選択エピタキシャル成長により埋め込む工程、
    ここで、前記（ｘ２）工程は、異方性エッチングと、前記異方性エッチング後に行われる等方性エッチングによって実施される。
  2. 請求項１に記載の縦型プレーナパワーＭＯＳＦＥＴの製造方法において、前記ボディ領域は、炭素がドープされた領域を有する。
  3. 請求項１に記載の縦型プレーナパワーＭＯＳＦＥＴの製造方法において、前記ソース領域は、炭素がドープされた領域を有する。
  4. 請求項１に記載の縦型プレーナパワーＭＯＳＦＥＴの製造方法において、前記第２導電型のカラム領域には、ゲルマニウムまたは炭素がドープされている。
  5. 請求項１に記載の縦型プレーナパワーＭＯＳＦＥＴの製造方法において、前記選択エピタキシャル成長の成長温度は、摂氏６００度から摂氏９００度である。
  6. 請求項３に記載の縦型プレーナパワーＭＯＳＦＥＴの製造方法において、前記ソース領域における前記炭素がドープされた領域は、選択エピタキシャル成長によって形成する。
  7. 請求項３に記載の縦型プレーナパワーＭＯＳＦＥＴの製造方法において、前記ソース領域における前記炭素がドープされた領域は、クラスターカーボンのイオン注入によって形成する。
  8. 請求項１から７の何れか一つに記載の縦型プレーナパワーＭＯＳＦＥＴの製造方法において、
    前記異方性エッチング及び前記等方性エッチングは各々ドライエッチングで実施される。
  9. 請求項１から７の何れか一つに記載の縦型プレーナパワーＭＯＳＦＥＴの製造方法において、
    前記異方性エッチングはドライエッチングで実施され、
    前記等方性エッチングはウェットエッチングで実施される。
  10. 請求項１から９の何れか一つに記載の縦型プレーナパワーＭＯＳＦＥＴの製造方法において、更に、
    （ｘ４）前記（ｘ３）工程後に、前記ボディ領域を含む前記半導体基板の前記第１の主面を、ＣＭＰによって平坦化する工程を有する。
  11. 請求項１０に記載の縦型プレーナパワーＭＯＳＦＥＴの製造方法は、更に、
    （ｘ５）前記（ｘ４）工程後に、前記ボディ領域を含む前記半導体基板の前記第１の主面上に前記ゲート絶縁膜を形成する工程を有する。
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