JP5857659B2 - 半導体素子の製造方法 - Google Patents

Description

本発明は、グラフェンを構成要素とする半導体素子及びその製造方法に関する。

近年、グラフェンを応用した電子デバイスに注目が集まっている。グラフェンの形成方法としては、ＣＶＤ等の方法により、金属触媒上にグラフェンを形成する方法が知られている。

上記の方法により形成されたグラフェンは金属触媒上にあり、このままでは半導体素子へ応用し難い。そのため、金属触媒上にあるグラフェンを、シリコン等の基板へ転写する提案がなされている（特許文献１参照）。

しかしながら、この方法では、転写の際に、炭素原子１個分という極めて薄い薄膜であるグラフェンにシワが発生してしまい，グラフェンの膜質を劣化させてしまうという問題があった。

そこで、従来の転写法に代わる方法として、以下の技術（特許文献２）が考えられる。まず、図５（１）に示すように、基板Ｐ１上に、鉄から成る触媒Ｐ３をパターニングする。次に、図５（２）に示すように、触媒Ｐ３上にグラフェンＰ５を形成する。次に、図５（３）に示すように、グラフェンＰ５の端部に、それを保持する役割を持つ電極Ｐ７を形成する。次に、図５（４）に示すように、触媒Ｐ３を除去する。次に、図５（５）に示すように、絶縁膜Ｐ９を形成し、さらに、図５（６）に示すように、トップゲート電極Ｐ１１を形成し、半導体素子を完成する。

特開２００９−２９８６８３号公報 特開２００９−１６４４３２号公報

特許文献２記載の方法では、図５（４）に示すように触媒Ｐ３を除去する際に、グラフェンＰ５が基板Ｐ１に固着してしまう現象（スティッキング）が生じる恐れがある。特に、グラフェンＰ５のサイズ（素子サイズ）が大きいほど、スティッキングは生じやすくなる。スティッキングが生じると、意図しない電流の経路が発生したり、グラフェンＰ５が破損してしまう。

本発明は以上の点に鑑みなされたものであり、スティッキングが生じにくい半導体素子及びその製造方法を提供することを目的とする。

本発明の半導体素子の製造方法は、一方の面に触媒層が形成された基板において、前記一方とは反対側から触媒層の裏面に至る開口部を形成する工程と、開口部において、触媒層の裏面にグラフェンを形成する工程と、触媒層の少なくとも一部を除去する工程とを有する。

本発明の半導体素子の製造方法を図示すると、図１のようになる。図（１）は、一方の面１ａに触媒層３が形成された基板１を表す。図１（２）は、基板１において、一方の面１ａとは反対側の面１ｂから、触媒層３の裏面３ａに至る開口部１ｃを形成した状態を表す。図１（３）は開口部１ｃにおいて、触媒層３の裏面３ａにグラフェン５を形成した状態を表す。図１（４）は、触媒層３を除去した状態を表す。なお、この図１（４）では触媒層３の全てを除去しているが、触媒層３の一部を残し、それを半導体素子の電極としてもよい。図１（５）は、基板１における一方の面１ａに電極７を形成した状態を表す。

本発明の半導体素子の製造方法では、グラフェンは触媒層の裏面に形成され、基板と対向する状態にならないため、スティッキングの問題が生じない。
本発明の半導体素子の製造方法において、例えば、開口部の形成後、グラフェンの形成前に、熱処理を行ってもよい。熱処理を行うことにより触媒層の膜質を改善することができる。熱処理の条件は、例えば、以下のようにすることができる。

雰囲気ガス：H₂
温度：１０００℃
気圧：１０〜１００Pa
熱処理時間：３０分間
本発明の半導体素子の製造方法において、例えば、グラフェンを形成する前に、触媒層の表面（裏面とは反対側の面）に保護層を形成することができる。保護層により、触媒層の表面にグラフェンが形成されることを防止できる。また、本発明の半導体素子の製造方法において、例えば、グラフェンの形成後、触媒層の表面に形成されたグラフェンをO₂アッシング等の方法により除去することができる。

前記開口部は、例えば、基板を前記反対側からエッチングすることにより形成できる。エッチングは、ウエットエッチングであってもよいし、ドライエッチングであってもよい。

この場合、基板と触媒層との間に、基板をエッチングするときのエッチング条件において基板よりもエッチングされにくいエッチングストップ層を有することが好ましい。エッチングストップ層は、基板のうち、触媒層側にある一部を改質（例えば酸化）して形成したものであってもよい。エッチングストップ層を有することにより、次のようなエッチングが可能になる。まず、基板はエッチングしやすいが、エッチングストップ層はエッチングしにくい第１のエッチング条件により、基板を前記反対側からエッチングし、エッチングストップ層に至る。第１のエッチング条件では、エッチングストップ層は残存する。次に、エッチング条件を、第２のエッチング条件に変える。この第２のエッチング条件は、エッチングストップ層を容易にエッチングできる条件である。第２のエッチング条件のエッチングにより、エッチングストップ層を除去し、触媒層の裏面を露出させる。このエッチング方法によれば、エッチングストップ層を設けないでエッチングを行う場合に比べて、基板の厚みにばらつきがある場合でも、局所的なオーバーエッチングが生じにくい。

本発明の半導体素子の製造方法において、例えば、触媒層を除去する前に、グラフェンを支持する支持層を形成することができる。支持層を備えることにより、触媒層を除去するときにグラフェンが剥離してしまうようなことが起こり難い。

基板の材質は特に限定されないが、例えばシリコン基板を用いることができる。触媒層の材料としては、例えば、Ni、Cu、Fe等の触媒能を有する材料が挙げられる。触媒層の膜厚は、例えば１０〜１０００nmである。

グラフェンは、例えば、ＣＶＤ法により、以下の条件で形成することができる。
雰囲気ガス：CH₄+H₂+Ar
温度：１０００℃
気圧：６０Pa
触媒層の少なくとも一部を除去する方法としては、例えば、FeCl₃、HNO₃等の溶液でエッチングする方法が挙げられる。エッチングストップ層としては、例えば、SiO₂の層が挙げられる。基板がシリコン基板である場合は、その表面を酸化してSiO₂から成るエッチングストップ層を形成することができる。エッチングストップ層の膜厚は、例えば１０〜１０００nmである。エッチングストップ層は、例えば、希釈フッ酸（H₂O:HF＝１０：１）により除去できる。

保護層の材質としては、例えば、SiO₂、SiN等が挙げられる。保護層は、例えば、プラズマＣＶＤ法により形成できる。保護層の膜厚は、例えば１０〜１０００ｎｍである。保護層は、例えば、希釈フッ酸（H₂O:HF＝１０：１）により除去できる。

支持層の材質としては、例えば、周知のレジスト材料が挙げられる。支持層は、例えば、塗布法により形成できる。支持層は、例えば、レジスト材料の剥離液で除去できる。
電極の材質としては、例えば、Cr／Au、Ti／Au、Ni等が挙げられる。電極は、例えば、蒸着により形成できる。電極の膜厚は、例えば３０〜５０nmである。

本発明の半導体素子は、一方の面から反対側の面まで貫通する開口部を有する基板と、基板における前記一方の面のうち、開口部を含む領域に形成されたグラフェンとを有する。

本発明の半導体素子において、グラフェンは、基板の一方の面から反対側の面まで貫通する開口部を含む領域に形成されているから、基板との間にスティッキングの問題が生じにくい。

本発明の半導体素子は、グラフェンを支持する支持層を備えることが好ましい。支持層を備えることにより、グラフェンの剥離を防止できる。

半導体素子の製造方法を表す説明図である。 半導体素子の製造方法を表す説明図である。 半導体素子の製造方法を表す説明図である。 半導体素子の製造方法を表す説明図である。 従来の半導体素子の製造方法を表す説明図である。

本発明の実施形態を図面に基づいて説明する。
＜第１の実施形態＞
１．半導体素子の製造方法
半導体素子の製造方法を図２に基づいて説明する。まず、図２（１）に示すように、シリコン基板１における１方の面１ａ上に、エッチングストップ層１１、Cuから成る触媒層３、及び保護層１３を順次積層する。エッチングストップ層１１は、シリコン基板１の表面を酸化させて形成したSiO₂の層であり、その膜厚は約５００nmである。触媒層３はスパッタ法により形成された層であり、その膜厚は約５００nmである。保護層１３の材質はSiO₂である。保護層１３はプラズマＣＶＤの方法で形成され、その膜厚は約５００nmである。

次に、図２（２）に示すように、シリコン基板１を、一方の面１ａとは反対側の面１ｂから局所的にエッチングし、開口部１ｃを形成する。開口部１ｃは、反対側の面１ｂにおいて開口し、触媒層３の裏面３ａに至るすり鉢状の孔(凹部)である。エッチングは２段階で行われ、１段階目のエッチングでは、シリコン基板１はエッチングしやすいが、エッチングストップ層１１はエッチングしにくい第１のエッチング条件により行う。この１段階目のエッチングでは、エッチングストップ層１１が露出するまでエッチングが進む。１段階目のエッチングで用いるエッチング液は、水酸化カリウム水溶液である。なお、水酸化カリウム水溶液の代わりに他のアルカリ性のエッチング液（例えばＴＭＡＨ（テトラメチルアンモニアハイドロオキサイド）等）を用いてもよい。

その後、エッチング条件を、第２のエッチング条件に変える。この第２のエッチング条件は、エッチングストップ層１１を容易にエッチングできる条件である。第２のエッチング条件のエッチングにより、エッチングストップ層１１を除去し、触媒層３の裏面３ａを露出させる。この２段階目のエッチングにより、開口部１ｃが完成する。上記のエッチング方法によれば、エッチングストップ層１１を設けないでエッチングを行う場合に比べて、シリコン基板１の厚みにばらつきがある場合でも、局所的なオーバーエッチングが生じにくい。２段階目のエッチングで用いるエッチング液は希釈フッ酸（H₂O:HF＝１０：１）である。エッチング終了後、熱処理を行う。熱処理の条件は以下のとおりである。

雰囲気ガス：H₂
温度：１０００℃
気圧：５０Pa
熱処理時間：３０分間
次に、図２（３）に示すように、CH₄を原料とするＣＶＤ法により、触媒層３の裏面３ａ上にグラフェン５を形成する。グラフェン５は、単原子層のカーボン結晶構造であってもよく、複数の原子層のカーボン結晶構造であってもよい。複数の原子層とは、例えば一桁数の原子層である。複数原子層のカーボン結晶構造は、一般にグラフェン多層膜（multi-layer graphene）またはグラフェン積層膜（stacked graphene）と称されることもある。

次に、図２（４）に示すように、シリコン基板１における反対側の面１ｂ、開口部１ｃの内部、及びグラフェン５を覆う支持層１５を形成する。支持層１５の材質は周知のレジスト材料である。支持層１５は塗布法により形成され、その膜厚は約５００nmである。

次に、図２（５）に示すように、保護層１３及び触媒層３を、希釈フッ酸及びFeCl₃を用いてエッチングすることにより除去する。
次に、図２（６）に示すように、電極７を形成し、半導体素子を完成する。電極７は、エッチングストップ層１１上に形成され、その一部がグラフェン５と接している。電極７の材質はCr/Auであり、蒸着により形成される。半導体素子において、グラフェン５は、開口部１ｃに架橋している。

２．半導体素子及びその製造方法が奏する効果
本実施形態において、グラフェン５は触媒層３の裏面３ａに形成され、シリコン基板１と対向する状態にならないため、スティッキングの問題が生じない。また、保護層１３を形成することにより、触媒層３の表面（裏面３ａとは反対の面）にグラフェンが形成されてしまうことを防止できる。また、支持層１５を形成することにより、保護層１３及び触媒層３を除去するときにグラフェン５が基板１から剥離してしまうことがない。
＜第２の実施形態＞
１．半導体素子の製造方法
半導体素子の製造方法を図３に基づいて説明する。本実施形態では、基本的には前記第１の実施形態と同様にして半導体素子を製造した。すなわち、図３（１）に示すように、シリコン基板１における１方の面１ａ上に、エッチングストップ層１１、Cuから成る触媒層３、保護層１３を順次積層し、図３（２）に示すように、シリコン基板１を、一方の面１ａとは反対側の面１ｂから局所的にエッチングして開口部１ｃを形成し、図３（３）に示すように、CH₄を原料とするＣＶＤ法により、触媒層３の裏面３ａ上にグラフェン５を形成し、図３（４）に示すように支持層１５を形成する。

ただし、本実施形態では、図３（５）に示すように、まず、保護層１３を除去し、次に、図３（６）に示すように、フォトリソグラフィー法により、触媒層３の一部の領域のみを除去し、他の領域を残す。残した触媒層３は、電極として機能する。以上の工程により、半導体素子が完成する。

２．半導体素子及びその製造方法が奏する効果
本実施形態の半導体素子及びその製造方法は、前記第１の実施形態と同様の効果を奏する。また、本実施形態では、触媒層３をパターニングし電極として利用するので、半導体素子の製造プロセスを簡略化できる。
＜第３の実施形態＞
１．半導体素子の製造方法
半導体素子の製造方法を図４に基づいて説明する。まず、図４（１）に示すように、シリコン基板１における１方の面１ａ上に、エッチングストップ層１１を形成する。エッチングストップ層１１は、シリコン基板１の表面を酸化させて形成したSiO₂の層であり、その膜厚は約５００nmである。

次に、図４（２）に示すように、シリコン基板１を、一方の面１ａとは反対側の面１ｂから局所的にエッチングし、開口部１ｃを形成する。開口部１ｃは、反対側の面１ｂにおいて開口し、エッチングストップ層１１に至るすり鉢状の孔(凹部)である。

次に、図４（３）に示すように、シリコン基板１における反対側の面１ｂに、触媒層３及び保護層１３を形成する。触媒層３は、開口部１ｃの内面にも形成され、エッチングストップ層１１の裏面に接する。触媒層３は、スパッタ法により形成されたCuから成る層であり、その膜厚は約５００nmである。保護層１３の材質はSiO₂である。保護層１３はプラズマＣＶＤの方法で形成され、その膜厚は約５００nmである。

次に、図４（４）に示すように、希釈フッ酸（H₂O:HF＝１０：１）を用いてエッチングすることにより、エッチングストップ層１１を除去する。このとき、触媒層３は、開口部１ｃにおいて、シリコン基板１の一方の面１ａ側に露出する。

次に、図４（５）に示すように、触媒層３のうち、シリコン基板１の一方の面１ａ側に露出している部分の上に、CH₄を原料とするＣＶＤ法によってグラフェン５を形成する。グラフェン５は、単原子層のカーボン結晶構造であってもよく、複数の原子層のカーボン結晶構造であってもよい。複数の原子層とは、例えば一桁数の原子層である。複数原子層のカーボン結晶構造は、一般にグラフェン多層膜（multi-layer graphene）またはグラフェン積層膜（stacked graphene）と称されることもある。

次に、図４（６）に示すように、シリコン基板１の一方の面１ａ上に電極７を形成する。電極７の一部はグラフェン５と接している。電極７の材質はCr/Auであり、蒸着により形成される。

次に、図４（７）に示すように、保護層１３及び触媒層３を、希釈フッ酸を用いてエッチングすることにより除去し、半導体素子を完成する。
２．半導体素子及びその製造方法が奏する効果
本実施形態において、グラフェン５は触媒層３上に形成され、シリコン基板１と対向する状態にならないため、スティッキングの問題が生じない。また、保護層１３を形成することにより、触媒層３の裏面にグラフェンが形成されてしまうことを防止できる。また、グラフェン５が平坦な面に形成されるので、電極形成工程等が容易になる。

尚、本発明は前記実施の形態になんら限定されるものではなく、本発明を逸脱しない範囲において種々の態様で実施しうることはいうまでもない。
例えば、前記第１、第２の実施形態において、触媒層３の表面にグラフェンが形成された場合、O₂アッシング等の方法で余分なグラフェンを除去し、その後に触媒層３を除去（エッチング）するとよい。

また、前記第１、第２の実施形態において、電極７を形成した後に支持層１５を除去してもよい。支持層１５の剥離には、レジスト材料用の剥離液を用いることができる。

１・・・シリコン基板、１ａ・・・一方の面、１ｂ・・・反対側の面、
１ｃ・・・開口部、３・・・触媒層、３ａ・・・裏面、５・・・グラフェン、
７・・・電極、１１・・・エッチングストップ層、１３・・・保護層、１５・・・支持層

Claims (7)

1. 一方の面に触媒層が形成された基板において、前記一方とは反対側から前記触媒層の裏面に至る開口部を形成する工程と、
   前記開口部において、前記触媒層の裏面にグラフェンを形成する工程と、
   前記触媒層の少なくとも一部を除去する工程と、
   を有することを特徴とする半導体素子の製造方法。
2. 前記開口部の形成後、グラフェンの形成前に、熱処理を行うことを特徴とする請求項１記載の半導体素子の製造方法。
3. 前記グラフェンを形成する前に、前記触媒層の表面に保護層を形成することを特徴とする請求項１又は２記載の半導体素子の製造方法。
4. 前記グラフェンの形成後、前記触媒層の表面に付着したグラフェンを除去することを特徴とする請求項１〜３のいずれか１項記載の半導体素子の製造方法。
5. 前記開口部は、前記基板を前記反対側からエッチングすることにより形成することを特徴とする請求項１〜４のいずれか１項記載の半導体素子の製造方法。
6. 前記基板と前記触媒層との間に、前記基板をエッチングするときのエッチング条件において前記基板よりもエッチングされにくいエッチングストップ層を有することを特徴とする請求項５記載の半導体素子の製造方法。
7. 前記触媒層を除去する前に、前記グラフェンを支持する支持層を形成することを特徴とする請求項１〜６のいずれか１項記載の半導体素子の製造方法。