JP6031948B2

JP6031948B2 - 半導体素子の製造方法

Info

Publication number: JP6031948B2
Application number: JP2012240664A
Authority: JP
Inventors: 永児小島
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2012-10-31
Filing date: 2012-10-31
Publication date: 2016-11-24
Anticipated expiration: 2032-10-31
Also published as: KR20140056001A; KR101501617B1; JP2014090146A

Description

本発明は、半導体素子の製造方法に関する。

従来、基板上にグラフェンが形成された半導体素子が知られている。この半導体素子は、まず、ＣＶＤ（化学気相成長法）等の方法で、基板とは別体の触媒膜上にグラフェンを形成し、次に、触媒膜上のグラフェンを基板上に転写する方法で製造される（特許文献１参照）。

特開２００９−２９８６８３号公報

しかしながら、特許文献１記載の方法では、転写の際にグラフェンにシワや破れが生じ、グラフェンの特性が劣化してしまうおそれがあった。本発明は以上の点に鑑みなされたものであり、グラフェンの特性が劣化しにくい半導体素子の製造方法を提供することを目的とする。

本発明の半導体素子の製造方法は、基板上に触媒層を形成する触媒層形成工程と、基板のうち、触媒層の裏面の一部に対向する部分を除去し、裏面の一部を露出させる露出工程と、裏面の一部にグラフェンを形成するグラフェン形成工程と、裏面の一部を基板側に近接させ、グラフェンを基板上に転写する転写工程と、触媒層の少なくとも一部を除去する触媒層除去工程とを含むことを特徴とする。

本発明の半導体素子の製造方法によれば、基板上に転写されたグラフェンにシワや破れが生じにくく、グラフェンの特性が劣化しにくい。

Ａ〜Ｉは、半導体素子の製造方法を表す断面図である。Ａ〜Ｉは、半導体素子の製造方法を表す平面図である。Ａ〜Ｈは、半導体素子の製造方法を表す断面図である。Ａ〜Ｈは、半導体素子の製造方法を表す平面図である。Ａ〜Ｉは、半導体素子の製造方法を表す断面図である。Ａ〜Ｉは、半導体素子の製造方法を表す平面図である。Ａ〜Ｉは、半導体素子の製造方法を表す断面図である。Ａ〜Ｉは、半導体素子の製造方法を表す平面図である。Ａ〜Ｉは、半導体素子の製造方法を表す断面図である。Ａ〜Ｉは、半導体素子の製造方法を表す平面図である。Ａ〜Ｉは、半導体素子の製造方法を表す断面図である。Ａ〜Ｉは、半導体素子の製造方法を表す平面図である。Ａ〜Ｉは、半導体素子の製造方法を表す断面図である。Ａ〜Ｉは、半導体素子の製造方法を表す平面図である。Ａ〜Ｇは、半導体素子の製造方法を表す断面図である。Ａ〜Ｇは、半導体素子の製造方法を表す平面図である。Ａ〜Ｉは、半導体素子の製造方法を表す断面図である。Ａ〜Ｉは、半導体素子の製造方法を表す平面図である。Ａ〜Ｉは、半導体素子の製造方法を表す断面図である。Ａ〜Ｉは、半導体素子の製造方法を表す平面図である。Ａ〜Ｉは、半導体素子の製造方法を表す断面図である。Ａ〜Ｉは、半導体素子の製造方法を表す平面図である。Ａ、Ｂは、半導体素子の製造方法における一部の工程を表す断面図である。

本発明の実施形態を説明する。前記基板は、例えば、単一の組成を有する基板本体のみから成るものであってもよいし、基板本体上に、基板本体とは異なる組成を有する１又は複数の層を形成したものであってもよい。そのような層として、例えば、中間層、下地層等が挙げられる。中間層とは、基板のうち、触媒層を形成する側の表面に設けられ、露出工程において、その一部又は全部が除去される層である。また、下地層とは、その上にグラフェンが転写される層である。下地層は、露出工程においてその一部が除去されてもよい。なお、基板が中間層や下地層を備えない場合、例えば、基板本体が、上述した中間層や下地層の機能を奏することができる。

前記露出工程において、例えば、触媒層に孔又は切欠部を形成し、その孔又は切欠部から、「基板のうち、触媒層の裏面の一部に対向する部分」を除去することができる。露出工程では、例えば、ウエット又はドライのエッチングにより、「基板のうち、触媒層の裏面の一部に対向する部分」を除去することができる。ウエットエッチングの場合、エッチング液は、基板のうち、除去する部分の組成、及び残す部分の組成に応じて適宜選択できる。

前記露出工程の後、触媒層は、例えば、その片側において基板に支持される。この場合、前記片側以外の方向から、「基板のうち、触媒層の裏面の一部に対向する部分」を除去することができる。

前記露出工程の後、触媒層は、例えば、その両側において基板に支持される。この場合、例えば、触媒層のうち、裏面が露出している部分の重心は、裏面が露出している部分の中心から外れた位置とすることができる。こうすることにより、転写工程において、グラフェンを、その端部から徐々に基板上へ転写することができる。

また、前記露出工程の後、触媒層の両側を基板で支持し、触媒層のうち、裏面が露出している部分の形状を、裏面が露出している部分の中心に関して非対称とすることができる。この場合も、転写工程において、グラフェンを、その端部から徐々に基板上へ転写することができる。

前記転写工程では、例えば、基板と触媒層との間に液体を充填し、その液体を除去することで、表面張力を利用し、触媒層（特に、露出工程により裏面が露出した部分）を基板側に近接させることができる。

また、前記転写工程では、例えば、触媒層の位置を基板より上側としておき、触媒層を加熱することで、触媒層（特に、露出工程により裏面が露出した部分）を下方に垂れさせ、基板側に近接させることができる。

また、前記転写工程では、例えば、触媒層と基板との間に電圧を印加することで、静電気力により、触媒層（特に、露出工程により裏面が露出した部分）を基板側に近接させることができる。

前記グラフェン形成工程よりも前に、例えば、触媒層を加熱する触媒層加熱工程を行うことができる。この場合、触媒層の結晶性が向上し、グラフェンの特性が向上する。
本発明の半導体素子の製造方法では、例えば、触媒層の表面に付着したグラフェンを除去するグラフェン除去工程を行うことができる。この場合、不要なグラフェンを除くことができる。グラフェン除去工程は、例えば、転写工程よりも後に行うことができる。この場合、グラフェン除去工程によって触媒層の裏面に形成されたグラフェンへダメージを与えてしまうことを防止できる。

本発明の半導体素子の製造方法では、例えば、グラフェン形成工程よりも前に、触媒層の表面に保護層を形成する保護層形成工程を行うことができる。この場合、触媒層の表面にグラフェンが付着することを防止できる。保護層は、グラフェン形成工程よりも後のいずれかのタイミングで除去することができる。

前記基板のうち、転写工程においてグラフェンを転写する面は、平坦であってもよいし、凹凸を有していてもよい。
前記グラフェン形成工程において、原子層堆積法又はＣＶＤを用いてグラフェンを形成することができる。
＜実施例１＞
１．半導体素子の製造方法
図１Ａ〜１Ｉ及び図２Ａ〜２Ｉに基づいて半導体素子の製造方法を説明する。なお、図１Ａ〜１Ｉは、それぞれ、図２Ａ〜２ＩにおけるＩ−Ａ〜Ｉ−Ｉ断面における断面図である。

まず、図１Ａ及び図２Ａに示すように、Ｓｉから成る基板１上に、下地層３及び中間層５を形成する。下地層３は、熱酸化により形成される、ＳｉＯ₂から成る層であり、その膜厚は数百ｎｍである。なお、本件明細書における膜厚は、電子顕微鏡の断面観察等の方法で測定した値を意味する。中間層５はプラズマＣＶＤにより形成される、ＳｉＮから成る層であり、その膜厚は数百〜数千ｎｍである。なお、下地層３の材質はＢＮであってもよい。

次に、図１Ｂ及び図２Ｂに示すように、中間層５の上に触媒層７をスパッタ又は蒸着により形成する（触媒層形成工程）。触媒層７の材質は、Ｎｉ、Ｃｏ、Ｆｅ、Ｃｕ、Ａｌ₂Ｏ₃等である。なお、これらの材質は、後述するグラフェン１１の形成において触媒能を有する。触媒層７の膜厚は数十〜数千ｎｍである。

次に、図１Ｃ及び図２Ｃに示すように、触媒層７を貫通する一対の孔９を、リソグラフィー又はエッチングにより形成する。その結果、孔９において、中間層５が露出する。孔９をエッチングで形成する場合、エッチング液は、塩化第二鉄水溶液、又は硝酸鉄水溶液である。

次に、図１Ｄ及び図２Ｄに示すように、孔９を通じて、中間層５の一部をエッチングする（露出工程）。中間層５のうち、エッチングされる部分は、孔９に面する部位を含む中央部であり、両側は残存する。エッチングは、１８０℃のリン酸に浸すことで行う。

エッチングの結果、中間層５のうち、触媒層７の裏面の一部７Ａに対向する部分が除去され、裏面の一部７Ａが露出する。また、エッチングの結果、中間層５が除去された部分では、下地層３が露出する。裏面の一部７Ａと下地層３との間には空洞１０が生成する。この空洞１０は、孔９を介して外部に連通している。触媒層７は、その両側において、残存した中間層５によって支持される。

次に、熱処理により触媒層７の結晶性を高めてから（触媒層加熱工程）、ＣＶＤにより、図１Ｅ及び図２Ｅに示すように、触媒層７の裏面の一部７Ａにグラフェン１１を形成する（グラフェン形成工程）。熱処理の条件は、Ｈ₂雰囲気、数百〜１０００℃の温度という条件である。グラフェン１１を形成するときのＣＶＤの条件は、ＣＨ₄雰囲気、数百〜１０００℃の温度という条件である。

グラフェン１１は、単原子層のカーボン結晶構造であってもよく、複数の原子層のカーボン結晶構造であってもよい。複数の原子層とは、例えば一桁数の原子層である。複数原子層のカーボン結晶構造は、一般にグラフェン多層膜（multi-layer graphene）またはグラフェン積層膜（stacked graphene）と称されることもある。なお、触媒層７の結晶性が当初から高い場合は、熱処理を行わなくてもよい。

次に、図１Ｆ及び図２Ｆに示すように、触媒層７のうち、グラフェン１１を形成した部分（裏面の一部７Ａに該当する部分）を、下地層３に近接させ、グラフェン１１を下地層３上に転写する（転写工程）。ここで、触媒層７のうち、グラフェン１１を形成した部分を下地層３に近接させる方法として、次の方法α〜γのいずれかを用いることができる。

方法α：下地層３と触媒層７との間（空洞１０の中）に液体を充填し、その液体を除去することで、表面張力を利用し、触媒層７を下地層３側に近接させる。このとき、グラフェン１１が下地層３に接触し、下地層３上に転写される。ここで、使用する液体は水である。また、液体の除去は、雰囲気温度を１００〜１５０℃とすることで行う。

方法β：触媒層７の位置を下地層３より上側としておき、触媒層７を加熱する。すると、触媒層７のうち、グラフェン１１を形成した部分は、中間層５に支持されていないので、下方に垂れ下がり、下地層３に接する。このとき、グラフェン１１が下地層３上に転写される。ここで、触媒層７を加熱するときの温度は数百℃であり、そのときの雰囲気はＡｒ雰囲気である。

方法γ：触媒層７と基板１との間に電圧を印加することで、静電気力により、触媒層７のうち、グラフェン１１を形成した部分を、下地層３側に近接させる。このとき、グラフェン１１が下地層３に接触し、下地層３上に転写される。ここで、触媒層７と基板１との間に印加する電圧は数十Ｖである。

次に、触媒層７の裏面の一部７Ａにグラフェン１１を形成したとき、触媒層７の表面にも形成されていたグラフェンを、Ｏ₂アッシングにより除去する（グラフェン除去工程）。このように、触媒層７の表面に形成されていたグラフェンを除去する工程を、グラフェン１１の下地層３への転写よりも後で実施することにより、グラフェン１１へのダメージを抑制することができる。

次に、図１Ｇ及び図２Ｇに示すように、触媒層７をエッチングにより除去する（触媒層除去工程）。このときのエッチングでは、塩化第二鉄水溶液、又は硝酸鉄水溶液をエッチング液として用いる。

次に、図１Ｈ及び図２Ｈに示すように、残りの中間層５をエッチングにより除去する。このエッチングは、１８０℃のリン酸に浸すことで行う。
次に、図１Ｉ及び図２Ｉに示すように、電極１３を形成する等の半導体プロセス工程を施すことで、グラフェン１１を用いた半導体素子（電子デバイス）１５が完成する。

２．発明の効果
（１）本実施例の半導体素子１５の製造方法によれば、下地層３上に転写されたグラフェン１１にシワや破れが生じにくく、グラフェン１１の特性が劣化しにくい。
（２）本実施例の半導体素子１５の製造方法によれば、グラフェン１１を転写する位置を高精度に制御できる。
（３）本実施例の半導体素子１５の製造方法によれば、グラフェン１１を転写する際に、グラフェン１１と下地層３との間にバーティクルが入りにくい。
＜実施例２＞
１．半導体素子の製造方法
図３Ａ〜３Ｈ及び図４Ａ〜４Ｈに基づいて半導体素子の製造方法を説明する。図３Ａ〜３Ｈは、それぞれ、図４Ａ〜４ＨにおけるIII−Ａ〜III−Ｈ断面における断面図である。なお、前記実施例１と同様の部分については説明を省略乃至簡略化する。

まず、図３Ａ及び図４Ｂに示すように、Ｓｉから成る基板１上に、下地層３を形成する。下地層３の材質、膜厚、形成方法は前記実施例１と同様である。
次に、図３Ｂ及び図４Ｂに示すように、下地層３の上に触媒層７を形成する（触媒層形成工程）。触媒層７の材質、膜厚、形成方法は前記実施例１と同様である。

次に、図３Ｃ及び図４Ｃに示すように、触媒層７を貫通する一対の孔９を、リソグラフィー又はエッチングにより形成する。その結果、孔９において、下地層３が露出する。
次に、図３Ｄ及び図４Ｄに示すように、孔９を通じて、下地層３の一部をエッチングする（露出工程）。下地層３のうち、エッチングされる部分は、孔９に面する部位を含む中央部であり、両側は残存する。下地層３のエッチングに用いるエッチング液はフッ酸である。

エッチングの結果、下地層３のうち、触媒層７の裏面の一部７Ａに対向する部分が除去され、裏面の一部７Ａが露出する。また、エッチングの結果、裏面の一部７Ａと下地層３との間には空洞１０が生成する。この空洞１０は、孔９を介して外部に連通している。触媒層７は、その両側において、エッチングされなかった下地層３によって支持される。

次に、熱処理により触媒層７の結晶性を高めてから（触媒層加熱工程）、ＣＶＤにより、図３Ｅ及び図４Ｅに示すように、触媒層７の裏面の一部７Ａにグラフェン１１を形成する（グラフェン形成工程）。熱処理の条件、及びグラフェン１１の形成条件は前記実施例１と同様である。

次に、図３Ｆ及び図４Ｆに示すように、触媒層７のうち、グラフェン１１を形成した部分（裏面の一部７Ａに該当する部分）を、下地層３に近接させ、グラフェン１１を下地層３上に転写する（転写工程）。転写方法は前記実施例１と同様である。

次に、触媒層７の裏面の一部７Ａにグラフェン１１を形成したとき、触媒層７の表面にも形成されていたグラフェンを、Ｏ₂アッシングにより除去する（グラフェン除去工程）。

次に、図３Ｇ及び図４Ｇに示すように、触媒層７をエッチングにより除去する（触媒層除去工程）。このときのエッチングの条件は前記実施例１と同様である。
次に、図３Ｈ及び図４Ｈに示すように、電極１３を形成する等の半導体プロセス工程を施すことで、グラフェン１１を用いた半導体素子（電子デバイス）１５が完成する。

２．発明の効果
（１）本実施例の半導体素子１５の製造方法によれば、前記実施例１と同様の効果を奏することができる。
（２）本実施例の半導体素子１５の製造方法によれば、中間層の形成及び除去の工程が不要であるので、製造工程を簡略化できる。
＜実施例３＞
１．半導体素子の製造方法
図５Ａ〜５Ｉ及び図６Ａ〜６Ｉに基づいて半導体素子の製造方法を説明する。図５Ａ〜５Ｉは、それぞれ、図６Ａ〜６ＩにおけるV−Ａ〜V−Ｉ断面における断面図である。なお、前記実施例１と同様の部分については説明を省略乃至簡略化する。

まず、図５Ａ及び図６Ａに示すように、Ｓｉから成る基板１上に、下地層３及び中間層５を形成する。下地層３及び中間層５の材質、膜厚、形成方法は前記実施例１と同様である。

次に、図５Ｂ及び図６Ｂに示すように、下地層３の上に触媒層７を形成し（触媒層形成工程）、さらにその上層に保護層１７を形成する（保護層形成工程）。触媒層７の材質、膜厚、形成方法は前記実施例１と同様である。また、保護層１７の材質はＳｉＯ₂であり、保護層１７の膜厚は数十〜数千ｎｍであり、保護層１７の形成方法はプラズマＣＶＤである。

次に、図５Ｃ及び図６Ｃに示すように、保護層１７及び触媒層７を貫通する一対の孔９を、リソグラフィー又はエッチングにより形成する。その結果、孔９において、中間層５が露出する。

次に、図５Ｄ及び図６Ｄに示すように、孔９を通じて、中間層５の一部をエッチングする（露出工程）。中間層５のうち、エッチングされる部分は、孔９に面する部位を含む中央部であり、両側は残存する。中間層５のエッチング条件は前記実施例１と同様である。

次に、熱処理により触媒層７の結晶性を高めてから（触媒層加熱工程）、ＣＶＤにより、図５Ｅ及び図６Ｅに示すように、触媒層７の裏面の一部７Ａにグラフェン１１を形成する（グラフェン形成工程）。熱処理の条件、及びグラフェン１１の形成条件は前記実施例１と同様である。

また、グラフェン１１の形成後、保護層１７を除去する。その除去方法は、ＣＦ４でのドライエッチングである。なお、保護層１７の除去は、グラフェン１１の形成後における任意のタイミングで行うことができる。

次に、図５Ｆ及び図６Ｆに示すように、触媒層７のうち、グラフェン１１を形成した部分（裏面の一部７Ａに該当する部分）を、下地層３に近接させ、グラフェン１１を下地層３上に転写する（転写工程）。転写方法は前記実施例１と同様である。

次に、図５Ｇ及び図６Ｇに示すように、触媒層７をエッチングにより除去する（触媒層除去工程）。このときのエッチングの条件は前記実施例１と同様である。
次に、図５Ｈ及び図６Ｈに示すように、残りの中間層５をエッチングにより除去する。このときのエッチングの条件は前記実施例１と同様である。

次に、図５Ｉ及び図６Ｉに示すように、電極１３を形成する等の半導体プロセス工程を施すことで、グラフェン１１を用いた半導体素子（電子デバイス）１５が完成する。
２．発明の効果
（１）本実施例の半導体素子１５の製造方法によれば、前記実施例１と同様の効果を奏することができる。
（２）本実施例の半導体素子１５の製造方法によれば、保護層１７を形成するので、触媒層７の表側にグラフェンが付着することがない。そのため、触媒層７の表側のグラフェンを除去する際に、グラフェン１１にダメージを与えてしまうようなことがない。また、保護層１７により、触媒層７を熱から保護することができる。
＜実施例４＞
１．半導体素子の製造方法
図７Ａ〜７Ｉ及び図８Ａ〜８Ｉに基づいて半導体素子の製造方法を説明する。図７Ａ〜７Ｉは、それぞれ、図８Ａ〜８ＩにおけるVII−Ａ〜VII−Ｉ断面における断面図である。なお、前記実施例１と同様の部分については説明を省略乃至簡略化する。

まず、図７Ａ及び図８Ａに示すように、Ｓｉから成る基板１上に、下地層３及び中間層５を形成する。下地層３及び中間層５の材質、膜厚、形成方法は前記実施例１と同様である。

次に、図７Ｂ及び図８Ｂに示すように、中間層５の上に触媒層７を形成する（触媒層形成工程）。触媒層７の材質、膜厚、形成方法は前記実施例１と同様である。
次に、図７Ｃ及び図８Ｃに示すように、触媒層７を貫通する一対の孔９を、リソグラフィー又はエッチングにより形成する。その結果、孔９において、中間層５が露出する。

次に、図７Ｄ及び図８Ｄに示すように、孔９を通じて、中間層５の一部をエッチングする（露出工程）。中間層５のエッチング条件は前記実施例１と同様である。
エッチングの結果、中間層５のうち、触媒層７の裏面の一部７Ａに対向する部分が除去され、裏面の一部７Ａが露出する。また、エッチングの結果、中間層５が除去された部分では、下地層３が露出する。裏面の一部７Ａと下地層３との間には空洞１０が生成する。この空洞１０は、孔９を介して外部に連通している。触媒層７は、その両側において、残存した中間層５によって支持される。

次に、熱処理により触媒層７の結晶性を高めてから（触媒層加熱工程）、ＣＶＤにより、図７Ｅ及び図８Ｅに示すように、触媒層７の裏面の一部７Ａにグラフェン１１を形成する（グラフェン形成工程）。熱処理の条件、及びグラフェン１１の形成条件は前記実施例１と同様である。

次に、図７Ｆ及び図８Ｆに示すように、触媒層７のうち、グラフェン１１を形成した部分（裏面の一部７Ａに該当する部分）を、下地層３に近接させ、グラフェン１１を下地層３上に転写する（転写工程）。転写方法は前記実施例１と同様である。

次に、図７Ｇ及び図８Ｇに示すように、触媒層７をパターニングし、その一部を残す。残した触媒層７は電極とする（触媒層除去工程）。このときのエッチングの条件は前記実施例１と同様である。

次に、図７Ｈ及び図８Ｈに示すように、残りの中間層５をエッチングにより除去する。このときのエッチングの条件は前記実施例１と同様である。
次に、図７Ｉ及び図８Ｉに示すように、周知の半導体プロセス工程を施すことで、グラフェン１１を用いた半導体素子（電子デバイス）１５が完成する。

２．発明の効果
（１）本実施例の半導体素子１５の製造方法によれば、前記実施例１と同様の効果を奏することができる。
（２）本実施例の半導体素子１５の製造方法によれば、触媒層７の一部をそのまま電極として用いることができるので、製造工程を簡略化できる。
＜実施例５＞
１．半導体素子の製造方法
図９Ａ〜９Ｉ及び図１０Ａ〜１０Ｉに基づいて半導体素子の製造方法を説明する。図９Ａ〜９Ｉは、それぞれ、図１０Ａ〜１０ＩにおけるIX−Ａ〜IX−Ｉ断面における断面図である。なお、前記実施例１と同様の部分については説明を省略乃至簡略化する。

まず、図９Ａ及び図１０Ａに示すように、Ｓｉから成る基板１上に、下地層３及び中間層５を形成する。下地層３の材質、膜厚、形成方法は前記実施例１と同様である。また、中間層５は、ＳｉＮから成る中央部５Ａと、ＳｉＯ₂から成る周辺部５Ｂとにパターニングされている。中間層５の膜厚は数百〜数千ｎｍであり、プラズマＣＶＤにより形成できる。なお、中間層５のパターニングには周知のパターニング方法を用いることができる。

次に、図９Ｂ及び図１０Ｂに示すように、中間層５の上に触媒層７を形成する（触媒層形成工程）。触媒層７の材質、膜厚、形成方法は前記実施例１と同様である。
次に、図９Ｃ及び図１０Ｃに示すように、触媒層７を貫通する一対の孔９を、リソグラフィー又はエッチングにより形成する。その結果、孔９において、中間層５の中央部５Ａが露出する。

次に、図９Ｄ及び図１０Ｄに示すように、孔９を通じて、中間層５の中央部５Ａをエッチングし、周辺部５Ｂは残存させる（露出工程）。中間層５のエッチングは、１８０℃のリン酸に浸すことで行う。

エッチングの結果、中央部５Ａが除去され、触媒層７における裏面の一部７Ａが露出する。また、エッチングの結果、中央部５Ａが除去された部分では、下地層３が露出する。裏面の一部７Ａと下地層３との間には空洞１０が生成する。この空洞１０は、孔９を介して外部に連通している。触媒層７は、その両側において、残存した周辺部５Ｂによって支持される。

次に、熱処理により触媒層７の結晶性を高めてから（触媒層加熱工程）、ＣＶＤにより、図９Ｅ及び図１０Ｅに示すように、触媒層７の裏面の一部７Ａにグラフェン１１を形成する（グラフェン形成工程）。熱処理の条件、及びグラフェン１１の形成条件は前記実施例１と同様である。

次に、図９Ｆ及び図１０Ｆに示すように、触媒層７のうち、グラフェン１１を形成した部分（裏面の一部７Ａに該当する部分）を、下地層３に近接させ、グラフェン１１を下地層３上に転写する（転写工程）。転写方法は前記実施例１と同様である。

次に、図９Ｇ及び図１０Ｇに示すように、触媒層７をエッチングにより除去する。触媒層除去工程）。このときのエッチングの条件は前記実施例１と同様である。
次に、図９Ｈ及び図１０Ｈに示すように、残りの周辺部５Ｂをエッチングにより除去する。このときのエッチングは、１８０℃のリン酸に浸すことで行う。

次に、図９Ｉ及び図１０Ｉに示すように、電極１３を形成する等の半導体プロセス工程を施すことで、グラフェン１１を用いた半導体素子（電子デバイス）１５が完成する。
２．発明の効果
（１）本実施例の半導体素子１５の製造方法によれば、前記実施例１と同様の効果を奏することができる。
（２）本実施例では、中間層５を、ＳｉＮから成る中央部５Ａと、ＳｉＯ₂から成る周辺部５Ｂとにパターニングすることで、中間層５をエッチングするとき、中央部５Ａが選択的に除去される。そして、触媒層７のうち、中央部５Ａが選択的に除去された部分が、裏面の一部７Ａとなる。そのため、中間層５のパターニングを調整することで、裏面の一部７Ａの面積及び形状を任意に制御できる。その結果、裏面の一部７Ａのパターン（すなわちグラフェン１１のパターン）を様々な形状にすることができ、微細化も可能になる。さらに、グラフェン１１を形成した後に、グラフェン１１をパターン化する工程を省略できる。
＜実施例６＞
１．半導体素子の製造方法
図１１Ａ〜１１Ｉ及び図１２Ａ〜１２Ｉに基づいて半導体素子の製造方法を説明する。図１１Ａ〜１１Ｉは、それぞれ、図１２Ａ〜１２ＩにおけるXI−Ａ〜XI−Ｉ断面における断面図である。なお、前記実施例１と同様の部分については説明を省略乃至簡略化する。

まず、図１１Ａ及び図１２Ａに示すように、Ｓｉから成る基板１上に、下地層３及び中間層５を形成する。下地層３及び中間層５の材質、膜厚、形成方法は前記実施例１と同様である。

次に、図１１Ｂ及び図１２Ｂに示すように、中間層５の上に触媒層７を形成する（触媒層形成工程）。触媒層７は、まず、中間層５の全領域のうち、中央部を除く領域にＡｌから成る第１層７Ｃを形成し、次に、中間層５の全領域にＮｉから成る第２層７Ｂを形成することで得られる。従って、触媒層７は、第１層７Ｃと第２層７Ｂとから成り、触媒層７を中間層５の側から見ると、中央部には第２層７Ｂが存在し、周辺部には第１層７Ｃが存在する。

次に、図１１Ｃ及び図１２Ｃに示すように、触媒層７を貫通する一対の孔９を、リソグラフィー又はエッチングにより形成する。その結果、孔９において、中間層５が露出する。

次に、図１１Ｄ及び図１２Ｄに示すように、孔９を通じて、中間層５をエッチングする（露出工程）。中間層５のエッチング条件は前記実施例１と同様である。
エッチングの結果、中間層５の一部が除去され、触媒層７における裏面の一部７Ａが露出する。また、エッチングの結果、中間層５が除去された部分では、下地層３が露出する。裏面の一部７Ａと下地層３との間には空洞１０が生成する。この空洞１０は、孔９を介して外部に連通している。触媒層７は、その両側において、残存した中間層５によって支持される。

次に、熱処理により触媒層７の結晶性を高めてから（触媒層加熱工程）、ＣＶＤにより、図１１Ｅ及び図１２Ｅに示すように、触媒層７の裏面の一部７Ａのうち、第２層７Ｂの部分に選択的にグラフェン１１を形成する（グラフェン形成工程）。熱処理の条件、及びグラフェン１１の形成条件は前記実施例１と同様である。なお、触媒層７の裏面の一部７Ａのうち、第１層７Ｃの部分には、グラフェン１１は形成されない。

次に、図１１Ｆ及び図１２Ｆに示すように、触媒層７のうち、空洞１０に面した部分を下地層３に近接させ、グラフェン１１を下地層３上に転写する（転写工程）。転写方法は前記実施例１と同様である。

次に、図１１Ｇ及び図１２Ｇに示すように、触媒層７をエッチングにより除去する。触媒層除去工程）。このときのエッチングでは、塩化第二鉄水溶液、又は硝酸鉄水溶液をエッチング液として用いる。

次に、図１１Ｈ及び図１２Ｈに示すように、残存していた中間層５をエッチングにより除去する。このときのエッチングの条件は、前記実施例１と同様である。
次に、図１１Ｉ及び図１２Ｉに示すように、電極１３を形成する等の半導体プロセス工程を施すことで、グラフェン１１を用いた半導体素子（電子デバイス）１５が完成する。

２．発明の効果
（１）本実施例の半導体素子１５の製造方法によれば、前記実施例１と同様の効果を奏することができる。
（２）本実施例では、触媒層７を上記のようにパターニングすることで、触媒層７のうち、第２層７Ｂの領域に選択的にグラフェン１１を形成することができる。そのため、触媒層７のパターニングを調整することで、グラフェン１１の面積及び形状を任意に制御できる。その結果、グラフェン１１を様々な形状にすることができ、微細化も可能になる。さらに、グラフェン１１を形成した後に、グラフェン１１をパターン化する工程を省略できる。
＜実施例７＞
１．半導体素子の製造方法
図１３Ａ〜１３Ｉ及び図１４Ａ〜１４Ｉに基づいて半導体素子の製造方法を説明する。図１３Ａ〜１３Ｉは、それぞれ、図１４Ａ〜１４ＩにおけるXIII−Ａ〜XIII−Ｉ断面における断面図である。なお、前記実施例１と同様の部分については説明を省略乃至簡略化する。

まず、図１３Ａ及び図１４Ａに示すように、Ｓｉから成る基板１上に、下地層３を形成し、下地層３の表面をエッチングする。エッチング後の下地層３は、中央に近づくほど徐々に深くなる形状の凹部３Ａを備えている。下地層３の材質、膜厚、形成方法は前記実施例１と同様である。なお、下地層３の上述した形状は、凹凸のある形状の一実施形態である。

次に、図１３Ｂ及び図１４Ｂに示すように、凹部３Ａを中間層５で埋める。中間層５の材質、形成方法は前記実施例１と同様である。中間層５の表面は平坦になる。
次に、図１３Ｃ及び図１４Ｃに示すように、中間層５の上に触媒層７を形成する（触媒層形成工程）。触媒層７の材質、膜厚、形成方法は前記実施例１と同様である。

次に、図１３Ｄ及び図１４Ｄに示すように、触媒層７を貫通する一対の孔９を、リソグラフィー又はエッチングにより形成する。その結果、孔９において、中間層５が露出する。

次に、図１３Ｅ及び図１４Ｅに示すように、孔９を通じて、中間層５の全てをエッチングにより除去する（露出工程）。中間層５のエッチング条件は前記実施例１と同様である。

エッチングの結果、中間層５が全て除去され、裏面の一部７Ａが露出する。また、エッチングの結果、下地層３のうち、触媒層７と接していない部分が露出する。裏面の一部７Ａと下地層３との間には空洞１０が生成する。この空洞１０は、孔９を介して外部に連通している。触媒層７は、その両側において、下地層３によって支持される。

次に、熱処理により触媒層７の結晶性を高めてから（触媒層加熱工程）、ＣＶＤにより、図１３Ｆ及び図１４Ｆに示すように、触媒層７の裏面の一部７Ａにグラフェン１１を形成する（グラフェン形成工程）。熱処理の条件、及びグラフェン１１の形成条件は前記実施例１と同様である。

次に、図１３Ｇ及び図１４Ｇに示すように、触媒層７のうち、グラフェン１１を形成した部分（裏面の一部７Ａに該当する部分）を、下地層３に近接させ、グラフェン１１を下地層３上に転写する（転写工程）。転写方法は前記実施例１と同様である。なお、下地層３のうち、グラフェン１１が転写される領域は、凹部３Ａの内部であり、凹凸を有する部分である。

次に、図１３Ｈ及び図１４Ｈに示すように、触媒層７をエッチングにより除去する。（触媒層除去工程）。このときのエッチングの条件は前記実施例１と同様である。
次に、図１３Ｉ及び図１４Ｉに示すように、電極１３を設ける等の半導体プロセス工程を施すことで、グラフェン１１を用いた半導体素子（電子デバイス）１５が完成する。

２．発明の効果
（１）本実施例の半導体素子１５の製造方法によれば、前記実施例１と同様の効果を奏することができる。
（２）本実施例の半導体素子１５の製造方法によれば、凹凸を有する部分（凹部３Ａの内部）の上に、シワや破れを生じることなく、グラフェン１１を形成することができる。このことにより、曲面や３次元構造を有した半導体素子（例えば３次元ホール素子や懸架構造を有するデバイス）を製造することが可能になる。なお、３次元ホール素子は、１個のホール素子では得られない３軸の磁場を検出することができるものであり、磁場を受ける面の異なるホール素子が３個配置されているものである。

３．変形例
本実施例において、下地層３は、エッチングにより、図２３Ａに示す形状としてもよい。すなわち、エッチング後の下地層３は、外周側の大突起３Ｂと、その内側に設けられた小突起３Ｃとから成るものであってもよい。この場合、図２３Ａに示すように、大突起３Ｂの内側において、小突起３Ｃを埋めるように中間層５を形成し、その上に触媒層７を形成することができる。触媒層７は、その両側において、大突起３Ｂにより支持されている。

そして、中間層５を全て除去してから、大突起３Ｂにより支持されている触媒層７の下面にグラフェン１１を形成し、そのグラフェン１１を小突起３Ｃの上に転写することで、図２３Ｂに示すように、グラフェン１１が小突起３Ｃで懸架された構造とすることができる。
＜実施例８＞
１．半導体素子の製造方法
図１５Ａ〜１５Ｇ及び図１６Ａ〜１６Ｇに基づいて半導体素子の製造方法を説明する。図１５Ａ〜１５Ｇは、それぞれ、図１６Ａ〜１６ＧにおけるXV−Ａ〜XV−Ｇ断面における断面図である。なお、前記実施例１と同様の部分については説明を省略乃至簡略化する。

まず、図１５Ａ及び図１６Ａに示すように、Ｓｉから成る基板１上に、下地層３を形成し、下地層３の表面をエッチングする。エッチング後の下地層３は、その中央に、幅が一定の凹部３Ａを備えている。下地層３の材質、形成方法は前記実施例１と同様である。なお、下地層３の上述した形状は、凹凸のある形状の一実施形態である。

次に、図１５Ｂ及び図１６Ｂに示すように、一定の膜厚の中間層５を、凹部３Ａの内部に選択的に形成する。中間層５の材質、膜厚、形成方法は前記実施例１と同様である。下地層３のうち、凹部３Ａ以外の部分には、中間層５は形成されない。

次に、図１５Ｃ及び図１６Ｃに示すように、下地層３及び中間層５の上に触媒層７を形成する（触媒層形成工程）。触媒層７の材質、膜厚、形成方法は前記実施例１と同様である。

次に、図１５Ｄ及び図１６Ｄに示すように、触媒層７のうち、凹部３Ａを含む領域に、触媒層７を貫通する一対の孔９を、リソグラフィー又はエッチングにより形成する。その結果、孔９において、中間層５が露出する。

次に、図１５Ｅ及び図１６Ｅに示すように、孔９を通じて、中間層５の全てをエッチングにより除去する（露出工程）。中間層５のエッチング条件は前記実施例１と同様である。

エッチングの結果、中間層５が全て除去され、裏面の一部７Ａが露出する。また、エッチングの結果、下地層３のうち、凹部３Ａ内の領域が露出する。凹部３Ａ内において、裏面の一部７Ａと下地層３との間に空洞１０が生成する。この空洞１０は、孔９を介して外部に連通している。触媒層７は、その両側において、下地層３（凹部３Ａ以外の部分）によって支持される。

次に、熱処理により触媒層７の結晶性を高めてから（触媒層加熱工程）、ＣＶＤにより、図１５Ｆ及び図１６Ｆに示すように、触媒層７の裏面の一部７Ａにグラフェン１１を形成する（グラフェン形成工程）。熱処理の条件、及びグラフェン１１の形成条件は前記実施例１と同様である。

次に、図１５Ｇ及び図１６Ｇに示すように、触媒層７のうち、グラフェン１１を形成した部分（裏面の一部７Ａに該当する部分）を、下地層３に近接させ、グラフェン１１を下地層３上に転写する（転写工程）。転写方法は前記実施例１と同様である。なお、下地層３のうち、グラフェン１１が転写される領域は、凹部３Ａの内部であり、凹凸を有する部分である。

次に、触媒層７をエッチングにより除去する。（触媒層除去工程）。このときのエッチングの条件は前記実施例１と同様である。
次に、電極１３を設ける等の半導体プロセス工程を施すことで、グラフェン１１を用いた半導体素子（電子デバイス）が完成する。

２．発明の効果
（１）本実施例の半導体素子１５の製造方法によれば、前記実施例１と同様の効果を奏することができる。
（２）本実施例の半導体素子１５の製造方法によれば、凹凸を有する部分（凹部３Ａの内部）の上に、シワや破れを生じることなく、グラフェン１１を形成することができる。このことにより、曲面や３次元構造を有した半導体素子（例えば３次元ホール素子や懸架構造を有するデバイス）を製造することが可能になる。
＜実施例９＞
１．半導体素子の製造方法
図１７Ａ〜１７Ｉ及び図１８Ａ〜１８Ｉに基づいて半導体素子の製造方法を説明する。図１７Ａ〜１７Ｉは、それぞれ、図１８Ａ〜１８ＩにおけるXVII−Ａ〜XVII−Ｉ断面における断面図である。なお、前記実施例１と同様の部分については説明を省略乃至簡略化する。

まず、図１７Ａ及び図１８Ａに示すように、Ｓｉから成る基板１上に、下地層３及び中間層５を形成する。下地層３及び中間層５の材質、膜厚、形成方法は前記実施例１と同様である。

次に、図１７Ｂ及び図１８Ｂに示すように、中間層５の上に触媒層７を形成する（触媒層形成工程）。触媒層７の材質、膜厚、形成方法は前記実施例１と同様である。
次に、図１７Ｃ及び図１８Ｃに示すように、触媒層７における一方の側を、リソグラフィー又はエッチングにより切り欠くことで、切欠部１６を形成する。その結果、切欠部１６において、中間層５が露出する。

次に、図１７Ｄ及び図１８Ｄに示すように、切欠部１６を通じて、中間層５の一部をエッチングする（露出工程）。中間層５のエッチング条件は前記実施例１と同様である。
エッチングの結果、中間層５のうち、切欠部１６、及びそこから触媒層７の下側に一定の距離入り込んだ部分が除去され、触媒層７の裏面の一部７Ａが露出する。また、エッチングの結果、中間層５が除去された部分では、下地層３が露出する。裏面の一部７Ａと下地層３との間には、外部と連通している空洞１０が生成する。触媒層７は、その片側７Ｄにおいて、残存した中間層５によって支持される。

次に、熱処理により触媒層７の結晶性を高めてから（触媒層加熱工程）、ＣＶＤにより、図１７Ｅ及び図１８Ｅに示すように、触媒層７の裏面の一部７Ａにグラフェン１１を形成する（グラフェン形成工程）。熱処理の条件、及びグラフェン１１の形成条件は前記実施例１と同様である。

次に、図１７Ｆ及び図１８Ｆに示すように、触媒層７のうち、グラフェン１１を形成した部分（裏面の一部７Ａに該当する部分）を、下地層３に近接させ、グラフェン１１を下地層３上に転写する（転写工程）。このとき、触媒層７のうち、片側７Ｄとは反対側の端部が先に下地層３に接し、その後、触媒層７と下地層３とが接する範囲が、徐々に片側７Ｄの方へ広がってゆく。

次に、図１７Ｇ及び図１８Ｇに示すように、触媒層７をエッチングにより除去する。このときのエッチングの条件は前記実施例１と同様である。
次に、図１７Ｈ及び図１８Ｈに示すように、残りの中間層５をエッチングにより除去する。このときのエッチングの条件は前記実施例１と同様である。

次に、図１７Ｉ及び図１８Ｉに示すように、電極１３を形成する等の半導体プロセス工程を施すことで、グラフェン１１を用いた半導体素子（電子デバイス）１５が完成する。
２．発明の効果
（１）本実施例の半導体素子１５の製造方法によれば、前記実施例１と同様の効果を奏することができる。
（２）本実施例の半導体素子１５の製造方法によれば、グラフェン１１を下地層３上に転写するとき、グラフェン１１を、その一方の端部から徐々に、下地層３に密着させることができる。そのことにより、転写されたグラフェン１１の平坦性が一層向上する。
＜実施例１０＞
１．半導体素子の製造方法
図１９Ａ〜１９Ｉ及び図２０Ａ〜２０Ｉに基づいて半導体素子の製造方法を説明する。図１９Ａ〜１９Ｉは、それぞれ、図２０Ａ〜２０ＩにおけるXIX−Ａ〜XIX−Ｉ断面における断面図である。なお、前記実施例１と同様の部分については説明を省略乃至簡略化する。

まず、図１９Ａ及び図２０Ａに示すように、Ｓｉから成る基板１上に、下地層３及び中間層５を形成する。下地層３及び中間層５の材質、膜厚、形成方法は前記実施例１と同様である。

次に、図１９Ｂ及び図２０Ｂに示すように、中間層５の上に触媒層７を形成する（触媒層形成工程）。触媒層７の材質、膜厚、形成方法は前記実施例１と同様である。
次に、図１９Ｃ及び図２０Ｃに示すように、触媒層７を貫通する一対の孔９を形成する。孔９の形状は、図２０Ｃに示すように、同図における左右方向に関して非対称である。孔９においては中間層５が露出する。

次に、図１９Ｄ及び図２０Ｄに示すように、孔９を通じて、中間層５の一部をエッチングする（露出工程）。中間層５のエッチング条件は前記実施例１と同様である。
エッチングの結果、中間層５のうち、触媒層７の裏面の一部７Ａに対向する部分が除去され、裏面の一部７Ａが露出する。また、エッチングの結果、中間層５が除去された部分では、下地層３が露出する。裏面の一部７Ａと下地層３との間には空洞１０が生成する。この空洞１０は、孔９を介して外部に連通している。触媒層７は、その両側において、残存した中間層５によって支持される。

触媒層７のうち、裏面の一部７Ａに該当する部分の重心は、裏面の一部７Ａに該当する部分の中心（左右方向の長さにおける中心）から、右側に外れた位置にある。また、触媒層７のうち、裏面の一部７Ａに該当する部分の形状は、裏面の一部７Ａに該当する部分の中心（左右方向の長さにおける中心）に関して非対称である。これらは、孔９の形状が左右非対称であることによる。なお、本実施例において右側とは、図１９Ａ〜１９Ｉ及び図２０Ａ〜２０Ｉにおける右側を意味し、左側とは、同図における左側を意味する。

次に、熱処理により触媒層７の結晶性を高めてから（触媒層加熱工程）、ＣＶＤにより、図１９Ｅ及び図２０Ｅに示すように、触媒層７の裏面の一部７Ａにグラフェン１１を形成する（グラフェン形成工程）。熱処理の条件、及びグラフェン１１の形成条件は前記実施例１と同様である。

次に、図１９Ｆ及び図２０Ｆに示すように、触媒層７のうち、グラフェン１１を形成した部分（裏面の一部７Ａに該当する部分）を、下地層３に近接させ、グラフェン１１を下地層３上に転写する（転写工程）。このとき、上述したとおり、孔９の形状が左右非対称であり、また、触媒層７のうち、裏面の一部７Ａに該当する部分の重心は、その中心から、右側に外れた位置にあるので、まず、触媒層７のうち、右側の端部が先に下地層３に接し、その後、触媒層７と下地層３とが接する範囲が、徐々に左側へと広がってゆく。

次に、図１９Ｇ及び図２０Ｇに示すように、触媒層７をエッチングにより除去する。このときのエッチングの条件は前記実施例１と同様である。
次に、図１９Ｈ及び図２０Ｈに示すように、残りの中間層５をエッチングにより除去する。このときのエッチングの条件は前記実施例１と同様である。

次に、図１９Ｉ及び図２０Ｉに示すように、電極１３を形成する等の半導体プロセス工程を施すことで、グラフェン１１を用いた半導体素子（電子デバイス）１５が完成する。
２．発明の効果
（１）本実施例の半導体素子１５の製造方法によれば、前記実施例１と同様の効果を奏することができる。
（２）本実施例の半導体素子１５の製造方法によれば、グラフェン１１を下地層３上に転写するとき、グラフェン１１を、その一方の端部から徐々に、下地層３に密着させることができる。そのことにより、転写されたグラフェン１１の平坦性が一層向上する。
＜実施例１１＞
１．半導体素子の製造方法
図２１Ａ〜２１Ｉ及び図２２Ａ〜２２Ｉに基づいて半導体素子の製造方法を説明する。図２１Ａ〜２１Ｉは、それぞれ、図２２Ａ〜２２ＩにおけるXXI−Ａ〜XXI−Ｉ断面における断面図である。なお、前記実施例１と同様の部分については説明を省略乃至簡略化する。

まず、図２１Ａ及び図２２Ａに示すように、Ｓｉから成る基板１上に、下地層３及び中間層５を形成する。中間層５は膜厚差を有しており、右側では薄く、左側にゆくにつれて徐々に厚くなっている。下地層３の材質、膜厚、形成方法は前記実施例１と同様である。なお、本実施例において右側とは、図２１Ａ〜２１Ｉ及び図２２Ａ〜２２Ｉにおける右側を意味する。

次に、図２１Ｂ及び図２２Ｂに示すように、中間層５の上に触媒層７を形成する（触媒層形成工程）。触媒層７の材質、膜厚、形成方法は前記実施例１と同様である。
次に、図２１Ｃ及び図２２Ｃに示すように、触媒層７を貫通する一対の孔９を形成する。孔９においては中間層５が露出する。

次に、図２１Ｄ及び図２２Ｄに示すように、孔９を通じて、中間層５の一部をエッチングする（露出工程）。中間層５のエッチング条件は前記実施例１と同様である。
エッチングの結果、中間層５のうち、触媒層７の裏面の一部７Ａに対向する部分が除去され、裏面の一部７Ａが露出する。また、エッチングの結果、中間層５が除去された部分では、下地層３が露出する。裏面の一部７Ａと下地層３との間には空洞１０が生成する。この空洞１０は、孔９を介して外部に連通している。触媒層７は、その両側において、残存した中間層５によって支持される。空洞１０の高さ（触媒層７と下地層３との距離）は、中間層５の膜厚差を反映して、右側では低く、左側にゆくにつれて徐々に高くなっている。

次に、熱処理により触媒層７の結晶性を高めてから（触媒層加熱工程）、ＣＶＤにより、図２１Ｅ及び図２２Ｅに示すように、触媒層７の裏面の一部７Ａにグラフェン１１を形成する（グラフェン形成工程）。熱処理の条件、及びグラフェン１１の形成条件は前記実施例１と同様である。

次に、図２１Ｆ及び図２２Ｆに示すように、触媒層７のうち、グラフェン１１を形成した部分（裏面の一部７Ａに該当する部分）を、下地層３に近接させ、グラフェン１１を下地層３上に転写する（転写工程）。このとき、上述したとおり、空洞１０の高さは、右側では低く、左側にゆくにつれて徐々に高くなっているので、まず、触媒層７のうち、右側の端部が先に下地層３に接し、その後、触媒層７と下地層３とが接する範囲が、徐々に左側へと広がってゆく。

次に、図２１Ｇ及び図２２Ｇに示すように、触媒層７をエッチングにより除去する。このときのエッチングの条件は前記実施例１と同様である。
次に、図２１Ｈ及び図２２Ｈに示すように、残りの中間層５をエッチングにより除去する。このときのエッチングの条件は前記実施例１と同様である。

次に、図２１Ｉ及び図２２Ｉに示すように、電極１３を形成する等の半導体プロセス工程を施すことで、グラフェン１１を用いた半導体素子（電子デバイス）１５が完成する。
２．発明の効果
（１）本実施例の半導体素子１５の製造方法によれば、前記実施例１と同様の効果を奏することができる。
（２）本実施例の半導体素子１５の製造方法によれば、グラフェン１１を下地層３上に転写するとき、グラフェン１１を、その一方の端部から徐々に、下地層３に密着させることができる。そのことにより、転写されたグラフェン１１の平坦性が一層向上する。

尚、本発明は前記実施の形態になんら限定されるものではなく、本発明を逸脱しない範囲において種々の態様で実施しうることはいうまでもない。
例えば、前記実施例１〜１１のいずれかに記載された構成（例えば、保護層１７の使用、下地層３や中間層５のパターニング等）を適宜組み合わせて用いてもよい。

また、前記実施例１〜１１において、原子層堆積法を用いてグラフェン１１を形成してもよい。

１・・・基板、３・・・下地層、３Ａ・・・凹部、５・・・中間層、
５Ａ・・・中央部、５Ｂ・・・周辺部、７・・・触媒層、７Ａ・・・裏面の一部、
７Ｂ・・・第２層、７Ｃ・・・第１層、９・・・孔、１０・・・空洞、
１１・・・グラフェン、１３・・・電極、１５・・・半導体素子、１６・・・切欠部、
１７・・・保護層

Claims

基板上（１、３、５）に触媒層（７）を形成する触媒層形成工程と、
前記基板のうち、前記触媒層の裏面の一部（７Ａ）に対向する部分を除去し、前記裏面の一部を露出させる露出工程と、
前記裏面の一部にグラフェン（１１）を形成するグラフェン形成工程と、
前記裏面の一部を前記基板側に近接させ、前記グラフェンを前記基板上に転写する転写工程と、
前記触媒層の少なくとも一部を除去する触媒層除去工程と、
を含むことを特徴とする半導体素子（１５）の製造方法。
前記基板は、前記触媒層を形成する側に中間層（５）を備え、
前記露出工程において、前記中間層を除去することを特徴とする請求項１に記載の半導体素子の製造方法。
前記中間層が膜厚差を有することを特徴とする請求項２に記載の半導体素子の製造方法。
前記露出工程において、前記触媒層に孔（９）又は切欠部（１６）を形成し、前記孔又は切欠部から、前記対向する部分を除去することを特徴とする請求項１〜３のいずれか１項に記載の半導体素子の製造方法。
前記露出工程の後、前記触媒層は、その片側（７Ｄ）において前記基板に支持されることを特徴とする請求項１〜４のいずれか１項に記載の半導体素子の製造方法。
前記露出工程の後、前記触媒層は、その両側において前記基板に支持され、前記触媒層のうち、前記裏面が露出している部分の重心は、前記裏面が露出している部分の中心から外れた位置にあることを特徴とする請求項１〜４のいずれか１項に記載の半導体素子の製造方法。
前記露出工程の後、前記触媒層は、その両側において前記基板に支持され、前記触媒層のうち、前記裏面が露出している部分の形状は、前記裏面が露出している部分の中心に関して非対称であることを特徴とする請求項１〜４のいずれか１項に記載の半導体素子の製造方法。
前記転写工程において、前記基板と前記触媒層との間に液体を充填し、その液体を除去することで、前記裏面の一部を前記基板側に近接させることを特徴とする請求項１〜７のいずれか１項に記載の半導体素子の製造方法。
前記転写工程において、前記触媒層の位置を前記基板より上側としておき、前記触媒層を加熱することで、前記裏面の一部を前記基板側に近接させることを特徴とする請求項１〜７のいずれか１項に記載の半導体素子の製造方法。
前記転写工程において、前記触媒層と前記基板との間に電圧を印加することで、前記裏面の一部を前記基板側に近接させることを特徴とする請求項１〜７のいずれか１項に記載の半導体素子の製造方法。
前記グラフェン形成工程よりも前に、前記触媒層を加熱する触媒層加熱工程を含むことを特徴とする請求項１〜１０のいずれか１項に記載の半導体素子の製造方法。
前記触媒層の表面に付着したグラフェンを除去するグラフェン除去工程を含むことを特徴とする請求項１〜１１のいずれか１項に記載の半導体素子の製造方法。
前記グラフェン除去工程を、前記転写工程よりも後に行うことを特徴とする請求項１２に記載の半導体素子の製造方法。
前記グラフェン形成工程よりも前に、前記触媒層の表面に保護層（１７）を形成する保護層形成工程を含むことを特徴とする請求項１〜１１のいずれか１項に記載の半導体素子の製造方法。
前記基板のうち、前記転写工程において前記グラフェンを転写する面は、凹凸を有することを特徴とする請求項１〜１４のいずれか１項に記載の半導体素子の製造方法。
前記グラフェン形成工程において、原子層堆積法又はＣＶＤを用いてグラフェンを形成することを特徴とする請求項１〜１５のいずれか１項に記載の半導体素子の製造方法。