JP5876368B2

JP5876368B2 - 改良された帯域幅を備える電圧制御発振器を有する位相同期ループ回路

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Description

本発明は、概して回路に関するものであり、さらに詳しくは改良された帯域幅を備える電圧制御発振器を有する位相同期ループ回路に関するものである。

位相同期ループ（ｐｈａｓｅｌｏｃｋｅｄｌｏｏｐ：ＰＬＬ）回路はクロック信号を生成するために使用される。ＰＬＬ回路は一般に、制御電圧に応答してクロック信号を生成する電圧制御発振器（ＶＣＯ）を含む。高品質クロックソースを提供するためにＬＣ（インダクタ・キャパシタ）発振器がいくつかのＶＣＯ回路に使用されている。しかしながら、ＬＣ発振器を備える複数のＰＬＬ回路を有する集積回路は、ＰＬＬ回路間で相互結合（ｍｕｔｕａｌｃｏｕｐｌｉｎｇ）が発生する場合に、注入同期（ｉｎｊｅｃｔｉｏｎｌｏｃｋｉｎｇ）問題に見舞われる可能性がある。注入同期問題により、ＰＬＬ出力におけるジッタ性能が低下する可能性がある。

注入同期問題を解決するために、ＬＣ発振器およびリング発振器の組み合わせが使用されて、２つの隣接するＬＣ発振器が同一周波数範囲で動作するのを防止することができる。次に、動作周波数のうちの欠落しているギャップを充填するためにリング発振器が用いられる。しかしながら、リング発振器が、例えばマイクロ波周波数のような高周波数アプリケーションのいくつかの制限に悩まされる可能性がある。例えば、リング発振器の利用可能な最大周波数は、リングの利得段の利得帯域積によって決定される。より高い周波数で動作するために、十分高速で高い利得を有するリング発振器の利得段が望ましい。よって、より高いトランスコンダクタンス（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）、ひいては、より高い電力消費のより高い利得が通常期待される。また、供給電圧、温度およびシリコンプロセス変動による周波数変動をカバーするために、ＶＣＯ同調範囲（ｔｕｎｉｎｇｒａｎｇｅ）は十分広い必要がある。加えて、同調回路は最大周波数を制限する追加的寄生負荷を引き起こし得る。さらに、ＶＣＯ変換利得は、ＶＣＯ周波数同調範囲に対して最適化される必要があり、ＰＬＬ設計に複雑さを加える。

米国特許第５２３９２７４号明細書米国特許第５４２０５４７号明細書米国特許第６５３５０７０号明細書米国特許第７６３３３５１号明細書米国特許第７７０１３０１号明細書

ＧＵ，Ｚ他、「ソース容量結合補償技術とその応用（ＳｏｕｒｃｅＣａｐａｃｉｔｉｖｅｌｙＣｏｕｐｌｅｄＣｏｍｐｅｎｓａｔｉｏｎＴｅｃｈｎｉｑｕｅａｎｄｉｔｓ Aｐｐｌｉｃａｔｉｏｎｓ）」、ＩＥＥＥ、２００３無線周波数集積回路（ＲＦＩＣ）シンポジウム、ｐｐ．６２３−６２６ＴＡＯ，Ｒ他、「ソース容量結合電流増幅器を用いた５ＧＨｚ電圧制御リング発振器の設計（ＴｈｅＤｅｓｉｇｎｏｆ５ＧＨｚＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＲｉｎｇＯｓｃｉｌｌａｔｏｒＵｓｉｎｇＳｏｕｒｃｅＣａｐａｃｉｔｉｖｅｌｙＣｏｕｐｌｅｄＣｕｒｒｅｎｔＡｍｐｌｉｆｉｅｒ）」、ＩＥＥＥ、２００４、ＥＤＭＯ、ｐｐ．１１０−１１４

よって、上記の問題を解決するＰＬＬ回路が必要である。

一態様において、複数の直列に接続された合成利得段を備える電圧制御発振器が提供され、複数の直列に接続された合成利得段の合成利得段は、第１電源電圧端子から第２電源電圧端子への第１電流経路および第２電流経路を有するトランスコンダクタンス段であって、第１電流経路および第２電流経路の各々は、入力端子および出力端子を有し、第１電流経路と第２電流経路との間に第１可変抵抗が接続され、第１可変抵抗は第１制御信号に応答する、トランスコンダクタンス段と、第１インバータおよび第２インバータを有するトランスインピーダンス段であって、第１インバータは、第１電流経路の出力に接続された入力端子と、出力端子とを有し、第２インバータは、第２電流経路の出力に接続された入力端子と、出力端子とを有し、第１インバータの入力端子と出力端子との間に第２可変抵抗が接続され、第２インバータの入力端子と出力端子との間に第３可変抵抗が接続され、第２可変抵抗および第３可変抵抗は、第２制御信号に応答する、トランスインピーダンス段とを含む。トランスコンダクタンス段は、第１電源電圧端子に接続された第１電流電極、バイアス電圧を受ける制御電極、および第１出力端子に接続された第２電流電極を有する第１トランジスタと、第１トランジスタの第２電流電極に接続された第１電流電極、第１入力信号を受信する第１入力端子に接続された制御電極、および第２電流電極を有する第２トランジスタと、第２トランジスタの第２電流電極に接続された第１端子、および第２電源電圧端子に接続された第２端子を有する第１電流源と、第１電源電圧端子に接続された第１電流電極、バイアス電圧を受ける制御電極、および第２出力端子に接続された第２電流電極を有する第３トランジスタと、第３トランジスタの第２電流電極に接続された第１電流電極、第２入力信号を受信する第２入力端子に接続された制御電極、および第２電流電極を有する第４トランジスタと、第４トランジスタの第２電流電極に接続された第１端子、および第２電源電圧端子に接続された第２端子を有する第２電流源とをさらに含み得る。トランスコンダクタンス段は、第２トランジスタの第２電流電極に接続された第１プレート電極、および第４トランジスタの第２電流電極に接続された第２プレート電極を有するキャパシタと、第２トランジスタの第２電流電極に接続された第１端子、第４トランジスタの第２電流電極に接続された第２端子、および第１制御信号を受信する制御端子を有する第１可変抵抗とをさらに含み得る。トランスコンダクタンス段は、第２トランジスタの第２電流電極に接続された第１端子、および第２端子を有する第１可変抵抗と、第１可変抵抗の第２端子に接続された第１プレート電極、および第２プレート電極を有するキャパシタと、キャパシタの第２プレート電極に接続された第１端子、および第４トランジスタの第２電流電極に接続された第２端子を有する第４可変抵抗とをさらに含み得る。電圧制御発振器は、第１トランジスタの第２電流電極に接続された第１電流電極、第２入力端子に接続された制御電極、および第２電流電極を有する第５トランジスタと、第５トランジスタの第２電流電極に接続された第１端子、および第２電源電圧端子に接続された第２端子を有する第３電流源と、第３トランジスタの第２電流電極に接続された第１電流電極、第１入力端子に接続された制御電極、および第２電流電極を有する第６トランジスタと、第６トランジスタの第２電流電極に接続された第１端子、および第２電源電圧端子に接続された第２端子を有する第４電流源とをさらに備え得る。電圧制御発振器は、第２トランジスタの第２電流電極に接続された第１端子、および第２端子を有する第１可変抵抗と、第１可変抵抗の第２端子に接続された第１プレート電極、および第２プレート電極を有する第１キャパシタと、第１キャパシタの第２プレート電極に接続された第１端子、第４トランジスタの第２電流電極に接続された第２端子、および第１制御信号を受信する制御電極を有する第４可変抵抗と、第２トランジスタの第２電流電極に接続された第１端子、および第４トランジスタの第２電流電極に接続された第２端子を有する抵抗素子とをさらに備え得る。電圧制御発振器は、第５トランジスタの第２電流電極に接続された第１プレート電極、および第６トランジスタの第２電流電極に接続された第２プレート電極を有する第２キャパシタと、第５トランジスタの第２電流電極に接続された第１端子、第６トランジスタの第２電流電極に接続された第２端子、および第３制御信号を受信する制御電極を有する第５可変抵抗とをさらに備え得る。トランスインピーダンス段は、第１インバータおよび第２インバータと、第２電源電圧端子との間に接続された電流源をさらに含み得る。複数の直列に接続された合成利得段は、偶数段の直列に接続された合成利得段を含み得る。電圧制御発振器は、スタートアップ回路をさらに備えることができ、スタートアップ回路は、第１電源電圧端子に接続された第１電流電極、制御電極、および第２電流電極を有する第１トランジスタと、第１トランジスタの制御端子に接続された第１電流電極、第１電源電圧端子に接続された制御端子、および第２電源電圧端子に接続された第２電流電極を有する第２トランジスタと、第１トランジスタの第２電流電極に接続された第１プレート電極、および第２電源電圧端子に接続された第２プレート電極を有するキャパシタと、第１トランジスタの第２電流電極に接続された入力端子、および出力端子を有するシュミットトリガと、シュミットトリガの出力端子と、複数の直列に接続された合成利得段の選択された入力端子および出力端子とに接続された複数のスタートアップスイッチとを含む。

別の態様において、複数の直列に接続された合成利得段を備える電圧制御発振器が提供され、複数の直列に接続された合成利得段の合成利得段は、トランスコンダクタンス段であって、第１電源電圧端子に接続された第１電流電極、バイアス電圧を受ける制御電極、および第１出力端子に接続された第２電流電極を有する第１トランジスタと、第１トランジスタの第２電流電極に接続された第１電流電極、第１入力信号を受信する第１入力端子に接続された制御電極、および第２電流電極を有する第２トランジスタと、第２トランジスタの第２電流電極に接続された第１端子、および第２電源電圧端子に接続された第２端子を有する第１電流源と、第１電源電圧端子に接続された第１電流電極、バイアス電圧を受ける制御電極、および第２出力端子に接続された第２電流電極を有する第３トランジスタと、第３トランジスタの第２電流電極に接続された第１電流電極、第２入力信号を受信する第２入力端子に接続された制御電極、および第２電流電極を有する第４トランジスタと、第４トランジスタの第２電流電極に接続された第１端子、および第２電源電圧端子に接続された第２端子を有する第２電流源と、第２トランジスタの第２電流電極に接続された第１端子、第４トランジスタの第２電流電極に接続された第２端子、および第１制御信号を受信する制御端子を有する第１可変抵抗とを含む、トランスコンダクタンス段と、第１インバータおよび第２インバータを有するトランスインピーダンス段であって、第１インバータは、トランスコンダクタンス段の第１出力端子に接続された入力端子、および出力端子を有し、第２インバータは、トランスコンダクタンス段の第２出力端子に接続された入力端子、および出力端子を有し、第１インバータの入力端子と出力端子との間に第２可変抵抗が接続され、第２インバータの入力端子と出力端子との間に第３可変抵抗が接続され、第２可変抵抗および第３可変抵抗は、第２制御信号に応答する、トランスインピーダンス段とを含み得る。トランスコンダクタンス段は、第２トランジスタの第２電流電極に接続された第１プレート電極、および第４トランジスタの第２電流電極に接続された第２プレート電極を有するキャパシタをさらに含み得る。トランスコンダクタンス段は、第２トランジスタの第２電流電極に接続された第１端子、および第２端子を有する第１可変抵抗と、第１可変抵抗の第２端子に接続された第１プレート電極、および第２プレート電極を有するキャパシタと、キャパシタの第２プレート電極に接続された第１端子、および第４トランジスタの第２電流電極に接続された第２端子を有する第４可変抵抗とをさらに含み得る。電圧制御発振器は、第１トランジスタの第２電流電極に接続された第１電流電極、第２入力端子に接続された制御電極、および第２電流電極を有する第５トランジスタと、第５トランジスタの第２電流電極に接続された第１端子、および第２電源電圧端子に接続された第２端子を有する第３電流源と、第３トランジスタの第２電流電極に接続された第１電流電極、第１入力端子に接続された制御電極、および第２電流電極を有する第６トランジスタと、第６トランジスタの第２電流電極に接続された第１端子、および第２電源電圧端子に接続された第２端子を有する第４電流源とをさらに備え得る。トランスインピーダンス段は、第１インバータおよび第２インバータと第２電源電圧端子との間に接続された電流源をさらに含み得る。複数の直列に接続された合成利得段は、偶数段の直列に接続された合成利得段を含み得る。電圧制御発振器は、スタートアップ回路をさらに備えることができ、スタートアップ回路は、第１電源電圧端子に接続された第１電流電極、制御電極、および第２電流電極を有する第５トランジスタと、第１トランジスタの制御電極に接続された第１電流電極、第１電源電圧端子に接続された制御電極、および第２電源電圧端子に接続された第２電流電極を有する第６トランジスタと、第５トランジスタの第２電流電極に接続された第１プレート電極、および第２電源電圧端子に接続された第２プレート電極を有するキャパシタと、第５トランジスタの第２電流電極に接続された入力端子、および出力端子を有するシュミットトリガと、シュミットトリガの出力端子と、複数の直列に接続された合成利得段の選択された入力端子および出力端子とに接続された複数のスタートアップスイッチとを含み得る。

また別のさらなる態様において、複数の直列に接続された合成利得段を備える電圧制御発振器が提供され、複数の直列に接続された合成利得段の合成利得段は、トランスコンダクタンス段であって、第１電源電圧端子に接続された第１電流電極、バイアス電圧を受ける制御電極、および第１出力端子に接続された第２電流電極を有する第１トランジスタと、第１トランジスタの第２電流電極に接続された第１電流電極、第１入力信号を受信する第１入力端子に接続された制御電極、および第２電流電極を有する第２トランジスタと、第２トランジスタの第２電流電極に接続された第１端子、および第２電源電圧端子に接続された第２端子を有する第１電流源と、第１電源電圧端子に接続された第１電流電極、バイアス電圧を受ける制御電極、および第２出力端子に接続された第２電流電極を有する第３トランジスタと、第３トランジスタの第２電流電極に接続された第１電流電極、第２入力信号を受信する第２入力端子に接続された制御電極、および第２電流電極を有する第４トランジスタと、第４トランジスタの第２電流電極に接続された第１端子、および第２電源電圧端子に接続された第２端子を有する第２電流源と、第２トランジスタの第２電流電極に接続された第１端子、第４トランジスタの第２電流電極に接続された第２端子、および第１制御信号を受信する制御端子を有する第１可変抵抗とを含む、トランスコンダクタンス段と、トランスインピーダンス段であって、第１電源電圧端子に接続された第１電流電極、トランスコンダクタンス段の第１出力端子に接続された制御電極、および第２電流電極を有する第５トランジスタと、第５トランジスタの第２電流電極に接続された第１電流電極、トランスコンダクタンス段の第１出力端子に接続された制御電極、および第２電流電極を有する第６トランジスタと、第５トランジスタおよび第６トランジスタの制御電極に接続された第１端子、第５トランジスタの第２電流電極に接続された第２端子、および第２制御信号を受信する制御電極を有する第２可変抵抗と、第１電源電圧端子に接続された第１電流電極、トランスコンダクタンス段の第２出力端子に接続された制御電極、および第２電流電極を有する第７トランジスタと、第７トランジスタの第２電流電極に接続された第１電流電極、トランスコンダクタンス段の第２出力端子に接続された制御電極、および第２電流電極を有する第８トランジスタと、第７トランジスタおよび第８トランジスタの制御電極に接続された第１端子、第７トランジスタの第２電流電極に接続された第２端子、および第２制御信号を受信する制御電極を有する第３可変抵抗と、第６トランジスタおよび第８トランジスタの第２電流電極に接続された第１端子、および第２電源電圧端子に接続された第２端子を有する第３電流源とを含む、トランスインピーダンス段とを含み得る。トランスコンダクタンス段は、第２トランジスタの第２電流電極に接続された第１プレート電極、および第４トランジスタの第２電流電極に接続された第２プレート電極を有するキャパシタをさらに含み得る。トランスコンダクタンス段は、第２トランジスタの第２電流電極に接続された第１端子、および第２端子を有する第１可変抵抗と、第１可変抵抗の第２端子に接続された第１プレート電極、および第２プレート電極を有するキャパシタと、キャパシタの第２プレート電極に接続された第１端子、および第４トランジスタの第２電流電極に接続された第２端子を有する第４可変抵抗とをさらに含み得る。

一実施形態によるＰＬＬシステムのブロック図である。図１のＰＬＬシステムのＶＣＯのリング発振器の論理図である。一実施形態による図２のリング発振器の合成利得段の概略図である。別の実施形態による図２のリング発振器の合成利得段の概略図である。別の実施形態による図２のリング発振器の合成利得段の概略図である。別の実施形態による図２のリング発振器の合成利得段の概略図である。偶数の段数を有するリング発振器のスタートアップ回路の部分的概略図および部分的論理図である。偶数の段数を有するリング発振器の論理図である。

本発明は例示の方法により説明されており、添付の図面により限定されるものではなく、図面において、同様の参照符号は類似の要素を示す。図中の要素は簡潔かつ明確に説明されており、必ずしも寸法通りに描かれていない。

概して、リング発振器ベースのＶＣＯを有するＰＬＬシステムが提供される。リング発振器は複数の合成段を有する。複数の合成段の各々は、電流モード信号を提供するトランスコンダクタンス（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）段、および電圧モード信号を提供するトランスインピーダンス（ｔｒａｎｓｉｍｐｅｄａｎｃｅ）段を有する。トランスコンダクタンス段の出力はトランスインピーダンス段の入力に接続されている。トランスコンダクタンス段は、精密な同調制御のための可変抵抗を含み得る。精密な同調制御電圧が可変抵抗に与えられて、リング発振器の精密な周波数調整を提供する。トランスインピーダンス段の各々が可変抵抗を含む。粗い同調制御電圧がトランスインピーダンス段の可変抵抗に与えられて、リング発振器へ粗い周波数同調を提供する。トランスインピーダンス段の可変抵抗により、トランスインピーダンス段の入力が相対的に低いインピーダンスを有することが可能となる。トランスコンダクタンス段が、相対的に小さな電圧スイングを有する電流モード信号を出力する。トランスインピーダンス段の各々は、電流モード信号を、大きな利得を有する電圧モード信号に変換する。

開示される実施形態のリング発振器は、それぞれ、周波数同調のための可変キャパシタを使用するリング発振器よりも広い同調範囲を有する。また、リング発振器の利得は、周波数同調のために可変キャパシタを使用する従来のリング発振器の場合のように、周波数が増加するほど減少するということはない。リング発振器は、より広い同調範囲およびより高い周波数動作を提供し、同時に、より低い電力消費を提供する。加えて、最大周波数設計のために、開示される実施形態によるリング発振器は、２つの合成利得段を要するだけである。

本明細書に開示される実施形態を実装する半導体基板は、ガリウム砒素、シリコンゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン、単結晶シリコン等、およびこれらの組み合わせのような任意の半導体材料または材料の組み合わせであってよい。

本明細書で用いられる際には、金属酸化物半導体（ＭＯＳ）は広く解釈され、特に、これは単に「金属」および「酸化物」を用いる構造に限られず、「金属」を含む任意のタイプの導体、および「酸化物」を含む任意のタイプの誘電体を用い得ることが理解されるべきである。電界効果トランジスタは「ＦＥＴ」として省略する。

本明細書に記載される各信号は正または負論理として設計され、ここで、負論理は信号名上のバーまたは信号名の後のアスタリスク「＊」によって示すことができる。負論理信号の場合、信号はアクティブ・ロー（ａｃｔｉｖｅｌｏｗ）であり、ここで、論理的に真（ｔｒｕｅ）である状態は論理レベルゼロに対応する。正論理信号の場合、信号はアクティブ・ハイ（ａｃｔｉｖｅｈｉｇｈ）であり、ここで、論理的に真である状態は論理レベル１に対応する。本明細書に記載されるいかなる信号も負または正論理信号として設計され得る。よって、代替実施形態において、正論理信号として記載された信号は、負論理信号として実行されてもよく、負論理信号として記載された信号は、正論理信号として実行されてもよい。

図１は、一実施形態によるＰＬＬシステム１０のブロック図である。ＰＬＬシステム１０は、ＰＬＬ回路１２およびＶＣＯ周波数校正回路１４を含む。ＰＬＬ回路１２は、ＶＣＯ１６と、リミッタ１８と、バッファ２０と、分割器２２と、位相／周波数検出器２４と、チャージポンプおよびループフィルタ２６とを含む。ＶＣＯ周波数校正回路１４は、電圧範囲検出器２８と、カウンタ３０と、デジタル・アナログ変換器（ＤＡＣ）３２とを含む。

ＰＬＬシステム１０は、粗い同調周波数制御および精密な同調周波数制御スキームを使用する。ＰＬＬ回路１２の起動動作の間、ＶＣＯ周波数校正回路１４が「粗同調（ＣＯＡＲＳＥＴＵＮＥ）」とラベル付けられた粗同調電圧をＶＣＯ１６の入力に与える。粗い同調周波数制御は、システム電力がオンである時のみ実行される。電力オン時の粗い同調校正の間、プロセス、電圧、および温度の変動の校正が行なわれる。位相／周波数検出器２４は、分割器２２から「基準周波数（ＲＥＦＥＲＥＮＣＥＦＲＥＱＵＥＮＣＹ）」とラベル付けられた入力信号およびフィードバック信号を受信する。起動後、および通常動作の間、位相／周波数検出器２４は、従来の位相／周波数検出器のように動作する。位相／周波数検出器は、出力信号ＶＯＵＴが基準信号「基準周波数」よりも進んでいるか、または遅れているかを決定し、アップ及びダウン制御信号を与えてチャージポンプおよびループフィルタ２６の動作を制御する。チャージポンプおよびループフィルタ２６は、「精密同調（ＦＩＮＥＴＵＮＥ）」とラベル付けられた制御電圧を与えて、ＶＣＯ１６の周波数を調整する。リミッタ１８は、「ＶＯＵＴ＋」および「ＶＯＵＴ−」とラベル付けられたＶＣＯ１６からの差動出力信号を増幅するように機能する。

周波数校正回路１４は、制御電圧「精密同調」を受信するように接続されている。所定のシステム安定化時間の後、フィードバックループによって生成された初期の精密同調電圧が電圧範囲検出器２８によって検証されて、ＰＬＬ動作周波数が所望の範囲内にあるかどうかを検出する。電圧範囲検出器２８によって決定される際に、周波数がその範囲内にはない場合、所定のＭビットのカウンタ値がＤＡＣ３２によってアナログ電圧に変換され、粗同調電圧「粗同調」としてＶＣＯ１６に与えられる。新しい「粗同調」電圧がＶＣＯ１６の周波数範囲を修正する。ＶＣＯ１６の動作は以下にさらに詳細に記載される。

図２は、図１のＶＣＯ１６のリング発振器４０の論理図である。リング発振器４０は、合成利得段４２、４４、および４６によって表される複数の合成利得段を含む。各合成利得段は、差動入力端子、差動出力端子、制御信号「粗同調」を受信する制御端子、および制御信号「精密同調」を受信する制御端子を含む。合成利得段４２は、入力信号ＶＩＮ１＋を受信する第１入力、入力信号ＶＩＮ１−を受信する第２入力、出力信号ＶＯＵＴ１−を与える反転出力、および出力信号ＶＯＵＴ１＋を与える非反転出力を有する。合成利得段４４に対しては、出力信号ＶＯＵＴ１＋およびＶＯＵＴ１−が、入力信号ＶＩＮ２＋およびＶＩＮ２−となる。合成利得段４４は、出力信号ＶＯＵＴ２−を与える反転出力およびＶＯＵＴ２＋を与える非反転出力を有する。合成利得段４６はリング発振器４０における最後の利得段であり、入力ＶＩＮＤ＋およびＶＩＮＤ−と、出力ＶＯＵＴＤ＋およびＶＯＵＴＤ−とを有し、ここで、Ｄは合成利得段の数である。概して、リング発振器４０は従来の方法で動作する。リング発振器４０の所望の動作周波数帯は、利得段の数によって決定される。段数を増加することにより、動作周波数は減少する。合成利得段の段数は、偶数または奇数であってよい。一実施形態においては、２つの合成利得段のみであってもよい。リング発振器４０の合成利得段の様々な実施形態は以下に記載される。

図３は、図２のリング発振器４０の合成利得段４２の実施形態の概略図である。合成利得段４２は、トランスコンダクタンス段４８およびトランスインピーダンス段５０を含む。トランスコンダクタンス段４８は、Ｐチャネルトランジスタ５２および５４と、Ｎチャネルトランジスタ５６および５８と、電流源６４および６６と、キャパシタ６０と、可変抵抗器６２とを含む。トランジスタ５２および５６と、電流源６４とが、電源電圧端子ＶＤＤから電源電圧端子ＶＳＳへの１つの電流経路を形成する。トランジスタ５４および５８と、電流源６６とが、ＶＤＤからＶＳＳへの別の電流経路を形成する。トランジスタ５６および５８がソースデジェネレーション差動対を形成する。可変抵抗６２は、ＰＬＬ回路１２の動作の間、制御信号「精密同調」に応答して、周波数の精密な同調を提供する。可変抵抗６２が低周波数におけるピーク利得に対する高周波数におけるピーク利得の比を決定する。この利得比が、段間の信号の遅延時間を決定し、信号エッジ・レートを向上させるか、または利得段の帯域幅を広げることのいずれかによって、ＶＣＯ動作周波数を同調することができる。トランスインピーダンス段５０は、インバータの対と、端部（ｔａｉｌ）の電流源と、入力および出力端子の間に接続された２つのフィードバック可変インピーダンスとを含む。

トランスコンダクタンス段４８において、Ｐチャネルトランジスタ５２は、ＶＤＤに接続されたソース（電流電極）、「ＶＸ」とラベル付けられた出力端子に接続されたドレイン（電流電極）、および「ＶＢＩＡＳ」とラベル付けられたバイアス電圧を受信するゲート（制御電極）を有する。Ｐチャネルトランジスタ５４は、ＶＤＤに接続されたソース、「ＶＹ」とラベル付けられた出力端子に接続されたドレイン、およびバイアス電圧ＶＢＩＡＳを受けるゲートを有する。Ｎチャネルトランジスタ５６は、トランジスタ５２のドレインに接続されたドレイン、ソース、および「ＶＩＮ＋」とラベル付けられた入力信号を受信するゲートを有する。Ｎチャネルトランジスタ５８は、トランジスタ５４のドレインに接続されたドレイン、ソース、および「ＶＩＮ−」とラベル付けられた入力信号を受信するゲートを有する。電流源６４は、トランジスタ５６のソースに接続された第１端子、および電源電圧端子ＶＳＳに接続された第２端子を有する。電流源６６は、トランジスタ５８のソースに接続された第１端子、およびＶＳＳに接続された第２端子を有する。キャパシタ６０は、トランジスタ５６のソースに接続された第１プレート電極、およびトランジスタ５８のソースに接続された第２プレート電極を有する。可変抵抗６２は、トランジスタ５６のソースに接続された第１端子、トランジスタ５８のソースに接続された第２端子、および制御信号「精密同調」を受信する制御端子を有する。

トランスインピーダンス段５０において、Ｐチャネルトランジスタ６８およびＮチャネルトランジスタ７２が第１インバータを形成し、Ｐチャネルトランジスタ７０およびＮチャネルトランジスタ７４が第２インバータを形成する。Ｐチャネルトランジスタ６８は、電源電圧端子ＶＤＤに接続されたソース、出力端子ＶＯＵＴ＋に接続されたドレイン、および入力端子ＶＸに接続されたゲートを有する。Ｎチャネルトランジスタ７２は、Ｐチャネルトランジスタ６８のドレインに接続されたドレイン、ソース、およびＰチャネルトランジスタ６８のゲートに接続されたゲートを有する。Ｐチャネルトランジスタ７０は、ＶＤＤに接続されたソース、出力端子ＶＯＵＴ−に接続されたドレイン、および入力端子ＶＹに接続されたゲートを有する。Ｎチャネルトランジスタ７４は、Ｐチャネルトランジスタ７０のドレインに接続されたドレイン、トランジスタ７２のソースに接続されたソース、およびＰチャネルトランジスタ７０のゲートに接続されたゲートを有する。電流源８０は、トランジスタ７２および７４のソースに接続された第１端子、およびＶＳＳに接続された第２端子を有する。可変インピーダンス７６は、トランジスタ６８および７２のゲートに接続された第１端子、トランジスタ６８および７２のドレインに接続された第２端子、および制御信号「粗同調」を受信する制御端子を有する。可変インピーダンス７８は、トランジスタ７０および７４のゲートに接続された第１端子、トランジスタ７０および７４のドレインに接続された第２端子、および制御信号「粗同調」を受信する制御端子を有する。

トランスコンダクタンス段４８は、比較的小さな電圧スイングを有する差動電流モード信号を提供する。電流モード信号は、トランスインピーダンス段５０の入力端子に与えられる。トランスインピーダンス段５０は、可変抵抗７６および７８により、従来の相補的金属酸化物半導体（ＣＭＯＳ）ゲートインピーダンスと比較して、比較的低い入力インピーダンスを有する。トランスインピーダンス段５０は、大きな利得を有する電圧モード信号を提供する。トランスコンダクタンス段４８およびトランスインピーダンス段５０は、双方とも入力信号と出力信号との間の反転した１８０度位相差を有する。最大速度のために、２つの合成利得段だけが必要である。２つの合成利得段４２を備えるリング発振器の合計の遅延時間は、トランスコンダクタンス段からトランスインピーダンス段への信号が寄与する２つのより短い遅延と、トランスインピーダンス段からトランスコンダクタンス段への２つの通常遅延との加算である。利得は、フィードバック可変抵抗７６および７８の抵抗を増加することによって増加または改良され得る。遅延時間は、低周波数利得に対するピーク利得の比によって決定される。

複数の合成利得段４２とともに実装されるリング発振器は、周波数同調のために可変キャパシタを用いるリング発振器よりも広い同調範囲を有する。また、リング発振器の利得は、周波数同調のために可変容量を用いる従来のリング発振器の場合のように、周波数が増加するほど減少するということがない。それに加えて、最大周波数設計において、リング発振器は２つの合成利得段を要するだけである。

図４は、別の実施形態による、図２のリング発振器４０の合成利得段４２’の概略図である。合成利得段４２’は、トランスコンダクタンス段８２およびトランスインピーダンス段５０を含む。トランスコンダクタンス段８２は、インバータ対および端部の電流源を含む。より具体的には、トランスコンダクタンス段８２が、Ｐチャネルトランジスタ８４および８６と、Ｎチャネル８８および９０と、電流源９２とを含む。Ｐチャネルトランジスタ８４およびＮチャネルトランジスタ８８が１つのインバータを形成し、Ｐチャネルトランジスタ８６およびＮチャネルトランジスタ９０が別のインバータを形成する。トランスインピーダンス段５０は、合成利得段４２について上記されたものと同一である。

トランスコンダクタンス段８２において、Ｐチャネルトランジスタ８４は、ＶＤＤに接続されたソース、出力端子ＶＸに接続されたドレイン、および入力端子ＶＩＮ＋に接続されたゲートを有する。Ｎチャネルトランジスタ８８は、Ｐチャネルトランジスタ８４のドレインに接続されたドレイン、ソース、およびトランジスタ８４のゲートに接続されたゲートを有する。Ｐチャネルトランジスタ８６は、ＶＤＤに接続されたソース、出力端子ＶＹに接続されたドレイン、および入力端子ＶＩＮ−に接続されたゲートを有する。Ｎチャネルトランジスタ９０は、トランジスタ８６のドレインに接続されたドレイン、トランジスタ８８のソースに接続されたソース、およびトランジスタ８６のゲートに接続されたゲートを有する。電流源９２は、トランジスタ８８および９０のソースに接続された第１端子、およびＶＳＳに接続された第２端子を有する。

トランスコンダクタンス段８２は、端部の電流源９２により、通常ＣＭＯＳインバータでみられる電圧モード信号のかわりに、電流モード信号を出力する。インバータはＤＣ電流によってバイアスされ、アクティブ状態に維持される。トランスコンダクタンス段８２は可変抵抗を含まず、よって、精密な同調能力を有しない。しかしながら、精密な同調能力は、可変抵抗を有するトランスコンダクタンス段を有する少なくとも１つの合成利得段を含むことによって、トランスコンダクタンス段８２を有するＶＣＯに与えられてもよい。例えば、リング発振器は、１つまたは複数の合成利得段４２’および１つの合成利得段４２を有し得る。合成利得段４２は、可変抵抗を含むことにより、精密な同調能力を提供する。

図５は、別の実施形態による図２のリング発振器４０の合成利得段４２”の概略図である。合成利得段４２”は、トランスコンダクタンス段９２およびトランスインピーダンス段５０を含む。トランスコンダクタンス段９２は、Ｐチャネルトランジスタ９４および９６と、Ｎチャネルトランジスタ９８および１００と、電流源１１０および１１２と、固定抵抗１０８と、固定容量１０６と、可変抵抗１０２および１０４とを含む。トランスインピーダンス段５０は上述のものと同一である。

トランスコンダクタンス段９２は、トランジスタ９４および９８と、電流源１１０とを含む、ＶＤＤからＶＳＳへの第１電流経路、およびトランジスタ９６および１００と、電流源１１２とを含む、ＶＤＤからＶＳＳへの第２電流経路を含む。Ｐチャネルトランジスタ９４は、ＶＤＤに接続されたソース、出力端子ＶＸに接続されたドレイン、およびバイアス電圧ＶＢＩＡＳを受信するゲートを有する。Ｐチャネルトランジスタ９６は、ＶＤＤに接続されたソース、出力端子ＶＹに接続されたドレイン、およびバイアス電圧ＶＢＩＡＳを受信するゲートを有する。Ｎチャネルトランジスタ９８は、Ｐチャネルトランジスタ９４のドレインに接続されたドレイン、ソース、および入力信号ＶＩＮ＋を受信するゲートを有する。Ｎチャネルトランジスタ１００は、Ｐチャネルトランジスタ９６のドレインに接続されたドレイン、ソース、および入力信号ＶＩＮ−を受信するゲートを有する。電流源１１０は、トランジスタ９８のソースに接続された第１端子、およびＶＳＳに接続された第２端子を有する。電流源１１２は、トランジスタ１００のソースに接続された第１端子、およびＶＳＳに接続された第２端子を有する。抵抗１０８は、トランジスタ９８のソースに接続された第１端子、およびトランジスタ１００のソースに接続された第２端子を有する。可変抵抗１０２は、トランジスタ９８のソースに接続された第１端子、制御信号「精密同調」を受信する制御端子、および第２端子を有する。容量１０６は、可変抵抗１０２の第２端子に接続された第１プレート電極、および第２プレート電極を有する。可変抵抗１０４は、容量１０６の第２プレート電極に接続された第１端子、制御信号「精密同調」を受信する制御端子、およびトランジスタ１００のソースに接続された第２端子を有する。

トランスコンダクタンス段４２”は、可変抵抗１０２および１０４がキャパシタ１０６と並列ではなく直列に接続されていることを除いて、トランスコンダクタンス段４２と同様に機能する。直列抵抗は、高周波数帯におけるピーク利得を低減または抑制するために使用される。抵抗が増加するほど、トランスコンダクタンス段４２”の周波数および利得が減少する。

図６は、別の実施形態による図２のリング発振器４０の合成利得段４２’’’の概略図である。合成利得段４２’’’は、トランスコンダクタンス段１１４およびトランスインピーダンス段５０を含む。トランスインピーダンス段５０は、上述のものと同一である。トランスコンダクタンス段１１４は、部分１１５および部分１１７を含む。部分１１５は、Ｐチャネルトランジスタ１１６および１１８と、Ｎチャネルトランジスタ１２０および１２２と、電流源１４０および１４２と、固定抵抗１３４と、固定容量１３２と、可変抵抗器１２８および１３０とを含む。部分１１７は、Ｐチャネルトランジスタ１１６および１１８と、Ｎチャネルトランジスタ１２４および１２６と、電流源１４４および１４６と、固定容量１３６と、可変抵抗１３８とを含む。部分１１５は、図５の合成利得段４２”と同様に利得を抑制するように機能し、部分１１７は、図３の合成利得段４２と同様に利得を増加させるように機能する。可変抵抗１２８および１３０は「精密同調Ａ」とラベル付けられた制御信号を受信し、可変抵抗１３８は「精密同調Ａ」とラベル付けられた制御信号を受信する。部分１１５が使用される場合、可変抵抗１２８および１３０の抵抗を増加させることにより、利得が減少し、周波数が減少する。部分１１７が使用される場合、可変抵抗１３８の抵抗を増加させることにより、利得および周波数が増加する。

図７は、偶数の段数を有するリング発振器のスタートアップ回路１５０の部分的概略図および部分的論理図である。偶数の合成利得段を有するリング発振器は、供給電圧が印加された際に簡易には起動されない可能性がある。スタートアップ回路１５０は、リング発振器の初期の発振をトリガするために使用される。スタートアップ回路１５０は、Ｐチャネルトランジスタ１５４、１６４、１６６、１６８、および１７０と、Ｎチャネルトランジスタ１５２、１７２、１７４、１７６、および１７８と、キャパシタ１５６と、シュミットトリガ（Ｓｃｈｍｉｔｔｔｒｉｇｇｅｒ）１５８と、インバータ１６０および１６２とを含む。スタートアップ回路１５０は、電源電圧が所定の電圧を超えて増加することに応答して、リング発振器の種々のノードにパルスを与える。スタートアップ回路１５０は、４つの段を有するリング発振器のためのものである。他の実施形態において、スタートアップ回路は、任意の数の段を有するリング発振器に適応され得る。

動作において、スタートアップ回路１５０にＶＤＤが与えられ、ＶＤＤが増加するに従ってＮチャネルトランジスタ１５２が導電性となり始め、Ｐチャネルトランジスタ１５４のゲートをローに引き下げる。Ｐチャネルトランジスタ１５４が導電性になり、ＶＤＤをシュミットトリガ１５８の入力に与える。シュミットトリガ１５８がインバータ１６０および１６２にパルスを与え、インバータ１６０が論理ローを出力する場合、Ｐチャネルトランジスタ１６４、１６６、１６８、および１７０が導電性になり、インバータ１６２が論理ハイを出力する場合、トランジスタ１７２、１７４、１７６、および１７８が導電性になる。よって、トランジスタ１７２、１７４、１７６、および１７８が導電性になる場合、丸囲み数字５、６、７、および８でそれぞれ番号付けられたトランジスタ１７２、１７４、１７６、および１７８のドレインが低電圧を与え、丸囲み数字１、２、３、および４でそれぞれ番号付けられたトランジスタ１７２、１７４、１７６、および１７８のドレインが高電圧を与える。トランジスタのドレインはリング発振器の種々の段の入力端子に接続されている。スタートアップ回路１５０の例示的アプリケーションが図８に示されている。

図８は、偶数の段数を有するリング発振器１８０の論理図である。リング発振器１８０は、４つの段１８２、１８４、１８６、および１８８を有する。段は、図３、図４、図５、および図６に示される合成利得段の任意の組み合わせであってよい。スタートアップ回路１５０は、丸囲み数字で番号付けられたトランジスタのドレインを、対応する丸囲み数字を有するリング発振器の入力端子に接続することによって、リング発振器１８０に接続されている。リング発振器に電力が供給されると、トランジスタ１６４、１６６、１６８、および１７０がハイ・パルスを与え、トランジスタ１７２、１７４、１７６、および１７８がロー・パルスを与えて、リング発振器１８０を発振させ始める。

本発明を実装する装置の大部分は、当業者には周知の電子部品及び回路からなるので、回路の詳細については、上記に説明されているように、必要と認識される程度以上には説明されていない。これは、本発明の基本的な概念の理解と認識のためであり、また、本発明の教示を不明瞭にしたり、注意をそらしたりしないようにするためである。

本発明は特定導電タイプまたは電位の極性に対して説明されてきたが、当業者は導電タイプ及び電位の極性を逆にし得ることを理解したであろう。
本明細書に記載された回路は単に例示のためのものであり、実際に、同一機能を実行できる他の多くの回路が実装され得る。抽象的であるが、しかし明確な意味において、同一機能を達成する部品の任意の組み合わせは有効に「関連付けられ」、所望の機能を達成する。従って、回路構成及び介在部品に関わらず、特定機能を達成するために組み合わせられた任意の２つの構成要素は互いに「関連付けられた」とみなされ得る。同様に、そのように「関連付けられた」任意の２つの構成要素は、所望の機能を達成するために互いに「動作可能に接続された」とみなし得る。

さらに、当業者は、上述した機能的な作動の間の境界は、単なる例示であることを認識するであろう。複数の動作の機能は、単一の動作に結合され、及び／又は、単一の動作の機能は、追加の動作に分散されうる。更に、別の実施形態は、特定の動作の複数の事例を含み、動作の順序は種々の他の実施形態において、変更可能である。

前述の詳細な説明は、具体的な例示の実施の形態を参照しながら本発明を説明するものである。しかし、添付の特許請求の範囲で定義された本発明の範囲から逸脱することなく様々な修正及び変更が加えられ得ることが理解されよう。詳細な説明及び添付図面は限定するものではなく、単に例と見なされるべきであり、そのような修正又は変更は、すべて本明細書で説明され定義された本発明の範囲内に入るものとする。具体的な実施例に関して説明された利益、利点、及び問題の解決方法は、全ての請求項又は何れかの請求項において重要とされ、要求され、不可欠とされる特徴または構成要素であると見なされるべきではない。

「接続された」という語は必ずしも直接的な結合、または機械的な結合を意味するものではない。
特に明記しない限り、「第１」及び「第２」等の用語は、そのような用語が述べる要素間を任意に区別するために用いる。したがって、これらの用語は、必ずしもそのような要素の時間的な又は他の優先順位付けを示そうとするものではない。

１６…電圧制御発振器、４８…トランスコンダクタンス段、５０…トランスインピーダンス段、６２…第１可変抵抗、６８…第１インバータ、７０…第２インバータ、７６…第２可変抵抗、７８…第３可変抵抗。

Claims

電圧制御発振器であって、
複数の直列に接続された合成利得段を備え、前記複数の直列に接続された合成利得段の合成利得段は、
第１電源電圧端子から第２電源電圧端子への第１電流経路および第２電流経路を有するトランスコンダクタンス段であって、前記第１電流経路および第２電流経路の各々は、入力端子および出力端子を有し、前記第１電流経路と前記第２電流経路との間に第１可変抵抗が接続され、前記第１可変抵抗は、前記電圧制御発振器の動作中に前記電圧制御発振器の周波数を調整する精密な第１同調制御信号に応答し、前記精密な第１同調制御信号は、前記電圧制御発振器からの出力信号が基準信号よりも進んでいるか、または遅れているかの判定結果に基づいて生成される、前記トランスコンダクタンス段と、
第１インバータおよび第２インバータを有するトランスインピーダンス段であって、前記第１インバータは、前記第１電流経路の出力に接続された入力端子と、出力端子とを有し、前記第２インバータは、前記第２電流経路の出力に接続された入力端子と、出力端子とを有し、前記第１インバータの入力端子と出力端子との間に第２可変抵抗が接続され、前記第２インバータの入力端子と出力端子との間に第３可変抵抗が接続され、前記第２可変抵抗および前記第３可変抵抗は、前記精密な第１同調制御信号に基づいて生成された粗い第２同調制御信号に応答し、前記粗い第２同調制御信号は、前記電圧制御発振器の周波数範囲を前記周波数範囲が所望の範囲内にあるまで調整する、前記トランスインピーダンス段と
を含む、電圧制御発振器。
前記トランスコンダクタンス段は、
前記第１電源電圧端子に接続された第１電流電極、バイアス電圧を受ける制御電極、および第１出力端子に接続された第２電流電極を有する第１トランジスタと、
前記第１トランジスタの第２電流電極に接続された第１電流電極、第１入力信号を受信する第１入力端子に接続された制御電極、および第２電流電極を有する第２トランジスタと、
前記第２トランジスタの第２電流電極に接続された第１端子、および前記第２電源電圧端子に接続された第２端子を有する第１電流源と、
前記第１電源電圧端子に接続された第１電流電極、バイアス電圧を受ける制御電極、および第２出力端子に接続された第２電流電極を有する第３トランジスタと、
前記第３トランジスタの第２電流電極に接続された第１電流電極、第２入力信号を受信する第２入力端子に接続された制御電極、および第２電流電極を有する第４トランジスタと、
前記第４トランジスタの第２電流電極に接続された第１端子、および前記第２電源電圧端子に接続された第２端子を有する第２電流源と
をさらに含む、請求項１に記載の電圧制御発振器。
前記トランスコンダクタンス段は、
前記第２トランジスタの第２電流電極に接続された第１プレート電極、および前記第４トランジスタの第２電流電極に接続された第２プレート電極を有するキャパシタと、
前記第２トランジスタの第２電流電極に接続された第１端子、前記第４トランジスタの第２電流電極に接続された第２端子、および前記精密な第１同調制御信号を受信する制御端子を有する前記第１可変抵抗と
をさらに含む、請求項２に記載の電圧制御発振器。
前記トランスコンダクタンス段は、
前記第２トランジスタの第２電流電極に接続された第１端子、および第２端子を有する前記第１可変抵抗と、
前記第１可変抵抗の第２端子に接続された第１プレート電極、および第２プレート電極を有するキャパシタと、
前記キャパシタの第２プレート電極に接続された第１端子、および前記第４トランジスタの第２電流電極に接続された第２端子を有する第４可変抵抗と
をさらに含む、請求項２に記載の電圧制御発振器。
前記第１トランジスタの第２電流電極に接続された第１電流電極、前記第２入力端子に接続された制御電極、および第２電流電極を有する第５トランジスタと、
前記第５トランジスタの第２電流電極に接続された第１端子、および前記第２電源電圧端子に接続された第２端子を有する第３電流源と、
前記第３トランジスタの第２電流電極に接続された第１電流電極、前記第１入力端子に接続された制御電極、および第２電流電極を有する第６トランジスタと、
前記第６トランジスタの第２電流電極に接続された第１端子、および前記第２電源電圧端子に接続された第２端子を有する第４電流源と
をさらに備える、請求項２に記載の電圧制御発振器。
前記第２トランジスタの第２電流電極に接続された第１端子、および第２端子を有する前記第１可変抵抗と、
前記第１可変抵抗の第２端子に接続された第１プレート電極、および第２プレート電極を有する第１キャパシタと、
前記第１キャパシタの第２プレート電極に接続された第１端子、前記第４トランジスタの第２電流電極に接続された第２端子、および前記精密な第１同調制御信号を受信する制御電極を有する第４可変抵抗と、
前記第２トランジスタの第２電流電極に接続された第１端子、および前記第４トランジスタの第２電流電極に接続された第２端子を有する抵抗素子と
をさらに備える、請求項５に記載の電圧制御発振器。
前記第５トランジスタの第２電流電極に接続された第１プレート電極、および前記第６トランジスタの第２電流電極に接続された第２プレート電極を有する第２キャパシタと、
前記第５トランジスタの第２電流電極に接続された第１端子、前記第６トランジスタの第２電流電極に接続された第２端子、および第３制御信号を受信する制御電極を有する第５可変抵抗と
をさらに備える、請求項６に記載の電圧制御発振器。
前記トランスインピーダンス段は、前記第１インバータおよび前記第２インバータと、前記第２電源電圧端子との間に接続された電流源をさらに含む、請求項１に記載の電圧制御発振器。
前記複数の直列に接続された合成利得段は、偶数段の直列に接続された合成利得段を含む、請求項１に記載の電圧制御発振器。
スタートアップ回路をさらに備え、前記スタートアップ回路は、
前記第１電源電圧端子に接続された第１電流電極、制御電極、および第２電流電極を有する第１トランジスタと、
前記第１トランジスタの制御端子に接続された第１電流電極、前記第１電源電圧端子に接続された制御端子、および前記第２電源電圧端子に接続された第２電流電極を有する第２トランジスタと、
前記第１トランジスタの第２電流電極に接続された第１プレート電極、および前記第２電源電圧端子に接続された第２プレート電極を有するキャパシタと、
前記第１トランジスタの第２電流電極に接続された入力端子、および出力端子を有するシュミットトリガと、
前記シュミットトリガの出力端子と、前記複数の直列に接続された合成利得段の選択された入力端子および出力端子とに接続された複数のスタートアップスイッチとを含む、請求項９に記載の電圧制御発振器。
電圧制御発振器であって、
複数の直列に接続された合成利得段を備え、前記複数の直列に接続された合成利得段の合成利得段は、
トランスコンダクタンス段であって、
第１電源電圧端子に接続された第１電流電極、バイアス電圧を受ける制御電極、および第１出力端子に接続された第２電流電極を有する第１トランジスタと、
前記第１トランジスタの第２電流電極に接続された第１電流電極、第１入力信号を受信する第１入力端子に接続された制御電極、および第２電流電極を有する第２トランジスタと、
前記第２トランジスタの第２電流電極に接続された第１端子、および第２電源電圧端子に接続された第２端子を有する第１電流源と、
前記第１電源電圧端子に接続された第１電流電極、前記バイアス電圧を受ける制御電極、および第２出力端子に接続された第２電流電極を有する第３トランジスタと、
前記第３トランジスタの第２電流電極に接続された第１電流電極、第２入力信号を受信する第２入力端子に接続された制御電極、および第２電流電極を有する第４トランジスタと、
前記第４トランジスタの第２電流電極に接続された第１端子、および前記第２電源電圧端子に接続された第２端子を有する第２電流源と、
前記第２トランジスタの第２電流電極に接続された第１端子、前記第４トランジスタの第２電流電極に接続された第２端子、および精密な第１同調制御信号を受信する制御端子を有する第１可変抵抗であって、前記第１可変抵抗は、前記精密な第１同調制御信号に応答して、前記電圧制御発振器の動作中に電圧制御発振器の周波数を調整し、前記精密な第１同調制御信号は、前記電圧制御発振器からの出力信号が基準信号よりも進んでいるか、または遅れているかの判定結果に基づいて生成される、前記第１可変抵抗と
を含む、前記トランスコンダクタンス段と、
第１インバータおよび第２インバータを有するトランスインピーダンス段であって、前記第１インバータは、前記トランスコンダクタンス段の第１出力端子に接続された入力端子、および出力端子を有し、前記第２インバータは、前記トランスコンダクタンス段の第２出力端子に接続された入力端子、および出力端子を有し、前記第１インバータの入力端子と出力端子との間に第２可変抵抗が接続され、前記第２インバータの入力端子と出力端子との間に第３可変抵抗が接続され、前記第２可変抵抗および前記第３可変抵抗は、前記精密な第１同調制御信号に基づいて生成された粗い第２同調制御信号に応答し、前記粗い第２同調制御信号は、前記電圧制御発振器の周波数範囲を前記周波数範囲が所望の範囲内にあるまで調整する、前記トランスインピーダンス段と
を含む、電圧制御発振器。
前記トランスコンダクタンス段は、前記第２トランジスタの第２電流電極に接続された第１プレート電極、および前記第４トランジスタの第２電流電極に接続された第２プレート電極を有するキャパシタをさらに含む、請求項１１に記載の電圧制御発振器。
前記トランスコンダクタンス段は、
前記第２トランジスタの第２電流電極に接続された第１端子、および第２端子を有する前記第１可変抵抗と、
前記第１可変抵抗の第２端子に接続された第１プレート電極、および第２プレート電極を有するキャパシタと、
前記キャパシタの第２プレート電極に接続された第１端子、および前記第４トランジスタの第２電流電極に接続された第２端子を有する第４可変抵抗と
をさらに含む、請求項１１に記載の電圧制御発振器。
前記第１トランジスタの第２電流電極に接続された第１電流電極、前記第２入力端子に接続された制御電極、および第２電流電極を有する第５トランジスタと、
前記第５トランジスタの第２電流電極に接続された第１端子、および前記第２電源電圧端子に接続された第２端子を有する第３電流源と、
前記第３トランジスタの第２電流電極に接続された第１電流電極、前記第１入力端子に接続された制御電極、および第２電流電極を有する第６トランジスタと、
前記第６トランジスタの第２電流電極に接続された第１端子、および前記第２電源電圧端子に接続された第２端子を有する第４電流源と
をさらに備える、請求項１１に記載の電圧制御発振器。
前記トランスインピーダンス段は、前記第１インバータおよび前記第２インバータと前記第２電源電圧端子との間に接続された電流源をさらに含む、請求項１１に記載の電圧制御発振器。
前記複数の直列に接続された合成利得段は、偶数段の直列に接続された合成利得段を含む、請求項１１に記載の電圧制御発振器。
スタートアップ回路をさらに備え、前記スタートアップ回路は、
第１電源電圧端子に接続された第１電流電極、制御電極、および第２電流電極を有する第５トランジスタと、
前記第１トランジスタの制御電極に接続された第１電流電極、前記第１電源電圧端子に接続された制御電極、および前記第２電源電圧端子に接続された第２電流電極を有する第６トランジスタと、
前記第５トランジスタの第２電流電極に接続された第１プレート電極、および前記第２電源電圧端子に接続された第２プレート電極を有するキャパシタと、
前記第５トランジスタの第２電流電極に接続された入力端子、および出力端子を有するシュミットトリガと、
前記シュミットトリガの出力端子と、前記複数の直列に接続された合成利得段の選択された入力端子および出力端子とに接続された複数のスタートアップスイッチと
を含む、請求項１６に記載の電圧制御発振器。
電圧制御発振器であって、
複数の直列に接続された合成利得段を備え、前記複数の直列に接続された合成利得段の合成利得段は、
トランスコンダクタンス段であって、
第１電源電圧端子に接続された第１電流電極、バイアス電圧を受ける制御電極、および第１出力端子に接続された第２電流電極を有する第１トランジスタと、
前記第１トランジスタの第２電流電極に接続された第１電流電極、第１入力信号を受信する第１入力端子に接続された制御電極、および第２電流電極を有する第２トランジスタと、
前記第２トランジスタの第２電流電極に接続された第１端子、および第２電源電圧端子に接続された第２端子を有する第１電流源と、
前記第１電源電圧端子に接続された第１電流電極、前記バイアス電圧を受ける制御電極、および第２出力端子に接続された第２電流電極を有する第３トランジスタと、
前記第３トランジスタの第２電流電極に接続された第１電流電極、第２入力信号を受信する第２入力端子に接続された制御電極、および第２電流電極を有する第４トランジスタと、
前記第４トランジスタの第２電流電極に接続された第１端子、および前記第２電源電圧端子に接続された第２端子を有する第２電流源と、
前記第２トランジスタの第２電流電極に接続された第１端子、前記第４トランジスタの第２電流電極に接続された第２端子、および精密な第１同調制御信号を受信する制御端子を有する第１可変抵抗であって、前記第１可変抵抗は、前記精密な第１同調制御信号に応答して、前記電圧制御発振器の動作中に電圧制御発振器の周波数を調整し、前記精密な第１同調制御信号は、前記電圧制御発振器からの出力信号が基準信号よりも進んでいるか、または遅れているかの判定結果に基づいて生成される、前記第１可変抵抗と
を含む、前記トランスコンダクタンス段と、
トランスインピーダンス段であって、
前記第１電源電圧端子に接続された第１電流電極、前記トランスコンダクタンス段の第１出力端子に接続された制御電極、および第２電流電極を有する第５トランジスタと、
前記第５トランジスタの第２電流電極に接続された第１電流電極、前記トランスコンダクタンス段の第１出力端子に接続された制御電極、および第２電流電極を有する第６トランジスタと、
前記第５トランジスタおよび前記第６トランジスタの制御電極に接続された第１端子、前記第５トランジスタの第２電流電極に接続された第２端子、および前記精密な第１同調制御信号に基づいて生成された粗い第２同調制御信号を受信する制御電極を有する第２可変抵抗であって、前記粗い第２同調制御信号は、前記電圧制御発振器の周波数範囲を前記周波数範囲が所望の範囲内にあるまで調整する、前記第２可変抵抗と、
前記第１電源電圧端子に接続された第１電流電極、前記トランスコンダクタンス段の第２出力端子に接続された制御電極、および第２電流電極を有する第７トランジスタと、
前記第７トランジスタの第２電流電極に接続された第１電流電極、前記トランスコンダクタンス段の第２出力端子に接続された制御電極、および第２電流電極を有する第８トランジスタと、
前記第７トランジスタおよび前記第８トランジスタの制御電極に接続された第１端子、前記第７トランジスタの第２電流電極に接続された第２端子、および前記粗い第２同調制御信号を受信する制御電極を有する第３可変抵抗と、
前記第６トランジスタおよび前記第８トランジスタの第２電流電極に接続された第１端子、および前記第２電源電圧端子に接続された第２端子を有する第３電流源と
を含む、前記トランスインピーダンス段と
を含む、電圧制御発振器。
前記トランスコンダクタンス段は、前記第２トランジスタの第２電流電極に接続された第１プレート電極、および前記第４トランジスタの第２電流電極に接続された第２プレート電極を有するキャパシタをさらに含む、請求項１８に記載の電圧制御発振器。
前記トランスコンダクタンス段は、
前記第２トランジスタの第２電流電極に接続された第１端子、および第２端子を有する前記第１可変抵抗と、
前記第１可変抵抗の第２端子に接続された第１プレート電極、および第２プレート電極を有するキャパシタと、
前記キャパシタの第２プレート電極に接続された第１端子、および前記第４トランジスタの第２電流電極に接続された第２端子を有する第４可変抵抗と
をさらに含む、請求項１８に記載の電圧制御発振器。