JP5921996B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、たとえば、低リーク電流の出力トランジスタを備える半導体装置に関する。

マイクロコンピュータに内蔵されている増幅回路とマイクロコンピュータの外部端子に接続した水晶振動子とにより構成した水晶発振回路によってリアルタイムクロックに供給するクロック信号を生成する構成は一般的に知られている。一方、マイクロコンピュータの外部端子数の制約から、外部端子に水晶振動子を接続しない場合（リアルタイムクロックの機能を必要としない場合）、その外部端子をＩ／Ｏポートの入出力端子として兼用可能とすることが望まれている。

外部端子に水晶振動子を接続している場合、マイクロコンピュータに形成されているＩ／Ｏポートの影響が懸念される。この場合Ｉ／Ｏポートを構成する入出力バッファは非活性化（ハイインピーダンス状態：Ｈ−Ｚ状態）されているが、その出力バッファのリーク電流が水晶発振回路の正常な動作を阻害することが懸念される。特開２００４−１０４７５４号公報（特許文献１）は、ゲート酸化膜厚の薄いトランジスタを有するドライバ回路のゲートリーク電流を抑制した半導体装置の構成を開示する。出力端子に接続された出力トランジスタの導通状態を保持する場合、その出力トランジスタのソース−ゲート間に印加するオン電圧を電源電圧より低下させ、ゲートリーク電流を抑制する。

特開２００４−１０４７５４号公報

特許文献１は導通状態にあるトランジスタのゲートリーク電流を抑制する構成を開示するが、非導通状態にあるトランジスタのソース−ドレイン間のリーク電流を抑制する構成を開示するものではない。従って、非活性化されたＩ／Ｏポートを構成する出力バッファのリーク電流が水晶発振回路へ及ぼす影響を抑制することができない。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、第１端子と、第１端子に接続される増幅回路と、第１端子に出力端子が接続される出力バッファと、を備え、出力バッファは、第１電源配線および第１ノードにソースおよびドレインが各々接続される第１導電型の第１トランジスタと、第１ノードおよび出力端子にソースおよびドレインが各々接続される第１導電型の第２トランジスタとを有し、第１トランジスタおよび第２トランジスタは、その各ゲートへ共通に印加される第１制御信号に応答してその導通状態が制御される。

前記一実施の形態によれば、出力バッファのリーク電流の影響を受けずに、安定したクロック信号の生成が可能となる。

実施の形態１に係る半導体装置の構成を示すブロック図である。 実施の形態１に係るＩ／Ｏポートおよびその周辺回路の回路図である。 実施の形態１に係る出力バッファ前段部および増幅回路の回路図である。 実施の形態１に係る水晶発振回路の起動時のクロック信号波形を示す模式図である。 実施の形態１に係る出力バッファ後段部の非活性化状態における動作を説明する回路図である。 実施の形態１の変形例に係るＩ／Ｏポートおよびその周辺回路の回路図である。 実施の形態１の変形例に係る出力バッファ後段部の非活性化状態における動作を説明する回路図である。

以下、図面を参照しつつ、実施の形態について説明する。実施の形態の説明において、個数、量などに言及する場合、特に記載ある場合を除き、必ずしもその個数、量などに限定されない。実施の形態の図面において、同一の参照符号や参照番号は、同一部分または相当部分を表わすものとする。また、実施の形態の説明において、同一の参照符号等を付した部分等に対しては、重複する説明は繰り返さない場合がある。

＜実施の形態１＞
図１を参照して、実施の形態１に係る半導体装置ＬＳＩの構成を説明する。

半導体装置ＬＳＩは単一の半導体基板の上に形成された集積回路により構成されるマイクロコンピュータであり、ＣＰＵ（中央処理装置）１、ＳＲＡＭ（スタティック型ランダムアクセスメモリ）２、ＮＶＭ（フラッシュメモリ等の書き換え可能な不揮発性メモリ）３、内部バス４、ＰＬＬ（位相同期回路）５、ＲＥＧ（レジスタ）６、インターフェース回路７、およびリアルタイムクロック１０を備える。半導体装置ＬＳＩの周辺領域８には、複数の外部端子９（周辺領域８に配置され、符号を付していない他の複数の正方形パタンも外部端子９である）、および各外部端子９と各々接続されるＩ／Ｏポートを複数備えるＩ／Ｏポート部Ｉ／Ｏｎが配置される。電源端子ＶＣＣおよび電源端子ＶＳＳには、各々、電源電圧ＶＣＣおよび電源電圧ＶＳＳ（符号ＶＣＣおよびＶＳＳは、対応する電源電圧をも意味する。以下、同様。）が供給される。電源電圧ＶＳＳは、例えば０Ｖであり、電源電圧ＶＣＣは半導体装置ＬＳＩの動作に適した正電圧が設定される。

内部バス４は、ＣＰＵ１、ＳＲＡＭ２、およびＮＶＭ３を接続し、ＣＰＵ１がＳＲＡＭ３およびＮＶＭ３をアクセスする際に使用されるバスである。ＰＬＬ５は、マイクロコンピュータの動作クロックを生成し、その動作クロックをＣＰＵ１等の各機能ユニットに供給する。インターフェース回路７は、Ｉ／Ｏポート部Ｉ／Ｏｎと、半導体装置ＬＳＩ内部の機能ユニットとの間で、信号の入力／出力を行う。

特に、インターフェース回路７は、外部から入力されるアナログ信号をデジタル信号に変換するアナログデジタル変換器ＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）、半導体装置ＬＳＩ内部で生成されたデジタル信号をアナログ信号に変換し、半導体装置ＬＳＩの外部へ出力するデジタルアナログ変換器ＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）、半導体装置ＬＳＩの外部（又は内部）から入力されるアナログ信号を増幅し、その増幅信号を半導体装置ＬＳＩの内部（又は外部）へ供給する増幅器ＡＭＰ（Ａｍｐｌｉｆｉｅｒ）、および半導体装置ＬＳＩの外部から入力されたアナログ信号の電圧値を所定のレベルと比較する比較器ＣＯＭＰ（Ｃｏｍｐａｒａｔｏｒ）を有する。

以下、アナログデジタル変換器ＡＤＣ、デジタルアナログ変換器ＤＡＣ、増幅器ＡＭＰ、および比較器ＣＯＭＰを総称してアナログ回路と呼ぶ。アナログ回路は、Ｉ／Ｏポート部Ｉ／Ｏｎとそれぞれ外部端子９を共用する。インターフェース回路７と接続される複数の外部端子９の各々を、Ｉ／Ｏポート部Ｉ／Ｏｎの入出力として使用するか、またはアナログ回路の入出力として使用するかは、ＣＰＵ１を介してユーザにより設定される。

半導体装置ＬＳＩは、さらに、外部端子Ｘｉｎ、外部端子Ｘｏｕｔ、Ｉ／ＯポートＩ／Ｏ１、Ｉ／ＯポートＩ／Ｏ２、および増幅回路Ａｏｓｃを備える。半導体装置ＬＳＩのユーザーは、リアルタイムクロック１０の機能の要否に応じて、外部端子Ｘｉｎおよび外部端子Ｘｏｕｔ間への水晶振動子の接続要否を決定する。外部端子Ｘｉｎおよび外部端子Ｘｏｕｔ間に水晶振動子を接続した場合、増幅回路Ａｏｓｃはクロック信号ＣＫを生成する。生成されたクロック信号ＣＫはリアルタイムクロック１０へ供給される。リアルタイムクロック１０はカウンタ回路（図示せず）を有し、その供給されたクロック信号を計数して現在の年月日および時刻を示す信号を計時する。外部端子Ｘｉｎおよび外部端子Ｘｏｕｔ間に水晶振動子を接続しない場合、この両外部端子は、各々、Ｉ／ＯポートＩ／Ｏ１およびＩ／ＯポートＩ／Ｏ２の入出力端子として機能する。

外部端子Ｘｉｎおよび外部端子Ｘｏｕｔの使用目的に応じ、ユーザーはＮＶＭ３の所定領域に増幅回路Ａｏｓｃの動作状態を規定する動作設定値を書込む。この動作設定値は、半導体装置ＬＳＩに電源投入された初期化時に、内部バス４およびＣＰＵ１を経由して、ＲＥＧ６に格納される。この動作設定値により、外部端子Ｘｉｎおよび外部端子Ｘｏｕｔ間に水晶振動子を接続する場合、増幅回路Ａｏｓｃは活性化状態とされる。一方、水晶振動子を接続しない場合、増幅回路Ａｏｓｃは非活性化状態とされる。この増幅回路Ａｏｓｃの両動作状態は、動作設定値を格納するＲＥＧ６が出力する信号ＯＳＣＥに基づき制御される。

図２を参照して、実施の形態１に係るＩ／ＯポートＩ／Ｏ１およびその周辺回路の回路図を説明する。

Ｉ／ＯポートＩ／Ｏ１はスリーステートバッファであり、信号ＯＥによりその状態が制御される。Ｉ／ＯポートＩ／Ｏ１は、出力バッファ後段部１１ａ、出力バッファ前段部１１ｂ、入力バッファ１３、抵抗Ｒｅ、ｐ型トランジスタＭｐｕ、ｐ型トランジスタＭｐｅ、およびｎ型トランジスタＭｎｅを有する。なお、本明細書におけるトランジスタは、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。

出力バッファ後段部１１ａの構成および機能を説明する。出力バッファ後段部１１ａは、出力ノードＮｏｕｔをハイレベル（電源電圧ＶＣＣ）に引き上げるｐ型トランジスタＭｐ１およびＭｐ２を有する。ｐ型トランジスタＭｐ１のソースおよびドレインは、各々、電源配線ＶＣＣおよびノードＮｐと接続される。ｐ型トランジスタＭｐ２のソースおよびドレインは、各々、ノードＮｐおよび出力ノードＮｏｕｔと接続される。ｐ型トランジスタＭｐ１およびＭｐ２の各ゲートには、出力バッファ前段部１１ｂが出力する信号Ｓｐが印加される。信号Ｓｐがロウレベル（電源電圧ＶＳＳ）になると、ｐ型トランジスタＭｐ１およびＭｐ２は共に導通状態となり、出力ノードＮｏｕｔの電圧を電源電圧ＶＣＣまで引き上げる。

出力バッファ後段部１１ａは、さらに、ｎ型トランジスタＭｎ１およびＭｎ２を有する。ｎ型トランジスタＭｎ１のドレインおよびソースは、各々、ノードＮｎおよび電源配線ＶＳＳと接続される。ｎ型トランジスタＭｎ２のドレインおよびソースは、各々、出力ノードＮｏｕｔおよびノードＮｎと接続される。ｎ型トランジスタＭｎ１およびＭｎ２の各ゲートには、出力バッファ前段部１１ｂが出力する信号Ｓｎが印加される。信号Ｓｎがハイレベル（電源電圧ＶＣＣ）になると、ｎ型トランジスタＭｎ１およびＭｎ２は共に導通状態となり、出力ノードＮｏｕｔの電圧を電源電圧ＶＳＳまで引き下げる。

出力バッファ後段部１１ａは、さらに、ｎ型トランジスタＭｎ０およびｐ型トランジスタＭｐ０を有する。ｎ型トランジスタＭｎ０は、ノードＮｐおよび電源配線ＶＳＳ間の電気的経路を実現する。具体的には、ｎ型トランジスタＭｎ０のドレインおよびソースは、各々、ノードＮｐおよび電源配線ＶＳＳと接続され、そのゲートには、出力バッファ前段部１１ｂが出力する信号Ｓｐが印加される。信号Ｓｐがハイレベルになると、ｐ型トランジスタＭｐ１およびＭｐ２は非導通状態となり、ｎ型トランジスタＭｎ０は導通状態となる。ｐ型トランジスタＭｐ０は、ノードＮｎおよび電源配線ＶＣＣ間の電気的経路を実現する。ｐ型トランジスタＭｐ０のソースおよびドレインは、各々、電源配線ＶＣＣおよびノードＮｎと接続され、そのゲートには、出力バッファ前段部１１ｂが出力する信号Ｓｎが印加される。信号Ｓｎがロウレベルになると、ｎ型トランジスタＭｎ１およびＭｎ２は非導通状態となり、ｐ型トランジスタＭｐ０は導通状態となる。

出力ノードＮｏｕｔは配線Ｘ１と接続される。この配線Ｘ１は、外部端子Ｘｉｎと接続される。配線Ｘ１および電源配線ＶＣＣには、各々、ダイオードＤ１のアノードおよびカソードが接続される。さらに、配線Ｘ１および電源配線ＶＳＳには、各々、ダイオードＤ２のカソードおよびアノードが接続される。ダイオードＤ１は、ｐ型トランジスタＭｐ２のｐ型ドレインとｎウエル間に形成された寄生ダイオードである。ダイオードＤ２は、ｎ型トランジスタＭｎ２のｎ型ドレインとｐウエル間に形成された寄生ダイオードである。これら２つの寄生ダイオードは静電保護素子として動作し、外部端子Ｘｉｎに印加されたサージ電圧から出力バッファ後段部１１ａを保護する。

出力バッファ前段部１１ｂの構成および機能を説明する。出力バッファ前段部１１ｂは、信号ＯＥおよび信号Ｄｏ１に基づき、信号Ｓｐおよび信号Ｓｎの電圧を決定する。信号ＯＥがハイレベルの場合、信号Ｓｐおよび信号Ｓｎの電圧は、ともに、信号Ｄｏ１に基づき設定される。信号Ｄｏ１がロウレベルの場合、信号Ｓｐおよび信号Ｓｎは、電源電圧ＶＣＣに設定される。信号Ｄｏ１がロウレベルの場合、信号Ｓｐおよび信号Ｓｎは、電源電圧ＶＳＳに設定される。この結果、信号Ｄｏ１がロウレベルの場合、出力ノードＮｏｕｔはロウレベルに引き下げられる。また、信号Ｄｏ１がハイレベルの場合、出力ノードＮｏｕｔはハイレベルに引き上げられる。信号Ｄｏ１は、図示しないインターフェース回路等の半導体装置ＬＳＩが備える機能ブロックの出力信号である。

信号ＯＥがロウレベルの場合、信号Ｄｏ１の値によらず、信号Ｓｐはハイレベルに、信号Ｓｎはロウレベルに設定される。この結果、出力バッファ後段部１１ａのｐ型トランジスタＭｐ１およびＭｐ２と、ｎ型トランジスタＭｎ１およびＭｎ２は、すべて非導通状態に設定される。その結果、出力バッファ後段部１１ａは非活性化状態（ハイインピーダンス状態）に設定される。即ち、信号ＯＥに基づき、Ｉ／ＯポートＩ／Ｏ１が備える出力バッファの動作状態が設定される。

出力バッファ後段部１１ａが非活性化状態にある場合、ｎ型トランジスタＭｎ０およびｐ型トランジスタＭｐ０は、ともに導通状態にある。従って、ノードＮｐの電圧は、非導通状態にあるｐ型トランジスタＭｐ１およびＭｐ２のインピーダンスと、導通状態にあるｎ型トランジスタＭｎ０のインピーダンスと、により決定される。同様に、ノードＮｎの電圧は、非導通状態にあるｎ型トランジスタＭｎ１およびＭｎ２のインピーダンスと、導通状態にあるｐ型トランジスタＭｐ０のインピーダンスと、により決定される。

入力バッファ１３の構成および機能を説明する。入力バッファ１３はＯＲ回路で構成され、実施の形態１では、入力信号のノイズマージンを確保するため、入力−出力特性はヒステリシス特性を有している。入力バッファ１３の一方の入力端子には配線Ｘ１１の一端が接続される。配線Ｘ１１の他端は抵抗Ｒｅの一端と接続され、抵抗Ｒｅの他端は配線Ｘ１の一端と接続される。配線Ｘ１の他端は外部端子Ｘｉｎと接続される。この配線Ｘ１は、さらに、出力バッファ後段部１１ａの出力ノードＮｏｕｔと接続される。

ダイオード接続されたｐ型トランジスタＭｐｅのドレインは、入力ノードＮｉｎにおいて、配線Ｘ１１と接続される。ｐ型トランジスタＭｐｅのソースおよびゲートは、電源配線ＶＣＣと接続される。ダイオード接続されたｎ型トランジスタＭｎｅのドレインは、入力ノードＮｉｎにおいて、配線Ｘ１１と接続される。ｎ型トランジスタＭｎｅのソースおよびゲートは、電源配線ＶＳＳと接続される。この２つのトランジスタおよび抵抗Ｒｅは静電保護素子であり、外部端子Ｘｉｎに印加されたサージ電圧から入力バッファ１３を保護する。

ｐ型トランジスタＭｐｕのソースおよびドレインは、各々、電源配線ＶＣＣおよび配線Ｘ１１と各々接続され、そのゲートには信号Ｐｕｐが印加される。入力バッファ１３の他方の入力端子には信号／ＩＥが印加される。ロウレベルの信号／ＩＥで活性化される入力バッファ１３は、外部端子Ｘｉｎに印加された入力信号に基づき信号Ｄｉ１を出力する。具体的には、入力バッファ１３は、入力ノードＮｉｎの論理レベルを反転させた信号Ｄｉ１を生成する。ハイレベルの信号／ＩＥで非活性化される入力バッファ１３は、外部端子Ｘｉｎに印加された入力信号によらず、ロウレベルの信号Ｄｉ１を出力する。即ち、信号／ＩＥに基づき、Ｉ／ＯポートＩ／Ｏ１が備える入力バッファ１３の動作状態が設定される。

後述する通り、リアルタイムクロック１０の機能を使用しない場合（さらに言えば、リアルタイムクロック１０を動作させない場合）、外部端子Ｘｉｎおよび外部端子Ｘｏｕｔ間に共振回路Ｑｏｓｃを接続しない。また、両外部端子間に接続されている増幅回路Ａｏｓｃは非活性化状態（スイッチＳＷ１およびＳＷ２が、ともに非導通状態）にある。このとき、Ｉ／ＯポートＩ／Ｏ１の出力バッファ後段部１１ａおよび入力バッファ１３がともに非活性化状態（Ｉ／ＯポートＩ／Ｏ１が非活性状態）の場合、配線Ｘ１および配線Ｘ１１はフローティング状態になる。このフローティング状態を回避するため、信号Ｐｕｐをロウレベルに設定し、ｐ型トランジスタＭｐｕで配線Ｘ１および配線Ｘ１１の電圧を電源電圧ＶＣＣに固定する。

Ｉ／ＯポートＩ／Ｏ２はＩ／ＯポートＩ／Ｏ１と同一の構成を有し、Ｉ／ＯポートＩ／Ｏ１と対応する出力ノードＮｏｕｔおよび入力ノードＮｉｎ（図示せず）は、配線Ｘ２を介して、外部端子Ｘｏｕｔと接続される。Ｉ／ＯポートＩ／Ｏ２が非活性状態の場合、配線Ｘ２は電源電圧ＶＣＣに固定される。

共振回路Ｑｏｓｃの構成を説明する。共振回路Ｑｏｓｃは、水晶振動子ＱＺ、負荷容量Ｃ１、および負荷容量Ｃ２を有し、半導体装置ＬＳＩの外部端子Ｘｉｎおよび外部端子Ｘｏｕｔに外付けされる。水晶振動子ＱＺの両端には、負荷容量Ｃ１およびＣ２の一端が各々接続される。各負荷容量の他端は電源配線ＶＳＳと接続される。リアルタイムクロックに必要な共振回路Ｑｏｓｃの低消費電力化を実現するため、水晶振動子ＱＺを低ＣＬ水晶振動子とする検討が行われている。低ＣＬ水晶振動子は、従来より小さい値の負荷容量Ｃ１およびＣ２で、発振性能を維持しつつ、消費電力を大幅に低減した共振回路の実現を可能とする。一般的な水晶振動子の場合、負荷容量Ｃ１およびＣ２の値は１０ｐＦ前後である。一方、低ＣＬ水晶振動子の場合は、例えば、３ｐＦ程度の低負荷容量とすることが可能となる。

増幅回路Ａｏｓｃの構成および機能を説明する。増幅回路Ａｏｓｃは、インバータ（反転増幅回路）１１４、抵抗Ｒｃ、スイッチＳＷ１、およびスイッチＳＷ２を有し、半導体装置ＬＳＩに形成される。インバータ１１４の入力端子と抵抗Ｒｃの一端はノードＮ１において配線Ｘ１と接続される。インバータ１１４の出力端子および抵抗Ｒｃの他端は、各々、スイッチＳＷ２およびＳＷ１の各一端と接続される。スイッチＳＷ１およびＳＷ２の各他端はノードＮ２において配線Ｘ２と接続される。

外部端子Ｘｉｎおよび外部端子Ｘｏｕｔ間に共振回路Ｑｏｓｃを外付けしている場合、スイッチＳＷ１およびＳＷ２はともに閉状態（導通状態）に設定される。このとき、共振回路Ｑｏｓｃおよび増幅回路Ａｏｓｃで構成される水晶発振回路Ｃｏｓｃは、増幅回路ＡｏｓｃのノードＮ２からクロック信号ＣＫを出力する。なお、図２では省略しているが、ノードＮ２の出力は、インバータ等のドライバ回路を経由してクロック信号ＣＫとして出力されるのが一般的である。

外部端子Ｘｉｎおよび外部端子Ｘｏｕｔ間に共振回路Ｑｏｓｃを外付けしない場合、スイッチＳＷ１およびＳＷ２はともに開状態（非導通状態）に設定される。このとき、増幅回路ＡｏｓｃのノードＮ２の電圧は、Ｉ／ＯポートＩ／Ｏ２の配線Ｘ２と同電圧の電源電圧ＶＣＣに維持される。よって、水晶発振回路Ｃｏｃｏは発振しない。

スイッチＳＷ１およびＳＷ２は、ともに信号ＯＳＣＥに基づきその開閉状態が制御される。外部端子Ｘｉｎおよび外部端子Ｘｏｕｔ間に水晶振動子ＱＺを接続せずに半導体装置ＬＳＩを動作させる（リアルタイムクロック１０を動作させない）場合、信号ＯＳＣＥはロウレベルに設定され、スイッチＳＷ１およびＳＷ２はともに開状態（非導通状態）とされる。両外部端子間に水晶振動子ＱＺを接続する（リアルタイムクロック１０を動作させる）場合、信号ＯＳＣＥはハイレベルに設定され、スイッチＳＷ１およびＳＷ２はともに閉状態（導通状態）とされる。この信号ＯＳＣＥのレベルは、ユーザーがあらかじめＲＥＧ６に設定した動作設定値に基づき、ロウレベルまたはハイレベルのいずれか一方に固定される。

図３を参照して、実施の形態１に係る出力バッファ前段部１１ｂおよび増幅回路Ａｏｓｃの回路図を説明する。

出力バッファ前段部１１ｂは、ＮＡＮＤ回路１１１、ＮＯＲ回路１１２、およびインバータ１１３を有する。インターフェイス回路等の半導体装置ＬＳＩ内部の機能ブロックから出力される信号Ｄｏ１はＮＡＮＤ回路１１１およびＮＯＲ回路１１２の一方の入力端子へ印加される。信号ＯＥおよび信号ＯＥの論理レベルをインバータ１１３で反転された信号は、各々、ＮＡＮＤ回路１１１の他方の入力端子およびＮＯＲ回路１１２の他方の入力端子へ印加される。

この構成により、信号ＯＥがハイレベルの場合は、信号ＳｐおよびＳｎの値は信号Ｄｏ１で決定される。信号ＯＥがロウレベルの場合は、信号Ｄｏ１によらず、信号ＳｐおよびＳｎの電圧は、各々、ハイレベルおよびロウレベルに設定される。信号ＯＥは、信号ＯＳＣＥに基づいて図示しない回路により生成されるものとする。信号ＯＳＣＥがロウレベルを示す場合には、信号ＯＥもロウレベルとなり出力バッファ後段部１１ａを非活性とする。信号ＯＳＣＥがハイレベルを示す場合には、Ｉ／Ｏ１を出力バッファとして使用するとき信号ＯＥがハイレベルとなり、Ｉ／Ｏ２を入力バッファとして使用する又は入出力を行わないとき信号ＯＥをロウレベルとする。

増幅回路ＡｏｓｃのスイッチＳＷ１およびＳＷ２は、ともにＣＭＯＳ構成のトランスファーゲートで構成される。スイッチＳＷ１およびＳＷ２の導通状態は、ｎ型トランジスタのゲートおよびｐ型トランジスタのゲートに各々印加される、信号ＯＳＣＥおよび信号ＯＳＣＥの論理レベルをインバータ１１５で反転させた信号により制御される。出力バッファ前段部１２ｂの回路構成は、他の機能ブロックから出力される信号Ｄｏ２が入力される点を除き、出力バッファ前段部１１ｂと同一である。

図４を参照して、実施の形態１に係る水晶発振回路Ｃｏｃｏの起動時におけるクロック信号ＣＫの波形を説明する。

図４は、起動時のクロック信号ＣＫの波形変化を模式的に示すものである。時刻ｔ０に、増幅回路Ａｏｓｃを信号ＯＳＣＥで活性化状態に設定すると（図２参照）、クロック信号ＣＫは、電源電圧ＶＣＣと電源電圧ＶＳＳとの中間電圧ＶＣＣ／２（インバータ１１４の入力閾値電圧）を基準に、発振を開始する。ここで、中間電圧ＶＣＣ／２とは、電源電圧ＶＳＳを０Ｖとすると、電源電圧ＶＣＣの半分の値を意味する。時刻ｔ１には発振波形の振幅はある程度に達する（時刻ｔ０〜時刻１の期間を発振開始期間とする）。その後、振幅は急速に増加し、時刻ｔ２には発振波形の振幅は所定の値に達する（時刻ｔ１〜時刻ｔ２の期間を発振増幅期間とする）。時刻ｔ２以降、クロック信号ＣＫは所定の振幅および周波数を維持する（時刻ｔ２以降を発振安定期間とする）。

図２に示す共振回路Ｑｏｓｃおよび増幅回路Ａｏｓｃで構成される水晶発振回路Ｃｏｓｃの起動は、その発振開始期間における増幅回路Ａｏｓｃの入力電流の影響を強く受ける。図２に示す通り、増幅回路Ａｏｓｃは、インバータ１１４の出力信号を、抵抗Ｒｃを介して、その入力にフィードバックしたアンプで構成される。発振開始期間において、負荷容量Ｃ１およびＣ２の充放電電流に加えて他の要因による電流が抵抗Ｒｃに流れると、発振開始時期におけるインバータ１１４の入力信号のバイアス電圧が変化する。その結果、水晶発振回路Ｃｏｓｃの正常な発振開始が困難となる。

図５を参照して、実施の形態１に係る出力バッファ後段部１１ａの非活性化状態における動作を説明する。

図５は、外部端子Ｘｉｎおよび外部端子Ｘｏｕｔ間に共振回路Ｑｏｓｃを外付けし、増幅回路Ａｏｓｃを活性化状態、出力バッファ後段部１１ａを非活性化状態に設定した場合における電流の流れを示す。

非活性化状態にある出力バッファ後段部１１ａにおいて、信号Ｓｐおよび信号Ｓｎは、各々、ハイレベルおよびロウレベルに設定される。この結果、ｐ型トランジスタＭｐ１およびＭｐ２はいずれも非導通状態にあり、ｎ型トランジスタＭｎ０は導通状態にある。非導通状態にあるｐ型トランジスタＭｐ１およびＭｐ２の各ソース−ドレイン間にはリーク電流が存在し、その値はソース−ドレイン間の電圧に依存する。同様に、非導通状態にあるｎ型トランジスタＭｎ１およびＭｎ２の各ソース−ドレイン間にもリーク電流が存在し、その値はソース−ドレイン間の電圧に依存する。

発振開始期間における増幅回路ＡｏｓｃのノードＮ１の電圧は、中間電圧ＶＣＣ／２を中心に微小な振幅値で上下に変動している。ノードＮ１と配線Ｘ１を経由して接続されている出力ノードＮｏｕｔの電圧を中間電圧ＶＣＣ／２とすると、ｐ型トランジスタＭｐ１およびＭｐ２のリーク電流Ｉｐ１１およびＩｐ１２の値と方向は、ノードＮｐの電圧に依存する。同様に、ｎ型トランジスタＭｎ１およびＭｎ２のリーク電流Ｉｎ１１およびＩｎ１２の値と方向は、ノードＮｎの電圧に依存する。

ノードＮｐの電圧が出力ノードＮｏｕｔ、即ちノードＮ１の電圧である中間電圧ＶＣＣ／２に等しい場合、ｐ型トランジスタＭｐ２のソース電圧とドレイン電圧は等しくなり、リーク電流Ｉｐ１２は流れなくなる。一方、ｐ型トランジスタＭｐ１のドレイン電圧はソース電圧に対して中間電圧ＶＣＣ／２だけ低いため、リーク電流Ｉｐ１１は電源配線ＶＣＣからｎ型トランジスタＭｎ０を経由して電源配線ＶＳＳへ流れる。

ノードＮｐの電圧が中間電圧ＶＣＣ／２より低い場合、リーク電流Ｉｐ１１は増加する。一方、ｐ型トランジスタＭｐ２で発生するリーク電流Ｉｐ１２は、出力ノードＮｏｕｔからノードＮｐおよびｎ型トランジスタＮｎ０を経由して電源配線ＶＳＳへ流れる。ノードＮｐの電圧が中間電圧ＶＣＣ／２より高い場合、リーク電流Ｉｐ１１は、ｎ型トランジスタＭｎ０を経由して電源配線ＶＳＳへ流れる成分と、ｐ型トランジスタＭｐ２を経由して出力ノードＮｏｕｔ側へ流れる成分に分流される。

ノードＮｎの電圧が出力ノードＮｏｕｔ、即ちノードＮ１の電圧である中間電圧ＶＣＣ／２に等しい場合、ｎ型トランジスタＭｎ２のソース電圧とドレイン電圧は等しくなり、リーク電流Ｉｎ１２は流れなくなる。一方、ｎ型トランジスタＭｎ１のドレイン電圧はソース電圧に対して中間電圧ＶＣＣ／２だけ高いため、リーク電流Ｉｎ１１は電源配線ＶＣＣからｐ型トランジスタＭｐ０を経由して電源配線ＶＳＳへ流れる。

ノードＮｎの電圧が中間電圧ＶＣＣ／２より高い場合、リーク電流Ｉｎ１１は増加する。一方、ｎ型トランジスタＭｎ２で発生するリーク電流Ｉｎ１２は、電源配線ＶＣＣからｐ型トランジスタＮｐ０およびノードＮｎを経由して出力ノードＮｏｕｔへ流れる。ノードＮｎの電圧が中間電圧ＶＣＣ／２より低い場合、リーク電流Ｉｎ１２は、ｎ型トランジスタＭｎ１を経由して電源配線ＶＳＳへ流れる成分と、ｐ型トランジスタＭｐ０を経由してノードＮｎ側へ流れる成分が合流した値となる。

非活性化状態（ハイインピーダンス状態Ｈ−Ｚ）にある出力バッファ後段部１１ａの出力ノードＮｏｕｔから流出するリーク電流をＩｈｚとすると、リーク電流Ｉｐ１２およびＩｎ１２とは以下の関係にある。
Ｉｈｚ＝Ｉｎ１２−Ｉｐ１２
ここで、各電流の値は、出力ノードＮｏｕｔから流出する場合を正、出力ノードＮｏｕｔへ流入する場合を負とする。

このリーク電流Ｉｈｚは、共振回路Ｑｏｓｃの負荷容量Ｃ１を充放電する電流Ｉｃ１、および増幅回路Ａｏｓｃの抵抗Ｒｃに流れる電流ＩＲｃに分流する。電流ＩＲｃの増大は、インバータ１１４への入力信号のバイアス電圧を変動させ、発振開始期間における水晶発振回路Ｃｏｓｃの正常な動作を妨げる要因となる。非導通状態にあるトランジスタのリーク電流が増大するとリーク電流Ｉｈｚは増大し、電流ＩＲｃも増大する。さらに、水晶振動子ＱＺとして低ＬＣ水晶振動子を採用すると、負荷容量Ｃ１およびＣ２の容量値が大幅に減少し、電流Ｉｃ１は減少する。その結果、リーク電流Ｉｈｚから分流して抵抗Ｒｃに流れるＩＲｃはさらに増加する傾向にある。

この水晶発振回路Ｃｏｓｃに対するリーク電流Ｉｈｚの悪影響を排除するため、実施の形態１に係る出力バッファ後段部１１ａは、非活性化状態にある場合、ノードＮｐおよびノードＮｎの電圧を中間電圧ＶＣＣ／２に設定するｎ型トランジスタＭｎ０およびｐ型トランジスタＭｐ０を備える。導通状態におけるｎ型トランジスタＭｎ０のインピーダンス（オン抵抗）を非導通状態におけるｐ型トランジスタＭｐ１のインピーダンス（オフ抵抗）と等しく設定することにより、ノードＮｐを中間電圧ＶＣＣ／２に設定することが可能となる。同様に、導通状態におけるｐ型トランジスタＭｐ０のインピーダンス（オン抵抗）を非導通状態におけるｎ型トランジスタＭｎ１のインピーダンス（オフ抵抗）と等しく設定することにより、ノードＮｎを中間電圧ＶＣＣ／２に設定することが可能となる。

ノードＮｐを中間電圧ＶＣＣ／２に設定することで、ｐ型トランジスタＭｐ２のソース電圧とドレイン電圧は等しくなる。同様に、ノードＮｎを中間電圧ＶＣＣ／２に設定することで、ｎ型トランジスタＭｎ２のソース電圧とドレイン電圧は等しくなる。その結果、ｐ型トランジスタＭｐ１およびＭｐ２、またはｎ型トランジスタＭｎ１およびＭｎ２に起因するリーク電流の出力ノードＮｏｕｔからの流出または出力ノードＮｏｕｔへの流入は最小限に抑制される。以上の通り、ノードＮｐおよびノードＮｎを中間電圧ＶＣＣ／２と設定することにより、発振開始時期における増幅回路Ａｏｓｃは正常に動作し、水晶発振回路Ｃｏｓｃはクロック信号ＣＫを正常に発生する。

ｐ型トランジスタＭｐ１のオフ抵抗は高抵抗であるため、ｎ型トランジスタＭｎ０のオン抵抗もそれに合わせて大きくする必要がある。具体的には、ｐ型トランジスタＭｐ１のゲート幅（Ｗｐ１）に対するゲート長（Ｌｐ１）の比率（Ｌｐ１／Ｗｐ１）に対し、ｎ型トランジスタＭｎ０のゲート幅（Ｗｎ０）に対するゲート長（Ｌｎ０）の比率（Ｌｎ０／Ｗｎ０）は大きく設定される。同様に、ｎ型トランジスタＭｎ１のゲート幅（Ｗｎ１）に対するゲート長（Ｌｎ１）の比率（Ｌｎ１／Ｗｎ１）に対し、ｐ型トランジスタＭｐ０のゲート幅（Ｗｐ０）に対するゲート長（Ｌｐ０）の比率（Ｌｐ０／Ｗｐ０）も大きく設定される。

ノードＮｐおよびＮｎの電圧をそれぞれ中間電圧ＶＣＣ／２とする理由は、増幅回路Ａｏｓｃのインバータ１１４（ＣＭＯＳ回路構成）の入力閾値電圧と同一電圧に設定するためである。従って、増幅回路Ａｏｓｃの入力閾値電圧が中間電圧ＶＣＣ／２と異なる場合は、ノードＮｐおよびＮｎの設定電圧を、適宜、その入力閾値電圧と同一に設定することが望ましい。また、リーク電流Ｉｈｚによる水晶発振回路Ｃｏｓｃへの悪影響が抑えられる範囲において、ノードＮｐおよびＮｎの電圧を中間電圧ＶＣＣ／２近傍に設定してもよい。つまり、ノードＮｐおよびＮｎの電圧を、増幅回路Ａｏｓｃの入力閾値電圧と実質的に同一と設定しても良い。

なおノードＮｐ及びＮｎの電圧を中間電圧ＶＣＣ／２とする手段としては、ｎ型トランジスタＭｎ０及びｐ型トランジスタＭｐ０には拘らない。ノードＮｐと電源配線ＶＳＳとの間にｎ型トランジスタＭｎ１及びＭｎ２とは異なる電気的経路を形成し、ノードＮｎと電源配線ＶＣＣとの間にｐ型トランジスタＭｐ１及びＭｐ２とは異なる電気的経路を形成することにより、ノードＮｐ及びＮｎの電圧を中間電圧ＶＣＣ／２に設定することは可能である。

＜実施の形態１の変形例＞
図６を参照して、実施の形態１の変形例に係るＩ／ＯポートＩ／Ｏ１およびその周辺回路の回路図を説明する。

図６と図２との相違点は、出力バッファ後段部２１ａと出力バッファ後段部１１ａの回路構成である。出力バッファ後段部２１ａは、図２に示す出力バッファ後段部１１ａにおけるｎ型トランジスタＭｎ０およびｐ型トランジスタＭｐ０を省略した構成である。その他の構成は同一であり、両出力バッファ後段部において、対応する回路素子には同一の符号が付与されている。また、図６の出力バッファ前段部２１ｂの構成・機能は、図２に示す出力バッファ前段部１１ｂのそれと同一である。

出力バッファ後段部２１ａは、出力ノードＮｏｕｔをハイレベルに引き上げるｐ型トランジスタＭｐ１およびＭｐ２を有する。ｐ型トランジスタＭｐ１のソースおよびドレインは、電源配線ＶＣＣおよびノードＮｐと各々接続される。ｐ型トランジスタＭｐ２のソースおよびドレインは、ノードＮｐおよび出力ノードＮｏｕｔと各々接続される。ｐ型トランジスタＭｐ１およびＭｐ２の各ゲートには、出力バッファ前段部２１ｂが出力する信号Ｓｐが印加される。信号Ｓｐがロウレベルになると、ｐ型トランジスタＭｐ１およびＭｐ２は共に導通状態となり、出力ノードＮｏｕｔの電圧を電源電圧ＶＣＣまで引き上げる。

出力バッファ後段部２１ａは、さらに、ｎ型トランジスタＭｎ１およびＭｎ２を有する。ｎ型トランジスタＭｎ１のドレインおよびソースは、ノードＮｎおよび電源配線ＶＳＳと各々接続される。ｎ型トランジスタＭｎ２のドレインおよびソースは、出力ノードＮｏｕｔおよびノードＮｎと各々接続される。ｎ型トランジスタＭｎ１およびＭｎ２の各ゲートには、出力バッファ前段部２１ｂが出力する信号Ｓｎが印加される。信号Ｓｎがハイレベルになると、ｎ型トランジスタＭｎ１およびＭｎ２は共に導通状態となり、出力ノードＮｏｕｔの電圧を電源電圧ＶＳＳまで引き下げる。

図７を参照して、実施の形態１の変形例に係る出力バッファ後段部２１ａの非活性化状態における動作を説明する。

図７は、外部端子Ｘｉｎおよび外部端子Ｘｏｕｔ間に共振回路Ｑｏｓｃを外付けし、増幅回路Ａｏｓｃを活性化状態、出力バッファ後段部２１ａを非活性化状態に設定した場合における電流の流れを示す。

非活性化状態にある出力バッファ後段部２１ａにおいて、信号Ｓｐおよび信号Ｓｎは、各々、ハイレベルおよびロウレベルに設定される。この結果、ｐ型トランジスタＭｐ１およびＭｐ２はいずれも非導通状態にある。非導通状態にあるｐ型トランジスタＭｐ１およびＭｐ２の各ソース−ドレイン間にはリーク電流が存在し、その値はソース−ドレイン間の電圧に依存する。同様に、非導通状態にあるｎ型トランジスタＭｎ１およびＭｎ２の各ソース−ドレイン間にもリーク電流が存在し、その値はソース−ドレイン間の電圧に依存する。

発振開始時期における増幅回路ＡｏｓｃのノードＮ１の電圧を中間電圧ＶＣＣ／２とすると、出力ノードＮｏｕｔからリーク電流Ｉｐ２が流出する。このリーク電流Ｉｐ２の値は、ｐ型トランジスタＭｐ１およびＭｐ２の各オフ抵抗を直列接続した値に依存する。同様に、出力ノードＮｏｕｔへリーク電流Ｉｎ２が流入する。このリーク電流Ｉｎ２の値は、ｎ型トランジスタＭｎ１およびＭｎ２の各オフ抵抗を直列接続した値に依存する。リーク電流Ｉｐ２は、共振回路Ｑｏｓｃの負荷容量Ｃ１を充電する電流Ｉｃ１、および増幅回路Ａｏｓｃの抵抗Ｒｃに流れる電流ＩＲｃに分流する。

非導通状態にあるｐ型トランジスタＭｐ１、Ｍｐ２、ｎ型トランジスタＭｎ１、およびＭｎ２のリーク電流の値は、各トランジスタのソース−ドレイン間の電圧に依存する。例えば、ｐ型トランジスタＭｐ１およびＭｐ２のゲート幅とゲート長が同一の場合、各トランジスタのソース−ドレイン間には、電源電圧ＶＣＣの１／４の電圧ＶＣＣ／４が印加される。同様に、ｎ型トランジスタＭｎ１およびＭｎ２のゲート幅とゲート長が同一の場合、各トランジスタのソース−ドレイン間にも電圧ＶＣＣ／４が印加される。

一般的なＣＭＯＳ構成の出力バッファ回路では、電源配線ＶＣＣと出力端子間には１つのｐ型トランジスタが接続され、出力端子と電源配線ＶＳＳ間には１つのｎ型トランジスタが接続される。図７の出力バッファ後段部２１ａをこの一般的なＣＭＯＳ構成の出力バッファ回路に置き換えた場合、非導通状態にある各トランジスタのソース−ドレイン間には中間電圧ＶＣＣ／２が印加される。その結果、一般的なＣＭＯＳ構成のリーク電流Ｉｐ２およびＩｎ２は、出力バッファ後段部２１ａの構成における各リーク電流と比較して、およそ２倍近く増加する。

上述の通り、リーク電流Ｉｐ２およびＩｎ２は、増幅回路Ａｏｓｃへの入力信号のバイアス電圧を変動させ、発振開始時期における水晶発振回路Ｃｏｓｃの正常な動作を妨げる要因となる。特に、増幅回路Ａｏｓｃが入力信号のバイアス電圧の変化に対して、その発振特性が大きく変動する場合、リーク電流Ｉｐ２またはＩｎ２をＣＭＯＳ構成の出力バッファ回路と比較して半減することで、水晶発振回路Ｃｏｓｃの正常動作を、より確実に実現することが可能となる。
実施の形態１及びその変形例では、共振回路Ｑｏｃｏに接続される外部端子Ｘｉｎ及びＸｏｕｔ双方ともＩ／Ｏポートの外部端子としても使用可能な構成であるが、外部端子Ｘｉｎ及びＸｏｕｔのうちのいずれか一方のみがＩ／Ｏポートの端子と共用されてもよい。外部端子ＸｏｕｔがＩ／Ｏポートに使用されない側の端子である場合には、Ｉ／ＯポートＩ／Ｏ２は不要となり、外部端子Ｘｏｕｔは水晶発振回路Ｃｏｃｏ専用の端子となる。逆に外部端子ＸｉｎがＩ／Ｏポートに使用されない端子である場合には、Ｉ／ＯポートＩ／Ｏ１は不要となり、外部端子Ｘｉｎは水晶発振回路Ｃｏｃｏ専用の端子となる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

４ 内部バス、７ インターフェース回路、８ 周辺領域、９ 外部端子、１０ リアルタイムクロック（ＲＴＣ）、１１ａ，２１ａ 出力バッファ後段部、１１ｂ，２１ｂ 出力バッファ前段部、１３ 入力バッファ、／ＩＥ，Ｄｏ１，Ｄｏ２，Ｄｉ１，ＯＥ，ＯＳＣＥ，Ｐｕｐ，Ｓｎ，Ｓｐ 信号、Ａｏｓｃ 増幅回路、Ｃ１，Ｃ２ 負荷容量、Ｃｏｓｃ 水晶発振回路、ＣＫ クロック信号、Ｉ／Ｏ１，Ｉ／Ｏ２ Ｉ／Ｏポート、Ｉ／Ｏｎ Ｉ／Ｏポート部、Ｉｈｚ，Ｉｎ１１，Ｉｐ１１，Ｉｎ１２，Ｉｐ１２，Ｉｎ２，Ｉｐ２ リーク電流、ＬＳＩ 半導体装置、Ｎ１，Ｎ２，Ｎｎ，Ｎｐ ノード、Ｎｉｎ 入力ノード、Ｎｏｕｔ 出力ノード、Ｑｏｓｃ 共振回路、ＱＺ 水晶振動子、ＳＷ１，ＳＷ２ スイッチ、ＶＣＣ，ＶＳＳ 電源端子、ＶＣＣ／２ 中間電圧、ＶＣＣ／４ 電圧、Ｘ１，Ｘ１１，Ｘ２ 配線、Ｘｉｎ，Ｘｏｕｔ 外部端子。

Claims (9)

1. 第１端子と、
   前記第１端子に接続される増幅回路と、
   前記第１端子に出力端子が接続される出力バッファと、を備え、
   前記出力バッファは、第１電源配線および第１ノードにソースおよびドレインが各々接続される第１導電型の第１トランジスタと、前記第１ノードおよび前記出力端子にソースおよびドレインが各々接続される第１導電型の第２トランジスタとを有し、
   前記第１トランジスタおよび前記第２トランジスタは、その各ゲートへ共通に印加される第１制御信号に応答してその導通状態が制御され、
   前記出力バッファは、さらに、前記第１ノードおよび第２電源配線にドレインおよびソースが各々接続され、ゲートに前記第１制御信号が印加される第２導電型の第３トランジスタを有する、半導体装置。
2. 前記第３トランジスタのゲート幅に対するゲート長の比率は、前記第１トランジスタのゲート幅に対するゲート長の比率よりも大きい、請求項１記載の半導体装置。
3. 前記第１トランジスタおよび前記第２トランジスタと、前記第３トランジスタとの導通状態は、前記第１制御信号に応答して相補的に変化する、請求項２記載の半導体装置。
4. 非導通状態にある前記第２トランジスタのソースおよびドレイン間電流は、非導通状態にある前記第１トランジスタのソースおよびドレイン間電流より小さい、請求項３記載の半導体装置。
5. 非導通状態にある前記第２トランジスタのソース電圧およびドレイン電圧は等しい、請求項３記載の半導体装置。
6. 前記出力端子は前記増幅回路の入力端子と接続され、
   前記第２トランジスタが非導通状態の場合、前記第１ノードの電圧は前記増幅回路の入力閾値電圧と実質的に等しい、請求項１〜５のいずれか１項記載の半導体装置。
7. 前記入力閾値電圧は前記第１電源配線の電圧と前記第２電源配線の電圧との中間電圧である、請求項６記載の半導体装置。
8. 第１端子、
   第２端子、
   前記第１端子及び前記第２端子の間に接続され、前記第１端子及び前記第２端子に共振回路が接続された場合に当該共振回路とともに発振回路を構成する増幅器、及び、
   前記第１端子に接続され、入力する信号を前記第１端子に出力するよう構成される第１の出力バッファ、を含み、
   この第１の出力バッファは、ソースが電源電圧を供給する第１電源配線に接続される第１のｐ型トランジスタと、ソースが前記第１のｐ型トランジスタのドレインに接続され、ドレインが前記第１端子に接続される第２のｐ型トランジスタと、ソースが接地電圧を供給する第２電源配線に接続される第１のｎ型トランジスタと、ソースが前記第１のｎ型トランジスタのドレインに接続され、ドレインが前記第１端子に接続される第２のｎ型トランジスタとを有し、
   ドレインが前記第１のｐ型トランジスタのドレインに接続され、ソースが前記第２電源配線に接続される第３のｎ型トランジスタと、
   ドレインが前記第１のｎ型トランジスタのドレインに接続され、ソースが前記第１電源配線に接続される第３のｐ型トランジスタと、をさらに有する半導体装置。
9. さらに前記第２端子に接続され、入力する信号を前記第２端子に出力するよう構成される第２の出力バッファ、を含み、
   第２の出力バッファは、
   ソースが前記第１電源配線に接続される第４のｐ型トランジスタと、
   ソースが前記第４のｐ型トランジスタのドレインに接続され、ドレインが前記第２端子に接続される第５のｐ型トランジスタと、
   ソースが前記第２電源配線に接続される第４のｎ型トランジスタと、
   ソースが前記第４のｎ型トランジスタのドレインに接続され、ドレインが前記第２端子に接続される第５のｎ型トランジスタと、
   ドレインが前記第４のｐ型トランジスタのドレインに接続され、ソースが前記第２電源配線に接続される第６のｎ型トランジスタと、
   ドレインが前記第４のｎ型トランジスタのドレインに接続され、ソースが前記第１電源配線に接続される第６のｐ型トランジスタと、
   を有する請求項８記載の半導体装置。

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