JP5925434B2 - ゲート駆動回路 - Google Patents

Description

本発明は、ＭＯＳＦＥＴ、ＩＧＢＴ等の絶縁ゲート構造を持つ半導体スイッチ素子のゲート駆動回路に関するものである。

ＭＯＳＦＥＴやＩＧＢＴなどの絶縁ゲート構造を持つ半導体スイッチ素子は、駆動速度が速く、また電圧駆動型素子であるためバイポーラトランジスタなどの電流駆動型素子に比べて駆動電力が小さく、マイクロエレクトロニクスからパワーエレクトロニクスの分野まで幅広く利用されている。

これらの絶縁ゲート型半導体スイッチ素子は、ゲート端子が他の端子に対して絶縁膜で絶縁されており、ゲート端子から他の端子の間に等価的にコンデンサが形成されている。絶縁ゲート型半導体素子の一例としてＩＧＢＴをあげると、内部配線等に起因する寄生抵抗または意図的に挿入されたゲート抵抗Ｒｇと、ゲート−エミッタ間容量Ｃ_ＧＥ、ゲート−コレクタ間容量Ｃ_ＧＣがそれぞれ直列に接続されたＣＲ回路が形成されており、ゲート駆動回路はこれらのゲート容量を充放電させるための回路となる。

図３は、従来技術のゲート駆動回路を示す回路図である。図３では、絶縁ゲート型半導体スイッチ素子としてＩＧＢＴを例にとり、一般的なゲート駆動回路を示したものである。図４は従来技術のゲート駆動回路の動作を説明するタイミングチャートである。以下に図３の回路の動作を図４のタイミングチャートを交えて説明をする。駆動対象ＩＧＢＴ５をターンオンさせる場合、オン用スイッチ３を閉にする。このとき、オフ用スイッチ４はオン用スイッチ３と相補的に動作するように制御するので開とする。このスイッチ状態により、オン用電源１の正極からオン用スイッチ３、第１のゲート抵抗９と第２のゲート抵抗１０の並列体（ダイオード１１は正バイアスとなるので導通状態となる）、ゲート端子６、駆動対象ＩＧＢＴ５のゲート−エミッタ間容量を介しオン用電源１の負極に至る閉回路が形成される。この状態で時間が経過すると、駆動対象ＩＧＢＴ５のゲート容量が充電されてゲート−エミッタ間電圧Ｖ_ＧＥは上昇していく。Ｖ_ＧＥが駆動対象ＩＧＢＴ５のスレッショルド電圧に達すると、コレクタ電流Ｉ_Ｃが流れ始めコレクタ−エミッタ間電圧Ｖ_ＣＥは下降していく。オン用スイッチ３が閉になってからコレクタ電流Ｉ_Ｃが流れ始めるまでの時間をターンオン遅延時間t_ｄ(ＯＮ)という。その後駆動対象ＩＧＢＴ５のゲートミラー容量を充電しコレクタ電流Ｉ_Ｃが飽和するまでの時間をコレクタ電流上昇時間ｔ_ｒという。ゲート−エミッタ間電圧Ｖ_ＧＥはさらに充電され、最終的にオン用電源１の電圧まで達する。

一方、駆動対象ＩＧＢＴ５をターンオフさせる場合、ターンオンとは逆にオン用スイッチ３を開、オフ用スイッチ４を閉とする。このスイッチ状態により、オフ用電源２の正極から駆動対象ＩＧＢＴ５のゲート−エミッタ間容量、ゲート端子６、第１のゲート抵抗９（ダイオード１１は逆バイアスになるので第２のゲート抵抗１０は電流路から外れる）、オフ用スイッチ４を介してオフ用電源２の負極に至る閉回路が形成される。この状態で時間が経過すると、駆動対象ＩＧＢＴ５のゲート容量が放電されてゲート−エミッタ間電圧Ｖ_ＧＥは下降していく。Ｖ_ＧＥが駆動対象ＩＧＢＴ５のスレッショルド電圧に達するとコレクタ電流Ｉ_Ｃは減少し始めコレクタ−エミッタ間電圧Ｖ_ＣＥは上昇していく。オフ用スイッチ４が閉になってからコレクタ電流Ｉ_Ｃが減少し始めるまでの時間をターンオフ遅延時間ｔ_{ｄ（ＯＦＦ）}という。その後駆動対象ＩＧＢＴ５のゲートミラー容量を放電しコレクタ電流Ｉ_Ｃが消滅するまでの時間をコレクタ電流下降時間ｔ_ｆという。ゲート−エミッタ間電圧Ｖ_ＧＥはさらに放電され、最終的にオフ用電源２の電圧まで放電される。

図３の回路で、ダイオード１１によりターンオン時とターンオフ時のゲート抵抗値を切換える理由は、ターンオフ時のコレクタ−エミッタ間電圧Ｖ_ＣＥに過大なサージ電圧が発生することを抑制するためである。一般的にＩＧＢＴなどのスイッチ素子や、それらを組込んだパワー変換回路では、コレクタ電流Ｉ_Ｃが流れる経路上に寄生インダクタンスを抱えており、コレクタ電流の減少率（ｄｉ／ｄｔ）が大きいと、寄生インダクタンスによる逆起電力（Ｌ・ｄｉ／ｄｔ）によりＩＧＢＴのコレクタ−エミッタ間電圧Ｖ_ＣＥにサージ電圧が重畳される。これがＩＧＢＴのコレクタ−エミッタ間電圧絶対最大定格を越えると、ＩＧＢＴの破壊に至る。ターンオフ時のコレクタ電流の減少率は、コレクタ電流が減少しているときの、ゲート容量を放電する速さに比例する。また、ゲート容量を放電する速さは、放電電流を制限するゲート抵抗の大きさで決まる。よって、ターンオン時にゲート抵抗を並列化してゲート抵抗値を減少させ、ターンオフ時はダイオードの逆バイアスによりゲート抵抗の並列化を阻止しゲート抵抗値を増大させ、コレクタ電流の減少率を抑制することで、サージ電圧の低減を図るものである。

図３の回路によりターンオフ時のサージ電圧を抑えるゲート駆動回路を実現できるが、別の弊害もある。ターンオフ時のゲート抵抗値を常時大きくしているため、ゲート容量を放電する時間が一律に長くなり、ターンオフ遅延時間ｔ_{ｄ（ＯＦＦ）}も増大することになる。これによりパワー変換回路の制御応答が悪化したり、これらの素子をアーム構成で使用する場合はデッドタイムが減少するなど、各種の弊害が発生する。この弊害を回避するには、ターンオフ動作時に、ターンオフ遅延時間の期間ではゲート抵抗を小さく、コレクタ電流下降時間の期間でゲート抵抗を大きくする等、動的にゲート抵抗を変化させることや、能動素子を使用し、ゲート電流をコントロールする方法がある。

この問題に対し、特許文献１ではゲート抵抗と絶縁ゲート型スイッチ素子のゲート端子の接続点にゲート電位制御回路を接続し、ターンオン時にはゲート電位制御回路より適量の電荷を放電することでターンオンの速さを抑制し、ターンオフ時にはゲート電位制御回路より適量の電荷を充電することでターンオフの速さを抑制することで、サージ電圧を抑制するものである。しかしながら、ゲート電位制御回路にはゲート電位を検知する回路、ゲート電位を充放電する回路が必要であり、ゲート駆動回路が複雑化し大規模になってしまう難点があった。

特開２００３−７０２３３号公報

絶縁ゲート型半導体スイッチ素子のゲート駆動回路において、ターンオフ時の遅延時間の短縮とサージ電圧に関与するｄｉ／ｄｔの抑制との相反する問題を、複雑な回路なしで単純な回路のみで解決するものである。

請求項１の発明によれば、絶縁ゲート型半導体スイッチ素子と、該絶縁ゲート型半導体スイッチ素子のゲート端子とゲート補助端子間にオン用ゲート電源とオン用スイッチとオン用ゲート抵抗の直列体よりなるオン回路を接続し、前記絶縁ゲート型半導体スイッチ素子のゲート端子とゲート補助端子間に第１のオフ用ゲート抵抗とオフ用スイッチとオフ用電源の直列体よりなるオフ回路を接続し、該第１のオフ用ゲート抵抗にコンデンサと前記第１のオフ用ゲート抵抗より抵抗値の小さい第２のオフ用ゲート抵抗の直列体を並列接続してなることを特徴とする。

請求項２の発明によれば、請求項１に記載のゲート駆動回路において、前記コンデンサと前記第２オフ用ゲート抵抗で構成するＣＲ回路の時定数が所望のターンオフ遅延時間相当であることを特徴とする。

本発明のゲート駆動回路によれば、絶縁ゲート型半導体スイッチ素子のターンオフ時において、遅延時間に関する期間はゲート抵抗を小さくして遅延時間を短縮し、ｄｉ／ｄｔに関与する期間はゲート抵抗を大きくしてｄｉ／ｄｔを抑制する動作を単純な回路で構成できる。

本発明のゲート駆動回路を示す回路図である。 本発明のゲート駆動回路の動作を説明するタイミングチャートである。 従来技術のゲート駆動回路を示す回路図である。 従来技術のゲート駆動回路の動作を説明するタイミングチャートである。

ターンオフ時の遅延時間の短縮と、ｄｉ／ｄｔの抑制という目的を、回路の複雑化を伴わずに実現した。以下、本発明の実施の形態について説明する。

図１は、本発明のゲート駆動回路を示す回路図である。図２は本発明のゲート駆動回路の動作を説明するタイミングチャートである。図１では駆動対象の絶縁ゲート型半導体スイッチ素子としてＩＧＢＴを例にした。以下に図１の回路の動作について図２を交えて説明する。

駆動対象ＩＧＢＴ５をターンオンさせる場合、オン用スイッチ３を閉に、オフ用スイッチ４を開にする。このとき、オン用電源１の正極からオン用スイッチ３、オン用ゲート抵抗１２、ゲート端子６、駆動対象ＩＧＢＴ５のゲート−エミッタ間容量を介し、オン用電源１の負極に至る閉回路が形成される。この状態で時間が経過すると、ゲート−エミッタ間電圧Ｖ_ＧＥがスレッショルド電圧に達し駆動対象ＩＧＢＴ５はターンオンを始める。ターンオンに関しては従来技術と同様なので以降の説明は省略する。

一方、駆動対象ＩＧＢＴ５をターンオフさせる場合、オン用スイッチ３を開に、オフ用スイッチ４を閉にする。このとき、オフ用電源２の正極から駆動対象ＩＧＢＴ５のゲート−エミッタ間容量、ゲート端子６、第１のオフ用ゲート抵抗１３、オフ用スイッチ４を介し、オフ用電源２の負極に至る閉回路１と、オフ用電源２の正極から駆動対象ＩＧＢＴ５のゲート−エミッタ間容量、ゲート端子６、コンデンサ１５、第２のオフ用ゲート抵抗１４、オフ用スイッチ４を介し、オフ用電源２の負極に至る閉回路２の２つの放電経路が形成される。ここで、第１のオフ用ゲート抵抗１３を経由する放電電流をＩ_{Ｇ（ＯＦＦ１）}、コンデンサ１５と第２のオフ用ゲート抵抗１４を経由する放電電流をＩ_{Ｇ（ＯＦＦ２）}とする。

Ｉ_{Ｇ（ＯＦＦ１）}の初期ピーク値は、オン用電源１の電圧Ｖ_（ＯＮ）とオフ用電源２の電圧Ｖ_{（ＯＦＦ）}の和を、第１のオフ用抵抗１３の抵抗値Ｒ_{Ｇ（ＯＦＦ１）}で除した値となり、減衰は駆動対象ＩＧＢＴ５のゲート容量と第１のオフ用ゲート抵抗１３の時定数で決定される。同様にＩ_{Ｇ（ＯＦＦ２）}の初期ピーク値は、Ｖ_（ＯＮ）＋Ｖ_{（ＯＦＦ）}を第２のオフ用抵抗１４の抵抗値Ｒ_{Ｇ（ＯＦＦ２）}で除した値となり、減衰は駆動対象ＩＧＢＴ５のゲート容量とコンデンサ１５の合成容量と第２のオフ用ゲート抵抗１４の時定数で決定される。ここで、第１のオフ用ゲート抵抗１３と第２のオフ用ゲート抵抗１４の抵抗値の大小関係をＲ_{Ｇ（ＯＦＦ１）}＞Ｒ_{Ｇ（ＯＦＦ２）}とすると、Ｉ_{Ｇ（ＯＦＦ１）}とＩ_{Ｇ（ＯＦＦ２）}の初期ピーク値の大小関係は図２のとおりとなる。また、コンデンサ１５と第２のオフ用ゲート抵抗１４の時定数を十分小さくすると、Ｉ_{Ｇ（ＯＦＦ１）}とＩ_{Ｇ（ＯＦＦ２）}の減衰時間の関係も図２のとおりとなる。

ターンオフ時のゲート容量放電回路のうち、閉回路２の第２のオフ用ゲート抵抗１４の抵抗値を許容できる最小限の値として、なおかつコンデンサ１５と第２のオフ用ゲート抵抗１４の時定数を所望の遅延時間ｔ_{ｄ(ＯＦＦ)}相当に選定すると、ターンオフ動作開始時からコレクタ電流Ｉ_Ｃの遮断を始める間に、閉回路１と比較して大量のゲート容量を放電し、ターンオフ遅延時間を大幅に短縮する。ターンオフ動作開始から時間が経過し、コレクタ電流Ｉ_Ｃの遮断が始まる頃になると、閉回路２のコンデンサ１５は十分充電されＩ_{Ｇ（ＯＦＦ２）}は十分減衰する。この時点で駆動対象ＩＧＢＴ５のゲート容量放電回路は閉回路１のみになり、コレクタ電流Ｉ_Ｃの遮断開始以降はゲート容量の放電は緩やかになる。ここで、所望のコレクタ電流下降時間ｔ_ｆになるよう閉回路１の第１のオフ用ゲート抵抗１３の抵抗値を選定すると、ｄｉ／ｄｔが抑制されコレクタ−エミッタ間電圧Ｖ_ＣＥのサージ電圧も十分抑制できる。

上記の動作を言い換えると、コンデンサ１５と第２のオフ用ゲート抵抗１４の直列体は、駆動対象ＩＧＢＴ５のターンオフ遅延時間ｔ_{ｄ（ＯＦＦ）}相当の時間のみ、第１のオフ用ゲート抵抗１３をバイパスする回路とみなすことができる。

複雑な制御回路や検出回路を用いることなく受動素子の定数選定のみで、ターンオフ時の遅延時間短縮、サージ電圧の低減を実現でき、半導体スイッチ素子を組込んだ装置の制御性の改善、ノイズの低減、スナバ回路の削減による装置の小型化などを目的とした用途に適用できる。

１ オン用電源
２ オフ用電源
３ オン用スイッチ
４ オフ用スイッチ
５ 駆動対象ＩＧＢＴ
６ ゲート端子
７ コレクタ端子
８ エミッタ端子
９ 第１のゲート抵抗
１０ 第２のゲート抵抗
１１ ダイオード
１２ オン用ゲート抵抗
１３ 第１のオフ用ゲート抵抗
１４ 第２のオフ用ゲート抵抗
１５ コンデンサ

Claims (2)

1. 絶縁ゲート型半導体スイッチ素子と、該絶縁ゲート型半導体スイッチ素子のゲート端子とゲート補助端子間にオン用ゲート電源とオン用スイッチとオン用ゲート抵抗の直列体よりなるオン回路を接続し、前記絶縁ゲート型半導体スイッチ素子のゲート端子とゲート補助端子間に第１のオフ用ゲート抵抗とオフ用スイッチとオフ用電源の直列体よりなるオフ回路を接続し、該第１のオフ用ゲート抵抗にコンデンサと前記第１のオフ用ゲート抵抗より抵抗値の小さい第２のオフ用ゲート抵抗の直列体を並列接続してなることを特徴とするゲート駆動回路。
2. 請求項１に記載のゲート駆動回路において、前記コンデンサと前記第２オフ用ゲート抵抗で構成するＣＲ回路の時定数が所望のターンオフ遅延時間相当であることを特徴とするゲート駆動回路。
   
   

Images