JP5955608B2

JP5955608B2 - 処理装置間通信システム

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Publication number: JP5955608B2
Application number: JP2012077138A
Authority: JP
Inventors: 敬森
Original assignee: MegaChips Corp
Current assignee: MegaChips Corp
Priority date: 2012-03-29
Filing date: 2012-03-29
Publication date: 2016-07-20
Anticipated expiration: 2032-03-29
Also published as: JP2013207702A

Description

本発明は、処理装置間通信システムに関し、特に通信の異常に関する。

伝送路を介して第１装置と第２装置との間で通信を行う通信システムが存在する。ある通信システムにおいては、第１装置および第２装置の各々は自身が通信可能か否かを判断し、通信可否情報を送信し合う。これによって、第１装置および第２装置は通信相手が通信可能か否かを認識することができる。

また伝送路の信号線の数を低減すべく、例えばシリアル／パラレル変換部を第１装置と第２装置とにそれぞれ設けることもある。各変換部は伝送路を介して通信相手からクロックとデータ（シリアルデータ）とを受け取り、当該クロックを用いてシリアルデータを適切なパラレルデータに変換する。

また特許文献１は装置本体と外部装置との通信に関する技術を開示している。特許文献１では、装置本体がクロック信号（ＣＬＫ信号）とデータ信号（ＣＭＤ信号）とを外部装置に送信し、外部装置がデータ信号を解析してこれに応じたステータス信号（ＳＴＳ信号）を装置本体へと送信する。このやり取りは通信サイクル毎に行われる。

そして、外部装置がステータス信号の送信に所定時間以上の時間を要したときには、通信エラーが生じたと判断して、外部装置はステータス信号をＨｉｇｈレベルに維持する。一方、装置本体は次の通信サイクルの開始時にＨｉｇｈレベルに維持されたステータス信号を受信し、通信エラーが生じたことを認識する。

特開２０１１−１８７０７９号公報

しかしながら上述した通信システムにおいて、たとえば第１装置に通信異常が生じて第２装置へとクロックを送信できない場合、第２装置の変換部はクロックを受信できずに停止する（変換動作を実行できない）。よって、第２装置は第１装置が通信できないことを認識できない。

また特許文献１の技術では、外部装置に通信エラーが生じたと認識した場合に、Ｈｉｇｈレベルのステータス信号を送信するものの、外部装置自体に通信異常が生じてステータス信号が送信できない場合には、装置本体は通信エラーを認識できない。

そこで、本発明は、第１装置から第２装置へのクロックが停止したときにその異常を第２装置が認識できる処理装置間通信システムを提供することを目的とする。

本発明にかかる処理装置間通信システムの第１の態様は、第１装置と、第２装置と、前記第１装置と前記第２装置とを接続する伝送路とを備える処理装置間通信システムであって、前記第１装置は、所定の送信クロックと同期する送信データをＭ（Ｍは２以上の自然数）ビットパラレル又は１ビットシリアルで前記伝送路を介して前記第２装置へと送信するとともに、前記伝送路を介して前記送信クロックを前記第２装置へと送信し、前記第２装置は、所定のバスクロックと同期するデータがｎ（ｎは２以上の自然数）ビットパラレルで伝達される信号線群と、前記信号線群との間でデータを送受信する処理部と、前記伝送路から前記送信クロックと前記送信データとを受け取り、前記送信クロックが停止したか否を判定し、否定的な判定がなされたときに、受信クロック及び受信データとして前記送信クロック及び前記送信データを送信し、肯定的な判定をしたときに、前記受信クロックとして所定の代替クロックを、前記受信データとして前記代替クロックと同期する異常情報を、それぞれ送信する受信データ中継部と、前記受信データ中継部から前記受信データをＭビットパラレル又は１ビットシリアルで受け取るとともに、前記受信データ中継部から前記受信クロックを受け取り、前記所定のバスクロックと前記受信クロックとを用いて前記受信データをｎビットパラレルの受信データに変換し、前記信号線群を介して変換後の前記受信データを前記処理部へと送信する変換部と、前記バスクロックと生成用クロックとを生成するクロック生成部とを備え、前記受信データ中継部は、前記送信クロックと等しく又は前記送信クロックに基づいて生成されて活性／不活性を繰り返し採る判定クロックを、前記判定クロックの周波数の２倍よりも高いサンプリング周波数でサンプリングし、当該サンプリング値が連続して同じ値を採る回数が、前記サンプリング周波数を前記判定クロックの周波数の２倍で除算した値以上の整数たる回数基準値より大きいときに、前記送信クロックが停止したと判定し、前記変換部は、前記生成用クロックを用いて第２送信クロックを生成し、前記バスクロックと同期する第２送信データを前記信号線群からｎビットパラレルで受け取り、前記バスクロックと前記第２送信クロックとを用いて、前記第２送信データをＭビットパラレルまたは１ビットシリアルの第３送信データに変換して、前記第３送信データと前記第２送信クロックとを前記伝送路を介して前記第１装置へと送信し、前記サンプリング周波数は前記生成用クロックまたは前記バスクロックに基づいて規定され、前記サンプリング周波数は前記生成用クロックの周波数と等しく、前記送信クロックの周波数は最大値ｆｔｍａｘと最小値ｆｔｍｉｎとの間の値を採り、前記生成用クロックの周波数は最大値ｆｐｍａｘと最小値ｆｐｍｉｎとの間の値を採り、前記判定クロックは前記送信クロックを所定の分周比ＤＩＶで分周して生成され、前記分周比ＤＩＶは、ＤＩＶ＞２ｆｔｍａｘ／ｆｐｍｉｎを満たし、前記回数基準値ＤＥＴＣＴはＤＥＴＣＴ＞ｆｐｍａｘ・ＤＩＶ／（２×ｆｔｍｉｎ）を満たす。

本発明にかかる処理装置間通信システムの第２の態様は、第１の態様にかかる処理装置間通信システムであって、前記代替クロックは前記バスクロックである又は前記バスクロックに基づいて生成される。

本発明にかかる処理装置間通信システムの第３の態様は、第１または第２の態様にかかる処理装置間通信システムであって、前記代替クロックは前記生成用クロックである又は前記生成用クロックに基づいて生成される。

本発明にかかる処理装置間通信システムの第４の態様は、第１から第３の何れか一つの態様にかかる処理装置間通信システムであって、前記第１装置は、自身が通信可能か否かを示す通信可否情報を前記送信情報として前記第２装置に送信し、前記異常情報は前記通信可否情報において通信不可を示す情報と等しい。

本発明にかかる処理装置間通信システムの第１及び第３の態様によれば、第１装置からの送信クロックが停止したときにも、変換部は受信クロックとして代替クロックを受信し、受信クロック（代替クロック）によって規定される受信データとして異常情報を受信する。このとき、変換部は代替クロックによって規定される異常情報を、バスクロックによって規定される受信データに変換して処理部へと送信する。

したがって第１装置からの送信クロックが停止したときに、変換部は当該異常情報を処理部へと処理部へと送信することができる。

しかも変換部の機能を用いて異常情報を処理部へと送信しているので、別途に信号線群と受信データ中継部とを接続する場合に比べて信号線群の信号線の本数を増やす必要がない。

しかも、サンプリング値が連続して同じ値を採る回数に基づいて送信クロックの停止を判断することができる。

しかも、サンプリング周波数は生成用クロック又はバスクロックによって規定される。よって、サンプリング周波数を規定するクロックを一から生成する場合に比して、回路規模または製造コストを低減できる。

しかも、送信クロックの周波数及び生成用クロックの周波数の各々が最大値と最小値との間で変動したとしても、適切に送信クロックの停止を判定できる。

本発明にかかる処理装置間通信システムの第２の態様によれば、一から代替クロックを生成する場合に比べて回路規模および製造コストを抑制できる。

本発明にかかる処理装置間通信システムの第４の態様によれば、処理部が認識すべき情報の種類を増やすことなく、第１装置が通信できないことを了知できる。

処理装置間通信システムの概念的な構成の一例を示す図である。処理装置間通信システムの概念的な構成の一例を示す図である。選択部の概念的な内部構成の一例を示す図である。判定クロックとサンプリング周期との関係の一例を示す図である。判定クロックとサンプリング周期との関係の一例を示す図である。処理装置間通信システムの概念的な構成の一例を示す図である。

図１に示すように、第１装置１０と第２装置２０とは伝送路３０を介して相互に接続されて、互いに通信する。例えば第１装置１０は自身が通信可能であるかどうかを、伝送路３０を介して第２装置２０へと送信し、また第２装置２０は自身が通信可能であるかどうかを、伝送路３０を介して第１装置１０へと送信する。

また図１の例示では、第１装置１０は例えば撮像装置（例えばイメージセンサ）４０と接続され、伝送路３０とは別の画像用伝送路３１も介して第２装置２０と接続されている。第１装置１０は例えば撮像装置４０によって撮像される撮像データ（原画像データ）を受け取り、この撮像データに適宜に処理を施した上で、画像用伝送路３１を介して第２装置２０へと送信する。

第２装置２０は受け取ったデータに適宜に公知の画像処理を施し、これを不図示の装置へと送信する。

このような画像処理装置において、第１装置１０は例えば撮像装置４０と第２装置２０との間の通信を仲介する仲介装置と把握することができる。例えば第１装置１０は撮像装置４０と第２装置２０との間の接続条件の不一致（例えば信号線の数の不一致および／または動作速度の不一致など）を整合させるための仲介装置である。この場合、第１装置１０は撮像装置４０からの撮像データを第２装置２０に入力可能なデータに変換し、これを第２装置２０へと送信する。

図１の例示では、第１装置１０は回路１１と信号線群（以下、ＣＰＵバスと呼ぶ）１３と処理部１４と記憶部１５と変換部１６とクロック生成部１８とを備えている。処理部１４は例えば中央演算装置（ＣＰＵ）である。処理部１４はクロック生成部１８から所定のバスクロックＢＣ１を受け取る。処理部１４はＣＰＵバス１３に接続されており、バスクロックＢＣ１でＣＰＵバス１３と信号の送受信を行う。処理部１４は例えば第１装置１０の全体を制御する。

記憶部１５は例えばメモリ（例えばＳＲＡＭ(Static-Random-Access-Memory)）であってＣＰＵバス１３に接続される。記憶部１５には例えば処理部１４によって実行されるプログラムが格納され、また例えばプログラムを実行するための作業領域を提供する。

回路１１は撮像装置４０から撮像データを受け取る。回路１１はＣＰＵバス１３に接続されており、例えば処理部１４によって制御される。回路１１は撮像データに対して処理を施して、例えば第２装置２０に適したデータに変換する。この処理の内容は本発明の本質とは異なるので詳細な説明は省略する。

変換部１６は、ＣＰＵバス１３と伝送路３０とに接続される。変換部１６はＣＰＵバス１３からのデータを伝送路３０へと送信し、伝送路３０からのデータをＣＰＵバス１３へと送信する。その際、変換部１６はＣＰＵバス１３のＮ（Ｎは２以上の複数）本の信号線を介してパラレルでデータを送受信する。また変換部１６は伝送路３０のＭ（Ｍは自然数であって例えばＮよりも小さい）本の信号線を介してパラレルでデータを送受信する。ただし、Ｍが１である場合には、変換部１６は伝送路３０とシリアルでデータを送受信することとなる。

言い換えれば、変換部１６は、ＣＰＵバス１３側のＮビットパラレルのデータと、伝送路３０側のＭビットパラレル（Ｍが１の場合は１ビットシリアル、以下同様）のデータとの間の変換を実行する。以下、詳細に説明する。

変換部１６はクロック生成部１８からバスクロックＢＣ１を受け取る（図２も参照）。なお図２では、図面の簡素化のために、第１装置１０の回路１１、処理部１４、記憶部１５及びクロック生成部１８と、第２装置２０の一部（後述）との図示を省略している。

変換部１６は処理部１４から第２装置２０へと送信すべき送信データを、ＣＰＵバス１３のＮ本の信号線を介してＮビットパラレルで受け取る。この段階では送信データはバスクロックＢＣ１と同期する。

また変換部１６は例えばクロック生成部１８から生成用クロックＰＣ１を受け取る。変換部１６は生成用クロックＰＣ１に基づいて送信クロックＴＣ１を生成する。送信クロックＴＣ１は変換部１６が伝送路３０へと送信データを送信する際に用いられるクロックである。

変換部１６は、バスクロックＢＣ１と送信クロックＴＣ１とを用いて、Ｎビットパラレルの送信データをＭビットパラレルの送信データＴＤ１に変換する。この送信データＴＤ１は送信クロックＴＣ１と同期する。このような変換自体は公知技術であるので詳細な説明は省略する。そして変換部１６は伝送路３０のＭ本の信号線へと送信データＴＤ１を送信するとともに、伝送路３０の他の１本の信号線へと送信クロックＴＣ１を送信する。なお図２には、送信データＴＤ１が１ビットシリアルで送信される場合の伝送路３０が示されている。

また変換部１６は第２装置２０から送信される受信クロックＲＣ１および受信データＲＤ１を、伝送路３０を介して受信する。より詳細には、変換部１６は伝送路３０の１本の信号線を介して受信クロックＲＣ１を受信するとともに、伝送路３０のＭ本の信号線を介してＭビットパラレルで受信データＲＤ１を受信する。この段階では受信データＲＤ１は受信クロックＲＣ１と同期する。変換部１６は、バスクロックＢＣ１と受信クロックＲＣ１とを用いて、Ｍビットパラレルの受信データＲＤ１をＮビットパラレルの受信データに変換する。変換後の受信データはバスクロックＢＣ１と同期する。そして、変換部１６はＣＰＵバス１３のＮ本の信号線を経由してＮビットパラレルの当該受信データを処理部１４へと送信する。

第２装置２０は例えば回路２１と信号線群（ＣＰＵバス）２３と処理部２４と記憶部２５と変換部２６と受信データ中継部２７とクロック生成部２８とを備えている。処理部２４は例えば中央演算装置（ＣＰＵ）である。処理部２４はクロック生成部２８からバスクロックＢＣ２を受け取る。処理部２４はＣＰＵバス２３に接続されており、バスクロックＢＣ２でＣＰＵバス２３と信号の送受信を行う。処理部２４は例えば第２装置２０の全体を制御する。

記憶部２５は例えばメモリ（例えばＳＲＡＭ(Static-Random-Access-Memory)）であってＣＰＵバス２３に接続される。記憶部２５には例えば処理部２４によって実行されるプログラムが格納され、またプログラムを実行するための作業領域を提供する。

回路２１は第１装置１０から画像用伝送路３１を介して画像データを受け取る。回路２１は例えばＣＰＵバス２３に接続されており、例えば処理部２４によって制御される。回路２１は画像データに対して適宜に画像処理を施して、不図示の装置へと送信する。この画像処理の内容は本発明の本質とは異なるので詳細な説明は省略する。

変換部２６はＣＰＵバス２３と伝送路３０とに接続される。変換部２６は、変換部１６と同様の機能を有し、ＣＰＵバス２３からのデータを伝送路３０へと送信し、伝送路３０からのデータをＣＰＵバス２３へと送信する。その際、変換部２６はＣＰＵバス２３のｎ（ｎは２以上の複数）本の信号線とパラレルでデータを送受信し、伝送路３０のＭ（ｎよりも小さい自然数）本の信号線とパラレルでデータを送受信する。なおＭが１である場合には、変換部２６は伝送路３０とシリアルでデータを送受信する。

言い換えれば、変換部２６は、ＣＰＵバス２３側のｎビットパラレルのデータと、伝送路３０側のＭビットパラレル（Ｍが１の場合は１ビットシリアル、以下同様）のデータとの間の変換を実行する。以下、詳細に説明する。

変換部２６はクロック生成部２８からバスクロックＢＣ２を受け取る（図２も参照）。なお図２では、図面の簡素化のために、第２装置２０の回路２１、処理部２４、記憶部２５及びクロック生成部２８の図示を省略している。

変換部２６は処理部２４から第１装置１０へと送信すべき送信データを、ＣＰＵバス２３のｎ本の信号線を介してｎビットパラレルで受け取る。この段階では送信データはバスクロックＢＣ２と同期する。

また変換部２６は例えばクロック生成部２８から生成用クロックＰＣ２を受け取る。変換部２６は生成用クロックＰＣ２に基づいて送信クロックＴＣ２を生成する。送信クロックＴＣ２は変換部２６が伝送路３０へと送信データを送信する際に用いられるクロックである。

変換部２６は、バスクロックＢＣ２と送信クロックＴＣ２とを用いて、ｎビットパラレルの送信データをＭビットパラレルの送信データＴＤ２に変換する。この送信データＴＤ２は送信クロックＴＣ２と同期する。そして変換部２６は伝送路３０のＭ本の信号線へと送信データＴＤ２を送信するとともに、伝送路３０の他の１本の信号線へと送信クロックＴＣ２を送信する。

なお、上述の送信クロックＴＣ２および送信データＴＤ２は受信クロックＲＣ１および受信データＲＤ１として変換部２６によって受信される。

また変換部２６は、第１装置１０から送信される送信クロックＴＣ１および送信データＴＤ１を、伝送路３０と受信データ中継部２７とを介して受信する。

受信データ中継部２７は伝送路３０を介して送信クロックＴＣ１と送信データＴＤ１とを受け取る。そして受信データ中継部２７は送信クロックＴＣ１が停止しているか否かを判定する。否定的な判定がなされれば、受信データ中継部２７は送信クロックＴＣ１を受信クロックＲＣ２として変換部２６へと送信するとともに、送信データＴＤ１を受信データＲＤ２として変換部２６へと送信する。したがって、送信クロックＴＣ１が正常に動作しているときには、変換部２６は、第１装置１０から送信される送信クロックＴＣ１および送信データＴＤ１を、それぞれ受信クロックＲＣ２および受信データＲＤ２として受信することができる。

一方で肯定的な判定がなされれば、受信データ中継部２７は受信クロックＲＣ２として所定の代替クロック（例えばバスクロックＢＣ２）を変換部２６へと送信するとともに、受信データＲＤ２として、代替クロックと同期する異常情報を変換部２６へと送信する。したがって、送信クロックＴＣ１が停止しているときには、変換部２６は代替クロックと異常情報とを、それぞれ受信クロックＲＣ２および受信データＲＤ２として受信する。

変換部２６は１本の信号線を介して受信クロックＲＣ２を受信するとともに、Ｍ本の信号線を介してＭビットパラレルで受信データＲＤ２を受信する。受信データＲＤ２は受信クロックＲＣ２と同期する。変換部２６は、バスクロックＢＣ２と受信クロックＲＣ２とを用いて、Ｍビットパラレルの受信データＲＤ２をｎビットパラレルの受信データに変換する。変換後の受信データはバスクロックＢＣ２と同期する。そして、変換部２６はＣＰＵバス２３のｎ本の信号線を経由してｎビットパラレルの当該受信データを処理部２４へと送信する。

このようなシステムによれば、送信クロックＴＣ１が停止していないときには、処理部２４は変換部２６とＣＰＵバス２３とを経由して送信データＴＤ１を受信データＲＤ２として適切に受け取ることができる。なおこのようなデータの一例として、第１装置１０が通信可能か否かを示す例えば８ビットの通信可否情報が挙げられる。

一方で、送信クロックＴＣ１が停止しているときには、変換部２６には受信クロックＲＣ２として代替クロックが入力され、受信データＲＤ２として異常情報が入力される。したがって送信クロックＴＣ１が停止しているにも関わらず、変換部２６は動作を継続することができ、異常情報を適切に処理部２４へと送信できる。よって、処理部２４は第１装置１０が通信できない状態であると認識することができる。

しかも本システムによれば、受信データ中継部２７が送信クロックＴＣ１の停止を検出したときには、変換部２６の機能を利用して、異常情報を処理部２４に通知している。よって、別途にＣＰＵバス２３と受信データ中継部２７を接続する場合に比べて、ＣＰＵバス２３の信号線数を増大させる必要がなく、回路規模を抑制することができる。

なお、第１装置１０と第２装置２０とはそれぞれ送信クロックＴＣ１，ＴＣ２を絶えず送信してもよく、或いは所定の間隔毎に送信してもよい。受信データ中継部２７はこの所定の間隔を考慮した期間を超えて送信クロックが活性或いは非活性を維持しているときに送信クロックが停止したと判定すればよい。

また上述のように、代替クロックとしては例えばバスクロックＢＣ２を採用することができる。よって図２の例示では、受信データ中継部２７がクロック生成部２８からバスクロックＢＣ２を入力し、代替クロックとしてバスクロックＢＣ２を出力する。ただし必ずしもこれに限らない。例えばバスクロックＢＣ２とは別に生成されるクロック（例えば生成用クロックＰＣ２）を代替クロックとして採用してもよい。バスクロックＢＣ２または生成用クロックＰＣ２を採用すれば、代替クロックを生成する必要がないので、回路規模および製造コストが抑制できる。或いは代替クロックは、バスクロックＢＣ２または生成用クロックＰＣ２に基づいて生成されてもよい。

また異常情報として、送信データＴＤ１の通信可否情報であって通信が不可であることを示す場合の情報を採用してもよい。これによって、処理部２４が認識すべき情報の種類を増やすことなく、第１装置１０が通信できないことを了知できる。

また第１装置１０および第２装置２０は図１に示す態様に限らない。要するに、第１装置１０は送信クロックＴＣ１と、送信クロックＴＣ１と同期する送信データＴＤ１とを伝送路３０に送信すればよく、第２装置２０はＣＰＵバス２３と処理部２４と変換部２６と受信データ中継部２７とクロック生成部２８とを備えていればよい。送信クロックＴＣ１が停止したと受信データ中継部２７が判定したときに、変換部２６は第１装置１０の異常を処理部２４に送信できるからである。

＜受信データ中継部２７＞
受信データ中継部２７の内部構成の一例は図２の態様に限らないものの、以下に詳述する。図２の例示では、例えば受信データ中継部２７はクロック受信データ中継部２７１と選択部２７２と論理回路２７３〜２７５とを有している。なお以下では、信号の活性／非活性をそれぞれ「１」「０」で表す。例えば各クロックの活性／非活性を「１」「０」で表す。

クロック受信データ中継部２７１は送信クロックＴＣ１が停止しているか否かを判定する。例えば送信クロックＴＣ１が「０」を採る期間が予め定められた基準期間よりも長いときに、クロック受信データ中継部２７１は肯定的に判定する。当該期間は例えば公知のタイマー回路などを用いて計時することができ、当該期間と基準期間との比較は例えば公知の比較器などを用いて行うことができる。そしてクロック受信データ中継部２７１は肯定的な判定がなされたときに「１」を出力し、否定的な判定がなされたときに「０」を出力する。

論理回路２７３には、クロック受信データ中継部２７１からの出力と、送信クロックＴＣ１とが入力される。論理回路２７３はＡＮＤ回路であって、クロック受信データ中継部２７１が「０」を出力し、且つ、送信クロックＴＣ１が「１」を採るときに、「１」を出力する。論理回路２７３はこれ以外の場合に「０」を出力する。よって論理回路２７３は、送信クロックＴＣ１が停止していないと判定されるときには送信クロックＴＣ１を出力し、送信クロックＴＣ１が停止していると判定されるときには「０」を出力する。

選択部２７２には代替クロック（例えばバスクロックＢＣ２）とクロック受信データ中継部２７１の出力とが入力される。選択部２７２はクロック受信データ中継部２７１の出力が「０」である場合には「０」を出力する。一方、クロック受信データ中継部２７１の出力が「１」である場合には代替クロックを出力する。

選択部２７２は例えば図３に示すようにフリップフロップ２７２１，２７２２とラッチ回路２７２３と論理回路２７２４とを備えている。フリップフロップ２７２１，２７２２は例えばＤ型のフリップフロップである。フリップフロップ２７２１にはクロック受信データ中継部２７１の出力と代替クロックとが入力される。フリップフロップ２７２２にはフリップフロップ２７２１の出力と代替クロックとが入力される。ラッチ回路２７２３にはフリップフロップ２７２２の出力と代替クロックとが入力される。ラッチ回路２７２３は例えばＤ型のラッチ回路である。論理回路２７２４にはラッチ回路２７２３と代替クロックとが入力される。論理回路２７２４はＡＮＤ回路である。論理回路２７２４の出力が選択部２７２の出力となる。

図３の選択部２７２によれば、クロック受信データ中継部２７１の出力を適宜にラッチしているので、瞬時的なノイズ変動などの影響を抑制することができる。

論理回路２７５は選択部２７２の出力と論理回路２７３の出力とを入力し、後述の論理値を受信クロックＲＣ２として変換部２６へと出力する。論理回路２７５はＯＲ回路であって、選択部２７２の出力または論理回路２７３の出力が「１」であるときに「１」を出力し、選択部２７２の出力および論理回路２７３の出力が「０」であるときに「０」を出力する。さて、クロック受信データ中継部２７１の出力が「０」であるときには、選択部２７２は「０」を出力し、論理回路２７３は送信クロックＴＣ１を出力する。よってこのとき論理回路２７５は送信クロックＴＣ１を受信クロックＲＣ２として変換部２６へと出力する。一方、クロック受信データ中継部２７１の出力が「１」であるときには、選択部２７２は代替クロック（例えばバスクロックＢＣ２）を出力し、論理回路２７３は「０」を出力する。よってこのとき論理回路２７５は代替クロックを受信クロックＲＣ２として変換部２６へと出力する。

論理回路２７４はクロック受信データ中継部２７１の出力と送信データＴＤ１とを入力し、後述の論理値を受信データＲＤ２として変換部２６へと出力する。論理回路２７４は（Ｍ＋１）ビットのＡＮＤ回路であって、クロック受信データ中継部２７１が「０」を出力した場合には、Ｍビットの送信データＴＤ１と同じ内容を出力する。論理回路２７４はこれ以外の場合にＭビットの「０」を出力する。よって論理回路２７４は、送信クロックＴＣ１が停止していないと判定されるときには送信データＴＤ１を受信データＲＤ２として変換部２６へと出力する。また送信クロックＴＣ１が停止していると判定されるときには受信データＲＤ２として「０」を出力する。この受信データＤ２が異常情報に相当する。

なお上述のように、この異常情報は通信可否情報において通信できない旨の情報と等しくてもよい。

＜クロック受信データ中継部２７１＞
クロック受信データ中継部２７１の内部構成の一例は図４の態様に限らないものの、以下に詳述する。クロック受信データ中継部２７１は分周部２７１１と判定部２７１２とを備える。

分周部２７１１は分周比ＤＩＶで送信クロックＴＣ１を分周して判定クロックＣ２を生成し、これを判定部２７１２に出力する。分周比ＤＩＶは例えば予め設定される。

判定部２７１２には判定クロックＣ２が入力される。判定部２７１２は判定クロックＣ２を所定のサンプリング周波数ｆ１で繰り返しサンプリングする（図５も参照）。図５においては判定クロックＣ２を示し、またサンプリングタイミングを黒丸で示している。このサンプリング周波数ｆ１は判定クロックＣ２の周波数ｆ２の２倍よりも高い。これによってサンプリングの周期（１／ｆ１）が判定クロックＣ２の半周期（１／（２・ｆ２））よりも短くなる。したがって判定クロックＣ２の半周期に少なくとも１回のサンプリングを行うことができる。

判定部２７１２は同じサンプリング値を連続して採る回数Ｆを計数する。図５の例示では、回数Ｆは２又は３である。そして判定部２７１２はこの回数Ｆが回数基準値ＤＥＴＣＴ（例えば３）よりも大きいかどうかを判定し、肯定的な判定がなされたときに送信クロックＴＣ１が停止したと判定する。

ここで、回数基準値ＤＥＴＣＴの決定方法について述べる。まず判定クロックＣ２が正常に動作しているときの回数Ｆについて考慮する。図５に例示するように回数Ｆは必ずしも一定ではない。図５の例示では回数Ｆは２又は３を採る。よってこの場合、回数基準値ＤＥＴＣＴとして３以上の値を採用すればよい。これによって送信クロックＴＣ１の停止を適切に判定することができる。

次に、判定クロックＣ２が正常に動作するときの回数Ｆを一般化する。この回数Ｆは、サンプリング周期（１／ｆ１）と判定クロックＰＣ２の半周期（１／（２・ｆ２））との比（＝ｆ１／（２・ｆ２））に基づいて理解できる。例えば当該比が自然数である場合、図６に示すように、回数Ｆは常にその自然数（図６の例示では２）と一致する。なお、判定クロックＰＣ２が遷移するタイミングでサンプリングする場合、例えばサンプリング値として常に「１」を採用するか、常に「０」を採用すればよい。一方、図５に例示では当該比が２．２程度である。この場合、回数Ｆは２または３を採る。つまり、当該比が整数部分Ｘと小数部分Ｙ（０＜Ｙ＜１）とを有する小数である場合、回数Ｆはその整数部分Ｘと、整数部分Ｘに１を加算した整数（Ｘ＋１）とのどちらかを採る。

回転基準値ＤＥＴＣＴは、判定クロックＣ２が正常に動作するときの回数Ｆの最大値（図５の例示では（Ｘ＋１））以上であればよい。言い換えれば、回数基準値ＤＥＴＣＴは、サンプリング周波数ｆ１を周波数ｆ２の２倍で除算した値以上の整数であればよい。

以上のようにして回数基準値ＤＥＴＣＴを決定することができる。

なおサンプリング周波数ｆ１はサンプリングクロックによって規定される。サンプリングクロックは例えばバスクロックＢＣ２または生成用クロックＰＣ２であってもよい。これによって、サンプリングのための新たなクロックを生成する必要がなく、回路規模および製造コストを低減できる。

なお例えば信号処理のモードに基づいて、送信クロックＴＣ１の周波数ｆｔおよび生成用クロックＰＣ２の周波数ｆｐを、個別に変化させる場合がある。例えば第１モードにおいて周波数ｆｔをその最大値ｆｔｍａｘに設定し、周波数ｆｐをその最小値ｆｐｍｉｎに設定したり、第２モードにおいて周波数ｆｔをその最小値ｆｔｍｉｎに設定し、周波数ｆｐをその最大値ｆｐｍａｘに設定する。

このように周波数ｆｔ，ｆｐをその最小値と最大値との間で個別に変動させる場合、分周比ＤＩＶを以下の式を満たすように設定することが望ましい。

ＤＩＶ＞２ｆｔｍａｘ／ｆｐｍｉｎ・・・（１）

式（１）は次のように変形できる。

１／ｆｐｍｉｎ＜１／（２・ｆｔｍａｘ／ＤＩＶ）・・・（２）

式（２）の左辺はサンプリング周期の最大値に相当し、式（２）の右辺は判定クロックＣ２の半周期の最小値に相当する。よって式（２）によれば、サンプリング周期が最大であり、かつ判定クロックＣ２の半周期の最小値となる場合であっても、サンプリング周期を判定クロックＣ２の半周期よりも小さくできる。したがって、式（１）を満たすように分周比ＤＩＶを設定することで、たとえ送信クロックＴＣ１の周波数ｆｔと生成用クロックＰＣ２の周波数ｆｐとが変動したとしても、判定クロックＣ２の半周期において少なくとも１回のサンプリングを行うことができる。

また回数基準値ＤＥＴＣＴは次式を満たす整数であることが望ましい。

ＤＥＴＣＴ≧ｆｐｍａｘ・ＤＩＶ／（２×ｆｔｍｉｎ）・・・（３）

式（３）の右辺は、サンプリング周期の最小値（１／ｆｐｍａｘ）と、判定クロックＣ２の周期の最大値（１／（２・ｆｔｍｉｎ／ＤＩＶ））との比である。さて回数Ｆは、サンプリング周期が最小であり、判定クロックＣ２の周期が最大となるときに、最大値を採る。よって、式（３）の右辺の比は回数Ｆの最大を表す。

式（３）によれば回数基準値ＤＥＴＣＴは回数Ｆの最大値よりも大きい。よって、たとえ送信クロックＴＣ１の周波数ｆｔと生成用クロックＰＣ２の周波数ｆｐとが変動したとしても、判定クロックＣ２の動作の停止を適切に判定することができる。

１０，２０装置
２３ＣＰＵバス
２４処理部
２６変換部
２７受信データ中継部
２８クロック生成部
３０伝送路

Claims

第１装置と、第２装置と、前記第１装置と前記第２装置とを接続する伝送路とを備える処理装置間通信システムであって、
前記第１装置は、所定の送信クロックと同期する送信データをＭ（Ｍは２以上の自然数）ビットパラレル又は１ビットシリアルで前記伝送路を介して前記第２装置へと送信するとともに、前記伝送路を介して前記送信クロックを前記第２装置へと送信し、
前記第２装置は、
所定のバスクロックと同期するデータがｎ（ｎは２以上の自然数）ビットパラレルで伝達される信号線群と、
前記信号線群との間でデータを送受信する処理部と、
前記伝送路から前記送信クロックと前記送信データとを受け取り、前記送信クロックが停止したか否を判定し、否定的な判定がなされたときに、受信クロック及び受信データとして前記送信クロック及び前記送信データを送信し、肯定的な判定をしたときに、前記受信クロックとして所定の代替クロックを、前記受信データとして前記代替クロックと同期する異常情報を、それぞれ送信する受信データ中継部と、
前記受信データ中継部から前記受信データをＭビットパラレル又は１ビットシリアルで受け取るとともに、前記受信データ中継部から前記受信クロックを受け取り、前記所定のバスクロックと前記受信クロックとを用いて前記受信データをｎビットパラレルの受信データに変換し、前記信号線群を介して変換後の前記受信データを前記処理部へと送信する変換部と、
前記バスクロックと生成用クロックとを生成するクロック生成部と
を備え、
前記受信データ中継部は、前記送信クロックと等しく又は前記送信クロックに基づいて生成されて活性／不活性を繰り返し採る判定クロックを、前記判定クロックの周波数の２倍よりも高いサンプリング周波数でサンプリングし、当該サンプリング値が連続して同じ値を採る回数が、前記サンプリング周波数を前記判定クロックの周波数の２倍で除算した値以上の整数たる回数基準値より大きいときに、前記送信クロックが停止したと判定し、
前記変換部は、前記生成用クロックを用いて第２送信クロックを生成し、前記バスクロックと同期する第２送信データを前記信号線群からｎビットパラレルで受け取り、前記バスクロックと前記第２送信クロックとを用いて、前記第２送信データをＭビットパラレルまたは１ビットシリアルの第３送信データに変換して、前記第３送信データと前記第２送信クロックとを前記伝送路を介して前記第１装置へと送信し、
前記サンプリング周波数は前記生成用クロックまたは前記バスクロックに基づいて規定され、
前記サンプリング周波数は前記生成用クロックの周波数と等しく、
前記送信クロックの周波数は最大値ｆｔｍａｘと最小値ｆｔｍｉｎとの間の値を採り、前記生成用クロックの周波数は最大値ｆｐｍａｘと最小値ｆｐｍｉｎとの間の値を採り、
前記判定クロックは前記送信クロックを所定の分周比ＤＩＶで分周して生成され、
前記分周比ＤＩＶは、
ＤＩＶ＞２ｆｔｍａｘ／ｆｐｍｉｎ
を満たし、
前記回数基準値ＤＥＴＣＴは
ＤＥＴＣＴ＞ｆｐｍａｘ・ＤＩＶ／（２×ｆｔｍｉｎ）
を満たす、処理装置間通信システム。
前記代替クロックは前記バスクロックである又は前記バスクロックに基づいて生成される、請求項１に記載の処理装置間通信システム。
前記代替クロックは前記生成用クロックである又は前記生成用クロックに基づいて生成される、請求項１または２に記載の処理装置間通信システム。
前記第１装置は、自身が通信可能か否かを示す通信可否情報を送信情報として前記第２装置に送信し、
前記異常情報は前記通信可否情報において通信不可を示す情報と等しい、請求項１から３の何れか一つに記載の処理装置間通信システム。