JP6002387B2 - ダイオードおよびそれを用いた電力変換システム - Google Patents

Description

本発明はダイオードおよびそれを用いた電力変換装置に関する。

電力変換装置にＩＧＢＴ（Insulated Gate Bipolar Transistor）もしくはＭＯＳ（Metal-Oxide-Semiconductor）トランジスタと逆並列に接続されて、フリーホイールダイオードとして用いられるダイオードは、装置の駆動周波数の増加に伴って、一層の低損失化、並びにリカバリ（逆回復）特性の改善すなわちリカバリ電流の低減やソフト化が要求されている。

従来、リカバリ特性を改善する方法として、導通時におけるダイオードのアノード端子側からのキャリア注入を抑制することが有効であることが知られている。これは、ダイオードのリカバリ電流のピーク値が、主にダイオードのアノード電極側のキャリア濃度に依存するからで、この濃度を低減することで電流のピーク値が小さくなるためである。例えば、特許文献１や特許文献２に記載されるダイオードでは、アノード電極側のｐ型半導体領域にｎ型半導体領域を埋め込むような構造にしてアノード電極側からのホール注入を抑制することにより、リカバリ電流を低減するとともにソフト化も図られている。

しかしながら、電力変換装置の駆動周波数が更に増加してＩＧＢＴやＭＯＳトランジスタのスイッチング速度が速くなると、リカバリ電流のピーク値を抑制するだけではリカバリ特性のソフト化を実現するのが難しくなってきている。

ＩＧＢＴやＭＯＳトランジスタのスイッチング速度が速くなってもリカバリ特性のソフト化を実現方法として、特許文献３もしくは非特許文献１に記載されるダイオードでは、カソード電極側に局所的にｐ型半導体領域を設けている。リカバリ時にダイオードのアノード電極とカソード電極の間に印加される逆方向電圧が大きくなると、このカソード電極側に設けたｐ型半導体領域とｎ^-ドリフト層領域との接合部に電圧が印加され、ｐ型半導体領域からｎ^-ドリフト層領域に正孔が注入されて逆方向電流が流れ、この電流がリカバリ電流の源となってテール電流部分でのリカバリ電流の時間変化を緩やかにし、ソフトなリカバリ特性を得ることができる。

しかしながら、このダイオードは、ダイオードの裏面のカソード電極側にリソグラフィ工程を用いてｐ型半導体領域とｎ型半導体領域をパターニングしなければならず、製造プロセスが複雑になり、コストが増加してしまう。耐圧６００Ｖや１.２ｋＶのダイオードでは、ｎ^-ドリフト層領域を薄くするためにＳｉ基板の厚さを７０〜１４０μｍ程度まで薄くした後に裏面のリソグラフィ工程を実施するので、特に製造プロセス上の困難さを伴う。加えて、カソード側のｐ型半導体領域を設けることでカソード電極側のｎ型半導体領域の面積が減少するため、このｎ型半導体領域の面積が減った分だけ導通時にカソード側からの電子注入量が減って順バイアス時の電圧降下（順方向電圧降下）が増加してしまう。

特開昭５５−１４８４６９号公報 特開平４−３１２９８１号公報 特開平８−３１６５０１号公報

K. Nakamura, H. Iwanaga, H. Okabe, S. Saito and K. Harade, Proceedings of International Symposium on Power Semiconductor Devices and ICs (ISPSD) 2005, pp.156-159, 2009.

従来のダイオードでは、アノード電極側からのホール注入を抑制するだけでは、電力変換装置の駆動周波数を上げると、リカバリ特性のソフト化が難しくなっている。カソード電極側の半導体領域に局所的にｐ型半導体領域を設けたダイオードでリカバリ特性はソフト化するが、Ｓｉ基板の裏面のカソード側をソグラフィー工程を用いてパターニングをするため、製造プロセスが複雑になり、コストが増加してしまう。加えて、カソードからの電子注入量が減少して導通時の電力損失が増加する。

本発明は、上記のような問題を考慮してなされたものであり、導通時の電力損失が増加することなくソフトリカバリ化できるダイオードおよびそれを用いた電力変換システムを提供することを目的とする。

本発明に係るダイオードは、第１導電型の第１の半導体領域と、前記第１の半導体領域に設けられる第２導電型の第２の半導体領域と、前記第１の半導体領域に設けられ、前記第１の半導体領域よりも不純物濃度が高い前記第１導電型の第３の半導体領域と、前記第２の半導体領域にオーミック接触する第１の主電極と、前記第３の半導体領域にオーミック接触する第２の主電極とを有し、前記第１の半導体領域と前記第２の半導体領域との間において部分的に、前記第１の半導体領域よりも不純物濃度が高い前記第１導電型の第４の半導体領域が設けられる。

リカバリ時に、第２の半導体領域と第４の半導体領域とで形成されるアバランシェダイオード部が動作してアバランシェ電流が流れることにより、リカバリ電流が緩やかに減少するので、リカバリ特性がソフト化できる。また、第１の半導体領域と第２の半導体領域との間において部分的に第４の半導体領域が設けられるので、導通面積が確保されるため、導通時の電力損失の増加が抑制できる。

本発明による電力変換システムにおいては、半導体スイッチング素子に上記本発明によるダイオードが逆並列に接続される。本電力変換システムによれば、ダイオードのソフトリカバリ化により、ダイオードの逆回復時に発生する跳ね上がり電圧や電流・電圧のリンギングが低減されるので、電力変換システムの故障や誤動作が防止され、装置の信頼性が向上する。

本発明によれば、導通時の電力損失を増加することなくダイオードをソフトリカバリ化できるとともに、電力変換システムの信頼性を向上することができる。

本発明のさらに他の目的及び特徴は、以下の記述により明らかになるであろう。

本発明の一実施例であるダイオードの断面図である。 従来技術と本発明によるダイオードのリカバリ特性の電圧・電流波形である。 本発明の他の実施例であるダイオードの断面図である。 本発明の他の実施例であるダイオードの断面図である。 本発明の他の実施例であるダイオードの断面図である。 本発明の他の実施例であるダイオードの断面図である。 本発明の他の実施例であるダイオードの断面図である。 本発明の他の実施例であるダイオードの断面図である。 本発明の他の実施例であるダイオードの断面図である。 本発明によるダイオードを用いた電力変換システムの一例である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を繰り返さない。

また、以下の実施の形態では、ｎ型Ｓｉ基板を用いたダイオードをもとに説明する。ｐ型Ｓｉ基板を用いた場合も、ｎ型Ｓｉ基板を用いた場合と同様に、取り扱うことができる。

図１は本発明の一実施形態の構成を示すもので、ターミネーション領域を除くダイオードの部分断面図である。このダイオードは、ｎ^-ドリフト層１０１、Ｓｉ基板表面のアノード側に設けられｎ^-ドリフト層１０１よりも高濃度のｐ型不純物領域からなるアノードｐ層１０２とアノードｐ層１０２よりも低濃度でかつ基板表面からの深さが浅いｐ型不純物領域からなるアノードｐ^-層１０３、アノードｐ層１０２のｎ^-ドリフト層１０１の側に隣接したアノードｎ層１０４、Ｓｉ基板の裏面のカソード側に設けられるｎ^-ドリフト層１０１よりも高濃度のｎ型不純物領域からなるカソードｎ層１０５、アノードｐ層１０２とアノードｐ^-層１０３にオーミック接続されたアノード電極１０６、カソードｎ層１０５にオーミック接続されたカソード電極１０７とで構成されている。なお、アノードｐ^-層１０３を設けることにより、導通時におけるｎ^-ドリフト層１０１内に蓄積されるキャリアを低減し、リカバリ電流を低減することができる。なお、アノード電極とアノードｐ^-層１０３はショットキー接続されても良い。

ｎ^-ドリフト層１０１は、ＦＺ（Floating Zone）ウエハのＳｉ基板もしくはエピタキシャル成長層を用いる。比抵抗と厚さは、ダイオードの耐圧、リカバリ特性によって異なり、例えば６００Ｖの耐圧をもつダイオードの場合は比抵抗は２５Ωcm、厚さ７０μｍ程度、１.２ｋＶの耐圧を持つダイオードの場合５５Ωcm、厚さ１２０μｍ程度である。

アノード電極側の半導体領域には、アノード側からのホール注入を抑制しリカバリをソフト化するために、アノードｐ層１０２を局所的に配置する。アノードｐ層１０２は、アノード側Ｓｉ基板表面から見て、ドット（円）状、ストライプ状等の形状で形成する。アノードｐ層１０２のｐ型不純物のピーク濃度は１×１０¹⁷〜１×１０¹⁹／cm³程度にする。アノードｐ層１０２以外の領域にはアノードｐ^-層１０３を形成する。アノードｐ^-層１０３のｐ型不純物のピーク濃度は例えば１×１０¹⁵〜１×１０¹⁷／cm³程度にする。アノードｐ^-層１０３が無い場合と比べ、アノード電極１０６からアノードｐ^-層１０３を介して流れるリーク電流を低減することができる。リーク電流が許容されればアノードｐ^-層１０３は無くても構わない。その場合、アノードｐ^-層１０３のｐ型不純物のイオン打ち込み工程等を省くことができ、工程が簡略化できる。また、アノードｐ層１０２のｐ型不純物濃度を下げて、アノード側全面にアノードｐ層１０２を配置してもよい。

アノードｎ層１０４は、アノードｐ層１０２に隣接した位置に設け、アノードｐ層１０２とアノードｎ層１０４とでアバランシェダイオード部を形成する。アバランシェダイオード部は、アノードｐ層１０２とｎ^-ドリフト層１０１との境界の一部に形成する。アノードｎ層１０４は、Ｓｉ基板表面から２〜１０μｍ程度の深さに設ける。アノードｎ層１０４のＳｉ基板表面からみた幅ＷＡＮは、アノードｐ層１０２の幅ＷＡＰよりも小さくする。アノードｐ層１０２の中央部下にアノードｎ層１０４を設け、アノードｐ層１０２のコーナー部のｎ型不純物の濃度を上げないことで、耐圧の低下を抑制することができる。
例えば、アノードｐ層１０２の幅ＷＡＰを１５μｍ、アノードｎ層１０４の幅ＷＡＮは５μｍに設定する。アノードｎ層１０４のｎ型不純物濃度は、ｎ^-ドリフト層１０１のｎ型不純物濃度よりも高く、そのピーク濃度は例えば１×１０¹⁵〜１×１０¹⁷／cm³程度にする。これにより、ダイオードの耐圧を確保しながら、リカバリ特性をソフトにできる。なお、アノードｎ層１０４の不純物濃度や寸法は、ダイオードの耐圧、仕様により適宜設定される。

カソード電極側の半導体領域には、カソードｎ層１０５をＳｉ基板の裏面全面に設ける。アノード電極側の各半導体領域を形成した後、Ｓｉ基板をダイオードの耐圧に応じた厚さにまで薄くし、その後、Ｓｉ基板の裏面にｎ型不純物をイオン注入し活性化のためのアニールを行ってカソードｎ層１０５を形成する。Ｓｉ基板の厚さは、例えば、６００Ｖ耐圧のダイオードでは７０μｍ、１２００Ｖ耐圧のダイオードでは１２０μｍである。本構造では、Ｓｉ基板の裏面側の工程でリソグラフィ技術を用いたパターニングを行う必要がないので、製造プロセスが簡便化され、ダイオードを低コストに作ることができる。

図２（ａ）（ｂ）に、本実施形態のダイオードと従来技術によるダイオードのリカバリ特性の電流・電圧波形を示す。従来技術のダイオードは、図１に示したダイオードにおけるアノードｎ層１０４がないものである。従来技術のダイオードを高速にスイッチングすると、そのリカバリ特性は、電流のテール部分の電流変化（ｄｉ／ｄｔ）が大きく、主回路配線の寄生インダクタンスにより電圧が跳ね上がるとともに、リンギングが生じる。

これに対し、本実施形態のダイオードでは、アバランシェダイオード部に電流が流れることでテール部分の電流が緩やかに減少し、電圧の跳ね上がり及びリンギングを抑制することができる。また、アバランシェダイオード部に電流が流れてエネルギーを吸収することでダイオードの跳ね上がり電圧を抑制することができる。

アバランシェダイオード部をアノードｐ層１０２とｎ^-ドリフト層１０１との境界の全領域に設けると、ダイオードに流す電流の密度が高いと、ダイオードの導通時にｎ^-ドリフト層に存在する多量のホールがリカバリ開始時にアバランシェダイオード部に流れ込んでインパクトイオン化を起こし、アバランシェダイオード部を流れるアバランシェ電流が大きくなってしまう場合がある。そして、リカバリ後半にアバランシェダイオード部に流れ込むホールの量が減少し、それに伴ってアバランシェ電流が減少してしまう。このように、リカバリ後半でアバランシェ電流の減少が起こると、ダイオード電流変化（ｄｉ／ｄｔ）が大きくなり、寄生インダクタンスによりダイオードの電圧の跳ね上がりやリンギングが起こってしまう。これに対し、本実施形態では、アバランシェダイオード部をアノードｐ層１０２とｎ^-ドリフト層１０１との境界の一部に設けることで、アバランシェダイオード部に流れ込むホールの量が減り、アバランシェ電流の大きな減少を抑制することができる。

図３は本発明の他の実施形態を示すもので、ターミネーション領域を除くダイオードの部分断面図である。図１の実施例と異なる部分のみを説明する。本実施例では、下部にアノードｎ層１０４が形成されたアノードｐ層１０２Ａと下部にアノードｎ層１０４がないアノードｐ層１０２Ｂを有する。すなわち、アノードｐ層が複数個の領域（１０２Ａ，１０２Ｂ）から成り、複数個の領域には、本図のようなダイオードの一断面において、アノードｎ層１０４が設けられるアノードｐ層１０２Ａと、アノードｐ層の全体がｎ^-ドリフト層１０１とｐｎ接合するアノードｐ層１０２Ｂを含む。ｎ^-ドリフト層中のホールの一部がアバランシェダイオード部を設けていないアノードｐ層１０８に流れ込むために、アバランシェダイオード部に流れ込むホールの量が減り、アバランシェ電流の大きな減少を抑制することができる。リカバリ特性のソフト化は、図１の実施形態のように各アノードｐ層にアノードｎ層を設ける場合に比べ、アノードｎ層１０４のｎ型不純物濃度を上げたり、もしくは１ヶ所のアバランシェダイオード部の面積を増やすことにより、図１の実施形態と同等にソフトリカバリ化を実現することができる。なお、本実施形態においては、下部にアノードｎ層１０４が形成されたアノードｐ層１０２をダイオードのアクティブエリアに均一に分散配置すると、アクティブエリアにおけるアバランシェ電流が均一化されるので、良好なソフトリカバリ特性を得ることができる。

図４は本発明の他の実施形態を示すもので、ターミネーション領域を除くダイオードの部分断面図である。図３の実施例と異なる部分のみを説明する。アノードｎ層１０４を下部に設けたアノードｐ層１０２Ａと隣接するアノードｎ層１０４を下部に設けていないアノードｐ層１０２Ｂとの距離Ｌ１を、互いに隣接するアノードｎ層１０４を下部に設けていないアノードｐ層１０２Ｂ同士の距離Ｌ２よりも長くしている。例えば、Ｌ１を１００μｍ、Ｌ２を３０μｍとする。こうすることで、導通時にアノードｐ層１０２Ａ，１０２Ｂから注入されるｎ^-ドリフト層１０１中のホールの密度が、アノードｎ層１０４を設けたアノードｐ層１０２Ａの下部で低くなり、アバランシェダイオード部に流れ込むホールの量を減らすことができる。その結果、図３の実施例と同様に、アバランシェ電流の大きな減少を抑制することができ、それに伴うダイオード電流変化（ｄｉ／ｄｔ）を低減することが可能となる。

図５は本発明の他の実施形態を示すもので、ターミネーション領域を除くダイオードの部分断面図である。図３の実施例と異なる部分のみを説明する。アノードｎ層１０４を設けたアノードｐ層１０２Ａのｐ型不純物濃度を、アノードｎ層１０４を設けていないアノードｐ層１０２Ｂのｐ型不純物濃度よりも低くする。アノードｎ層１０４を設けたアノードｐ層１０２Ａとアノードｎ層１０４を設けていないアノードｐ層１０２Ｂのｐ型不純物のイオン注入を別々に行ってもよいが、イオン注入時のマスク開口部の一部のマスクを残しマスク開口部の開口面積の割合を減らすことで、同一工程のイオン注入でアノードｎ層１０４を設けたアノードｐ層１０２Ａのｐ型不純物を導入しても、拡散させた後のｐ型不純物濃度を低くすることができる。アノードｎ層１０４を設けたアノードｐ層１０２Ａのｐ型不純物濃度を低くすることで、導通時にアノードｐ層１０２Ａ，１０２Ｂから注入されるｎ^-ドリフト層１０１中のホールの密度が、アノードｎ層１０４を設けたアノードｐ層１０２Ａの下部で低くなり、アバランシェダイオード部に流れ込むホールの量を減らすことができる。その結果、図３の実施例と同様に、アバランシェ電流の大きな減少を抑制することができ、それに伴うダイオード電流変化（ｄｉ／ｄｔ）を低減することが可能となる。

図６は本発明の他の実施形態を示すもので、ターミネーション領域を除くダイオードの部分断面図である。図３の実施例と異なる部分のみを説明する。アクティブ領域の一部に、酸化膜領域１１０、その下部にアノードｐ層１０２Ａ、さらにその下部にアノードｎ層１０４を設ける。それ以外のアクティブ領域には、アノードｎ層１０４を設けていないアノードｐ層１０２Ｂを配置する。

酸化膜領域１１０は、熱酸化もしくは蒸着したシリコン酸化膜を用い、ターミネーション領域の酸化膜と同時に形成する。酸化膜領域１１０は、シリコン窒化膜でも、シリコン酸化膜とシリコン窒化膜の積層膜でも良い。アノードｎ層１０４は、その上部を酸化膜領域１１０に覆われる位置に置く。

リカバリ時には、ｎ^-ドリフト層１０１中のホールの一部がアバランシェダイオード部に流れ込んでアバランシェ電流が増加するが、アノードｐ層１０２Ａの横方向抵抗がバラスト抵抗のように働き、アバランシェ電流が過大に流れることを防止する。その結果、リカバリ開始時に大きなアバランシェ電流が流れないために、リカバリ後半におけるアバランシェ電流の大きな減少を抑制することができ、それに伴うダイオード電流変化（ｄｉ／ｄｔ）を低減することが可能となる。リカバリ特性のソフト化は、図１の実施例の場合と同様に、アバランシェダイオード部にアバランシェ電流が流れることで、実現することができる。酸化膜領域１１０の端部は、図７に示すようにアノードｐ層１０２Ａに隣接するアノードｐ層１０２Ｂの上部に位置しても良いし、アノードｐ^-層１０３の上部に位置しても良い。図７においては、アノードｐ層１０２Ａはアノード電極１０６と、直接にはオーミック接続されず、隣接するアノードｐ層１０２Ｂあるいはアノードｐ^-層１０３を介して、もしくはこれらアノードｐ層１０２Ｂ及びアノードｐ^-層１０３を介してオーミック接続される。これにより、アノードｐ層１０２Ａによる横方向抵抗が大きくなるために、アバランシェ電流の電流量を制限でき、アバランシェ電流の大きな減少に伴うダイオード電流変化（ｄｉ／ｄｔ）をより抑制することが可能となる。

図８は本発明の他の実施形態を示すもので、ダイオードのターミネーション領域とアクティブ領域の一部の部分断面図である。図の左側がアクティブ領域、右側がチップ端である。ここに示すターミネーション構造は、ＦＬＲ（Field-Limiting Rings）構造であり、ｐ型不純物領域であるｐ型ウエル領域１１２が複数本、アクティブ領域の周囲をリング状に囲んでいる。ｐ型ウエル領域１１２の本数は、図８では２本だが、ダイオードの耐圧によって本数は異なる。例えば、耐圧６００Ｖの場合は４本、耐圧３.３ｋＶの場合２０本程度である。ｐ型ウエル領域１１２の上部には、ｐ型ウエル領域１１２にオーミック接続されたフィールドプレート１１３が設けられている。フィールドプレート１１３は、アノード電極１０６及びカソード電極１０７とは接続されておらず、フローティング状態にある。

ターミネーション領域の最外周には、空乏層の伸びを抑えるためのチャネルストッパとして、ｎ型ウエル領域１１４を設ける。ターミネーション領域の内側のアクティブ領域との境界には、アノード電極にオーミック接続され、アクティブ領域の端部に位置する主接合ｐ型ウエル領域１１５を設ける。リカバリ耐量を確保するために、主接合ｐ型ウエル領域１１５の幅は、ｐ型ウエル領域１１２の幅より広くする。主接合ｐ型ウエル領域１１５の幅は耐圧にもよるが３０〜４００μｍ程度、ｐ型ウエル領域１１２の幅は５〜２０μｍ程度である。そして、主接合ｐ型ウエル領域１１５の下部に、図１の実施例と同様のアノードｎ層１０４を設ける。アノードｎ層１０４の位置は、チップ端側（図８の右側）にするのが望ましい。

導通時にターミネーション領域のｎ^-ドリフト層１０１中には、アクティブ領域のｎ^-ドリフト層１０１中よりも、ホール濃度が低い。そのため、リカバリ時には、ターミネーション領域のアバランシェダイオード部に流れ込むホールの量は少なくアバランシェ電流の流れ過ぎを防止する。加えて、アバランシェダイオード部からアノード電極までの主接合ｐ型ウエル領域１１５の横方向抵抗がバラスト抵抗のように働き、アバランシェ電流の流れ過ぎを防止する。その結果、大きなアバランシェ電流が流れないために、アバランシェ電流の大きな減少を抑制することができ、それに伴うダイオード電流変化（ｄｉ／ｄｔ）を低減することが可能となる。リカバリ特性のソフト化は、図１の実施例の場合と同様に、アバランシェダイオード部にアバランシェ電流が流れることで、実現することができる。

図８では、主接合ｐ型ウエル領域１１５の下部にアノードｎ層１０４を形成しアバランシェダイオード部を設けているが、図９に示すように、ｐ型ウエル領域１１２の下部にアノードｎ層１０４を形成してアバランシェダイオード部を設けてもよい。複数個あるｐ型ウエル領域１１２の中で、よりアクティブ領域側に位置するｐ型ウエル領域１１２の下部にアバランシェダイオード部を設けるのが望ましい。１つのｐ型ウエル領域１１２だけでなく、複数個のｐ型ウエル領域１１２にアノードｎ層１０４を形成しアバランシェダイオード部を設けてもよい。

図８に示したように主接合ｐ型ウエル領域１１５にアノードｎ層１０４を形成しアバランシェダイオード部を設けた場合、ｐ型ウエル領域１１２と比べ、より大きな電圧がアバランシェダイオード部に掛かるのでアバランシェダイオード部を動作させやすい。一方、図９に示したようにｐ型ウエル領域１１２の下部にアノードｎ層１０４を形成しアバランシェダイオード部を設けた場合、主接合ｐ型ウエル領域１１５の場合と比べ、アバランシェダイオード部からアノード電極までの横方向抵抗がより大きくなるため、アバランシェ電流の流れ過ぎを防止することができる。その結果、アバランシェ電流の大きな減少に伴うダイオード電流変化（ｄｉ／ｄｔ）を抑制することが可能となる。図８、図９に示すターミネーション構造は、ＦＬＲ構造であるが、ＪＴＥ（Junction Termination Extention）構造等の他のターミネーション構造を用いても、ｐ型ウエル構造に同様のアバランシェダイオード部を設ければ、同様の効果を得ることができる。

図９に、本発明によるダイオードを用いた電力変換システムを示す。本電力変換システムは、モータ駆動用の３相インバータ回路を備える。ＩＧＢＴ２００ａ〜ｆにはダイオード２０１ａ〜ｆが逆並列に接続されている。すなわち、ダイオード２０１ａ〜ｆはフリーホイールダイオードとして動作する。これらダイオードとしては、上述したいずれかの実施形態のダイオードが用いられる。ＩＧＢＴが２個直列に接続され、従って、ＩＧＢＴとダイオードの逆並列回路が２個直列に接続されて、１相分のハーフブリッジ回路が形成されている。ハーフブリッジ回路は交流の相数分、本実施形態では３相分備えられる。２個のＩＧＢＴの直列接続点、すなわち２個の逆並列回路の直列接続点より、交流出力が出ており、誘導機や同期機などのモータ２０６と接続されている。上アーム側のＩＧＢＴ２００ａ，ｂ，ｃのコレクタは、共通接続され、整流回路の直流高電位側と接続されている。
また、下アーム側のＩＧＢＴ２００ｄ，ｅ，ｆのエミッタは、共通接続され、整流回路のアース側と接続されている。整流回路２０３は、交流電源２０２の交流を直流に変換する。ＩＧＢＴ２００ａ〜ｆは、オン・オフスイッチングすることにより、整流回路２０３から受電した直流を交流に変換してモータを駆動する。上下の駆動回路２０４，２０５は、ＩＧＢＴのゲートに駆動信号を与え、ＩＧＢＴをオン、オフさせる。

本実施形態によれば、本発明によるダイオードをフリーホイールダイオードとしてＩＧＢＴに逆並列に接続したので、逆回復時の跳ね上がり電圧や電流・電圧のリンギングによるノイズが低減できる。これにより、電力変換システムが、過電圧により故障したり、ノイズにより誤動作したりすることを防止できる。従って、電力変換システムの信頼性が向上する。

本発明の実施形態は上述したものに限らず、本発明の技術的思想の範囲内において、種々の実施形態が可能である。たとえば、半導体集積回路に内蔵される横型のダイオードや、逆導通型の半導体スイッチング素子に内蔵されたダイオードに本発明を適用しても良い。また、図９の電力変換システムにおけるＩＧＢＴに代えて、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、接合型バイポーラトランジスタ、接合型ＦＥＴ、静電誘導型トランジスタ、ＧＴＯサイリスタ（Gate Turn Off Thyristor）などの半導体スイッチング素子を用いることができる。

１０１ ｎ^-ドリフト層
１０２、１０２Ａ、１０２Ｂ アノードｐ層
１０３ アノードｐ^-層
１０４ アノードｎ層
１０５ カソードｎ層
１０６ アノード電極
１０７ カソード電極
１１０ 酸化膜領域
１１２ ｐ型ウエル領域
１１３ フィールドプレート
１１４ ｎ型ウエル領域
１１５ 主接合ｐ型ウエル領域
２００ ＩＧＢＴ
２０１ ダイオード
２０２ 交流電源
２０３ 整流回路
２０４ 上アーム駆動回路
２０５ 下アーム駆動回路
２０６ モータ

Claims (13)

1. 第１導電型の第１の半導体領域と、前記第１の半導体領域に設けられる第２導電型の第２の半導体領域と、前記第１の半導体領域に設けられ、前記第１の半導体領域よりも不純物濃度が高い前記第１導電型の第３の半導体領域と、前記第２の半導体領域にオーミック接続する第１の主電極と、前記第３の半導体領域にオーミック接続する第２の主電極とを有するダイオードであって、
   前記第１の半導体領域と前記第２の半導体領域との間において部分的に、前記第１の半導体領域よりも不純物濃度が高い前記第１導電型の第４の半導体領域が設けられ、
   前記第２の半導体領域は、互いに分離された複数個の領域から成り、前記複数個の領域には、前記第４の半導体領域と接する第１の領域と、前記第４の半導体領域と接しない第２の領域を含み、
   互いに隣接する前記第１の領域と前記第２の領域との距離が、互いに隣接する前記第２領域間の距離よりも大である
   ことを特徴とするダイオード。
2. 第１導電型の第１の半導体領域と、前記第１の半導体領域に設けられる第２導電型の第２の半導体領域と、前記第１の半導体領域に設けられ、前記第１の半導体領域よりも不純物濃度が高い前記第１導電型の第３の半導体領域と、前記第２の半導体領域にオーミック接続する第１の主電極と、前記第３の半導体領域にオーミック接続する第２の主電極とを有するダイオードであって、
   前記第１の半導体領域と前記第２の半導体領域との間において部分的に、前記第１の半導体領域よりも不純物濃度が高い前記第１導電型の第４の半導体領域が設けられ、
   前記第２の半導体領域は、互いに分離された複数個の領域から成り、前記複数個の領域には、前記第４の半導体領域と接する第１の領域と、前記第４の半導体領域と接しない第２の領域を含み、
   前記第１の領域の前記第２導電型のピーク不純物濃度が、前記第２の領域の前記第２導電型のピーク不純物濃度よりも低い
   ことを特徴とするダイオード。
3. 第１導電型の第１の半導体領域と、前記第１の半導体領域に設けられる第２導電型の第２の半導体領域と、前記第１の半導体領域に設けられ、前記第１の半導体領域よりも不純物濃度が高い前記第１導電型の第３の半導体領域と、前記第２の半導体領域にオーミック接続する第１の主電極と、前記第３の半導体領域にオーミック接続する第２の主電極とを有するダイオードであって、
   前記第１の半導体領域と前記第２の半導体領域との間において部分的に、前記第１の半導体領域よりも不純物濃度が高い前記第１導電型の第４の半導体領域が設けられ、
   前記第２の半導体領域は複数個の領域から成り、前記複数個の領域には、前記ダイオードの一断面において、前記第４の半導体領域が設けられる第１の領域と、全体が前記第１の半導体領域と接合する第２の領域とを含み、
   互いに隣接する前記第１の領域と前記第２の領域との距離が、互いに隣接する前記第２領域間の距離よりも大である
   ことを特徴とするダイオード。
4. 第１導電型の第１の半導体領域と、前記第１の半導体領域に設けられる第２導電型の第２の半導体領域と、前記第１の半導体領域に設けられ、前記第１の半導体領域よりも不純物濃度が高い前記第１導電型の第３の半導体領域と、前記第２の半導体領域にオーミック接続する第１の主電極と、前記第３の半導体領域にオーミック接続する第２の主電極とを有するダイオードであって、
   前記第１の半導体領域と前記第２の半導体領域との間において部分的に、前記第１の半導体領域よりも不純物濃度が高い前記第１導電型の第４の半導体領域が設けられ、
   前記第２の半導体領域は複数個の領域から成り、前記複数個の領域には、前記ダイオードの一断面において、前記第４の半導体領域が設けられる第１の領域と、全体が前記第１の半導体領域と接合する第２の領域とを含み、
   前記第１の領域の前記第２導電型のピーク不純物濃度が、前記第２の領域の前記第２導電型のピーク不純物濃度よりも低い
   ことを特徴とするダイオード。
5. 請求項１ないし請求項４のいずれか一項に記載のダイオードにおいて、
   前記第４の半導体領域の面積は、前記第２の半導体領域の面積よりも小さい
   ことを特徴とするダイオード。
6. 第１導電型の第１の半導体領域と、前記第１の半導体領域に設けられる第２導電型の第２の半導体領域と、前記第１の半導体領域に設けられ、前記第１の半導体領域よりも不純物濃度が高い前記第１導電型の第３の半導体領域と、前記第２の半導体領域にオーミック接続する第１の主電極と、前記第３の半導体領域にオーミック接続する第２の主電極とを有するダイオードであって、
   前記第１の半導体領域と前記第２の半導体領域との間において部分的に、前記第１の半導体領域よりも不純物濃度が高い前記第１導電型の第４の半導体領域が設けられ、
   前記第２の半導体領域は、互いに分離された複数個の領域から成り、前記複数個の領域には、前記第４の半導体領域と接する第１の領域と、前記第４の半導体領域と接しない第２の領域を含み、
   前記第１の領域と前記第１の主電極との間に絶縁膜を有する
   ことを特徴とするダイオード。
7. 請求項６に記載のダイオードにおいて、
   前記絶縁膜が前記第４の半導体領域の直上に位置する
   ことを特徴とするダイオード。
8. 第１導電型の第１の半導体領域と、前記第１の半導体領域に設けられる第２導電型の第２の半導体領域と、前記第１の半導体領域に設けられ、前記第１の半導体領域よりも不純物濃度が高い前記第１導電型の第３の半導体領域と、前記第２の半導体領域にオーミック接続する第１の主電極と、前記第３の半導体領域にオーミック接続する第２の主電極とを有するダイオードであって、
   前記第１の半導体領域と前記第２の半導体領域との間において部分的に、前記第１の半導体領域よりも不純物濃度が高い前記第１導電型の第４の半導体領域が設けられ、
   前記第２の半導体領域は複数個の領域から成り、前記複数個の領域には、前記ダイオードの一断面において、前記第４の半導体領域が設けられる第１の領域と、全体が前記第１の半導体領域と接合する第２の領域とを含み、
   前記第１の領域と前記第１の主電極との間に絶縁膜を有する
   ことを特徴とするダイオード。
9. 請求項８に記載のダイオードにおいて、
   前記絶縁膜が前記第４の半導体領域の直上に位置する
   ことを特徴とするダイオード。
10. 請求項６または請求項８に記載のダイオードにおいて、
    前記絶縁膜の端部は前記第１の領域に隣接する前記第２の領域上に位置する
    ことを特徴とするダイオード。
11. 請求項６ないし請求項１０のいずれか一項に記載のダイオードにおいて、
    前記第４の半導体領域の面積は、前記第２の半導体領域の面積よりも小さい
    ことを特徴とするダイオード。
12. 請求項１ないし請求項１１のいずれか一項に記載のダイオードにおいて、
    前記第２の半導体領域はダイオードチップのターミネーション領域に設けられる
    ことを特徴とするダイオード。
13. 直列接続された第１の半導体スイッチング素子及び第２の半導体スイッチング素子と、前記第１の半導体スイッチング素子に逆並列に接続される第１のダイオードと、前記第２の半導体スイッチング素子に逆並列に接続される第２のダイオードとを備えた電力変換システムであって、
    前記第１のダイオード及び前記第２のダイオードは、請求項１ないし請求項１２のいずれか一項に記載のダイオードである
    ことを特徴とする電力変換システム。