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JP6013084B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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JP6013084B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置に関し、例えば配線層内に能動素子を有する半導体装置に好適に利用できるものである。
半導体装置の配線層に能動素子を設ける技術が知られている。このような半導体装置は、半導体基板に形成された半導体素子のレイアウトを変更することなく、能動素子により、半導体装置の機能を変更することができる。従って、半導体基板の半導体素子のレイアウトを同一としたまま、その半導体基板を用いて互いに異なる機能を有する複数種類の半導体装置を製造することができるようになる。この場合、半導体装置の製造コストを削減することができる。
例えば、特開２０１０−１４１２３０号公報には、半導体装置及び半導体装置の製造方法が開示されている。この半導体装置は、半導体基板と、第１配線層と、半導体層と、ゲート絶縁膜と、ゲート電極とを備えている。第１配線層は、半導体基板上に形成された絶縁層と、その絶縁層の表面に埋め込まれた第１配線とを有している。半導体層は、第１配線層上に位置する。ゲート絶縁膜は、半導体層の上又は下に位置する。ゲート電極は、ゲート絶縁膜を介して前記半導体層の反対側に位置する。このとき、半導体層とゲート絶縁膜とゲート電極とが能動素子としてのトランジスタを構成している。また、例えば、第１配線の一つをゲート電極として用いることができる。また、例えば、第１配線層の拡散防止用のキャップ絶縁膜をゲート絶縁膜として用いることができる。その場合、ゲート絶縁膜は、半導体層の下に形成される。
上記のような配線層内の能動素子を低電力（省電力）にするためにはＣＭＯＳインバータを用いることが有効である。ＣＭＯＳインバータをスイッチとすることにより、インバータの貫通電流を抑制することが可能となるからである。ＣＭＯＳインバータの構成としては、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを同一の配線層内に設ける構成が考えられる。その場合、異なる材料からなるＰ型の半導体層とＮ型の半導体層とを同一配線層内に共存させることが必要である。
上記の特開２０１０−１４１２３０号公報の技術を用いる場合、具体的には、例えば以下のような構成が考えられる。能動素子、すなわち配線層内ＣＭＯＳインバータは、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを備えている。いずれのＭＯＳトランジスタも、第１配線層における第１配線の一つをゲート電極とし、第１配線層上の拡散防止用のキャップ絶縁膜をゲート絶縁膜とし、キャップ絶縁膜上に所定の形状の半導体層を設ける。ただし、Ｐ型半導体層とＮ型半導体層とは、互いに離間して設けられている。両者はいずれも層間絶縁層に埋設される。
関連する技術として、非特許文献１（２０１２ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐａｒｓ，１２３−１２４（２０１２））に酸化物半導体層を用いたインバータ回路が開示されている。また、非特許文献２（２０１１ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐａｒｓ，１２０−１２１（２０１１））に酸化物半導体層を多層配線層中に組み込んだＬＳＩが開示されている。また、非特許文献３（２０１１ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ （ＩＥＤＭ），１５５−１５８（２０１１））に酸化物半導体層を用いたトランジスタデバイス構造が開示されている。
また、国際公開ＷＯ２０１０／０１０８０２号公報、非特許文献４（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．９３，０３２１１３（２００８））、及び非特許文献５（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．９７，０７２１１１（２０１０））に、ｐチャネル薄膜トランジスタが開示されている。このｐチャネル薄膜トランジスタ（電界効果トランジスタ）は、酸化第１スズ（ＳｎＯ）薄膜を薄膜トランジスタの基板上に堆積し、チャネル層としたことを特徴とする。ソース／ドレイン電極は、Ｎｉ／Ａｕの積層膜又はＰｔ膜が用いられている。
特開２０１０−１４１２３０号公報 国際公開ＷＯ２０１０／０１０８０２号公報
Ｋ．Ｋａｎｅｋｏ ｅｔ．ａｌ．，"Ｏｐｅｒａｔｉｏｎ ｏｆ Ｆｕｎｃｔｉｏｎａｌ Ｃｉｒｃｕｉｔ Ｅｌｅｍｅｎｔｓ ｕｓｉｎｇ ＢＥＯＬ−Ｔｒａｎｓｉｓｔｏｒ ｗｉｔｈ ＩｎＧａＺｎＯ Ｃｈａｎｎｅｌ ｆｏｒ Ｏｎ−ｃｈｉｐ Ｈｉｇｈ／Ｌｏｗ Ｖｏｌｔａｇｅ Ｂｒｉｄｇｉｎｇ Ｉ／Ｏｓ ａｎｄ Ｈｉｇｈ−Ｃｕｒｒｅｎｔ Ｓｗｉｔｃｈｅｓ"，２０１２ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐａｒｓ，１２３−１２４（２０１２）． Ｋ．Ｋａｎｅｋｏ ｅｔ．ａｌ．，"Ａ Ｎｏｖｅｌ ＢＥＯＬ−Ｔｒａｎｓｉｓｔｏｒ （ＢＥＴｒ） ｗｉｔｈ ＩｎＧａＺｎＯ Ｅｍｂｅｄｄｅｄ ｉｎ Ｃｕ−Ｉｎｔｅｒｃｏｎｎｅｃｔｓ ｆｏｒ Ｏｎ−ｃｈｉｐ Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉ／Ｏｓ ｉｎ Ｓｔａｎｄａｒｄ ＣＭＯＳ ＬＳＩｓ"，２０１１ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐａｒｓ，１２０−１２１（２０１１）． Ｋ．Ｋａｎｅｋｏ ｅｔ．ａｌ．，"Ｈｉｇｈ Ｒｅｌｉａｂｌｅ ＢＥＯＬ−Ｔｒａｎｓｉｓｔｏｒ ｗｉｔｈ Ｏｘｙｇｅｎ−ｃｏｎｔｒｏｌｌｅｄ ＩｎＧａＺｎＯ ａｎｄ Ｇａｔｅ／Ｄｒａｉｎ Ｏｆｆｓｅｔ Ｄｅｓｉｇｎ ｆｏｒ Ｈｉｇｈ／Ｌｏｗ Ｖｏｌｔａｇｅ Ｂｒｉｄｇｉｎｇ Ｉ／Ｏ Ｏｐｅｒａｔｉｏｎｓ"，２０１１ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ （ＩＥＤＭ），１５５−１５８（２０１１）． Ｙｏｉｃｈｉ Ｏｇｏ，ｅｔ．ａｌ．，"ｐ−ｃｈａｎｎｅｌ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｕｓｉｎｇ ｐ−ｔｙｐｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ，ＳｎＯ"，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．９３，０３２１１３（２００８）． Ｈｉｓａｔｏ Ｙａｂｕｔａ，ｅｔ．ａｌ．，"Ｓｐｕｔｔｅｒｉｎｇ ｆｏｒｍａｔｉｏｎ ｏｆ ｐ−ｔｙｐｅ ＳｎＯ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｏｎ ｇｌａｓｓ ｔｏｗａｒｄ ｏｘｉｄｅ ｃｏｍｐｌｉｍｅｎｔａｒｙ ｃｉｒｃｕｉｔｓ"，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．９７，０７２１１１（２０１０）．
上記のような特開２０１０−１４１２３０号公報の技術を用いたＣＭＯＳインバータでは、異なる材料からなるＰ型半導体層とＮ型半導体層とを同一配線層内に共存させるための作り分けプロセスが重要である。その作り分けプロセスでは、通常、一方の型（例示：Ｐ型）の半導体層を先に形成した後で、他方の型（例示：Ｎ型）の半導体層を形成する。以下、具体的に説明する。
まず、キャップ絶縁膜上にＰ型半導体膜及びＰ用ハードマスクをこの順に積層する。次に、そのＰ型半導体膜及びＰ用ハードマスクを所望の形状にエッチングする。それにより、Ｐ用ハードマスクで表面を覆われたＰ型半導体層が形成される。たたし、Ｐ型半導体層の側面は露出している。続いて、素子分離絶縁膜及びＰ用ハードマスク上にＮ型半導体膜及びＮ用ハードマスクをこの順に積層する。次に、そのＮ型半導体膜及びＮ用ハードマスクを所望の形状にエッチングする。それにより、Ｎ用ハードマスクで表面を覆われたＮ型半導体層が形成される。
上記の工程では、Ｎ型半導体膜を成膜するとき、Ｐ用ハードマスク下のＰ型半導体層の側面が一部露出している。そのため、Ｎ型半導体膜は、Ｐ型半導体層の側面と接触する。その結果、Ｐ型半導体膜の材料がＮ型半導体層に拡散したり、Ｎ型半導体層の材料がＰ型半導体膜に拡散したりするなど、Ｐ型半導体層の特性が変質・劣化する可能性がある。これは、Ｎ型半導体層とＰ型半導体層の作成順序を逆にしても同じである。半導体層の特性に影響することなくＮ型半導体層とＰ型半導体層とを同一配線層内に共存させることが可能な技術が望まれている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態において、Ｎ型半導体層とＰ型半導体層のうちの一方において、半導体層（及びハードマスク層）の側面を覆うように絶縁膜を設ける。
前記一実施の形態において、半導体層の特性に影響することなくＮ型半導体層とＰ型半導体層とを同一配線層内に共存させることができる。
図１Ａは、第１の実施の形態に係る半導体装置の構成を示す断面図である。 図１Ｂは、第１の実施の形態に係る半導体装置の構成を示す断面図である。 図２は、第１の実施の形態に係る半導体装置の構成を示す平面図である。 図３Ａは、第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 図３Ｂは、第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 図３Ｃは、第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 図３Ｄは、第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 図３Ｅは、第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 図３Ｆは、第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 図３Ｇは、第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 図３Ｈは、第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 図３Ｉは、第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 図３Ｊは、第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 図３Ｋは、第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 図３Ｌは、第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 図３Ｍは、第１の実施の形態に係る半導体装置の製造方法を示す断面図である。 図４Ａは、サイドウォールを形成しない場合での半導体装置の製造方法を示す断面図である。 図４Ｂは、サイドウォールを形成しない場合での半導体装置の製造方法を示す断面図である。 図５Ａは、サイドウォール用の被覆絶縁膜を残す場合での半導体装置の製造方法を示す断面図である。 図５Ｂは、サイドウォール用の被覆絶縁膜を残す場合での半導体装置の製造方法を示す断面図である。 図５Ｃは、サイドウォール用の被覆絶縁膜を残す場合での半導体装置の製造方法を示す断面図である。 図５Ｄは、サイドウォール用の被覆絶縁膜を残す場合での半導体装置の製造方法を示す断面図である。 図６は、図５Ｄの構造と本実施の形態の構造との相違を示す表である。 図７は、第１の実施の形態に係る半導体装置の構成の第１変形例を示す断面図である。 図８は、第１の実施の形態に係る半導体装置の構成の第２変形例を示す断面図である。 図９Ａは、第１の実施の形態に係る半導体装置の第２変形例の製造方法を示す断面図である。 図９Ｂは、第１の実施の形態に係る半導体装置の第２変形例の製造方法を示す断面図である。 図１０は、第２の実施の形態に係る半導体装置の構成を示す断面図である。 図１１は、第３の実施の形態に係る半導体装置の構成を示す断面図である。 図１２は、第４の本実施の形態に係る半導体装置の構成を示す断面図である。 図１３Ａは、第３の実施の形態に係る半導体装置の製造方法を示す断面図である。 図１３Ｂは、第３の実施の形態に係る半導体装置の製造方法を示す断面図である。 図１３Ｃは、第３の実施の形態に係る半導体装置の製造方法を示す断面図である。 図１４は、第４の実施の形態に係る半導体装置の構成を示す断面図である。 図１５は、コンタクト用の材料と酸化物半導体層との接触の特性を示すグラフである 図１６は、第５の実施の形態に係る半導体装置の構成を示す断面図である。 図１７は、コンタクト用の材料と酸化物半導体層との接触の特性を示すグラフである 図１８は、本実施の形態に係る半導体装置のＰ型酸化物半導体層とソース／ドレイン電極との界面の組成を模式的に示す断面図である。 図１９は、本実施の形態に係る半導体装置の特性を計測した素子を示す断面図である。 図２０は、本実施の形態に係る半導体装置の特性を示すグラフである。
以下、実施の形態に係る半導体装置及び半導体装置の製造方法に関して、添付図面を参照して説明する。
（第１の実施の形態）
第１の実施の形態に係る半導体装置の構成について説明する。図１Ａ、図１Ｂ及び図２は、本実施の形態に係る半導体装置の構成を示す断面図及び平面図である。ただし、図１Ａ及び図１Ｂは図２のＡＡ’断面を示し、図１Ａは図１Ｂの要部を示している。
本実施の形態の半導体装置１００は、第１配線層１５０と、第２配線層１７０と、第１トランジスタ２００と、第２トランジスタ３００とを具備している。第１配線層１５０は、第１層間絶縁層１５２と、第１層間絶縁層１５２の表面に埋設された第１配線１６４（、２１０、３１０）とを有している。第２配線層１７０は、第１配線層１５０上に形成され、第１配線１６４（、２１０、３１０）及び第１層間絶縁層１５２を覆うキャップ絶縁層１７１と、第２層間絶縁層１７２と、第２層間絶縁層１７２に埋設された第２配線１８８、２８９、３８９とを有している。第１トランジスタ２００は、第１配線層１５０及び第２配線層１７０内に設けられ、第１導電型（例示：Ｐ型）である。第２トランジスタ３００は、第１配線層１５０及び第２配線層１７０内に設けられ、第１導電型と異なる第２導電型（例示：Ｎ型）である。
第１トランジスタ２００は、第１ゲート電極２１０と、第１ゲート絶縁膜（１７１）と、第１酸化物半導体層２３０と、第１ハードマスク２３２と、第１サイドウォール２４０とを備えている。第１ゲート電極２１０は、第１配線の一つである。第１ゲート絶縁膜（１７１）は、第１ゲート電極２１０上に設けられ、キャップ絶縁層１７１の一部を含む。第１酸化物半導体層２３０は、第１ゲート絶縁膜（１７１）上に設けられている。第１ハードマスク２３２は、第１酸化物半導体層２３０上に設けられている。第１サイドウォール２４０は、第２層間絶縁層１７２とは別に設けられ、第１酸化物半導体層２３０の側面を覆い、絶縁性を有している。一方、第２トランジスタ３００は、第２ゲート電極３１０と、第２ゲート絶縁膜（１７１）と、第２酸化物半導体層３３０と、第２ハードマスク３３２とを備えている。第２ゲート電極３１０は、第１配線の他の一つである。第２ゲート絶縁膜（１７１）は、第２ゲート電極３１０上に設けられ、第１ゲート絶縁膜（１７１）とつながり、キャップ絶縁層（１７１）の他の一部を含む。第２酸化物半導体層３３０は、第２ゲート絶縁膜（１７１）上に設けられている。第２ハードマスク３３２は、第２酸化物半導体層上に設けられている。第１トランジスタ２００と第２トランジスタ３００は、互いに逆の導電型のトランジスタであり、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を構成している。
このような構成を取ることにより、第２酸化物半導体層３３０を成膜するとき、予め第１ハードマスク２３３下の第１酸化物半導体層２３０の側面が第１サイドウォール２４０に覆われていることになる。そのため、第１酸化物半導体層２３０は、第２酸化物半導体層３３０の側面と接触することはなくなる。その結果、第１酸化物半導体層２３０の材料が第２酸化物半導体層３３０に拡散したり、第２酸化物半導体層３３０の材料が第１酸化物半導体層２３０に拡散したりするなど、第１酸化物半導体層２３０の特性が変質・劣化する可能性がなくなる。これにより、各酸化物半導体層の特性に影響することなくＮ型半導体層とＰ型半導体層とを同一配線層内に共存させることが可能となる。また、第１酸化物半導体層２３０上の絶縁膜が第１ハードマスク２３２の一層（膜厚ｄ０１）であり、第２酸化物半導体層３３０上の絶縁膜が同じく第２ハードマスク３３２の一層（膜厚ｄ０２）であるから、両者の膜厚を容易に概ね同じ膜厚にすることができる。ソース／ドレイン電極用のコンタクトホールの開口を同じエッチング時間で行うことができる。それにより、各酸化物半導体層のコンタクト特性を概ね同じにすることができる。
以下、本実施の形態に係る半導体装置１００について、更に説明する。
半導体装置１００は、半導体基板１０１と、半導体基板１０１上に設けられたコンタクト層１３０と、コンタクト層１３０上に設けられた配線層１４０とを更に備えている。半導体基板１０１は、トランジスタや容量素子に例示される半導体素子を備えている。この図の例では、トランジスタ１２１、１２２が形成されている。トランジスタ１２１、１２２は素子分離層１２０で分離されている。コンタクト層１３０は、半導体基板１０１上に設けられた層間絶縁層１３１と、それに埋設されたコンタクト（ソース／ドレイン電極）１４２とを備えている。配線層１４０は、層間絶縁層１３１上に設けられた層間絶縁層１３２と、それに埋設された配線１４４とを備えている。トランジスタ１２１、１２２のソース／ドレインは、コンタクト（ソース／ドレイン電極）１４２を介して、配線１４４に接続されている。
第１配線層１５０は、配線層１４０上に設けられたキャップ絶縁層１５１と、キャップ絶縁層１５１上に設けられた第１層間絶縁層１５２とを備えている。第１配線層１５０は、更に、第１層間絶縁層１５２の表面側に設けられた上述の第１ゲート電極２１０及び第２ゲート電極３１０の他に、ビア１６２及び第１配線１６４を備えている。ビア１６２は、下端がキャップ絶縁層１５１を貫通し、配線１４４に接続され、上端が第１配線１６４に接続されている。第１配線１６４は、第１層間絶縁層１５２の表面側に設けられている。これら第１配線１６４、第１ゲート電極２１０及び第２ゲート電極３１０は、同じ第１配線層１５０に設けられている。
第２配線層１７０は、第１配線層１５０上に設けられたキャップ絶縁層１７１と、キャップ絶縁層１７１上に設けられた第２層間絶縁層１７２とを備えている。第２配線層１７０は、更に、ビア１８９及び第２配線１８８を備えている。ビア１８９は、下端がキャップ絶縁層１７１を貫通し、第１配線１６４に接続され、上端が第２配線１８８に接続されている。第２配線１８８は、第２層間絶縁層１７２の表面側に設けられている。この図の例では、デュアルダマシン構造のビア１８９及び第２配線１８８が示されている。
第２配線層１７０は、更に、キャップ絶縁層１７１上に設けられた第１酸化物半導体層２３０と、その第１酸化物半導体層２３０上に設けられた第１ハードマスク２３２と、第１酸化物半導体層２３０と第１ハードマスク２３２の積層体の周囲に設けられたサイドウォール２４０を備えている。第１ゲート電極２１０と、キャップ絶縁層１７１＝ゲート絶縁膜と、第１酸化物半導体層２３０とにより、第１トランジスタ２００が構成される。第２配線層１７０は、更に、コンタクト（ソース／ドレイン電極）２８９及び第２配線２８８を備えている。コンタクト２８９は、下端が第１ハードマスク２３２を貫通し、第１酸化物半導体層２３０に接続され、上端が第２配線２８８に接続されている。第２配線２８８は、第２層間絶縁層１７２の表面側に設けられている。この図の例では、デュアルダマシン構造のコンタクト２８９及び第２配線２８８が示されている。
同様に、第２配線層１７０は、更に、キャップ絶縁層１７１上に設けられた第２酸化物半導体層３３０と、その第２酸化物半導体層３３０上に設けられた第２ハードマスク３３２とを備えている。第２ゲート電極３１０と、キャップ絶縁層１７１＝ゲート絶縁膜と、第２酸化物半導体層３３０とにより、第２トランジスタ３００が構成される。第２配線層１７０は、更に、コンタクト（ソース／ドレイン電極）３８９及び第２配線３８８を備えている。コンタクト３８９は、下端が第２ハードマスク３３２を貫通し、第２酸化物半導体層３３０に接続され、上端が第２配線３８８に接続されている。第２配線３８８は、第２層間絶縁層１７２の表面側に設けられている。この図の例では、デュアルダマシン構造のコンタクト３８９及び第２配線３８８が示されている。
既述のように、第１トランジスタ２００と第２トランジスタ３００は、配線層内ＣＭＯＳを構成している。このＣＭＯＳ（トランジスタ２００、３００）は、ゲート電極２１０、３１０としての第１配線を有する第１配線層１５０と、チャネル（酸化物半導体層２３０、３３０）及びソース／ドレイン電極（コンタクト２８９、３８９）を有する第２配線層１７０とに跨って形成されている。
言い換えると、一方の導電型の第１トランジスタ２００はチャネルを第１酸化物半導体層２３０とし、反対の導電型の第２トランジスタ３００はチャネルを第２酸化物半導体層３３０とする。それぞれのトランジスタは、第１配線層１５０に形成された第１配線（Ｃｕ配線）をゲート電極２１０、３１０とし、キャップ絶縁層１６０をゲート絶縁膜としている。第１トランジスタ２００のチャネルである第１酸化物半導体層２３０と第１ハードマスク２３２の側壁には、サイドウォール２４０が形成されている。サイドウォール２４０は、隣接するトランジスタ間で、素子分離膜の役割を果たしている。ただし、サイドウォール２４０は、第１ハードマスク２３２の側面を覆えていなくても、少なくとも第１酸化物半導体層２３０の側壁を覆っていればよい。
第２配線層１７０には、下部の第１配線（Ｃｕ配線）１６４との電気的接続をとるビア１８９が形成されている。同時に第１酸化物半導体層２３０との電気的接続をとるコンタクト２８９が第１ハードマスク２３２を介して形成され、第１トランジスタ２００のソース／ドレイン電極となっている。同時に第２酸化物半導体層３３０との電気的接続をとるコンタクト３８９が第２ハードマスク３３２を介して形成され、第２トランジスタ３００のソース／ドレイン電極となっている。
第１トランジスタ２００がＮ型で第２トランジスタ３００がＰ型、あるいは、第１トランジスタ２００がＰ型で第２トランジスタ３００がＮ型、のどちらの組み合わせでもよい。第１トランジスタ２００と第２トランジスタ３００とを直列に接続し、第１ゲート電極２１０と第２ゲート電極３１０とを電気的に接続すると、ＣＭＯＳインバータが形成される。なお、ここでは、本実施の形態として、第１配線１６４にＣｕ配線を用いた場合を示している。しかし、本実施の形態はその例に限定されるものではなく、Ａｌ配線を用いた場合も同様に適用可能である。
このＣＭＯＳインバータは、例えば第２配線１８８、ビア１８９、第１配線１６４、ビア１６２、配線１４４及びコンタクト１４２を介して、半導体基板１０１上の半導体素子（例示：トランジスタ１２１、１２２）と接続されていても良い。それにより、そのＣＭＯＳインバータをスイッチとすることで、半導体基板１０１上の半導体素子のレイアウトを同一としたまま、その半導体基板を用いて互いに異なる機能を実現することができる。
次に、本実施の形態に係る半導体装置の製造方法について具体的に説明する。図３Ａ〜図３Ｍは、本実施の形態に係る半導体装置の製造方法を示す断面図である。各図は、図２におけるＡＡ’断面に対応している。なお、図３Ａ〜図３Ｍにおいて、半導体基板１０１、コンタクト層１３０及び配線層１４０については記載を省略している。
まず、図３Ａに示すように、第１ゲート電極２１０及び第２ゲート電極３１０としての第１配線を形成された第１配線層１５０上に、第１ゲート電極２１０及び第２ゲート電極３１０に接して、第１ゲート絶縁膜（１７１）及び第２ゲート絶縁膜（１７１）としてのキャップ絶縁層１７１を形成する工程を実行する。次に、図３Ｂ〜図３Ｄに示すように、第１ゲート電極２１０上方に、キャップ絶縁層１７１を介して、第１導電型の第１酸化物半導体層２３０及び第１ハードマスク層２３２の第１積層構造（２３０＋２３２）を形成する工程を実行する。続いて、図３Ｅに示すように、第１積層構造（２３０＋２３２）及びキャップ絶縁層１７１を覆うように、絶縁膜（２４０）を形成する工程を実行する。その後、図３Ｆに示すように、絶縁膜（２４０）をエッチバックして、第１酸化物半導体層２３０の側面を覆う第１側壁膜２４０を形成する工程を実行する。次に、第２ゲート電極３１０上方に、キャップ絶縁層１７１を介して、第１導電型と異なる第２導電型の第２酸化物半導体層３３０及び第２ハードマスク層３３２の第２積層構造（３３０＋３３２）を形成する工程を実行する。続いて、第１積層構造（２３０＋２３２）及び第２積層構造（３３０＋３３２）を覆うように層間絶縁層１７２を形成する工程を実行する。その後、層間絶縁層１７２及び第１ハードマスク２３２及び第２ハードマスク３３２を介して、第１酸化物半導体層２３０及び第２酸化物半導体層３３０の各々に接続するソース／ドレイン電極（２８９、３８９）を形成する工程とを実行する。
本実施の形態では、図３Ｅ及び図３Ｆの工程に示すように、第１トランジスタ２００及び第１ハードマスク２３２の側面に、サイドウォール２４０を形成している。サイドウォール２４０は、露出していた第１酸化物半導体層２３０の側面を覆い、第１酸化物半導体層２３０を第２酸化物半導体層３３０から物理的・化学的・電気的に分離している。従って、このようなサイドウォール２４０の素子分離膜としての機能により、第１酸化物半導体層２３０の特性が、第２酸化物半導体層３３０や前後の工程によって変質・劣化する、ということを防止することができる。
加えて、本実施の形態では、上記の素子分離膜を、第１積層構造（２３０＋２３２）全体を覆う被覆絶縁膜（後述）それ自体ではなく、その被覆絶縁膜を更にエッチバックして形成したサイドウォール２４０により行う。そのため、「素子分離」後において、第１酸化物半導体層２３０の上部と第２酸化物半導体層３３０の上部との間で、ハードマスク及び被覆絶縁膜による膜厚差が発生しない。その結果、コンタクトホール形成時のドライエッチングにおいて、第１酸化物半導体層２３０の上部と第２酸化物半導体層３３０の上部とにおいて、一方をエッチングし過ぎることを抑制することができる。それにより、一方の酸化物半導体層が全て消失してしまうケースが無くなる。その結果、配線層内能動素子のＣＭＯＳ形成において、コンタクト不良に伴う歩留まりの低下を防止することができる。
以下、本実施の形態に係る半導体装置１００の製造方法について、更に説明する。
まず、図２に示すように、半導体基板１０１に素子分離層１２０を形成する。次に、半導体基板１０１上に半導体素子として例えばトランジスタ１２１、１２２を形成する。続いて、コンタクト層１３０（層間絶縁層１３１、及びコンタクト１４２を含む）、及び配線層１４０（層間絶縁層１３２及び配線１４４を含む）を形成する。これらの工程は、従来知られた方法を用いることができる。
次に、図３Ａに示すように、配線層１４０（図示されず）上に、Ｃｕ拡散防止用のキャップ絶縁層１５１、及び、第１層間絶縁層１５２をこの順に成膜する。キャップ絶縁層１５１の材料は、窒化シリコン（ＳｉＮ）や窒化炭化シリコン（ＳｉＣＮ）に例示される。第１層間絶縁層１５２は、酸化シリコン（ＳｉＯ２）または酸化シリコンより誘電率が低い、低誘電率絶縁層であり、ＳｉＯＣ（Ｈ）膜やＳｉＬＫ（登録商標）などの炭素含有膜に例示される。続いて、第１層間絶縁層１５２に、ビア１６２、第１配線１６４、第１ゲート電極２１０、及び第２ゲート電極３１０を、シングルダマシン法又はデュアルダマシン法を用いて埋め込む。これにより、第１配線層１５０が形成される。ビア１６２、第１配線１６４、第１ゲート電極２１０、及び第２ゲート電極３１０の材料としては、銅（Ｃｕ）が例示される。その後、第１層間絶縁層１５２、第１配線１６４、第１ゲート電極２１０、及び第２ゲート電極３１０を覆うようにキャップ絶縁層１７１を形成する。キャップ絶縁層１７１の材料は、窒化シリコン（ＳｉＮ）や窒化炭化シリコン（ＳｉＣＮ）に例示される。その膜厚は１０〜５０ｎｍ程度である。これらの工程は、銅（Ｃｕ）配線層を有する通常の半導体装置と同様の方法で形成される。
次に、図３Ｂに示すように、キャップ絶縁層１７１上に、第１トランジスタ２００のチャネルとなる第１酸化物半導体層２３０を、例えばスパッタリング法で形成する。チャネルとして好ましい材料は、ＩｎＧａＺｎＯ（ＩＧＺＯ）層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、ＮｉＯ層、ＳｎＯ層、ＳｎＯ２層、ＣｕＯ層、Ｃｕ２Ｏ層、Ｔａ２Ｏ５層、及びＴｉＯ２層に例示される。その膜厚は１０〜５０ｎｍ程度である。続いて、この第１酸化物半導体層２３０上に、第１ハードマスク２３２を、例えばプラズマＣＶＤ法で形成する。第１ハードマスク２３２の材料は、酸化シリコン（ＳｉＯ２）、酸化炭化シリコン（ＳｉＯＣ）、炭素（Ｃ）、及び窒化シリコン（ＳｉＮ）のような絶縁膜やそれらの組み合わせに例示される。その膜厚は３０〜２００ｎｍ程度であることが好ましい。
次に、図３Ｃに示すように、第１酸化物半導体層２３０及び第１ハードマスク２３２を、通常のフォトリソグラフィ及びドライエッチングを用いてパターニングする。それにより、第１トランジスタ２００の素子形状に第１酸化物半導体層２３０及び第１ハードマスク２３２が成形される。すなわち、第１トランジスタ２００用のチャネルとなる第１酸化物半導体層２３０が島状に形成される（図２参照）。その後、図３Ｄに示すように、第１ハードマスク２３２上のレジストを除去する。それにより、表面には、キャップ絶縁層１７１及び第１ハードマスク２３２が露出している他、第１ハードマスク２３２下の島状の第１酸化物半導体層２３０の側面も露出している。
次に、図３Ｅに示すように、キャップ絶縁層１７１及び第１ハードマスク２３２上に、サイドウォール２４０となる絶縁膜（以下、被覆絶縁膜２４０ともいう）を、例えばＣＶＤ法により形成する。被覆絶縁膜２４０（サイドウォール２４０となる絶縁膜）の材料としては、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）に例示される。その膜厚は１０〜２００ｎｍ程度である。被覆絶縁膜２４０は、キャップ絶縁層１７１及び第１ハードマスク２３２の表面だけでなく、露出していた第１酸化物半導体層２３０の側面も覆っている。
次に、図３Ｆに示すように、被覆絶縁膜２４０に、全面エッチバックを行う。それにより、第１酸化物半導体層２３０及び第１ハードマスク２３２の側面にサイドウォール２４０が形成される。サイドウォール２４０は、島状の第１酸化物半導体層２３０の露出していた側面を覆い、他の膜やプロセスの影響を受けないように保護している。その役割を考慮すると、サイドウォール２４０は、第１ハードマスク２３２の側面を覆えていなくても、少なくとも第１酸化物半導体層２３０の側壁を覆っていればよい。ただし、図３Ｌに示すように、安全のために、エッチバックする膜厚を減らして、第１酸化物半導体層２３０及び第１ハードマスク２３２の側面にサイドウォール２４０を形成するときに、キャップ絶縁層１７１及び第１ハードマスク２３２上に僅かに被覆絶縁膜２４０を残存させても良い。
次に、図３Ｇに示すように、キャップ絶縁層１７１、第１ハードマスク２３２、及びサイドウォール２４０上に、第２トランジスタ３００のチャネルとなる第２酸化物半導体層３３０を、例えばスパッタリング法で形成する。チャネルとして好ましい材料は、ＩｎＧａＺｎＯ（ＩＧＺＯ）層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、ＮｉＯ層、ＳｎＯ層、ＳｎＯ２層、ＣｕＯ層、Ｃｕ２Ｏ層、Ｔａ２Ｏ５層、及びＴｉＯ２層に例示される。その膜厚は１０〜５０ｎｍ程度である。続いて、この第２酸化物半導体層３３０上に、第２ハードマスク３３２を、例えばプラズマＣＶＤ法で形成する。第２ハードマスク３３２の材料は、酸化シリコン（ＳｉＯ２）、酸化炭化シリコン（ＳｉＯＣ）、炭素（Ｃ）、及び窒化シリコン（ＳｉＮ）のような絶縁膜やそれらの組み合わせに例示される。その膜厚は３０〜２００ｎｍ程度であることが好ましい。
次に、図３Ｈに示すように、第２酸化物半導体層３３０及び第２ハードマスク３３２を、通常のフォトリソグラフィ及びドライエッチングを用いてパターニングする。それにより、第２トランジスタ３００の素子形状に第２酸化物半導体層３３０及び第２ハードマスク３３２が成形される。すなわち、第２トランジスタ３００用のチャネルとなる第２酸化物半導体層３３０が島状に形成される（図２参照）。その後、図３Ｉに示すように、第２ハードマスク３３２上のレジストを除去する。それにより、キャップ絶縁層１７１上には、第１トランジスタ２００の第１ハードマスク２３２、第１酸化物半導体層２３０及びサイドウォール２４０と、第２トランジスタ３００の第２ハードマスク３３２及び第２酸化物半導体層３３０が形成される。
次に、図３Ｊに示すように、キャップ絶縁層１７１、第１ハードマスク２３２、サイドウォール２４０、及び第２ハードマスク３３２を覆うように、第２層間絶縁層１７２を形成する。第２層間絶縁層１７２は、酸化シリコン（ＳｉＯ２）または酸化シリコンより誘電率が低い、低誘電率絶縁層であり、ＳｉＯＣ（Ｈ）膜やＳｉＬＫ（登録商標）などの炭素含有膜に例示される。続いて、図３Ｋに示すように、第２層間絶縁層１７２に、ビア１８９、コンタクト（ソース／ドレイン電極）２８９、３８９、及び第２配線１８８、２８８、３８８を、シングルダマシン法又はデュアルダマシン法を用いて埋め込む。これにより、第２配線層１７０が形成される。ビア１８９、コンタクト２８９、３８９、及び第２配線１８８、２８８、３８８の材料としては、バリア膜としてチタニウム（Ｔｉ）／窒化チタニウム（ＴｉＮ）またはＴａ／ＴａＮを用いた銅（Ｃｕ）が例示される。図示していないが、第２層間絶縁層１７２に、ビアを形成した後にビアに埋め込まれ第２層間絶縁層１７２上にも形成されたＴｉＮ／Ａｌ／ＴｉＮ／Ｔｉから構成されるパッド電極を用いても良い。
以上の工程により、本実施の形態に係る半導体装置１００が製造される。
なお、図３Ｆの代わりに図３Ｌに示すように、第１酸化物半導体層２３０及び第１ハードマスク２３２の側面にサイドウォール２４０を形成するとき、キャップ絶縁層１７１及び第１ハードマスク２３２上に僅かに被覆絶縁膜２４０を残存させた場合、最終的な半導体装置１００は図３Ｋの代わりに図３Ｍのようになる。
本実施の形態に係る半導体装置の製造方法では、図３Ｅ及び図３Ｆの工程に示すように、第１酸化物半導体層２３０及び第１ハードマスク２３２の側面に、サイドウォール２４０を形成している。しかし、そのようなサイドウォール２４０を形成しないで半導体装置を製造する方法も考えられる。例えば、以下のような方法が考えられる。
図４Ａ〜図４Ｂは、サイドウォール２４０を形成しない場合での半導体装置の製造方法（一部）を示す断面図である。図３Ｄの工程の後、図４Ａに示すように、直ちに、キャップ絶縁層１７１、第１酸化物半導体層２３０、及び第１ハードマスク２３２上に、第２酸化物半導体層３３０及び第２ハードマスク３３２をこの順で成膜する。次に、図４Ｂに示すように、第２酸化物半導体層３３０及び第２ハードマスク３３２を、通常のフォトリソグラフィ及びドライエッチングを用いてパターニングする。その後は、図３Ｊ及び図３Ｋの工程と同じである。
上記の図４Ａ及び図４Ｂの工程を用いる製造方法は、図３Ｅ及び図３Ｆの工程が無い分だけ工程が簡素化される。しかし、第２酸化物半導体層３３０を成膜するとき、第１ハードマスク２３２下の第１酸化物半導体層２３０の側面が一部露出している（図４ＡのＰ１）。そのため、第２酸化物半導体層３３０は、第１酸化物半導体層２３０の側面と接触する。その結果、第２酸化物半導体層３３０の材料が第１酸化物半導体層２３０に拡散したり、第１酸化物半導体層２３０の材料が第２酸化物半導体層３３０に拡散したり、エッチング残留物によりＮ型およびＰ型が接触した領域が残るなど、第１酸化物半導体層２３０の特性が変質・劣化する可能性がある。
そのため、本実施の形態の工程では、図３Ｅ及び図３Ｆの工程に示すように、キャップ絶縁層１７１及び第１ハードマスク２３２の側面に、サイドウォール２４０を形成することとしている。サイドウォール２４０は、露出していた第１酸化物半導体層２３０の側面を覆い、第１酸化物半導体層２３０を他の膜（例示：第２酸化物半導体層３３０）から物理的・化学的・電気的に分離している。従って、このようなサイドウォール２４０の素子分離膜としての機能により、第１酸化物半導体層２３０の特性が変質・劣化することを防止することができる。
また、本実施の形態に係る半導体装置の製造方法では、図３Ｅ及び図３Ｆの工程に示すように、キャップ絶縁層１７１及び第１ハードマスク２３２上に被覆絶縁膜２４０を形成後、それをエッチバックしてサイドウォール２４０を形成している。しかし、そのようなエッチバックを行わず、被覆絶縁膜２４０をそのまま残して半導体装置を製造する方法も考えられる。例えば、以下のような方法が考えられる。
図５Ａ〜図５Ｄは、サイドウォール用の被覆絶縁膜を残す場合での半導体装置の製造方法（一部）を示す断面図である。図５Ａ（図３Ｅと同じ）の工程の後、図５Ｂに示すように、エッチバックを行わずに、直ちに被覆絶縁膜２４０上に、第２酸化物半導体層３３０及び第２ハードマスク３３２をこの順で成膜する。次に、図５Ｃに示すように、第２酸化物半導体層３３０及び第２ハードマスク３３２を、通常のフォトリソグラフィ及びドライエッチングを用いてパターニングする。その後、図５Ｄに示すように、被覆絶縁膜２４０及び第２ハードマスク３３２を覆うように第２層間絶縁層１７２を形成し、第２層間絶縁層１７２にビア１８９、コンタクト２８９、３８９、及び第２配線１８８、２８８、３８８をシングルダマシン法又はデュアルダマシン法を用いて埋め込む。
上記の図５Ａ乃至図５Ｄの工程を用いる製造方法は、図３Ｆの工程が無い分だけ工程が簡素化される。加えて、第２酸化物半導体層３３０を成膜するとき、第１ハードマスク２３２下の第１酸化物半導体層２３０の側面は、被覆絶縁膜２４０に覆われているので、図４Ａ及び図４Ｂの工程で起こり得る第１酸化物半導体層２３０の特性の変質・劣化を防止できる（図５ＢのＰ２）。すなわち、被覆絶縁膜２４０は素子分離膜の役割を果たしている。しかし、この製造方法は、以下に示すような問題点が存在する。
図５Ｄに示されるように、第１酸化物半導体層２３０上部には、第１ハードマスク２３２と被覆絶縁膜２４０の積層構造が形成されている（膜厚ｄ１）。一方、第２酸化物半導体層３３０上部には、第２ハードマスク３３２のみが形成されている（膜厚ｄ２）。従って、第１トランジスタ２００と第２トランジスタ３００との間で、酸化物半導体層上の絶縁膜に膜厚差が発生している（Δｄ１＝ｄ１−ｄ２）。このような膜厚差Δｄ１は、コンタクト２８９、３８９のコンタクトホールをエッチングで形成するとき、適正なエッチングをできなくするおそれがある。例えば、コンタクト２８９用のコンタクトホールに深さを合わせると、コンタクト３８９のコンタクトホールを掘り過ぎて、第２酸化物半導体層３３０を突き抜ける可能性がある。また、コンタクト３８９用のコンタクトホールに深さを合わせると、コンタクト２８９のコンタクトホールを十分に掘れず、第１酸化物半導体層２３０に達しない可能性がある。
同時に、図５Ｄに示されるように、第１トランジスタ２００のゲート絶縁膜は、キャップ絶縁層１７１のみである（膜厚ｄ３）。一方、第２トランジスタ３００のゲート絶縁膜は、キャップ絶縁層１７１と被覆絶縁膜２４０の積層構造である（膜厚ｄ４）。従って、第１トランジスタ２００と第２トランジスタ３００との間で、ゲート絶縁膜に膜厚差が発生している（Δｄ２＝ｄ４−ｄ３）。このような膜厚差Δｄ２は、第１トランジスタ２００と第２トランジスタ３００とをＣＭＯＳインバータとして用いる場合、適切なオン・オフ動作ができない可能性がある。
これらの膜厚差Δｄ１、Δｄ２は、図５Ｄに示すように、被覆絶縁膜２４０が酸化物半導体層（チャネル）の上部に存在するか、下部に存在するかで発生している。ゲート絶縁膜の膜厚差Δｄ２は、後述の本実施の形態の変形例などの製造方法を応用することで、解消することが可能である。そして、各酸化物半導体の導電型に最適化したゲート絶縁膜を選ぶことが可能である。一方で、酸化物半導体層上の絶縁膜の膜厚差Δｄ１に関しては、解消することが困難である。
しかし、本実施の形態に係る半導体装置の製造方法により、その問題を解消することができる。
図６は、図５Ｄの構造と本実施の形態の構造との相違を示す表である。ここで、「Ｂ」は図５Ｄの構造を示し、「Ａ」は本実施の形態の構造を示す。また、「ＮＭＯＳ上」は第１酸化物半導体層２３０上の絶縁層の膜厚を示し、「ＰＭＯＳ上」は第２酸化物半導体層３３０上の絶縁層の膜厚を示す。「ＮＭＯＳ−ＨＭ」は第１ハードマスク２３２形成時を示す。「ＮＭＯＳ加工」は、チャネル形状に第１ハードマスク２３２を加工したときを示す。「素子分離」は被覆絶縁膜２４０の形成時又はその後のエッチバックによるサイドウォール２４０の形成時を示す。「ＰＭＯＳ−ＨＭ」は第２ハードマスク３３２形成時を示す。「ＰＭＯＳ加工」は、チャネル形状に第２ハードマスク３３２を加工したときを示す。「ＩＬＤ」は層間絶縁層１７２０の形成時を示す。
図５Ｄの構造（「Ｂ」）では、先に形成された第１トランジスタ２００（「ＮＭＯＳ上」）には、加工後のハードマスク（ＨＭ）の残膜（６０ｎｍ）と素子分離の被覆絶縁膜２４０（５０ｎｍ）の積層構造が残る。その結果、第１酸化物半導体２３０上の膜の膜厚は１１０ｎｍとなる（「素子分離」）。その後、形成された第２トランジスタ３００（「ＰＭＯＳ上」）には、加工後のハードマスク（ＨＭ）の残膜（６０ｎｍ）が残る。その結果、第２酸化物半導体３３０上の膜の膜厚は６０ｎｍとなる（「ＰＭＯＳ加工」）。従って、第１酸化物半導体層２３０上部と第２酸化物半導体層３３０上部との間で膜厚差Δｄ１が生じていた（この表の例では５０ｎｍ）。このために、コンタクトホール形成時のドライエッチング時間を、第１酸化物半導体層２３０の上部（ＮＭＯＳ上）に合わせると、第２酸化物半導体層３３０の上部（ＰＭＯＳ上）でエッチングし過ぎるおそれがある。
一方、本実施の形態の構造（「Ａ」）では、素子分離を、被覆絶縁膜２４０そのものではなく、被覆絶縁膜２４０をエッチバックして形成したサイドウォール２４０により行う。そのため、「素子分離」後においても、第１酸化物半導体層２３０上部と第２酸化物半導体層３３０上部との間で膜厚差が発生しない。その結果、コンタクトホール形成時のドライエッチング時間が第１酸化物半導体層２３０上部と第２酸化物半導体層３３０上部とで同じにすることができる。それにより、一方の酸化物半導体層（この表の例ではＰＭＯＳ側）が全て消失してしまうケース（コンタクトホールが酸化物半導体層を突き抜けるケース）が無くなる。その結果、配線層内能動素子のＣＭＯＳ形成において、コンタクト不良に伴う歩留まりの低下を防止することができる。
（第１変形例）
図７は、本実施の形態に係る半導体装置の構成の第１変形例を示す断面図である。この図７の場合を図１Ａの場合と比較すると、第１ハードマスク２３２及び第１酸化物半導体層２３０の側面にサイドウォール２４０を有しているだけでなく、第２ハードマスク３３２及び第２酸化物半導体層３３０の側面にもサイドウォール３４０を有している点で、図１Ａの場合と相違する。以下、相違点について、主に説明する。
このような構成は、上記図３Ａ〜図３Ｋの半導体装置の製造方法において、図３Ｉの工程と図３Ｊの工程との間に、以下の工程を追加すればよい。まず、図３Ｅの工程と同様に、キャップ絶縁層１７１、第１ハードマスク２３２、サイドウォール２４０、及び第２ハードマスク３３２上に、サイドウォール３４０となる絶縁膜を、例えばＣＶＤ法により形成する。次に、図３Ｆの工程と同様に、サイドウォール３４０となる絶縁膜に、全面エッチバックを行う。それにより、第２酸化物半導体層３３０及び第２ハードマスク３３２の側面にサイドウォール３４０が形成される。この場合、サイドウォール２４０の側面に更にサイドウォール２４１が残る場合もある。
本変形例の場合にも、図１Ａ、図１Ｂ及び図２の場合と同様の効果を得ることができる。
更に、このサイドウォール３４０は、露出していた第２酸化物半導体層３３０の側面を覆っている。従って、このサイドウォール３４０により、第２酸化物半導体層３３０が他の膜やプロセスの影響を受けないように保護することができる。
（第２変形例）
図８は、本実施の形態に係る半導体装置の構成の第２変形例を示す断面図である。この図８の場合を図１Ａの場合と比較すると、キャップ絶縁層１７１の膜厚が、第１トランジスタ２００の位置と第２トランジスタ３００の位置とで異なっている点で、図１Ａの場合と相違する。以下、相違点について、主に説明する。
Ｃｕ拡散防止用のキャップ絶縁層１７１は、第１酸化物半導体層２３０の存在しない領域において、第１酸化物半導体層２３０が存在する領域よりも膜厚差Δｄだけ薄くなっている。このような構成は、第１酸化物半導体層２３０と第２酸化物半導体層３３０との材料特性の相違から、第１トランジスタ２００と第２トランジスタ３００との間でゲート絶縁膜の膜厚に差を設けたい場合に有効である。
図９Ａ及び図９Ｂは、第１の実施の形態に係る半導体装置の第２変形例の製造方法（一部）を示す断面図である。図３Ｅの工程後、図９Ａ（図３Ｆと同じ）に示すように、第１酸化物半導体層２３０及び第１ハードマスク２３２の側面にサイドウォール２４０を形成した後に、図９Ｂに示すように、更にオーバーエッチ時間を設ける。それにより、第１酸化物半導体層２３０の存在しない領域のキャップ絶縁層１７１を選択的に薄くすることが出来る。その後の工程は、図３Ｇ以降の工程と同じである。また、この際の全面エッチバックのオーバーエッチにより、第１ハードマスク２３２の膜厚を調整することが可能である。
本変形例の場合にも、図１Ａ、図１Ｂ及び図２の場合と同様の効果を得ることができる。
更に、第１トランジスタ２００と第２トランジスタ３００との間でゲート絶縁膜の膜厚を互いに異なるように変更が可能となる。
（第２の実施の形態）
第２の実施の形態に係る半導体装置の構成について説明する。図１０は、本実施の形態に係る半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、第２トランジスタ３００のゲート絶縁膜が２層構造になっている点で、第１の実施の形態の特に第２変形例（図８、図９Ａ〜図９Ｂ）の半導体装置と相違する。以下、相違点について、主に説明する。
Ｃｕ拡散防止用のキャップ絶縁層１７１は、第１の実施の形態の第２変形例と同様に、第１酸化物半導体層２３０の存在しない領域において、第１酸化物半導体層２３０が存在する領域よりも膜厚差Δｄだけ薄くなっている。しかし、本実施の形態では、薄くなったキャップ絶縁層１７１と第２酸化物半導体層３３０との間に、第２上方ゲート絶縁膜３２０が形成されている。それにより、例えば、第１トランジスタ２００のゲート絶縁膜（１７１）が図９Ｂのようにオーバーエッチングになる場合でも、第１トランジスタ２００のゲート絶縁膜と第２トランジスタ３００のゲート絶縁膜とを概ね同じ膜厚にすることができる。また、例えば、第２トランジスタ３００のゲート絶縁膜を所望の材料（例示：ｈｉｇｈ−ｋ膜）及び膜厚にすることができる。
このような構成は、以下の工程により実現できる。まず、第１の実施の形態の第２変形例の図９Ｂの工程の後、図３Ｇの工程（第２酸化物半導体層３３０の形成）の前に、第２上方ゲート絶縁膜３２０を形成する。第２上方ゲート絶縁膜３２０の材料は、例えば酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（ＡｌＯｘ）に例示される。続いて、図３Ｇの工程として、更に第２上方ゲート絶縁膜３２０の上部に第２酸化物半導体層３３０及び第２ハードマスク３３２を順次形成する。その後、図３Ｈ及び図３Ｉの工程として、第２上方ゲート絶縁膜３２０、第２酸化物半導体層３３０、及び第２ハードマスク３３２に対して、第２トランジスタ３００のチャネル形状にパターニングを行う。その際に、第２上方ゲート絶縁膜３２０も同じ形状に加工する。なお、第２上方ゲート絶縁膜３２０はパターニングせず、略前面に残存させておいても良い。以降の工程については、図３Ｊ及び図３Ｋの工程と同様である。
本実施の形態の場合にも、第１の実施の形態の場合と同様の効果を得ることができる。
また、第２酸化物半導体層３３０の下部に第２上方ゲート絶縁膜３２０を配置することにより、第１酸化物半導体層２３０と第２酸化物半導体層３３０のそれぞれに対して最適な（所望の）ゲート絶縁膜を配置することが可能となる。これにより、ゲートリークの低減、トランジスタの閾値制御、信頼性の向上などを実現することが可能となる。特に、第２トランジスタ３００に対しては、材料、膜厚を最適にすることができる。
（第３の実施の形態）
第３の実施の形態に係る半導体装置の構成について説明する。図１１は、本実施の形態に係る半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、第１トランジスタ２００のゲート絶縁膜及び第２トランジスタ３００のゲート絶縁膜がいずれも２層構造になっている点で、第１の実施の形態の半導体装置と相違する。以下、相違点について、主に説明する。
Ｃｕ拡散防止用のキャップ絶縁層１７１は、第１配線層１５０上に均一な膜厚で形成されている。しかし、第１酸化物半導体層２３０の下部には第１上方ゲート絶縁膜２２０、第２酸化物半導体層３３０の下部には第２上方ゲート絶縁膜３２０が形成されている。従って、例えば、第１トランジスタ２００のゲート絶縁膜及び第２トランジスタ３００のゲート絶縁膜を、それぞれ所望の材料及び膜厚にすることができる。すなわち、それぞれのゲート絶縁膜を個々に最適化することが可能となる。
このような構成は、以下の工程により実現できる。まず、第１の実施の形態の図３Ａの工程の後、図３Ｂの工程（第１酸化物半導体層２３０の形成）の前に、第１上方ゲート絶縁膜２２０を形成する。続いて、図３Ｂ〜図３Ｄの工程において、第１酸化物半導体層２３０及び第１ハードマスク２３２をパターニングする際に、第１上方ゲート絶縁膜２２０も同じ形状に加工する。次に、図３Ｅ〜図３Ｆの工程の後、図３Ｇの工程（第２酸化物半導体層３３０の形成）の前に、第２上方ゲート絶縁膜３２０を形成する。その後、図３Ｇ〜図３Ｉの工程において、第２酸化物半導体層３３０及び第２ハードマスク３３２をパターニングする際に、第２上方ゲート絶縁膜３２０も同じ形状に加工する。以降の工程については、図３Ｊ及び図３Ｋの工程と同様である。
本実施の形態の場合にも、第１の実施の形態の場合と同様の効果を得ることができる。
また、第１酸化物半導体層２３０の下部に第１上方ゲート絶縁膜２２０、第２酸化物半導体層３３０の下部に第２上方ゲート絶縁膜３２０を配置することにより、第１酸化物半導体層２３０と第２酸化物半導体層３３０のそれぞれに対して最適な（所望の）ゲート絶縁膜を配置することが可能となる。これにより、ゲートリークの低減、トランジスタの閾値制御、信頼性の向上などを実現することが可能となる。特に、第１トランジスタ２００及び第２トランジスタ３００に対して、それぞれ独立に材料、膜厚を最適にすることができる。
（第４の実施の形態）
第４の実施の形態に係る半導体装置の構成について説明する。図１２は、本実施の形態に係る半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、第１トランジスタ２００及び第２トランジスタ３００のゲート絶縁膜の形状が酸化物半導体の形状よりも平面視で広い点で、第３の実施の形態の半導体装置と相違する。以下、相違点について、主に説明する。
Ｃｕ拡散防止用のキャップ絶縁層１７１は、第１配線層１５０上に均一な膜厚で形成されている。しかし、第１酸化物半導体層２３０と第１ハードマスク２３２の側面にサイドウォール２４０が形成されているだけでなく、第２酸化物半導体層３３０と第２ハードマスク３３２の側面にもサイドウォール３４０が形成されている。更に、第１酸化物半導体層２３０とそれを囲むサイドウォール２４０との形状に合わせて、その形状の下部に第１上方ゲート絶縁膜２２０が形成されている。同様に、第２酸化物半導体層３３０とそれを囲むサイドウォール３４０との形状に合わせて、その形状の下部に第２上方ゲート絶縁膜３２０が形成されている。
このような構成は、以下の工程により実現できる。図１３Ａ及び図１３Ｃは、第３の実施の形態に係る半導体装置の製造方法（一部）を示す断面図である。まず、第１の実施の形態の図３Ａの工程の後、図３Ｂの工程（第１酸化物半導体層２３０の形成）の前に、第１上方ゲート絶縁膜２２０を形成する。続いて、図３Ｂ〜図３Ｄの工程において、第１酸化物半導体層２３０及び第１ハードマスク２３２をパターニングする際に、第１上方ゲート絶縁膜２２０は加工しない（図１３Ａ）。次に、図３Ｅ〜図３Ｆの工程の後（図１３Ｂ）、図３Ｇの工程（第２酸化物半導体層３３０の形成）の前に、第１上方ゲート絶縁膜２２０を、第１ハードマスク２３２とサイドウォール２４０の形状にエッチングで加工する（図１３Ｃ）。それにより、第１トランジスタ２００側の島状の積層構造が形成される。次に、その積層構造及びキャップ絶縁層１７１を覆うように、第２上方ゲート絶縁膜３２０を形成する。続いて、図３Ｇ〜図３Ｉの工程において、第２酸化物半導体層３３０及び第２ハードマスク３３２をパターニングする際に、第２上方ゲート絶縁膜３２０は加工しない。図３Ｉの工程の後、図３Ｊの工程（第２層間絶縁層１７２の形成）の前に、図３Ｅの工程と同様に、第２上方ゲート絶縁膜３２０及び第２ハードマスク３３２上に、サイドウォール３４０となる絶縁膜を、例えばＣＶＤ法により形成する。次に、図３Ｆの工程と同様に、サイドウォール３４０となる絶縁膜に、全面エッチバックを行う。それにより、第２酸化物半導体層３３０及び第２ハードマスク３３２の側面にサイドウォール３４０が形成される（この場合、サイドウォール２４０の側面に更にサイドウォール２４１が残る場合もある）。その後、第２上方ゲート絶縁膜３２０を、第２ハードマスク３３２とサイドウォール３４０の形状にエッチングで加工する。それにより、第２トランジスタ３００側の島状の積層構造が形成される。以降の工程については、図３Ｊ及び図３Ｋの工程と同様である。
本実施の形態の場合にも、第３の実施の形態の場合と同様の効果を得ることができる。
加えて、ゲート絶縁膜（２層分）をチャネル（酸化物半導体層）より広く取ることが可能となる。上記構造を適用することにより、ゲート絶縁膜端面でのリーク等が大幅に低減し、信頼性の高いデバイスを作製することが可能となる。
なお、サイドウォール２４０、３４０下の絶縁膜がキャップ絶縁層１７１の１層分でも良い場合なら、ハードマスク２３２、３３２、酸化物半導体層２３０、３３０及びゲート絶縁膜２２０、３２０を一気にエッチングし、その後にサイドウォール２４０を形成してもよい。
（第５の実施の形態）
第５の実施の形態に係る半導体装置の構成について説明する。図１４は、本実施の形態に係る半導体装置の構成を示す断面図である。本実施の形態は、Ｐ型の酸化物半導体層をチャネルとして用いるＰ型のトランジスタに関するものであり、このようなトラジスタは第１〜第４の実施の形態の半導体装置のトランジスタとして適用可能である。更に、本実施の形態は、それらの半導体装置のトランジスタとしてだけでなく、広くＰ型の酸化物半導体層と金属との電気的接続や、ワイドバンドギャップ半導体と金属との電気的接続に対しても同様に適用可能である。
図１４は本実施の形態に係る半導体装置としてのトランジスタの構成の一例を示している。そのトランジスタは、ゲート電極１０と、ゲート絶縁膜２０と、酸化物半導体層３０と、サイドウォール４０と、ソース／ドレイン電極（コンタクト）５０とを備えている。ただし、酸化物半導体層３０はＰ型である。Ｐ型の酸化物半導体層３０としては、不純物をドープしたＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、ＮｉＯ層、ＳｎＯ層、及びＣｕ２Ｏ層が例示される。また、ソース／ドレイン電極５０は、この図に例示されるように、２層構造であっても良い。その場合、ソース／ドレイン電極５０は、酸化物半導体層３０と接触する第１層５０ａと、第１層５０ａ上に設けられた第２層５０ｂとを含む。ソース／ドレイン電極５０が酸化物半導体層３０とオーミック接触可能であれば、第１層５０ａの膜厚は薄くても良い。ソース／ドレイン電極５０の材料については後述される。
このトランジスタを上記の各実施の形態に適用する場合、各構成の対応は、例えば以下のようになる。ゲート電極１０は、ゲート電極２１０又は３１０に対応する。ゲート絶縁膜２０は、キャップ絶縁層１７１（又は１７１＋２２０又は１７１＋３２０）に対応する。酸化物半導体層３０は、酸化物半導体層２３０又は３３０に対応する。サイドウォール４０は、サイドウォール２４０又は３４０に対応する。ソース／ドレイン電極５０は、コンタクト２８９又は３８９に対応する。なお、この図では、ハードマスク２３２又は３３２の記載は省略している。
上記の第１〜第４の実施の形態では、配線層に能動素子（配線能動素子）を設けている。その場合、配線能動素子を用いて回路の全部または一部を形成するためには、Ｎ型の配線能動素子及びＰ型の配線能動素子が必要である。Ｎ型の配線能動素子としてはＩｎＧａＺｎＯをチャネルとして用いた配線能動素子が例示される。Ｐ型の配線能動素子としてはＳｎＯが例示される。ここで、Ｐ型の配線能動素子を実現するためには、Ｐ型の導電性を有する酸化物半導体が必要であるが、これらは主として２ｅＶ以上のバンドギャップを有するワイドギャップ半導体である。一般に、ワイドギャップ半導体では、伝導帯端が真空準位から見て深さ４ｅＶ前後に位置するのに対して、価電子帯端は６〜７．５ｅＶに位置する。一方で、通常の金属は、３．８〜５．６５ｅＶ程度の仕事関数を有する。これよりＰ型ワイドギャップ半導体と金属とを接触すると、通常はショットキー障壁を生じる。一方、ワイドギャップ半導体を用いたＰ型電界効果トランジスタやＰ／Ｎ接合利用デバイスにおいて、Ｐ型半導体とコンタクト用の金属との間にオーミック接触を形成することは、デバイスの寄生抵抗低減のために重要である。
特許文献２及び非特許文献３には、Ｐ型酸化物半導体ＳｎＯを用いたＰ型の電界効果トランジスタが開示されている。このトランジスタは、ＹＳＺ基板上に形成されたＰ型酸化物半導体ＳｎＯをチャネルとし、その上部に形成されたａ−Ａｌ２Ｏｘをゲート絶縁膜とし、ＮｉとＡｕを積層にした金属をソース／ドレイン電極及びゲート電極としている。また、非特許文献４には、Ｐ型酸化物半導体ＳｎＯを用いたＰ型の電界効果トランジスタが開示されている。このトランジスタは、ゲート電極を兼ねるｎ＋−Ｓｉ基板上に形成されたＳｉＮｘ層をゲート絶縁膜とし、その上部に形成されたＰ型酸化物半導体ＳｎＯをチャネルとし、ＳｎＯに接する形態で形成されたＰｔ金属をソース／ドレイン電極としている。
上記特許文献２、非特許文献３、及び非特許文献４の電界効果トランジスタでは、金属としては仕事関数が５ｅＶより大きいＮｉやＡｕやＰｔを用い、Ｐ型酸化物半導体ＳｎＯに対する接触抵抗を低減しようとしている。しかし、発明者が検討したところ、今回新たに以下の事実を見出した。すなわち、Ｐ型酸化物半導体に、上記の金属をコンタクト用の金属として用いた場合、コンタクト用の金属とＰ型酸化物半導体との間に大きな接触抵抗すなわちショットキー障壁による寄生抵抗が発生し、様々なＰ型半導体特性を測定するための障害となっている。そのため、コンタクト用の金属とＰ型酸化物半導体との間の接触抵抗を最小限にする材料・プロセスの実現が課題となっている。
そこで、本実施の形態では、Ｐ型の酸化物半導体層３０と接続するコンタクト用の金属として、導電性酸化物を用いる。すなわち、ソース／ドレイン電極５０の少なくとも第１層５０ａ用の材料として、導電性酸化物を用いる。導電性酸化物は、価電子帯がＰ型の酸化物半導体の価電子帯とほぼ同位置に存在するため、オーミックコンタクトを形成するのに適しているからである。これにより、Ｐ型の酸化物半導体への低接触抵抗が実現できる。なお、第２層５０ｂの材料は、第１層５０ａの材料と同じでも良いし、第１層５０ａの材料とオーミック接触が可能な他の導電性酸化物又は金属材料であってもよい。
コンタクト用の材料である導電性酸化物としては、酸化インジウムスズ（ＩＴＯ）、酸化ルテニウム（ＲｕＯ２）、酸化チタニウム（ＴｉＯｘ）、酸素欠損した酸化物半導体、金属などをドープした酸化物半導体が例示される。この場合での酸化物半導体は、チャネルとして使用可能な上述の酸化物半導体について、酸素欠損の程度が異なるものや、金属の種類やドーピングの程度が異なるものを含んでいる。また、その酸化物半導体は、価電子帯が深いＰ型酸化物半導体が好ましく、価電子帯が酸化物半導体層３０の酸化物半導体よりも深いことがより好ましい。
ここで、Ｎ型の酸化物半導体に対しては、コンタクト用の材料として、上記のような導電性酸化物ではなく、金属を用いることができる。従って、Ｎ型の配線能動素子及びＰ型の配線能動素子の両方を用いる回路（例示：第１〜第４の実施の形態）では、Ｎ型の配線能動素子とＰ型の配線能動素子とは、コンタクト用の材料として互いに異なる材料を用いることになる。
本実施の形態の半導体装置を製造する場合、以下のような方法が考えられる。すなわち、Ｎ型の配線能動素子及びＰ型の配線能動素子の両方を用いる回路を製造する場合、コンタクト形成において作り分けプロセスを導入する。具体的には、例えば、上記第１〜第４の実施の形態の場合、上記図３Ｋの工程において、Ｐ型の酸化物半導体層へのソース／ドレイン電極の形成時に、Ｎ型の酸化物半導体層の側はハードマスクなどによりマスキングを行う。同様に、Ｎ型の酸化物半導体層へのソース／ドレイン電極の形成時に、Ｐ型の酸化物半導体層の側はハードマスクなどによりマスキングを行う。また、ソース／ドレイン電極５０として、第１層５０ａと第２層５０ｂの積層構造を用いる場合、第１層５０ａ用の膜と第２層５０ｂ用の膜の積層膜を形成する。
図１５は、コンタクト用の材料と酸化物半導体層との接触の特性を示すグラフである。縦軸はコンタクト用の材料と酸化物半導体層（例示：ＳｎＯ）との間の電流を示し、横軸はコンタクト用の材料と酸化物半導体層との間の電圧を示す。図に示されるように、コンタクト用の材料として金（Ａｕ）を用いた場合、電流と電圧とは比例関係にあるが、接触抵抗が大きく、電流が小さいことが分かる。これは、ショットキー障壁の影響と考えられる。一方、コンタクト用の材料として導電性酸化物の一つである酸化ルテニウム（ＲｕＯ２）を用いた場合、電流と電圧とは比例関係にあり、かつ、接触抵抗が小さく、同じ電圧でも電流が大きいことが分かる。すなわち、接触抵抗の小さい良好なオーミック接触が得られていることが分かる。この場合、ソース／ドレイン電極５０として、一層の酸化ルテニウム（ＲｕＯ２）を用いていることになる。
本実施の形態の構造では、導電性酸化物をＰ型の酸化物半導体層３０へのコンタクト形成に用いることにより、酸化物同士のバンド構造で価電子帯をアラインすることが可能となる。それにより、Ｐ型の酸化物半導体層へのオーミックコンタクトを形成することが可能となる。また、このような導電性酸化物は、２ｅＶ以上のバンドギャップを有するワイドギャップ半導体（例示：ＧａＮ、ＳｉＣ）にも適用可能である。
（第６の実施の形態）
第６の実施の形態に係る半導体装置の構成について説明する。図１６は、本実施の形態に係る半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、ソース／ドレイン電極（コンタクト）として、界面層５０ｃを用いる点で、第５の実施の形態の半導体装置と相違する。以下、相違点について、主に説明する。
本実施の形態では、ソース／ドレイン電極５０（少なくとも第１層５０ａ）の材料として、酸化物半導体層３０の酸化物半導体との間で界面層５０ｃを形成する材料を用いる。そのような材料としては、チタニウム（Ｔｉ）のような金属が例示される。そのような材料を用いてソース／ドレイン電極（コンタクト）を形成すると、ソース／ドレイン電極５０と酸化物半導体層３０との界面において、ショットキー効果を低減可能又はオーミック接触を形成可能な界面層５０ｃが形成される。それにより、Ｐ型の酸化物半導体層３０への低接触抵抗が実現できる。
例えば、そのような材料（例示：Ｔｉのような金属）は、Ｐ型の酸化物半導体（例示：ＳｎＯ）と接触すると、以下のような現象が生じると考えられる。その接触部分において、その材料に酸化物半導体から微量の酸素を引き抜き、酸化物半導体を若干還元する。その結果、酸化物半導体側には、その還元作用により、金属的に改質された層（メタリックな層）が形成される（例示：Ｓｎ）。一方、その材料側には、引き抜いた酸素による酸化作用により、金属酸化物層が形成される（例示：ＴｉＯｘ）。このような界面構造により、例えば、酸化物半導体の空乏化が抑制されて、バンド曲がりが低減されることで、ショットキー効果の低減が起こる、などのメカニズムの発生が考えられる。従って、そのような材料は、オーミックコンタクトを形成するのに適している。この場合、金属的に改質された層と金属酸化物層とを併せた界面構造を界面層５０ｃと見ることができる。
従って、界面層５０ｃは、ソース／ドレイン電極の材料と酸化物半導体層の材料とが何らかの反応をした層ということができる。具体的には、例えば、ソース／ドレイン電極側の材料中の元素の一部、及び、酸化物半導体側の材料中の元素の一部、の一方又は両方が相手側に拡散して、ソース／ドレイン電極や酸化物半導体が部分的に変質した層、ということもできる。もしくは組成が徐々に変化するような組成のグラデーションがある層という場合もあり得る。その界面層５０ｃは、ソース／ドレイン電極側にあっても良いし、酸化物半導体側にあっても良いし、両側にあっても良い。
本実施の形態の半導体装置を製造する場合、第５の実施の形態と同様の方法を用いることができる。その場合、コンタクト用の材料としては、上述のような酸化物半導体との間で界面層５０ｃを形成する材料を用いる。必要に応じて、加熱処理等を行い、界面層５０ｃの形成を促しても良い。
図１７は、コンタクト用の材料と酸化物半導体層との接触の特性を示すグラフである。縦軸はコンタクト用の材料と酸化物半導体層（例示：ＳｎＯ）との間の電流を示し、横軸はコンタクト用の材料と酸化物半導体層との間の電圧を示す。図に示されるように、コンタクト用の材料として金（Ａｕ）を用いた場合、電流と電圧とは比例関係にあるが、接触抵抗が大きく、電流が小さいことが分かる。これは、ショットキー障壁の影響と考えられる。一方、コンタクト用の材料として導電性酸化物の一つであるチタニウム（Ｔｉ）／酸化ルテニウム（ＲｕＯ２）を用いた場合、電流と電圧とは比例関係にあり、かつ、接触抵抗が小さく、同じ電圧でも電流が大きいことが分かる。すなわち、接触抵抗が小さく良好なオーミック接触が得られていることが分かる。この場合、ソース／ドレイン電極５０として、第１層５０ａのチタニウム（Ｔｉ）と第２層５０ｂの酸化ルテニウム（ＲｕＯ２）という２層構造を用いていることになる。そして、チタニウム（Ｔｉ）と酸化物半導体層（ＳｎＯ）との境界に界面層５０ｃが形成される。
本実施の形態の構造では、界面層５０ｃをＰ型の酸化物半導体層３０へのコンタクト部分に導入することにより、酸化物の還元などにより、ショットキー効果を低減することができる。それにより、Ｐ型の酸化物半導体層へのオーミックコンタクトを形成することが可能となる。また、このような導電性酸化物は、２ｅＶ以上のバンドギャップを有するワイドギャップ半導体（例示：ＧａＮ、ＳｉＣ）にも適用可能である。
（第７の実施の形態）
第７の実施の形態に係る半導体装置の構成について説明する。本実施の形態の半導体装置は、ソース／ドレイン電極として、Ｎ型の酸化物半導体とＰ型の酸化物半導体とで製造時に同じ材料を用いる点で、第６の実施の形態の半導体装置と相違する。以下、相違点について、主に説明する。
本実施の形態では、一例としてＣＭＯＳ構造において、Ｎ型電界効果型トランジスタ（ＮＦＥＴ）チャネルとなるＮ型の酸化物半導体層３０としてＩｎＧａＺｎＯを用い、Ｐ型電界効果型トランジスタ（ＰＦＥＴ）チャネルとなるＰ型の酸化物半導体層３０としてＳｎＯを用いている。そして、Ｎ型の酸化物半導体層３０のＩｎＧａＺｎＯ及びＰ型の酸化物半導体層３０のＳｎＯのいずれのソース／ドレイン電極５０としても、製造時にチタニウム（Ｔｉ）／アルミニウム（Ａｌ）又はアルミニウム合金（ＡｌＣｕ）を用いる。この場合、第１層５０ａがチタニウム（Ｔｉ）であり、第２層５０ｂがアルミニウム（Ａｌ）又はアルミニウム合金（ＡｌＣｕ）である。
本実施の形態の半導体装置を製造する場合、第１〜第４の実施の形態と同様であり、第５〜第６の実施の形態のようなコンタクト形成で作り分けプロセスを導入する必要はない。すなわち、Ｎ型の酸化物半導体層３０及びＰ型の酸化物半導体層３０のいずれのソース／ドレイン電極５０としても、製造時にチタニウム（Ｔｉ）／アルミニウム（Ａｌ）を形成する。
この場合、発明者の検討から、以下の知見が明らかとなった。製造後において、Ｎ型の酸化物半導体層３０のＩｎＧａＺｎＯと第１層５０ａのＴｉとの界面では、Ｔｉ／ＡｌのＴｉはメタリックに保たれる。すなわち、界面層５０ｃは、第１層５０ａと同じＴｉということができる。そのため、ＩｎＧａＺｎＯへの低抵抗コンタクトが可能となっている。一方、Ｐ型の酸化物半導体層３０のＳｎＯと第１層５０ａのＴｉとの界面については以下のようになる。図１８は、本実施の形態に係る半導体装置のＰ型酸化物半導体層とソース／ドレイン電極との界面の組成を模式的に示す断面図である。この図は、その界面をＸＰＳ（Ｘ線光電子分光法）により評価した図である。この図に示すように、Ｐ型酸化物半導体層３０（ＳｎＯ）とソース／ドレイン電極５０（Ｔｉ／Ａｌ）との界面おいて、Ｔｉ／ＡｌのＳｎＯ側にあるＴｉは、ＳｎＯから部分的に酸素を引き抜き、ＳｎＯを低抵抗化すると共に、自身を酸化してＴｉＯｘとなることが分かった。そして、界面層５０ｃは、第１層５０ａと異なり、ＴｉＯｘ／ＳｎＯｘ（ｘ＜１）遷移層ということができる。ＴｉＯｘ／ＳｎＯｘ遷移層では、ＴｉＯｘとＳｎＯｘとの比率と酸化数が徐々に変化し、ＳｎＯの還元とＴｉＯｘ／ＳｎＯｘの共存が見られた。Ｔｉに近い側では、ＴｉＯｘが支配的であり、上記第６の実施の形態のようにＴｉＯｘはＰ型の酸化物半導体への低抵抗コンタクトに有効であるため、このプロセスによりＳｎＯへの低抵抗コンタクトが可能となる。
これらのコンタクト用の材料について、以下のように評価を行った。図１９は、本実施の形態に係る半導体装置の特性を計測した素子構造を示す断面図である。ここでは、コンタクト用の材料の特性を評価するために、この図のような素子構造に基づいて、ＣＶ特性を測定している。その素子構造は、ＳｉＯ２膜付きＳｉ基板上に、Ｐ型酸化物半導体としてＳｎＯ膜（１００ｎｍ）を設け、その上にゲート絶縁膜としてＳｉＯ２膜（５０ｎｍ）を設けている。ゲート絶縁膜上には、一方の電極としてゲート電極のＡｕ膜を設けている。また、ＳｎＯ膜上には更に他方の電極として、本実施の形態に係るコンタクト材料の膜（Ｍｅｔａｌ）を設けている。
図２０は、本実施の形態に係る半導体装置の特性（評価結果）を示すグラフである。図１９において、縦軸は容量を示し、横軸は電圧を示している。図に示されるように、コンタクト材料の膜（Ｍｅｔａｌ）として、Ａｕ（金）の膜を用いた場合と比較して、Ｔｉ（第１層５０ａ）／ＡｌＣｕ（第２層５０ｂ）を用いた場合の方が、容量Ｃの値を高くすることができる。これは、接触部分での寄生抵抗成分が減少して、容量Ｃの値が回復したためと考えられる。なお、第５の実施の形態で説明した酸化物導電体であるＩｎ（ＩＴＯ）を用いた場合でも、同様の理由から容量Ｃの値を高くすることができる。
このように、本実施の形態では、Ｎ型の酸化物半導体とＰ型の酸化物半導体とにおいて、製造時には、コンタクト用の材料として同じ材料を用いるが、製造後に検査すると、コンタクト用の材料として異なる材料となっていることが分かる。すなわち、本実施の形態では、Ｐ型酸化物半導体へのコンタクトをＮ型酸化物半導体へのコンタクトと同じ材料（例示：Ｔｉ）を用いて形成する。しかし、結果として、Ｐ型酸化物半導体へのコンタクトはＮ型酸化物半導体のコンタクトとは別の材料（例示：Ｔｉに対してＴｉＯｘ）となっている。言い換えると、互いに異なる酸化物半導体（例示：ＩｎＧａＺｎＯとＳｎＯ）に対して異なる挙動（例示：ＴｉとＴｉＯｘ）を示す材料（例示：Ｔｉ）を用いている。それにより、作り分けプロセスを導入しなくても、両者に対してそれぞれ適した低抵抗コンタクト（Ｐ型酸化物半導体へのオーミックコンタクトを含む）形成が可能である。
第５〜第７の実施の形態部は、以下の付記のようにも記載され得るが、以下には限定されない。
（付記１）
ＣＭＯＳを構成する一方のトラジスタとしての第１導電型の第１トランジスタ（２００）と、
前記ＣＭＯＳを構成する他方のトランジスタとしての前記第１導電型と異なる第２導電型の第２トランジスタ（３００）と
を具備し、
前記第１トランジスタ（２００）と前記第２トランジスタ（３００）とは、ソース／ドレイン電極（２８９／３８９）の材料又は特性が異なる
半導体装置。
（付記２）
付記１に記載の半導体装置において、
前記第１トランジスタ（２００）及び前記第２トランジスタの各々は、
ゲート電極（２１０／３１０）と、
前記ゲート電極（２１０、３１０）上に設けられたゲート絶縁膜（１７１）と、
前記ゲート絶縁膜（１７１）上に設けられた酸化物半導体層（２３０／３３０）と、
前記酸化物半導体層（２３０／３３０）上に設けられた前記ソース／ドレイン電極（２８９／３８９）と
を備え、
前記第１トランジスタ（２００）及び前記第２トランジスタ（３００）のうちのいずれか一方であるＰ型トランジスタにおける前記ソース／ドレイン電極（２８９／３８９）は、前記Ｐ型トランジスタのＰ型酸化物半導体層としての前記酸化物半導体層（２３０／３３０）と接触する部分が、導電性酸化物又は他のＰ型酸化物半導体を含む
半導体装置。
（付記３）
付記２に記載の半導体装置において、
前記接触する部分が、酸化ルテニウム、酸化インジウムスズ及び酸化チタニウムの群から選択される少なくとも一つの材料を含む
半導体装置。
（付記４）
付記１に記載の半導体装置において、
前記第１トランジスタ（２００）及び前記第２トランジスタの各々は、
ゲート電極（２１０／３１０）と、
前記ゲート電極（２１０、３１０）上に設けられたゲート絶縁膜（１７１）と、
前記ゲート絶縁膜（１７１）上に設けられた酸化物半導体層（２３０／３３０）と、
前記酸化物半導体層（２３０／３３０）のソース／ドレイン電極（２８９／３８９）と
を備え、
前記第１トランジスタ（２００）及び前記第２トランジスタ（３００）のうちのいずれか一方であるＰ型トランジスタにおける前記ソース／ドレイン電極（２８９／３８９）は、前記Ｐ型トランジスタのＰ型酸化物半導体層としての前記酸化物半導体層（２３０／３３０）と接触する部分が、前記酸化物半導体層及び前記ソース／ドレイン電極（２８９／３８９）の少なくとも一方を部分的に変質した界面層（５０ｃ）を生成する金属を含む
半導体装置。
（付記５）
付記４に記載の半導体装置において、
前記接触する部分が、酸化チタニウムを含む
半導体装置。
（付記６）
付記５に記載の半導体装置において、
前記第１トランジスタ（２００）及び前記第２トランジスタ（３００）のうちの他方であるＮ型トランジスタにおける前記ソース／ドレイン電極（２８９／３８９）は、前記Ｎ型トランジスタのＮ型酸化物半導体層としての前記酸化物半導体層（２３０／３３０）と接触する部分が、チタニウムを含む
半導体装置。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、各実施の形態及びその変形例の技術は、技術的矛盾の発生しない限り、他の実施の形態にも適用可能である。
１０ ゲート電極
２０ ゲート絶縁膜
３０ 酸化物半導体層
４０ サイドウォール
５０ ソース／ドレイン電極
５０ａ 第１層
５０ｂ 第２層
５０ｃ 界面層
１００ 半導体装置
１０１ 半導体基板
１２０ 素子分離層
１２１ トランジスタ
１３０ コンタクト層
１３１ 層間絶縁層
１３２ 層間絶縁層
１４０ 配線層
１４２ コンタクト
１４４ 配線
１５０ 第１配線層
１５１ キャップ絶縁層
１５２ 層間絶縁層
１６０ キャップ絶縁層
１６２ ビア
１６４ 第１配線
１７０ 第２配線層
１７１ キャップ絶縁層
１７２ 層間絶縁層
１８８ 配線
１８９ ビア
２００ 第２トランジスタ
２１０ ゲート電極
２２０ 第１上方ゲート絶縁膜
２３０ 第１酸化物半導体層
２３２ 第１ハードマスク層
２４０ サイドウォール（被覆絶縁膜）
２４１ サイドウォール
２８８ 第２配線
２８９ コンタクト
３００ 第２トランジスタ
３１０ ゲート電極
３２０ 第２上方ゲート絶縁膜
３３０ 第２酸化物半導体層
３３２ 第２ハードマスク層
３４０ サイドウォール
３８８ 第２配線
３８９ コンタクト

Claims (6)

  1. 第１層間絶縁層と、前記第１層間絶縁層に埋設された第１配線とを有する第１配線層と、
    前記第１配線層上に形成されたキャップ絶縁層と、前記キャップ絶縁層上に設けられた第２層間絶縁層と、前記第２層間絶縁層に埋設された第２配線とを有する第２配線層と、
    前記第１配線層及び前記第２配線層内に設けられた第１導電型の第１トランジスタと、
    前記第１配線層及び前記第２配線層内に設けられた前記第１導電型と異なる第２導電型の第２トランジスタと
    を具備し、
    前記第１トランジスタは、
    前記第１配線の一つとしての第１ゲート電極と、
    前記第１ゲート電極上に設けられ、前記キャップ絶縁層の一部を含む第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜上に設けられた第１酸化物半導体層と、
    前記第１酸化物半導体層上に設けられた第１ハードマスク層と、
    前記第１酸化物半導体層の側面を覆う絶縁性の第１側壁膜と
    を備え、
    前記第２トランジスタは、
    前記第１配線の他の一つとしての第２ゲート電極と、
    前記第２ゲート電極上に設けられ、前記第１ゲート絶縁膜とつながり、前記キャップ絶縁層の他の一部を含む第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜上に設けられた第２酸化物半導体層と、
    前記第２酸化物半導体層上に設けられた第２ハードマスク層と
    を備え、
    前記第２ゲート絶縁膜は、
    前記第１ゲート絶縁膜とつながった第２下方ゲート絶縁膜と、
    前記第２下方ゲート絶縁膜上に設けられた第２上方ゲート絶縁膜と
    を含み、
    前記第２下方ゲート絶縁膜の膜厚と前記第２上方ゲート絶縁膜の膜厚とを合計した膜厚は、前記第１ゲート絶縁膜の膜厚と等しい
    半導体装置。
  2. 第１層間絶縁層と、前記第１層間絶縁層に埋設された第１配線とを有する第１配線層と、
    前記第１配線層上に形成されたキャップ絶縁層と、前記キャップ絶縁層上に設けられた第２層間絶縁層と、前記第２層間絶縁層に埋設された第２配線とを有する第２配線層と、
    前記第１配線層及び前記第２配線層内に設けられた第１導電型の第１トランジスタと、
    前記第１配線層及び前記第２配線層内に設けられた前記第１導電型と異なる第２導電型の第２トランジスタと
    を具備し、
    前記第１トランジスタは、
    前記第１配線の一つとしての第１ゲート電極と、
    前記第１ゲート電極上に設けられ、前記キャップ絶縁層の一部を含む第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜上に設けられた第１酸化物半導体層と、
    前記第１酸化物半導体層上に設けられた第１ハードマスク層と、
    前記第１酸化物半導体層の側面を覆う絶縁性の第１側壁膜と
    を備え、
    前記第２トランジスタは、
    前記第１配線の他の一つとしての第２ゲート電極と、
    前記第２ゲート電極上に設けられ、前記第１ゲート絶縁膜とつながり、前記キャップ絶縁層の他の一部を含む第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜上に設けられた第２酸化物半導体層と、
    前記第２酸化物半導体層上に設けられた第２ハードマスク層と
    を備え、
    前記第１ゲート絶縁膜は、
    前記第２ゲート絶縁膜とつながった第１下方ゲート絶縁膜と、
    前記第１下方ゲート絶縁膜上に設けられた第１上方ゲート絶縁膜と
    を含み、
    前記第１側壁膜は、前記第１上方ゲート絶縁膜の側面を更に覆う
    半導体装置。
  3. 第１層間絶縁層と、前記第１層間絶縁層に埋設された第１配線とを有する第１配線層と、
    前記第１配線層上に形成されたキャップ絶縁層と、前記キャップ絶縁層上に設けられた第２層間絶縁層と、前記第２層間絶縁層に埋設された第２配線とを有する第２配線層と、
    前記第１配線層及び前記第２配線層内に設けられた第１導電型の第１トランジスタと、
    前記第１配線層及び前記第２配線層内に設けられた前記第１導電型と異なる第２導電型の第２トランジスタと
    を具備し、
    前記第１トランジスタは、
    前記第１配線の一つとしての第１ゲート電極と、
    前記第１ゲート電極上に設けられ、前記キャップ絶縁層の一部を含む第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜上に設けられた第１酸化物半導体層と、
    前記第１酸化物半導体層上に設けられた第１ハードマスク層と、
    前記第１酸化物半導体層の側面を覆う絶縁性の第１側壁膜と
    を備え、
    前記第２トランジスタは、
    前記第１配線の他の一つとしての第２ゲート電極と、
    前記第２ゲート電極上に設けられ、前記第１ゲート絶縁膜とつながり、前記キャップ絶縁層の他の一部を含む第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜上に設けられた第２酸化物半導体層と、
    前記第２酸化物半導体層上に設けられた第２ハードマスク層と
    を備え、
    前記第１トランジスタ及び前記第２トランジスタは、
    前記第１トランジスタ及び前記第２トランジスタのいずれか一方は、ＣＭＯＳを構成するＰ型トランジスタであり、
    前記第１トランジスタ及び前記第２トランジスタの他方は、前記ＣＭＯＳを構成するＮ型トランジスタであり、
    前記Ｐ型トランジスタと前記Ｎ型トランジスタとは、ソース／ドレイン電極の材料又は特性が異なり、
    前記Ｐ型トランジスタの前記ソース／ドレイン電極は、前記第１酸化物半導体層及び前記第２酸化物半導体層のうちのいずれかであるＰ型酸化物半導体層と接触する部分が、前記Ｐ型酸化物半導体層及び前記ソース／ドレイン電極の少なくとも一方を部分的に変質した界面層を生成する金属を含む
    半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記接触する部分が、酸化チタニウムを含む
    半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記Ｎ型トランジスタの前記ソース／ドレイン電極は、前記第１酸化物半導体層及び前記第２酸化物半導体層のうちのいずれかであるＮ型酸化物半導体層と接触する部分が、チタニウムを含む
    半導体装置。
  6. 第１ゲート電極及び第２ゲート電極としての第１配線を形成された第１配線層上に、前記第１ゲート電極及び前記第２ゲート電極に接して、第１ゲート絶縁膜及び第２ゲート絶縁膜としてのキャップ絶縁層を形成する工程と、
    前記第１ゲート電極上方に、前記キャップ絶縁層を介して、第１導電型の第１酸化物半導体層及び第１ハードマスク層の第１積層構造を形成する工程と、
    前記第１積層構造及び前記キャップ絶縁層を覆うように、絶縁膜を形成する工程と、
    前記絶縁膜をエッチバックして、前記第１酸化物半導体層の側面を覆う第１側壁膜を形成する工程と、
    前記第２ゲート電極上方に、前記キャップ絶縁層を介して、前記第１導電型と異なる第２導電型の第２酸化物半導体層及び第２ハードマスク層の第２積層構造を形成する工程と、
    前記第１積層構造及び前記第２積層構造を覆うように層間絶縁層を形成する工程と、
    前記層間絶縁層及び前記第１ハードマスク層及び前記第２ハードマスク層を介して、前記第１酸化物半導体層及び前記第２酸化物半導体層の各々に接続するソース／ドレイン電極を形成する工程と
    を具備し、
    前記第１酸化物半導体層及び前記第２酸化物半導体層のいずれか一方は、Ｐ型酸化物半導体層であり、前記Ｐ型酸化物半導体層に接続する前記ソース／ドレイン電極は、その接続する部分が、前記Ｐ型酸化物半導体層及び前記ソース／ドレイン電極の少なくとも一方を部分的に変質した界面層を生成する金属を含む
    半導体装置の製造方法。
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