JP6113500B2

JP6113500B2 - 半導体装置及び半導体装置の製造方法

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Publication number: JP6113500B2
Application number: JP2012286074A
Authority: JP
Inventors: 貴昭金子; 潤砂村; 林　喜宏; 喜宏林
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2012-12-27
Filing date: 2012-12-27
Publication date: 2017-04-12
Anticipated expiration: 2032-12-27
Also published as: CN103904109B; US20140183525A1; US9166057B2; US20160043006A1; CN103904109A; JP2014127703A

Description

本発明は、半導体装置に関し、特に、配線層内に形成されるボトムゲート型のＭＩＳ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）半導体のレイアウト構造に関する。

特開２０１０−１４１２３０に記載の半導体装置のように、スイッチ作用や整流作用を有する能動素子を配線層に形成する技術が知られている（特許文献１参照）。配線層内に能動素子を形成することで、半導体基板上に形成された半導体素子のレイアウトを変更せずに、半導体装置全体の機能を大幅に変更できる。

図１は、特許文献１に記載の半導体装置の構造の一例を示す図である。図１を参照して、特許文献１に記載の半導体装置は、半導体基板上に形成された配線層９００及び半導体素子９１０を備える。配線層９００は、拡散防止膜９０１上に形成された絶縁層９２１と、絶縁層９２１に埋め込まれた配線９０４及びビア９０３を備える。配線９０４及びビア９０３と、他の構成（絶縁膜９２１、拡散防止膜９０１及び配線９０４）との界面には図示しないバリアメタルが形成される。配線層９００の上層には拡散防止膜９１１が形成され、拡散防止膜９１１上には絶縁層９２２と、絶縁層９２２に埋め込まれた配線９１６及びビア９１５が形成される。半導体素子９１０は、ゲート電極９０２、ゲート絶縁膜９１１、及び半導体層９１２を備える。半導体層９１２はゲート絶縁膜９１１上に形成され、ビア９１３を介して配線９１４に接続される。ゲート電極９０２は、配線層９００内においてゲート絶縁膜９１１の下に設けられる。配線９１４及びビア９１３と、他の構成（絶縁膜９２２及び半導体層９１２との界面には図示しないバリアメタルが形成される。

特開２０１０−１４１２３０

Ｃｕは拡散係数が高く層間絶縁膜に拡散し易いため、Ｃｕ配線プロセスを利用する場合、配線層間にバリアメタルと拡散防止膜（配線キャップ絶縁膜とも称す）を形成する必要がある。特許文献１に記載の半導体装置では、配線層９００上に形成された拡散防止膜をゲート絶縁膜９１１として利用することで、Ｃｕ配線をゲート配線９１０としたボトムゲート型トランジスタ（バックゲート型トランジスタ、あるいはインバーテッド型トランジスタとも称す）を実現している。

しかし、Ｃｕ配線プロセスでは、上述のようにＣｕの拡散を防止可能なバリアメタル及び拡散防止膜を設ける必要がある。このためＣｕ配線プロセスを利用して配線層内に能動素子を形成した場合、ゲート絶縁膜を構成する材料が、Ｃｕの拡散を防止可能な拡散防止膜に限られてしまう恐れがある。従って、配線層内に形成されたボトムゲート型トランジスタのゲート絶縁膜として、使用可能な材料の選択性を高めることが求められている。

本実施の形態による半導体装置は、配線層内のＡｌ配線上に設けられた反射防止膜をゲート配線としたボトムゲート型トランジスタを備える。

本発明によれば、配線層内に設けられる能動素子のゲート絶縁膜の選択性を高めることができる。

図１は、特開２０１０−１４１２３０に記載の半導体装置の構成を示す図である。図２は、第１の実施の形態における半導体装置の構成の一例を示す図である。図３は、第１の実施の形態における半導体装置の構成の他の一例を示す図である。図４Ａは、図２又は図３に示す半導体装置の製造方法の一例を示す図である。図４Ｂは、図２又は図３に示す半導体装置の製造方法の一例を示す図である。図４Ｃは、図２又は図３に示す半導体装置の製造方法の一例を示す図である。図４Ｄは、図２又は図３に示す半導体装置の製造方法の一例を示す図である。図４Ｅは、図２又は図３に示す半導体装置の製造方法の一例を示す図である。図５は、第２の実施の形態における半導体装置の構成の一例を示す図である。図６Ａは、図５に示す半導体装置の製造方法の一例を示す図である。図６Ｂは、図５に示す半導体装置の製造方法の一例を示す図である。図６Ｃは、図５に示す半導体装置の製造方法の一例を示す図である。図７は、実施の形態におけるボトムゲート型トランジスタの平面構造を示す図である。図８は、図７に示すボトムゲート型トランジスタのＡ−Ａ’断面構造を示す図である。図９は、実施の形態におけるボトムゲート型トランジスタの構造の一例（高耐圧構造）を示す図である。図１０は、実施の形態における配線層能動素子と下地ロジック回路との接続関係の一例を示す図である。図１１は、実施の形態における配線層能動素子と下地ロジック回路との接続関係の他の一例を示す図である。図１２は、実施の形態における配線層能動素子と下地ロジック回路との接続関係の更に他の一例を示す図である。図１３は、Ａｌ配線プロセスによる配線層とＣｕ配線プロセスによる配線層が混載された半導体装置の構成の一例を示す図である。

以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。

１．第１の実施の形態
図２及び図３を参照して、本発明による半導体装置１０の第１の実施の形態における構成の詳細を説明する。図２は、第１の実施の形態における半導体装置の構成の一例を示す図である。図２を参照して、第１の実施の形態における半導体装置１０は、基板１００上に設けられた下地ロジック素子２０と、複数の配線層２００、３００、４００、５００と、配線層４００内に設けられたボトムゲート型トランジスタ１１（配線層能動素子とも称す）を具備する。

基板１００（単結晶半導体基板が好ましい、例えばＳｉ基板）には、素子分離層１０１によってそれぞれの間が分離された下地ロジック素子２０が形成される。ここでは一例としてゲート配線２０１、ソース拡散層１０２、ドレイン拡散層１０３を備えるトランジスタが下地ロジック素子２０として示される。詳細には、基板１００（例示：Ｐｓｕｂ基板）における素子分離層１０１間に、不純物（例示ｎ型不純物）が注入された拡散領域（ソース拡散層１０２及びドレイン拡散層１０３）が形成される。ソース拡散層１０２とドレイン拡散層１０３との間のチャネル領域の上層には層間絶縁膜２２０を介してゲート配線２０１が形成される。

下地ロジック素子２０の上層には、第１配線層２００が形成される。下地ロジック素子２０は、第１配線層２００を介して他の素子や電源等に接続される。例えば、第１配線層２００は、下地ロジック素子２０と第２配線層３００とを接続するコンタクト２１０や、図示しない配線を備える。コンタクト２１０はコンタクトプラグ２０３及びバリアメタル２０２を含む。例えばコンタクトプラグ２０３としてＷ（タングステン）プラグが好適に利用され、その界面にはＴｉＮに例示されるバリアメタル２０２が形成される。

第１配線層２００の上層には、第２配線層３００が形成される。配線層２００、３００、４００、５００は、それぞれ複数の層状構造であってもよく、ここでは、２層の層間絶縁膜３２１、３２２によって第２配線層３００が形成される。層間絶縁膜３２１、３２２内には、配線３０２及びビア３１０が形成される。配線３０２と層間絶縁膜３２１、３２２との界面における上面及び下面には、反射防止膜３０１、３０３が形成される。ただし、反射防止膜３０１は形成されていなくても良い。ビア３１０はビアプラグ３０５及びバリアメタル３０４を含む。例えばビアプラグ３０５としてＷ（タングステン）プラグが好適に利用され、その界面にはＴｉＮに例示されるバリアメタル３０４が形成される。

第２配線層３００の上層には、第３配線層４００が形成される。第３配線層４００は、層間絶縁膜４２０内に形成された配線４０２、ビア４１０、及びボトムゲート型トランジスタ１１を備える。配線４０２と層間絶縁膜４２０との界面における上面及び下面には、反射防止膜４０１、４０３が形成される。ただし、反射防止膜４０１は形成されていなくても良い。ビア４１０はビアプラグ４０５及びバリアメタル４０４を含む。例えばビアプラグ４０５としてＷ（タングステン）プラグが好適に利用され、その界面にはＴｉＮに例示されるバリアメタル４０４が形成される。

ボトムゲート型トランジスタ１１は、配線２、反射防止膜１、３、ゲート絶縁膜４、半導体層５を備え、バリアメタル７及びコンタクトプラグ８を介して、第４配線層５００内の配線５０２に接続される。配線２及び反射防止膜１、３は、第３配線層４００内の配線４０２及び反射防止膜４０１、４０２と同じ材料によって形成される。ただし、反射防止膜１は形成されていなくても良い。

本実施の形態における配線層２００、３００、４００、５００は、Ａｌ配線プロセスによって形成されることが好適である。すなわち、配線２、３０２、４０２、５０２はＡｌ又はＡｌを含む材料により形成される。又、反射防止膜３、３０１、３０３、４０１、４０３、５０１、５０３として、Ａｌ配線と仕事率が近い材料（例えばＴｉＮや、ＴｉＮ／Ｔｉの積層材料）が好適に利用される。反射防止膜３の上には、下層から順にゲート絶縁膜４、半導体層５、及びハードマスク絶縁膜６が積層される。反射防止膜３がゲート電極として用いられることで、多様な構造の酸化膜や窒化膜をゲート絶縁膜４として利用することが可能となる。例えば、ゲート絶縁膜４は、ＳｉＮ、ＳｉＯ_２、ＳｉＣＮ、ＳｉＯＮ、ＳｉＣＯＨ、Ａｌ_２Ｏ_３（ＡｌｘＯｙ）、Ｔａ_２Ｏ_５（ＴａｘＯｙ）のいずれかを含む絶縁膜により形成され得る。あるいは、ゲート絶縁膜４は、誘電率の高いＨｉｇｈ−ｋ材料（例えば、ＺｒＯ_２、ＨｆＯ_２、Ｌａ_２Ｏ_３、ＬａＡＩＯ_３）を含んでも良い。更には、ゲート絶縁膜４は、上記絶縁膜や上記Ｈｉｇｈ−ｋ材料が積層されたスタック構造体（例えばＡｌＯ_２／Ｓｉｏ_２、ＳｉＯ_２／ＳｉＮ、Ａｌ_２Ｏ_３／ＳｉＮ、Ａｌ_２Ｏ_３／ＳｉＯ_２／ＳｉＮ）によって形成されても良い。このように、本実施の形態では、Ａｌ配線プロセスで利用される反射防止膜３がゲート配線として用いられているため、Ａｌの拡散を考慮せずにゲート絶縁膜４として利用可能な材料を選択することが可能となる。

引用文献１に記載の半導体装置では、Ｃｕ配線をゲート配線としているため、Ｃｕ配線用の配線キャップ絶縁膜をゲート絶縁膜として用いている。このような構造では、Ｃｕ配線の拡散を防ぐための配線キャップ絶縁膜（例えばＳｉＮ、ＳｉＣＮ）をゲート絶縁膜として用いる必要があるため、適用可能なゲート絶縁膜が限定されてしまう恐れがある。一方、本実施の形態における半導体装置１０では、ゲート電極の拡散を考慮する必要がないため、多くの材料をゲート絶縁膜４として利用することができる。このため、本実施の形態によれば、ゲート絶縁膜４に起因して、トランジスタ特性（Ｉｏｎ−Ｉｏｆｆ特性（オン電流とオフ電流の相間）や、閾値電圧特性等）、デバイス信頼性（ＢＴＩ：ＢｉａｓＴｅｍｐｅｒａｔｕｒｅＩｎｓｔａｂｉｌｉｔｙ、ヒステリシス特性等）が悪化する場合、ゲート絶縁膜４の材料やその積層構造を変更することで当該特性を改善することができる。すなわち、本発明によれば配線層内に形成するボトムゲート型能動素子のプロセスマージンを向上することができる。

半導体層５においてコンタクト９が接続された領域間（ソース領域−ドレイン領域間）には、チャネル領域が形成される。半導体層５においてコンタクト９が接続される領域（ソース領域又はドレイン領域、図示無し）は酸素欠陥又は不純物を半導体層５に導入することで形成される。半導体層５は、酸化物半導体材料が好適に用いられる。ここで、半導体層５がＰ型半導体層として機能する場合、半導体層５は、Ｐ型チャネル材料として、ＳｎＯ、ＮｉＯ、ＺｎＯ、Ｃｕ_２Ｏ、ＮｉＯのいずれかを含む、あるいはこれらの積層構造体を含んでも良い。又、半導体層５がＮ型半導体層として機能する場合、半導体層５は、ｎチャネル材料として、ＺｎＯ系の材料であるＩｎＧａＺｎＯ、ＺｎＯ、ＩｎＺｎＯ、ＩｎＨｆＺｎＯや、ＳｎＯ_２、ＣｕＯのいずれかを含む、あるいはこれらの積層構造体を含んでも良い。例えば、半導体層５としてＩＧＺＯ／Ａｌ_２Ｏ_３／ＩＧＺＯ／Ａｌ_２Ｏ_３の積層膜が好適に利用され得る。

半導体層５の上には、半導体層５及びゲート絶縁膜４の加工に用いられるハードマスク絶縁膜６が設けられる。ハードマスク絶縁膜６としては、例えば、ＳｉＮ、ＳｉＯ_２、ＳｉＣＯＨ、ＴｉＮが好適に利用される。

半導体層５上には、ハードマスク絶縁膜６における所定の位置を貫通し、第４配線層５００に設けられた配線（ここでは反射防止膜５０１）に至るコンタクト９が設けられる。コンタクト９はコンタクトプラグ８及びバリアメタル７を含む。例えばコンタクトプラグ８としてＷ（タングステン）プラグが好適に利用され、その界面にはＴｉＮに例示されるバリアメタル７が形成される。

第３配線層４００の上層には第４配線層５００が形成される。ボトムゲート型トランジスタ１１のソース及びドレイン（コンタクト９）は、第４配線層５００を介して他の素子や電源等に接続される。第４配線層５００は、層間絶縁膜５２０内に形成された配線５０２を備える。配線５０２と層間絶縁膜５２０との界面における上面及び下面には、反射防止膜４０１、４０３が形成される。ただし、反射防止膜５０１は形成されていなくても良い。

図３は、第１の実施の形態における半導体装置の構成の他の一例を示す図である。図２に示す一例では、ボトムゲート型トランジスタ１１のソースコンタクト及びドレインコンタクトとして、Ｗ／ＴｉＮ構造のコンタクト９を利用したが、図３に示す一例では、ビアホールに配線材料を埋め込むことで第４配線層５００における配線と半導体層５を接続している。以下では、図３に示す半導体装置１０の構成について、図２に示す一例と異なる部分について説明する。

図３に示す半導体装置１０の構造は、基板１００から第３配線層４００における半導体層５まで図２に示す構造と同様である。図３を参照して、半導体層５上には、ハードマスク絶縁膜６における所定の領域を介して第４配線層５００に至る埋込配線１６が形成される。埋込配線１６は、下層から反射防止膜１３、配線１４（Ａｌ配線）、反射防止膜１５の積層構造を示す。反射防止膜１３、１５は例えばＴｉＮ／Ｔｉの積層構造を示す。

次に、図４Ａから図４Ｅを参照して、図２又は図３に示す第１の実施の形態における半導体装置１０の製造方法の一例を説明する。

先ず、図２に示す半導体装置１０の製造方法の一例を説明する。

図４Ａを参照して、Ｓｉ基板に形成された下地ロジック素子２０は、一般的な半導体製造プロセス（例えば、基板１００への不純物の注入による拡散層の形成や、マスキング及びエッチングによるゲート配線の形成）により形成される。下地ロジック素子２０上には、層間絶縁膜２２０の成膜、及びＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈ）等による平坦化処理が施され、その上層にＡｌ配線プロセスによる配線層２００、３００が形成される。配線層２００、３００も一般的なＡｌ配線プロセスが利用できる。例えば、スパッタリング法、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法、塗布法等によって、積層構造材料が成膜された後、マスキング及びエッチングによるパターニング処理により積層構造の配線（反射防止膜３０１／配線３０２／反射防止膜３０３）、ビア３１０、あるいはコンタクト２１０が形成される。ここでは例えば、積層構造のＡｌ配線（ＴｉＮ／Ａｌ／ＴｉＮ）、ビア（Ｗ／ＴｉＮ）、又はコンタクト（Ｗ／ＴｉＮ）が形成される。形成された配線、コンタクト、ビア上には、層間絶縁膜２２０、２３１、２３２（例えばＳｉＯ_２）が形成されるとともにＣＭＰによる平坦化処理がなされ、配線層２００、３００が形成される。

図４Ａを参照して、第２配線層３００の上層に、上記配線プロセスと同様に積層構造の配線材料が成膜された後、パターニング処理により積層配線（反射防止膜４０１／配線４０２／反射防止膜４０３）が形成されるとともに、積層構造のゲート配線（反射防止膜１／配線２／反射防止膜３）が形成される。ここでは例えば、積層配線（反射防止膜４０１／配線４０２／反射防止膜４０３）及びゲート配線（反射防止膜１／配線２／反射防止膜３）として積層構造のＡｌ配線（例えばＴｉＮ／Ａｌ／ＴｉＮ）が形成される。積層配線（反射防止膜４０１／配線４０２／反射防止膜４０３）及びゲート配線（反射防止膜１／配線２／反射防止膜３）の上には、層間絶縁膜４２０（例えばＳｉＯ_２）が形成され、図４Ｂに示すようにＣＭＰにより層間絶縁膜４２０の一部が除去され平坦化される。これにより、反射防止膜３、４０３（ＴｉＮ）が最表面に露出する。

図４Ｃを参照して、反射防止膜３、４０３を含む第２配線層３００の表面上に、スパッタリング法、ＣＶＤ法、塗布法等により絶縁膜６４、６５が下層から順に成膜される。絶縁膜６４は、後のエッチング工程によりゲート絶縁膜４となるため、上述したゲート絶縁膜４と同じ材料で構成される。同様に、絶縁膜６５は、後のエッチング工程により半導体層５となるため、上述した半導体層５と同じ材料で構成される。

次にパタン形成されたハードマスク絶縁膜６が絶縁膜６５上に成膜される。ハードマスク絶縁膜６としてはシリコン含有誘電体（例えばＳｉＮ、ＳｉＯ２、ＳｉＣＯＨのいずれか、又はこれらの積層構造体）が好適に用いられる。尚、半導体層５が例えば、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＺｎＯ、ＺｎＡｌＯ、又は、ＺｎＣｕＯなどの酸化物半導体である場合、ハードマスク絶縁膜６を成膜する前に、Ｎ_２Ｏ等の酸化性ガスを導入したプラズマ処理により、半導体層５の表面の酸化状態を安定化させることが好ましい。

図４Ｄを参照して、ハードマスク絶縁膜６をマスクとして絶縁膜６４、６５がエッチングされることで、ゲート電極として機能する反射防止膜３上にゲート絶縁膜４、半導体層５、ハードマスク絶縁膜６によるスタック構造が形成される。ゲート絶縁膜４、半導体層５及びハードマスク絶縁膜６によるスタック構造を形成するためのエッチング処理は、例えば、Ｃｌ_２、ＢＣｌ_３、Ｎ_２のいずれか又は、これらの混合ガスを用いたドライエッチングが好ましい。本実施の形態では、ハードマスク絶縁膜６をマスクとしたドライエッチングによって絶縁膜６４、６５を加工し、ゲート絶縁膜４及び半導体層５を形成しているため、半導体特性の損失を防止しつつ、半導体層５の微細加工が可能となる。

続いて、図４Ｅを参照して、積層配線（反射防止膜４０１／配線４０２／反射防止膜４０３）に接続されるビア４１０、及び半導体層５に接続されるコンタクト９が形成される。詳細には、図４Ｄに示す層間絶縁膜４２０の表面、反射防止膜４０３、及びハードマスク絶縁膜６上に層間絶縁膜４２０（例えばＳｉＯ_２）が積層され、ＣＭＰにより層間絶縁膜４２０の一部が除去され平坦化される。次に、パターニング処理により所定の位置（例えば、半導体層５においてソース領域及びドレイン領域となる位置や配線上）にビアホール（コンタクトホール）が形成される。ここでは、ハードマスク絶縁膜６に対して選択比の高いフッ素系ドライエッチングによりビアホール（コンタクトホール）が形成されることが好ましい。続いて、ビアホール及びコンタクトホールに対するスパッタリングによりバリアメタル材料が成膜され、ＣＶＤ法によりビアプラグ材料が成膜される。続いて、表面のバリアメタル材料及びビアプラグ材料がＣＭＰにより除去されることで表面が平坦化される。これにより、ビア４１０及びコンタクト９が表面に露出し、ボトムゲート型トランジスタ１１が形成された第３配線層４００が形成されることとなる。

第３配線層４００上には、配線層３００と同様に一般的なＡｌ配線プロセスによって配線層５００が形成される。これにより、図２に示す半導体装置１０が形成される。

次に、図３に示す半導体装置１０の製造方法の一例を説明する。図４Ａから図４Ｄまでの工程は、上述と同様であるためのその説明は省略する。図３に示す半導体装置１０を形成する場合、図４Ｄに示す工程に続いて、配線を埋め込む処理が行われる。詳細には、図４Ｄに示す層間絶縁膜４２０の表面、反射防止膜４０３、及びハードマスク絶縁膜６上に層間絶縁膜４２０（例えばＳｉＯ_２）が積層され、ＣＭＰにより層間絶縁膜４２０の一部が除去され平坦化される。次に、パターニング処理により所定の位置（例えば、半導体層５においてソース領域及びドレイン領域となる位置や配線上）にビアホール（コンタクトホール）が形成される。ここでは、ハードマスク絶縁膜６に対して選択比の高いフッ素系ドライエッチングによりビアホール（コンタクトホール）が形成されることが好ましい。続いて、ビアホール及びコンタクトホールに対するスパッタリングによりバリアメタル材料、配線材料が順に成膜される（図示なし）。配線材料等が成膜された表面にマスキング処理及びエッチング処理によるパター二ングにより、埋込配線１６、５３０が形成される。

図２、図３に示す配線層５００の構造は、配線層５００の位置（例えば最上層配線層か否か）や配線幅等によって任意に選択できる。

以上のように、本実施の形態における半導体装置１０によれば、Ａｌ配線の反射防止膜３（例えばＴｉＮ）をゲート電極として利用しているため、配線層に形成可能な能動素子のゲート絶縁膜として、Ａｌ_２Ｏ３やＳｉＯ_２、Ａｌ_２Ｏ_３／ＳｉＯ_２スタック等のゲートスタック構造を適用することが可能である。例えば、Ｃｕ配線をバックゲート電極（ボトムゲート電極）に用いた能動素子構造の場合、配線キャップ絶縁膜（ＳｉＮ、ＳｉＣＮ）をゲート絶縁膜として利用しなければならない制約により、トランジスタ特性やデバイス信頼性改善にも制約が生じていた。一方、本実施の形態の構造を採用した場合、トラップ電荷が少ないｈｉｇｈ−ｋ材料のＡｌ_２Ｏ_３やＨ欠陥が少ないＳｉＯ_２などを用いることで、トランジスタ特性を改善することが可能となる。例えば、ゲートリークの低減、閾値シフトの抑制、閾値制御やオンオフ比、デバイス耐圧の改善などの効果が見込める。

２．第２の実施の形態
第１の実施の形態で示されたボトムゲート型トランジスタ１１は、配線層内に形成された他のボトムゲート型トランジスタとともに、論理回路を形成してもよい。例えば、図５に示すように、Ｐチャネル型のボトムゲート型トランジスタ１１とＮチャネル型のボトムゲート型トランジスタ１２によってＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）回路３０が形成され得る。図５を参照して、本発明による半導体装置１０の第２の実施の形態における構成の詳細を説明する。図５を参照して、第２の実施の形態における半導体装置１０は、基板１００上に設けられた下地ロジック素子２０と、複数の配線層２００、３００、４００、５００と、配線層４００内に設けられたＣＭＯＳ回路３０（配線層能動素子とも称す）を具備する。

ここで、ボトムゲート型トランジスタ１１はＰチャネル型トランジスタであり、ボトムゲート型トランジスタ１２はＮチャネル型とランジスタである。図示しないがボトムゲート型トランジスタ１１、１２のゲートは相互に接続されとともに、ボトムゲート型トランジスタ１１、１２のドレインは相互に接続される。

図５に示す基板１００から第２配線層３００までは、図２に示す構造と同様である。又、第３配線層４００内に設けられたボトムゲート型トランジスタ１２以外の構造（例えばボトムゲート型トランジスタ１１）の構造は、図２に示す構造と同様であるため、その説明は省略する。

図５を参照して、ボトムゲート型トランジスタ１２は、ゲート配線として機能する積層配線（反射防止膜２１／配線２２／反射防止膜２３）、ゲート絶縁膜２４、半導体層２５、ハードマスク絶縁膜２６、コンタクト２９（バリアメタル２７／コンタクトプラグ２８）を備える。２つのコンタクト２９は、半導体層２５におけるソース領域及びドレイン領域のそれぞれと、第４配線層５００における配線（反射防止膜５０１／配線５０２／反射防止膜５０３）とを接続する。

ボトムゲート型トランジスタ１１とボトムゲート型トランジスタ１２との構成上の違いは、半導体層５と半導体層２５の導電型が異なることと、ゲート絶縁膜４とゲート絶縁膜２４の材料（構造）が異なることである。これ以外の構造はボトムゲート型トランジスタ１１、１２で同様である。尚、ゲート絶縁膜４とゲート絶縁膜２４は同じ材料（構造）であっても構わない。

次に、図６Ａから図６Ｃを参照して、図５に示す第２の実施の形態における半導体装置１０の製造方法の一例を説明する。

図６Ａを参照して、第１の実施の形態と同様な方法（一般的な製造プロセス）により、下地ロジック素子２０、第１配線層２００、第２配線層３００を形成する。

続いて、第２配線層３００の上層に、第１の実施の形態と同様な配線プロセスにより、積層配線（反射防止膜４０１／配線４０２／反射防止膜４０３）が形成されるとともに、積層構造のゲート配線（反射防止膜１／配線２／反射防止膜３）、（反射防止膜１１／配線１２／反射防止膜１３）が形成される。本一例では、ゲート配線（反射防止膜１／配線２／反射防止膜３）、とゲート配線（反射防止膜１１／配線１２／反射防止膜１３）は図示しない位置において接続されている。積層配線（反射防止膜４０１／配線４０２／反射防止膜４０３）及びゲート配線（反射防止膜１／配線２／反射防止膜３）、（反射防止膜１１／配線１２／反射防止膜１３）の上に、層間絶縁膜４２０（例えばＳｉＯ_２）が形成され、ＣＭＰにより層間絶縁膜４２０の一部が除去され平坦化される。これにより、反射防止膜３、１３、４０３（ＴｉＮ）が最表面に露出する。第２の実施の形態においても第１の実施の形態と同様なＡｌ配線プロセスにより、積層配線とゲート配線を同材料により同時に形成することができる。平坦化され露出した反射防止膜３上には、第１の実施の形態（図４Ｄ参照）と同様な方法により、ゲート絶縁膜４、半導体層５、ハードマスク絶縁膜６によるスタック構造が形成される。

図６Ｂを参照して、反射防止膜２３、４０３、層間絶縁膜４２０、ハードマスク絶縁膜６の表面上に、スパッタリング法、ＣＶＤ法、塗布法等により絶縁膜７４、７５が下層から順に成膜される。絶縁膜７４は、後のエッチング工程によりゲート絶縁膜２４となるため、上述したゲート絶縁膜２４と同じ材料で構成される。同様に、絶縁膜７５は、後のエッチング工程により半導体層２５となるため、上述した半導体層２５と同じ材料で構成される。

次にパタン形成されたハードマスク絶縁膜２６が絶縁膜７５上に成膜される。ハードマスク絶縁膜２６としてはシリコン含有誘電体（例えばＳｉＮ、ＳｉＯ２、ＳｉＣＯＨのいずれか、又はこれらの積層構造体）が好適に用いられる。尚、半導体層２５が例えば、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＺｎＯ、ＺｎＡｌＯ、又は、ＺｎＣｕＯなどの酸化物半導体である場合、ハードマスク絶縁膜２６を成膜する前に、Ｎ_２Ｏ等の酸化性ガスを導入したプラズマ処理により、半導体層２５の表面の酸化状態を安定化させることが好ましい。

図６Ｃを参照して、ハードマスク絶縁膜６、２６をマスクとして絶縁膜６４、６５、７４、７５がエッチングされることで、トランジスタ１１のゲート電極として機能する反射防止膜３上にゲート絶縁膜４、半導体層５、ハードマスク絶縁膜６によるスタック構造が形成されるとともに、トランジスタ１２のゲート電極として機能する反射防止膜２３上にゲート絶縁膜２４、半導体層２５、ハードマスク絶縁膜２６によるスタック構造が形成される。これらのスタック構造を形成するためのエッチング処理は、例えば、Ｃｌ_２、ＢＣｌ_３、Ｎ_２のいずれか又は、これらの混合ガスを用いたドライエッチングが好ましい。本実施の形態では、ハードマスク絶縁膜６、２６をマスクとしたドライエッチングによって絶縁膜６４、６５、７４、７５を加工し、ゲート絶縁膜４、２４及び半導体層５、２５を形成しているため、半導体特性の損失を防止しつつ、半導体層５、２５の微細加工が可能となる。

続いて、図５を参照して、積層配線（反射防止膜４０１／配線４０２／反射防止膜４０３）に接続されるビア４１０、半導体層５に接続されるコンタクト９、及び半導体層２５に接続されるコンタクト２９が形成される。詳細には、図６ｃに示す層間絶縁膜４２０の表面、反射防止膜４０３、及びハードマスク絶縁膜６、２６上に層間絶縁膜４２０（例えばＳｉＯ_２）が積層され、ＣＭＰにより層間絶縁膜４２０の一部が除去され平坦化される。次に、パターニング処理により所定の位置（例えば、半導体層５、２５においてソース領域及びドレイン領域となる位置や配線上）にビアホール（コンタクトホール）が形成される。ここでは、ハードマスク絶縁膜６、２６に対して選択比の高いフッ素系ドライエッチングによりビアホール（コンタクトホール）が形成されることが好ましい。続いて、ビアホール及びコンタクトホールに対するスパッタリングによりバリアメタル材料が成膜され、ＣＶＤ法によりビアプラグ材料が成膜される。続いて、表面のバリアメタル材料及びビアプラグ材料がＣＭＰにより除去されることで表面が平坦化される。これにより、ビア４１０及びコンタクト９、２９が表面に露出し、ボトムゲート型トランジスタ１１、１２が形成された第３配線層４００が形成されることとなる。第３配線層４００の上層には、第１の実施の形態と同様な配線プロセスにてコンタクト９、２９上に積層配線が形成される。本一例では半導体層５におけるドレイン領域に接続されるコンタクト９上の配線と、半導体層２５におけるドレイン領域に接続されるコンタクト２９上の配線が図示しない位置で接続される。

以上のように、本実施の形態における半導体装置１０では、配線層内に複数のボトムゲート型トランジスタ１１、１２を備える論理回路（例えばＣＭＯＳ回路３０）を同一配線層内に同時的に形成することができる。

本実施の形態における半導体装置１０も、第１の実施の形態と同様に、Ａｌ配線の反射防止膜３、２３（例えばＴｉＮ）をゲート電極として利用しているため、配線層に形成可能な論理回路のゲート絶縁膜の選択性が向上する。このため、本実施の形態における半導体装置１０によれば、論理回路におけるトランジスタ特性、例えばゲートリークの低減、閾値シフトの抑制、閾値制御やオンオフ比、デバイス耐圧の改善などの効果が見込める。

尚、図５に示す一例では、同一配線層内に２つのボトムゲート型トランジスタ１１、１２が設けられた構成を示したが、これに限らず、他の配線層内に複数のボトムゲート型トランジスタが形成されても構わない。又、本実施の形態ではＣＭＯＳ回路を一例として説明したが、配線層内に形成されたボトムゲート型トランジスタを利用できれば、他の論理演算回路（例えば、トランスファゲート、ＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路等の論理演算回路、ＳＲＡＭ、ＤＲＡＭ等のメモリセル）にも適用できることは言うまでもない。

次に、図７及び図８を参照して、本実施の形態におけるボトムゲート型トランジスタ１１の平面構造の一例を説明する。図７は、実施の形態におけるボトムゲート型トランジスタ１１の平面構造を示す図である。図８は、図７に示すボトムゲート型トランジスタ１１のＡ−Ａ’断面構造を示す図である。

図７に示す平面構造の一例は、櫛形ゲート構造を示し、小面積で大電流を効率的に駆動することができる。以下では、ボトムゲート型トランジスタ１１のゲート配線（反射防止膜１／配線２／反射防止膜３）をゲート配線４１と称し、半導体層５のソース領域に接続するコンタクト９をソースコンタクト４２と称し、半導体層５のドレイン領域に接続するコンタクト９をドレインコンタクト４３と称す。又、ソースコンタクト４２に接続する上層配線をソース配線４４と称し、ドレインコンタクト４３に接続する上層配線をドレイン配線４５と称す。

図７及び図８を参照して、ドレイン配線４５は、櫛状形状を示し、１本の配線から当該配線に対し該直角方向に延設された複数の配線（以下、ドレイン歯配線と称す）を有する。ソース配線４４は、平面視において複数のドレイン歯配線の間に設けられ、当該歯配線に該並行に延設される。ゲート配線４１は、櫛状形状を示し、１本の配線から当該配線に対し該直角方向に延設された複数の配線（以下、ゲート歯配線と称す）を有する。ゲート歯配線は、平面視においてドレイン歯配線とソース配線４４との間に設けられ、ドレイン歯配線及びソース配線４４に該並行に延設される。

複数のソースコンタクト４２がソース配線４４と半導体層５を接続するように設けられ、複数のドレインコンタクト４３が、ドレイン配線４５におけるドレイン歯配線と半導体層５を接続するように設けられる。

以上のような構成により、ボトムゲート型トランジスタ１１のゲート配線、ソースコンタクト４２、及びドレインコンタクトを密に形成することが可能となり、面積あたりのオン電流を効率的に高めることができる。これにより、小面積化と高オン電流の実現でき、小型で高性能な配線スイッチが実現され得る。

図９は、実施の形態におけるボトムゲート型トランジスタの構造の一例（高耐圧構造）を示す図である。図９を参照して、ゲート配線４１とドレインコンタクト４３の距離を所定の距離だけ離隔する、すなわちゲート−ドレイン間でオフセット構造をとることによりデバイス耐圧を上げることが可能となる。

上述した配線層能動素子（例えばボトムゲート型トランジスタ１１、ＣＭＯＳ回路３０）は、下地ロジック素子２０を含む下地ロジック回路と電気的に接続されていることが好ましい。例えば、配線層能動素子（例えばボトムゲート型トランジスタ１１、ＣＭＯＳ回路３０）は、信号パッド、電源パッドの下層配線層中に形成されることで、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）信号スイッチや電源スイッチとして用いることができる。図１０は、配線層能動素子１１を出力信号スイッチとして利用した一例を示し、図１１は、配線層能動素子１１を入力信号スイッチとして利用した一例を示し、図１２は、配線層能動素子を電源スイッチとして利用した一例を示す。

図１０は、実施の形態における配線層能動素子と下地ロジック回路との接続関係の一例を示す図である。ここでは、下地ロジック素子２０によって構成される回路を下地ロジック回路６００と称し、配線層能動素子１１を備える回路を配線層回路７００と称す。配線層能動素子１１は配線層内に形成されているため、下地ロジック回路６００に供給される電源電圧ＶＤＤ２（例えば３Ｖ）とは異なる電源電圧ＶＤＤ１（例えば１２Ｖ）が供給され得る。本一例における下地ロジック回路６００は、第２電源から供給される電源電圧ＶＤＤ２に応じて動作し、ＮＡＮＤ回路及び複数のインバータ回路を含むクロックツリー回路を備える。下地ロジック回路６００の出力信号は、配線層能動素子１１のゲート配線４１に入力される。配線層能動素子１１のソース配線４４は、第１電源（電源電圧ＶＤＤ１）及び出力信号線ＯＵＴに接続され、ドレイン配線４５は第３電源（例えばＧＮＤ）に接続される。

このような構成により、配線層回路７００は、下地ロジック回路６００から出力信号線ＯＵＴへの信号の伝達を制御する出力信号スイッチとして動作する。配線層回路７００は下地ロジック回路６００の上層の配線層に形成されているため、同じチップ内において、低い電源電圧ＶＤＤ２で動作する下地ロジック回路６００と、高い電源電圧ＶＤＤ１で動作する配線層能動素子１１を混載することができる。このため、本実施の形態における半導体装置１０によれば、チップ面積の増大を防ぎながら、動作電圧の高い配線層回路７００によって、動作電圧の低い下地ロジック回路６００の出力を制御する回路構成を実現できる。又、配線層回路７００は下地ロジック回路６００の上層の配線層に形成されているため、下地ロジック回路６００のレイアウトを変更することなく、配線層のレイアウトを変更することで下地ロジック回路６００からの出力信号を制御する出力信号スイッチの配置や、出力信号の接続先を変更することができる。これにより、下地ロジック回路６００の修正に係る後戻り工程が排除され、設計時間を大幅に短縮することが可能となる。

図１１は、実施の形態における配線層能動素子と下地ロジック回路との接続関係の他の一例を示す図である。ここでは、下地ロジック素子２０によって構成される回路を下地ロジック回路６０１と称し、配線層能動素子１１、１２を備える回路を配線層回路７０１と称す。配線層能動素子１１、１２は配線層内に形成されているため、下地ロジック回路６０１に供給される電源電圧ＶＤＤ２（例えば３Ｖ）とは異なる電源電圧ＶＤＤ１（例えば１２Ｖ）が供給され得る。本一例における下地ロジック回路６０１は、第２電源から供給される電源電圧ＶＤＤ２に応じて動作するインバータ回路を備える。配線層回路７０１は、ソースが第１電源（電源電圧ＶＤＤ１）に接続され、ゲートが入力信号線に接続された配線層能動素子１１と、ソースが第３電源（ＧＮＤ）に接続され、ゲートが出力信号線に接続された配線層能動素子１２を含む信号制御回路を、複数段備える。ここで、配線層能動素子１１、１２のドレイン及び配線層能動素子１２のゲートは出力信号線（次段の入力信号線）に接続される。配線層回路７０１の最終段の信号制御回路における出力信号線ＶＯＵＴは、下地ロジック回路６０１におけるインバータ回路の入力端に接続される。

このような構成により、配線層回路７０１は、下地ロジック回路６０１に対する入力信号（電圧Ｖｉｎ）の伝達を制御する入力信号スイッチとして動作する。上述と同様に、配線層回路７０１は下地ロジック回路６０１の上層の配線層に形成されているため、同じチップ内において、低い電源電圧ＶＤＤ２で動作する下地ロジック回路６００と、高い電源電圧ＶＤＤ１で動作する配線層能動素子１１を混載することができる。このため、本実施の形態における半導体装置１０によれば、チップ面積の増大を防ぎながら、動作電圧の高い配線層回路７０１によって、動作電圧の低い下地ロジック回路６０１に対する入力を制御する回路構成を実現できる。又、配線層回路７０１は下地ロジック回路６０１の上層の配線層に形成されているため、下地ロジック回路６０１のレイアウトを変更することなく、配線層のレイアウトを変更することで下地ロジック回路６０１に対する入力信号を制御する入力信号スイッチの配置や、入力信号の接続先を変更することができる。これにより、下地ロジック回路６０１の修正に係る後戻り工程が排除され、設計時間を大幅に短縮することが可能となる。

図１２は、実施の形態における配線層能動素子と下地ロジック回路との接続関係の更に他の一例を示す図である。ここでは、下地ロジック素子２０によって構成される回路を下地ロジック回路６０２と称し、配線層能動素子１１を備える回路を配線層回路７０２と称す。本一例における下地ロジック回路６０２は、配線層回路７０２を介して第２電源から供給される電源電圧ＶＤＤ２に応じて動作するインバータ回路を備える。詳細には、配線層回路７０２は、ソースが第２電源（電源電圧ＶＤＤ２）に接続され、ドレインが下地ロジック回路６０２の電源配線に接続されたＰチャネル型のボトムゲート型トランジスタ１１を備える。下地ロジック回路６０２は、ソースがボトムゲート型トランジスタ１１のドレインに接続されたＰチャネル型トランジスタと、ソースが第３電源（ＧＮＤ）に接続されたＮチャネル型トランジスタによって構成されるインバータ回路を備える。

このような構成により、配線層回路７０２は、配線層能動素子１１のゲートに入力される電圧Ｖｉｎに応じて第２電源（電源電圧ＶＤＤ２）と下地ロジック回路６０２との接続を制御する。すなわち、配線層回路７０２は、下地ロジック回路６０１に対する電源電圧ＶＤＤ２の供給を制御する電源スイッチとして機能する。配線層回路７０２は下地ロジック回路６０２の上層の配線層に形成されているため、下地ロジック回路６０２のレイアウトを変更することなく、配線層のレイアウトを変更することで下地ロジック回路６０２に対して電源供給を制御する電源スイッチの配置や、電源供給先を変更することができる。これにより、下地ロジック回路６０２の修正に係る後戻り工程が排除され、設計時間を大幅に短縮することが可能となる。

配線層回路７００、７０１、７０２は、本実施の形態で示した配線層能動素子（ボトムゲート型トランジスタ１１、１２やＣＭＯＳ回路３０）を含む回路であれば、上述した回路構成に限らない。又、下地ロジック回路６００、６０１、６０３は、配線層回路７００、７０１、７０２によって制御される下地ロジック素子２０を備えれば、上述した回路構成に限らない。

以上のように、上述した実施の形態における半導体装置１０によれば、Ａｌ配線プロセスにおいて形成される反射防止膜（キャップ膜）をゲート配線として利用することで、ゲート絶縁膜の種類を任意に選択可能となる。これにより、特性改善に係るプロセスマージンを向上することができる。

以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。第１の実施の形態及び第２の実施の形態は、技術的に可能な範囲で組み合せることができる。又、配線層能動素子１１、１２、３０についてはＡｌ配線プロセスにより形成し、他の配線層や下地ロジック素子２０については、Ｃｕ配線プロセスを利用して、半導体装置を形成してもよい。

図１３は、Ａｌ配線プロセスによる配線層とＣｕ配線プロセスによる配線層が混載された半導体装置１０の構成の一例を示す図である。図１３を参照して、本一例における半導体装置１０は、基板１００上に設けられた下地ロジック素子２０と、複数の配線層２５０、３５０、４００、５００と、配線層４００内に設けられたボトムゲート型トランジスタ１１（配線層能動素子とも称す）を具備する。

基板１００上の第１配線層２５０及び第２配線層３５０は、Ｃｕ配線プロセスにより形成され、下地ロジック素子２０、ボトムゲート型トランジスタ１１を含む第３配線層４００や、その上層に形成される第４配線層５００の構成は、図３に示す構成と同様であるので、その説明は省略する。

下地ロジック素子２０の上層には、第１配線層２５０が形成される。下地ロジック素子２０は、第１配線層２５０を介して他の素子や電源等に接続される。例えば、第１配線層２５０は、下地ロジック素子２０と第２配線層３５０とを接続する埋込配線２３０を備える。埋込配線２３０は、バリアメタル２３１（例えばＴｉＮ）とＣｕを主成分とする配線２３２を含む。埋込配線２３０は、下地ロジック素子２０上に形成された層間絶縁膜２２１に埋め込まれたコンタクト部と、その上層の層間絶縁膜２２２に埋め込まれた配線部によって構成される。埋込配線２３０及び層間絶縁膜２２２の上層には、ＳｉＣＮ膜などの拡散防止膜２５１が形成される。

第２配線層３５０は、第１配線層２５０と第３配線層４００を接続する埋込配線３３０、３３３を備える。埋込配線３３０は、バリアメタル３３１（例えばＴｉＮ）とＣｕを主成分とする配線３３２を含む。埋込配線３３０は、拡散防止膜２５１上に形成された層間絶縁膜３２１及び拡散防止膜２５１に埋め込まれ、埋込配線２３０に接続されるコンタクト部と、その上層の層間絶縁膜３２２に埋め込まれた配線部によって構成される。埋込配線３３０及び層間絶縁膜３２２の上層には、ＳｉＣＮ膜などの拡散防止膜３５１が形成される。埋込配線３３３は、バリアメタル３３４（例えばＴｉＮ）とＣｕを主成分とする配線３３５を含む。埋込配線３３３は、拡散防止膜３５１上に形成された層間絶縁膜３２３及び拡散防止膜３５１に埋め込まれ、埋込配線３３０に接続するコンタクト部を備える。

第３配線層４００及び第４配線層５００の構成は、図３と同様であるが、Ａｌ配線プロセスによって形成されたＡｌ配線（反射防止膜４０１／配線４０２／反射防止膜４０３）及びゲート配線（反射防止膜１／配線２／反射防止膜３）は、埋込配線３３３に接続するように、当該埋込配線３３３の上に形成される。

配線層５００は、図３と同様に埋込配線１６によって実現されても、図２と同様な配線構造でもどちらでも構わない。

１、３、１３、１５、２３、３０１、３０３、４０１、４０３、５０１、５０３：反射防止膜
２、１４、２３２、３０２、３３２、３３５、４０２、５０２：配線
４、２４：ゲート絶縁膜
５、２５：半導体層
６、２６：ハードマスク絶縁膜
７、２０２、２３１、３０４、３３１、３３４、４０４：バリアメタル
８、２８、２０３：コンタクトプラグ
９、２９、２１０：コンタクト
３０５、４０５：ビアプラグ
３１０、４１０：ビア
３２１、３２２、３２３、４２０、５２０：層間絶縁膜
２５１、３５１：拡散防止膜
１０：半導体装置
１１、１２：配線層能動素子（ボトムゲート型トランジスタ）
１６、２３０、３３０、３３３：埋込配線
２０：下地ロジック素子
３０：ＣＭＯＳ回路
４１：ゲート配線
４２：ソースコンタクト
４３：ドレインコンタクト
４４：ソース配線
４５：ドレイン配線
１００：基板
２００、２５０：第１配線層
３００、３５０：第２配線層
４００：第３配線層
５００：第４配線層
６００、６０１、６０２：下地ロジック回路
７００、７０１、７０２：配線層回路

Claims

基板上に形成された下地ロジック素子と、
アルミ配線上に形成された反射防止膜をゲート電極としたボトムゲート型トランジスタと
を具備し、
前記ボトムゲート型トランジスタは、前記下地ロジック素子の上層に形成された配線層内に形成される
半導体装置。
請求項１に記載の半導体装置において、
前記ボトムゲート型トランジスタは、前記反射防止膜上に形成されたゲート絶縁膜を備え、
前記ゲート絶縁膜は、Ａｌ_２Ｏ_３、ＳｉＯ_２のいずれかを含む
半導体装置。
請求項２に記載の半導体装置において、
前記ボトムゲート型トランジスタは、前記ゲート絶縁膜上に形成された酸化物半導体層を備え、
前記酸化物半導体層は、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＺｎＯ、ＺｎＡｌＯ、又はＺｎＣｕＯのいずれかを含む
半導体装置。
請求項３に記載の半導体装置において、
前記酸化物半導体層上に形成されたハードマスク絶縁膜を更に具備する
半導体装置。
請求項１から４のいずれか１項に記載の半導体装置において、
他のアルミ配線上に形成された他の反射防止膜をゲート電極とした他のボトムゲート型トランジスタを更に具備し、
前記他のボトムゲート型トランジスタは、前記下地ロジック素子の上層に形成された配線層内に形成され、前記ボトムゲート型トランジスタともにＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）回路を構成する
半導体装置。
請求項１から５のいずれか１項に記載の半導体装置において、
前記下地ロジック素子は他の下地ロジック素子と銅配線を介して接続され、
前記アルミ配線は、前記銅配線に接続される
半導体装置。
請求項１から６のいずれか１項に記載の半導体装置において、
前記ボトムゲート型トランジスタは、第１電源電圧が供給される電源配線に接続され、
前記下地ロジック素子は、前記第１電源電圧よりも低い第２電源電圧が供給される電源配線に接続される
半導体装置。
請求項１から７のいずれか１項に記載の半導体装置において、
前記下地ロジック素子の出力電圧は前記ゲート電極に供給される
半導体装置。
請求項１から７のいずれか１項に記載の半導体装置において、
前記ボトムゲート型トランジスタを備えるロジック回路を具備し、
前記ロジック回路の出力電圧は前記下地ロジック素子の入力端子に供給される
半導体装置。
請求項１から７のいずれか１項に記載の半導体装置において、
前記ボトムゲート型トランジスタは、電源配線と前記下地ロジック素子との間に接続され、前記ゲート電極に供給される入力電圧に基づいて前記電源配線と前記下地ロジック素子との接続を制御する
半導体装置。
基板上に下地ロジック素子を形成するステップと、
前記下地ロジック素子上の配線層内にアルミ配線を形成するステップと、
前記アルミ配線上に反射防止膜を形成するステップと、
前記反射防止膜上にゲート絶縁膜、酸化物半導体層を下層から順に形成するステップと
前記酸化物半導体層に接続されたソースコンタクト及びドレインコンタクトを形成するステップと
を具備する
半導体装置の製造方法。
請求項１１に記載の半導体装置の製造方法において、
前記アルミ配線を形成するステップは、同工程にて第１アルミ配線及び第２アルミ配線を形成するステップを備え、
前記反射防止膜を形成するステップは、同工程にて前記第１アルミ配線上に第１反射防止膜を形成するとともに前記第２アルミ配線上に第２反射防止膜を形成するステップを備え、
前記ゲート絶縁膜及び前記酸化物半導体層を形成するステップは、
前記第１反射防止膜上に第１ゲート絶縁膜、第１酸化物半導体層、第１ハードマスクを下層から順に成膜するステップと、
前記第１ハードマスク上及び前記第２反射防止膜上に、第２ゲート絶縁膜用の絶縁膜、第２酸化物半導体層用の酸化物半導体層、第２ハードマスクを下層から順に形成するステップと
エッチングにより、前記第２反射防止膜上に第２ゲート絶縁膜、第２酸化物半導体層を形成するステップと
を備え、
前記ソースコンタクト及び前記ドレインコンタクトを形成するステップは、同工程にて、前記第１酸化物半導体層に接続された第１ソースコンタクト及び第１ドレインコンタクトと、前記第２酸化物半導体層に接続された第２ソースコンタクト及び第２ドレインコンタクトを形成するステップを備え、
前記第１酸化物半導体層と前記第２酸化物半導体層の導電型は異なる
半導体装置の製造方法。
請求項１２に記載の半導体装置の製造方法において、
前記第１アルミ配線と前記第２アルミ配線は接続され、
前記第１ドレインコンタクトと前記第２ドレインコンタクトは配線を介して接続される
半導体装置の製造方法。