JP6065545B2

JP6065545B2 - Manufacturing method of semiconductor device

Info

Publication number: JP6065545B2
Application number: JP2012259338A
Authority: JP
Inventors: 隆弘藤井; 正芳小嵜
Original assignee: Toyoda Gosei Co Ltd
Current assignee: Toyoda Gosei Co Ltd
Priority date: 2012-11-28
Filing date: 2012-11-28
Publication date: 2017-01-25
Anticipated expiration: 2032-11-28
Also published as: JP2014107409A

Description

本発明は、半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.

半導体装置（半導体デバイス、半導体素子）としては、Ｐ型半導体層の上にＮ型半導体層を積層した窒化ガリウム（ＧａＮ）系の半導体装置が知られている（例えば、特許文献１を参照）。ＧａＮ系の半導体装置におけるＰ型半導体層は、窒化ガリウム（ＧａＮ）から主になり、マグネシウム（Ｍｇ）をアクセプタ（ドーパント、不純物）として含有する。ＧａＮ系の半導体装置におけるＮ型半導体層は、窒化ガリウム（ＧａＮ）から主になり、ケイ素（Ｓｉ）をドナー（ドーパント、不純物）として含有する。 As a semiconductor device (semiconductor device, semiconductor element), a gallium nitride (GaN) -based semiconductor device in which an N-type semiconductor layer is stacked on a P-type semiconductor layer is known (see, for example, Patent Document 1). A P-type semiconductor layer in a GaN-based semiconductor device is mainly made of gallium nitride (GaN) and contains magnesium (Mg) as an acceptor (dopant, impurity). The N-type semiconductor layer in the GaN-based semiconductor device is mainly made of gallium nitride (GaN) and contains silicon (Si) as a donor (dopant, impurity).

一般的に、ＧａＮ系の半導体装置は、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）によって製造される。ＭＯＣＶＤでは、原料ガスを用いた結晶成長によって各半導体層が形成され、原料ガスには、各半導体層に応じたドーパントが混合される。ＧａＮ系の半導体層の形成に用いられる原料ガスには、ガリウム（Ｇａ）の元であるIII族原料としてトリメチルガリウム（ＴＭＧａ）と、窒素原子（Ｎ）の元であるＶ族原料としてアンモニア（ＮＨ₃）とを含有するものが知られている。このような原料ガスにおけるIII族原料に対するＶ族原料のモル比（Ｖ／III比）は、一般的に１５００程度である。 In general, a GaN-based semiconductor device is manufactured by metal organic chemical vapor deposition (MOCVD). In MOCVD, each semiconductor layer is formed by crystal growth using a source gas, and a dopant corresponding to each semiconductor layer is mixed in the source gas. The source gas used to form the GaN-based semiconductor layer includes trimethylgallium (TMGa) as a group III source that is the source of gallium (Ga) and ammonia (NH as a group V source that is the source of a nitrogen atom (N). Those containing ₃ ) are known. The molar ratio (V / III ratio) of the group V source to the group III source in such source gas is generally about 1500.

アンモニアを含有する原料ガスをＧａＮ系のＰ型半導体層の形成に用いる場合、アンモニアに由来する水素原子（Ｈ）がＰ型半導体層に残留することによって、Ｐ型半導体層におけるアクセプタであるＭｇの機能が抑制されてしまう。特許文献２には、水素原子が残留するＰ型半導体層におけるアクセプタを活性化させるために、Ｐ型半導体層に対して加熱処理（アニール処理）を行うことによって、Ｐ型半導体層から水素原子を離脱させることが記載されている。また、特許文献２には、Ｖ族原料としてアンモニアに代えてヒドラジン誘導体を含有する原料ガスを用いることや、Ｖ族原料としてアンモニアに加えヒドラジン誘導体を含有する原料ガスを用いることが記載されている。特許文献２における原料ガスのＶ／III比は、３６０〜３０００程度である。 When a source gas containing ammonia is used to form a GaN-based P-type semiconductor layer, hydrogen atoms (H) derived from ammonia remain in the P-type semiconductor layer, so that Mg as an acceptor in the P-type semiconductor layer Function is suppressed. In Patent Document 2, in order to activate an acceptor in a P-type semiconductor layer in which hydrogen atoms remain, a heat treatment (annealing treatment) is performed on the P-type semiconductor layer, thereby removing hydrogen atoms from the P-type semiconductor layer. It is described to be removed. Patent Document 2 describes using a source gas containing a hydrazine derivative instead of ammonia as a group V source, or using a source gas containing a hydrazine derivative in addition to ammonia as a group V source. . The V / III ratio of the raw material gas in Patent Document 2 is about 360 to 3000.

特開２００８−１９２７０１号公報JP 2008-192701 A 特開２００９−１６４５２号公報Japanese Unexamined Patent Application Publication No. 2009-16452

特許文献１におけるＧａＮ系の半導体装置では、Ｐ型半導体層の上にＮ型半導体層が積層されているため、加熱処理（アニール処理）を行ったとしても、Ｐ型半導体層からの水素原子の離脱がＮ型半導体層によって阻害され、Ｐ型半導体層のアクセプタが十分に活性化しないという問題があった。また、ＧａＮ系の半導体装置に対して加熱処理（アニール処理）を行う場合、窒素原子（Ｎ）の離脱によって半導体層が劣化するという問題があった。特許文献２の製造方法では、ヒドラジン誘導体を含有する原料ガスを用いるため、炭素原子（Ｃ）がＰ型半導体層に取り込まれ、Ｐ型半導体層の電気的特性が劣化するという問題があった。 In the GaN-based semiconductor device in Patent Document 1, since an N-type semiconductor layer is stacked on a P-type semiconductor layer, even if heat treatment (annealing treatment) is performed, hydrogen atoms from the P-type semiconductor layer There is a problem that the separation is hindered by the N-type semiconductor layer and the acceptor of the P-type semiconductor layer is not sufficiently activated. In addition, when heat treatment (annealing treatment) is performed on a GaN-based semiconductor device, there is a problem that the semiconductor layer deteriorates due to the separation of nitrogen atoms (N). In the manufacturing method of Patent Document 2, since a source gas containing a hydrazine derivative is used, there is a problem that carbon atoms (C) are taken into the P-type semiconductor layer and the electrical characteristics of the P-type semiconductor layer are deteriorated.

そのため、Ｐ型半導体層にＮ型半導体層を積層したＧａＮ系の半導体装置において電気的特性を向上させることが可能な技術が望まれていた。そのほか、半導体装置においては、微細化や、低コスト化、省資源化、製造の容易化、使い勝手の向上、耐久性の向上などが望まれていた。 Therefore, a technique capable of improving electrical characteristics in a GaN-based semiconductor device in which an N-type semiconductor layer is stacked on a P-type semiconductor layer has been desired. In addition, for semiconductor devices, miniaturization, cost reduction, resource saving, easy manufacturing, improved usability, and improved durability have been desired.

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
本発明の一形態によれば、窒化ガリウム（ＧａＮ）から主に成るＰ型半導体層に、窒化ガリウム（ＧａＮ）から主に成るＮ型半導体層を積層した半導体装置を製造する、半導体装置の製造方法が提供される。この製造方法は、前記Ｐ型半導体層の全域におけるマグネシウム（Ｍｇ）の平均濃度に対する水素原子（Ｈ）の平均濃度の割合が３５％以下となるように、III族原料に対するＶ族原料のモル比が１００〜３５０である原料ガスであって、前記III族原料がトリメチルガリウム（ＴＭＧａ）から成るとともに、前記Ｖ族原料がアンモニア（ＮＨ₃）から成り、水素（Ｈ _２）を含む原料ガスを用いた結晶成長によって、前記Ｐ型半導体層を形成し；前記Ｐ型半導体層を形成した後、アニール処理を行うことなく連続して前記Ｎ型半導体層を前記Ｐ型半導体層の上に形成する。 SUMMARY An advantage of some aspects of the invention is to solve at least a part of the problems described above, and the invention can be implemented as the following forms.
According to one aspect of the present invention, a semiconductor device is manufactured by manufacturing a semiconductor device in which an N-type semiconductor layer mainly made of gallium nitride (GaN) is stacked on a P-type semiconductor layer mainly made of gallium nitride (GaN). A method is provided. In this manufacturing method, the molar ratio of the group V raw material to the group III raw material is such that the ratio of the average concentration of hydrogen atoms (H) to the average concentration of magnesium (Mg) in the entire region of the P-type semiconductor layer is 35% or less. there a material gas is 100 to 350, together with the group III material is made of trimethylgallium (TMGa), Ri formed from said group V material is ammonia (NH _3), a raw material gas containing hydrogen _{(H 2)} The P-type semiconductor layer is formed by crystal growth used; after the P-type semiconductor layer is formed, the N-type semiconductor layer is continuously formed on the P-type semiconductor layer without performing an annealing process. .

（１）本発明の一形態によれば、窒化ガリウム（ＧａＮ）から主に成るＰ型半導体層に、窒化ガリウム（ＧａＮ）から主に成るＮ型半導体層を積層した半導体装置を製造する、半導体装置の製造方法が提供される。この半導体装置の製造方法は、III族原料に対するＶ族原料のモル比が１００〜３５０である原料ガスであって、前記III族原料がトリメチルガリウム（ＴＭＧａ）から成るとともに、前記Ｖ族原料がアンモニア（ＮＨ₃）から成る原料ガスを用いた結晶成長によって、前記Ｐ型半導体層を形成し；前記Ｐ型半導体層を形成した後、前記Ｎ型半導体層を前記Ｐ型半導体層の上に形成する。この形態における半導体装置の製造方法によれば、Ｐ型半導体層を形成する際にＰ型半導体層に残留する水素原子（Ｈ）が抑制されることによって、加熱処理（アニール処理）を行うことなく、Ｐ型半導体層におけるアクセプタを十分に機能させることができる。その結果、Ｐ型半導体層にＮ型半導体層を積層した窒化ガリウム（ＧａＮ）系の半導体装置において電気的特性を向上させることができる。 (1) According to one aspect of the present invention, a semiconductor device is manufactured by stacking an N-type semiconductor layer mainly made of gallium nitride (GaN) on a P-type semiconductor layer mainly made of gallium nitride (GaN). A method of manufacturing a device is provided. The semiconductor device manufacturing method includes a source gas having a molar ratio of a group V source to a group III source of 100 to 350, wherein the group III source is made of trimethylgallium (TMGa), and the group V source is ammonia. The P-type semiconductor layer is formed by crystal growth using a source gas composed of (NH ₃ ); after the P-type semiconductor layer is formed, the N-type semiconductor layer is formed on the P-type semiconductor layer. . According to the method for manufacturing a semiconductor device in this embodiment, hydrogen atoms (H) remaining in the P-type semiconductor layer are suppressed when the P-type semiconductor layer is formed, so that heat treatment (annealing treatment) is not performed. The acceptor in the P-type semiconductor layer can sufficiently function. As a result, electrical characteristics can be improved in a gallium nitride (GaN) -based semiconductor device in which an N-type semiconductor layer is stacked on a P-type semiconductor layer.

（２）上記形態における半導体装置の製造方法において、窒化ガリウム（ＧａＮ）から主に成る半導体層の上に、前記原料ガスを用いた前記結晶成長によって前記Ｐ型半導体層を形成してもよい。この形態における半導体装置の製造方法によれば、Ｐ型半導体層を構成する結晶の品質を十分に確保することができる。 (2) In the method for manufacturing a semiconductor device in the above embodiment, the P-type semiconductor layer may be formed on the semiconductor layer mainly made of gallium nitride (GaN) by the crystal growth using the source gas. According to the manufacturing method of the semiconductor device in this embodiment, it is possible to sufficiently ensure the quality of the crystals constituting the P-type semiconductor layer.

（３）本発明の一形態によれば、上記形態における半導体装置の製造方法を用いて製造された半導体装置が提供される。この形態の半導体装置によれば、電気的特性を向上させることができる。 (3) According to one aspect of the present invention, there is provided a semiconductor device manufactured using the method for manufacturing a semiconductor device according to the above aspect. According to the semiconductor device of this embodiment, the electrical characteristics can be improved.

（４）本発明の一形態によれば、半導体装置が提供される。この半導体装置は、窒化ガリウム（ＧａＮ）から主に成るＰ型半導体層と；窒化ガリウム（ＧａＮ）から主に成り、前記Ｐ型半導体層に積層されたＮ型半導体層とを備え、前記Ｐ型半導体層の全域におけるマグネシウム（Ｍｇ）の平均濃度に対する水素原子（Ｈ）の平均濃度の割合は、３５％以下である。この形態の半導体装置によれば、電気的特性を向上させることができる。 (4) According to an aspect of the present invention, a semiconductor device is provided. The semiconductor device includes a P-type semiconductor layer mainly made of gallium nitride (GaN); and an N-type semiconductor layer mainly made of gallium nitride (GaN) and stacked on the P-type semiconductor layer. The ratio of the average concentration of hydrogen atoms (H) to the average concentration of magnesium (Mg) in the entire semiconductor layer is 35% or less. According to the semiconductor device of this embodiment, the electrical characteristics can be improved.

本発明は、半導体装置およびその製造方法以外の種々の形態で実現することも可能である。例えば、本願発明は、上記形態の半導体装置が組み込まれた電気機器、上記形態の半導体装置を製造する製造装置などの形態で実現することができる。 The present invention can be realized in various forms other than the semiconductor device and the manufacturing method thereof. For example, the present invention can be realized in the form of an electrical apparatus in which the semiconductor device of the above form is incorporated, a manufacturing apparatus for manufacturing the semiconductor device of the above form, and the like.

半導体装置の構成を模式的に示す断面図である。It is sectional drawing which shows the structure of a semiconductor device typically. 半導体装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of a semiconductor device. 原料ガスのＶ／III比とＰ型半導体層のＨ／Ｍｇ割合との関係を示すグラフである。It is a graph which shows the relationship between V / III ratio of source gas, and H / Mg ratio of a P-type semiconductor layer.

Ａ．実施形態：
図１は、半導体装置１０の構成を模式的に示す断面図である。半導体装置１０は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置１０は、電力制御に用いられ、パワーデバイスとも呼ばれる。 A. Embodiment:
FIG. 1 is a cross-sectional view schematically showing the configuration of the semiconductor device 10. The semiconductor device 10 is a GaN-based semiconductor device formed using gallium nitride (GaN). In the present embodiment, the semiconductor device 10 is used for power control and is also called a power device.

半導体装置１０は、基板１１０と、第１のＮ型半導体層１２０と、Ｐ型半導体層１３０と、第２のＮ型半導体層１４０とを備える。半導体装置１０は、ＮＰＮ型の半導体装置であり、第１のＮ型半導体層１２０と、Ｐ型半導体層１３０と、第２のＮ型半導体層１４０とが順に接合した構造を有する。 The semiconductor device 10 includes a substrate 110, a first N-type semiconductor layer 120, a P-type semiconductor layer 130, and a second N-type semiconductor layer 140. The semiconductor device 10 is an NPN-type semiconductor device, and has a structure in which a first N-type semiconductor layer 120, a P-type semiconductor layer 130, and a second N-type semiconductor layer 140 are sequentially joined.

半導体装置１０の基板１１０には、有機金属気相成長法（ＭＯＣＶＤ）を利用した結晶成長によって、第１のＮ型半導体層１２０と、Ｐ型半導体層１３０と、第２のＮ型半導体層１４０とが順に積層した状態で形成されている。他の実施形態では、基板１１０と第１のＮ型半導体層１２０と間に真性半導体層（アンドープ半導体層）が形成されてもよいし、第１のＮ型半導体層１２０とＰ型半導体層１３０との間に真性半導体層が形成されてもよい。 A first N-type semiconductor layer 120, a P-type semiconductor layer 130, and a second N-type semiconductor layer 140 are formed on the substrate 110 of the semiconductor device 10 by crystal growth using metal organic chemical vapor deposition (MOCVD). Are formed in a state of being sequentially stacked. In other embodiments, an intrinsic semiconductor layer (undoped semiconductor layer) may be formed between the substrate 110 and the first N-type semiconductor layer 120, or the first N-type semiconductor layer 120 and the P-type semiconductor layer 130 may be formed. An intrinsic semiconductor layer may be formed between the two.

図１には、相互に直交するＸＹＺ軸が図示されている。図１のＸＹＺ軸のうち、Ｘ軸は、基板１１０に対して第１のＮ型半導体層１２０が積層する積層方向に沿った軸である。Ｘ軸に沿ったＸ軸方向のうち、＋Ｘ軸方向は、基板１１０から第１のＮ型半導体層１２０に向かう方向であり、−Ｘ軸方向は、＋Ｘ軸方向に対向する方向である。図１のＸＹＺ軸のうち、Ｙ軸およびＺ軸は、Ｚ軸に直交すると共に相互に直交する軸である。Ｙ軸に沿ったＹ軸方向のうち、＋Ｙ軸方向は、図１の紙面左から紙面右に向かう方向であり、−Ｙ軸方向は、＋Ｙ軸方向に対向する方向である。Ｚ軸に沿ったＺ軸方向のうち、＋Ｚ軸方向は、図１の紙面奥から紙面手前に向かう方向であり、−Ｚ軸方向は、＋Ｚ軸方向に対向する方向である。 FIG. 1 shows XYZ axes orthogonal to each other. Of the XYZ axes in FIG. 1, the X axis is an axis along the stacking direction in which the first N-type semiconductor layer 120 is stacked on the substrate 110. Among the X-axis directions along the X-axis, the + X-axis direction is a direction from the substrate 110 toward the first N-type semiconductor layer 120, and the −X-axis direction is a direction facing the + X-axis direction. Of the XYZ axes in FIG. 1, the Y axis and the Z axis are axes that are orthogonal to the Z axis and orthogonal to each other. Among the Y-axis directions along the Y-axis, the + Y-axis direction is a direction from the left side to the right side in FIG. 1, and the −Y-axis direction is a direction facing the + Y-axis direction. Among the Z-axis directions along the Z-axis, the + Z-axis direction is a direction from the back of the sheet of FIG. 1 toward the front of the sheet, and the −Z-axis direction is a direction facing the + Z-axis direction.

半導体装置１０の基板１１０は、Ｙ軸およびＺ軸に沿って広がる板状をなす。本実施形態では、基板１１０は、窒化ガリウム（ＧａＮ）から主に成ると共に、第１のＮ型半導体層１２０よりも高い濃度でケイ素（Ｓｉ）をドナーとして含有する。本実施形態では、基板１１０の全域におけるＳｉの平均濃度は、１．０×１０¹⁸ｃｍ^-3以上である。基板１１０は、半導体装置１０の各半導体層を定着および支持可能に構成された部位であればよく、他の実施形態では、例えば、ケイ素（Ｓｉ）から主に成る部位であってもよい。 The substrate 110 of the semiconductor device 10 has a plate shape extending along the Y axis and the Z axis. In the present embodiment, the substrate 110 is mainly made of gallium nitride (GaN) and contains silicon (Si) as a donor at a higher concentration than the first N-type semiconductor layer 120. In the present embodiment, the average Si concentration in the entire area of the substrate 110 is 1.0 × 10 ¹⁸ cm ⁻³ or more. The substrate 110 may be a portion configured to fix and support each semiconductor layer of the semiconductor device 10. In other embodiments, the substrate 110 may be a portion mainly made of silicon (Si), for example.

基板１１０は、界面１１１と、界面１１２とを有する。基板１１０の界面１１１は、Ｙ軸およびＺ軸に平行かつ−Ｘ軸方向を向いた面である。基板１１０の界面１１２は、Ｙ軸およびＺ軸に平行かつ＋Ｘ軸方向を向いた面であり、界面１１１に背向する。界面１１２は、第１のＮ型半導体層１２０に隣接する。 The substrate 110 has an interface 111 and an interface 112. The interface 111 of the substrate 110 is a surface parallel to the Y axis and the Z axis and facing the −X axis direction. The interface 112 of the substrate 110 is a surface parallel to the Y axis and the Z axis and facing the + X axis direction, and faces away from the interface 111. The interface 112 is adjacent to the first N-type semiconductor layer 120.

基板１１０の厚さは、界面１１１と界面１１２との間におけるＸ軸方向に沿った距離であり、本実施形態では、３２０μｍ（マイクロメートル）である。他の実施形態では、基板１１０の厚さは、３００μｍ〜１ｍｍ（ミリメートル）の範囲から選択される他の値であってもよい。 The thickness of the substrate 110 is a distance along the X-axis direction between the interface 111 and the interface 112, and is 320 μm (micrometers) in the present embodiment. In other embodiments, the thickness of the substrate 110 may be other values selected from the range of 300 μm to 1 mm (millimeters).

本実施形態では、基板１１０の界面１１１には、ドレイン電極とも呼ばれる電極２１０が形成されている。本実施形態では、電極２１０は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した構造を有する電極である。他の実施形態では、電極２１０は、ＴｉおよびＡｌの他、白金（Ｐｔ）、Ｃｏ（コバルト）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、金（Ａｕ）等の導電性材料の少なくとも１つから成る電極であってもよい。 In the present embodiment, an electrode 210, also called a drain electrode, is formed on the interface 111 of the substrate 110. In the present embodiment, the electrode 210 is an electrode having a structure in which a layer made of aluminum (Al) is laminated on a layer made of titanium (Ti). In another embodiment, the electrode 210 is made of at least one of conductive materials such as platinum (Pt), Co (cobalt), palladium (Pd), nickel (Ni), and gold (Au) in addition to Ti and Al. The electrode which consists of may be sufficient.

半導体装置１０における第１のＮ型半導体層１２０は、基板１１０に積層した状態で形成され、Ｙ軸およびＺ軸に沿って広がる層をなす。第１のＮ型半導体層１２０は、窒化ガリウム（ＧａＮ）から主に成ると共に、第２のＮ型半導体層１４０よりも低い濃度でケイ素（Ｓｉ）をドナーとして含有する。本実施形態では、第１のＮ型半導体層１２０の全域におけるＳｉの平均濃度は、１．０×１０¹⁶ｃｍ^-3以下である。第１のＮ型半導体層１２０は、「ｎ^-−ＧａＮ」とも呼ばれる。 The first N-type semiconductor layer 120 in the semiconductor device 10 is formed in a state of being stacked on the substrate 110 and forms a layer extending along the Y axis and the Z axis. The first N-type semiconductor layer 120 is mainly made of gallium nitride (GaN) and contains silicon (Si) as a donor at a lower concentration than the second N-type semiconductor layer 140. In the present embodiment, the average concentration of Si in the entire area of the first N-type semiconductor layer 120 is 1.0 × 10 ¹⁶ cm ⁻³ or less. The first N-type semiconductor layer 120 is also referred to as “n ⁻ -GaN”.

第１のＮ型半導体層１２０は、界面１２１と、界面１２２とを有する。第１のＮ型半導体層１２０における界面１２１は、Ｙ軸およびＺ軸に平行かつ−Ｘ軸方向を向いた面である。界面１２１は、基板１１０に隣接する。第１のＮ型半導体層１２０における界面１２２は、Ｙ軸およびＺ軸に平行かつ＋Ｘ軸方向を向いた面であり、界面１２１に背向する。界面１２２は、Ｐ型半導体層１３０に隣接する。 The first N-type semiconductor layer 120 has an interface 121 and an interface 122. The interface 121 in the first N-type semiconductor layer 120 is a surface parallel to the Y-axis and the Z-axis and facing the −X-axis direction. The interface 121 is adjacent to the substrate 110. The interface 122 in the first N-type semiconductor layer 120 is a surface parallel to the Y axis and the Z axis and facing the + X axis direction, and faces away from the interface 121. The interface 122 is adjacent to the P-type semiconductor layer 130.

第１のＮ型半導体層１２０の厚さは、界面１２１と界面１２２との間におけるＸ軸方向に沿った距離であり、本実施形態では、１０μｍである。他の実施形態では、第１のＮ型半導体層１２０の厚さは、５〜１５μｍの範囲から選択される他の値であってもよい。 The thickness of the first N-type semiconductor layer 120 is a distance along the X-axis direction between the interface 121 and the interface 122, and is 10 μm in this embodiment. In other embodiments, the thickness of the first N-type semiconductor layer 120 may be another value selected from the range of 5 to 15 μm.

半導体装置１０のＰ型半導体層１３０は、第１のＮ型半導体層１２０に積層した状態で形成され、Ｙ軸およびＺ軸に沿って広がる層をなす。Ｐ型半導体層１３０は、窒化ガリウム（ＧａＮ）から主に成ると共に、マグネシウム（Ｍｇ）をアクセプタとして含有する。本実施形態では、Ｐ型半導体層１３０の全域におけるＭｇの平均濃度は、１．０×１０¹⁸ｃｍ^-3以上１．０×１０²⁰ｃｍ^-3以下である。Ｐ型半導体層１３０は、「ｐ−ＧａＮ」とも呼ばれる。 The P-type semiconductor layer 130 of the semiconductor device 10 is formed in a state of being stacked on the first N-type semiconductor layer 120, and forms a layer extending along the Y axis and the Z axis. The P-type semiconductor layer 130 is mainly made of gallium nitride (GaN) and contains magnesium (Mg) as an acceptor. In the present embodiment, the average Mg concentration in the entire region of the P-type semiconductor layer 130 is 1.0 × 10 ¹⁸ cm ⁻³ or more and 1.0 × 10 ²⁰ cm ⁻³ or less. The P-type semiconductor layer 130 is also called “p-GaN”.

Ｐ型半導体層１３０は、III族原料に対するＶ族原料のモル比（Ｖ／III比）が１００〜３５０である原料ガスを用いて形成される。Ｐ型半導体層１３０の形成に用いられる原料ガスに含まれるIII族原料は、トリメチルガリウム（ＴＭＧａ：Tri-Methyl-Gallium）から成る。Ｐ型半導体層１３０の形成に用いられる原料ガスに含まれるＶ族原料は、アンモニア（ＮＨ₃）から成る。このような原料ガスを用いて形成されたＰ型半導体層１３０では、Ｐ型半導体層１３０の全域におけるＨ／Ｍｇ割合は、Ｐ型半導体層としての電気的特性の実現に必要とされる３５％以下となる。Ｈ／Ｍｇ割合は、Ｐ型半導体層１３０におけるマグネシウム（Ｍｇ）の平均濃度に対する水素原子（Ｈ）の平均濃度の比率である。 The P-type semiconductor layer 130 is formed using a source gas whose molar ratio (V / III ratio) of the group V source to the group III source is 100 to 350. The group III source material contained in the source gas used for forming the P-type semiconductor layer 130 is made of trimethylgallium (TMGa). The group V source contained in the source gas used for forming the P-type semiconductor layer 130 is made of ammonia (NH ₃ ). In the P-type semiconductor layer 130 formed using such a source gas, the H / Mg ratio in the entire region of the P-type semiconductor layer 130 is 35% required for realizing electrical characteristics as the P-type semiconductor layer. It becomes as follows. The H / Mg ratio is the ratio of the average concentration of hydrogen atoms (H) to the average concentration of magnesium (Mg) in the P-type semiconductor layer 130.

Ｐ型半導体層１３０は、界面１３１と、界面１３２とを有する。Ｐ型半導体層１３０の界面１３１は、Ｙ軸およびＺ軸に平行かつ−Ｘ軸方向を向いた面である。界面１３１は、第１のＮ型半導体層１２０に隣接する。Ｐ型半導体層１３０の界面１３２は、Ｙ軸およびＺ軸に平行かつ＋Ｘ軸方向を向いた面であり、界面１３１に背向する。界面１３２は、第２のＮ型半導体層１４０に隣接する。 The P-type semiconductor layer 130 has an interface 131 and an interface 132. The interface 131 of the P-type semiconductor layer 130 is a surface parallel to the Y axis and the Z axis and facing the −X axis direction. The interface 131 is adjacent to the first N-type semiconductor layer 120. The interface 132 of the P-type semiconductor layer 130 is a surface parallel to the Y axis and the Z axis and facing the + X axis direction, and faces away from the interface 131. The interface 132 is adjacent to the second N-type semiconductor layer 140.

Ｐ型半導体層１３０の厚さは、界面１３１と界面１３２との間におけるＸ軸方向に沿った距離であり、本実施形態では、１μｍである。他の実施形態では、Ｐ型半導体層１３０の厚さは、０．３〜２μｍの範囲から選択される他の値であってもよい。 The thickness of the P-type semiconductor layer 130 is a distance along the X-axis direction between the interface 131 and the interface 132, and is 1 μm in this embodiment. In other embodiments, the thickness of the P-type semiconductor layer 130 may be another value selected from the range of 0.3 to 2 μm.

本実施形態では、Ｐ型半導体層１３０の界面１３２には、第２のＮ型半導体層１４０に加え、Ｐボディ電極とも呼ばれる電極２３０が形成されている。本実施形態では、電極２３０は、ニッケル（Ｎｉ）から成る層に金（Ａｕ）から成る層を積層した構造を有する電極である。他の実施形態では、電極２３０は、ＮｉおよびＡｕの他、白金（Ｐｔ）、Ｃｏ（コバルト）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）などの導電性材料の少なくとも１つから成る電極であってもよい。 In the present embodiment, at the interface 132 of the P-type semiconductor layer 130, an electrode 230 called a P body electrode is formed in addition to the second N-type semiconductor layer 140. In the present embodiment, the electrode 230 is an electrode having a structure in which a layer made of gold (Au) is stacked on a layer made of nickel (Ni). In another embodiment, the electrode 230 is made of at least one of conductive materials such as platinum (Pt), Co (cobalt), aluminum (Al), titanium (Ti), palladium (Pd), in addition to Ni and Au. The electrode which consists of may be sufficient.

半導体装置１０における第２のＮ型半導体層１４０は、Ｐ型半導体層１３０に積層した状態で形成され、Ｙ軸およびＺ軸に沿って広がる層をなす。第２のＮ型半導体層１４０は、窒化ガリウム（ＧａＮ）から主に成ると共に、第１のＮ型半導体層１２０よりも高い濃度でケイ素（Ｓｉ）をドナーとして含有する。本実施形態では、第２のＮ型半導体層１４０の全域におけるＳｉの平均濃度は、１．０×１０¹⁸ｃｍ^-3以上である。第２のＮ型半導体層１４０は、「ｎ⁺−ＧａＮ」とも呼ばれる。 The second N-type semiconductor layer 140 in the semiconductor device 10 is formed in a state of being stacked on the P-type semiconductor layer 130, and forms a layer extending along the Y axis and the Z axis. The second N-type semiconductor layer 140 is mainly made of gallium nitride (GaN) and contains silicon (Si) as a donor at a higher concentration than the first N-type semiconductor layer 120. In the present embodiment, the average concentration of Si in the entire area of the second N-type semiconductor layer 140 is 1.0 × 10 ¹⁸ cm ⁻³ or more. The second N-type semiconductor layer 140 is also called “n ⁺ -GaN”.

第２のＮ型半導体層１４０は、界面１４１と、界面１４２とを有する。第２のＮ型半導体層１４０における界面１４１は、Ｙ軸およびＺ軸に平行かつ−Ｘ軸方向を向いた面である。界面１４１は、Ｐ型半導体層１３０に隣接する。第２のＮ型半導体層１４０における界面１４２は、Ｙ軸およびＺ軸に平行かつ＋Ｘ軸方向を向いた面であり、界面１４１に背向する。 The second N-type semiconductor layer 140 has an interface 141 and an interface 142. The interface 141 in the second N-type semiconductor layer 140 is a surface parallel to the Y-axis and the Z-axis and facing the −X-axis direction. The interface 141 is adjacent to the P-type semiconductor layer 130. The interface 142 in the second N-type semiconductor layer 140 is a surface parallel to the Y axis and the Z axis and facing the + X axis direction, and faces away from the interface 141.

第２のＮ型半導体層１４０の厚さは、界面１４１と界面１４２との間におけるＸ軸方向に沿った距離であり、本実施形態では、０．２μｍである。他の実施形態では、第２のＮ型半導体層１４０の厚さは、０．１〜０．５μｍの範囲から選択される他の値であってもよい。 The thickness of the second N-type semiconductor layer 140 is a distance along the X-axis direction between the interface 141 and the interface 142, and is 0.2 μm in this embodiment. In other embodiments, the thickness of the second N-type semiconductor layer 140 may be another value selected from the range of 0.1 to 0.5 μm.

本実施形態では、第２のＮ型半導体層１４０の界面１４２には、ソース電極とも呼ばれる電極２４０が形成されている。本実施形態では、電極２４０は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した構造を有する電極である。他の実施形態では、電極２１０は、ＴｉおよびＡｌの他、白金（Ｐｔ）、Ｃｏ（コバルト）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、金（Ａｕ）などの導電性材料の少なくとも１つから成る電極であってもよい。 In the present embodiment, an electrode 240 also called a source electrode is formed at the interface 142 of the second N-type semiconductor layer 140. In the present embodiment, the electrode 240 is an electrode having a structure in which a layer made of aluminum (Al) is laminated on a layer made of titanium (Ti). In another embodiment, the electrode 210 is made of at least one of conductive materials such as platinum (Pt), Co (cobalt), palladium (Pd), nickel (Ni), and gold (Au) in addition to Ti and Al. The electrode which consists of may be sufficient.

本実施形態では、第１のＮ型半導体層１２０とＰ型半導体層１３０との各表面にわたって絶縁膜３３０が形成され、第１のＮ型半導体層１２０とＰ型半導体層１３０と第２のＮ型半導体層１４０との各表面にわたって絶縁膜３４０が形成されている。本実施形態では、絶縁膜３３０，３４０は、酸化アルミニウム（Ａｌ₂Ｏ₃）から成る層である。他の実施形態では、絶縁膜３３０，３４０は、アルミニウム（Ａl）のシリケート化合物から成る層であってもよいし、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）などの各酸化物、または、これらのシリケート化合物から成る層であってもよい。本実施形態では、絶縁膜３３０を形成する物質と、絶縁膜３４０を形成する物質とは、同じ物質であるが、他の実施形態では、相互に異なる物質であってもよい。 In the present embodiment, an insulating film 330 is formed over each surface of the first N-type semiconductor layer 120 and the P-type semiconductor layer 130, and the first N-type semiconductor layer 120, the P-type semiconductor layer 130, and the second N-type semiconductor layer 130 are formed. An insulating film 340 is formed over each surface of the mold semiconductor layer 140. In the present embodiment, the insulating films 330 and 340 are layers made of aluminum oxide (Al ₂ O ₃ ). In another embodiment, the insulating films 330 and 340 may be a layer made of a silicate compound of aluminum (Al), or oxides such as hafnium (Hf), zirconium (Zr), and titanium (Ti), Or the layer which consists of these silicate compounds may be sufficient. In the present embodiment, the material forming the insulating film 330 and the material forming the insulating film 340 are the same material, but in other embodiments, different materials may be used.

本実施形態では、ゲート電極とも呼ばれる電極２５０が、第１のＮ型半導体層１２０とＰ型半導体層１３０と第２のＮ型半導体層１４０との各表面にわたって、絶縁膜３４０を間に挟む状態で形成されている。本実施形態では、電極２５０は、ニッケル（Ｎｉ）から成る層に金（Ａｕ）から成る層を積層した構造を有する電極である。他の実施形態では、電極２５０は、ＮｉおよびＡｕの他、白金（Ｐｔ）、Ｃｏ（コバルト）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、ポリシリコンなどの導電性材料の少なくとも１つから成る電極であってもよい。 In this embodiment, the electrode 250, also called a gate electrode, sandwiches the insulating film 340 across the surfaces of the first N-type semiconductor layer 120, the P-type semiconductor layer 130, and the second N-type semiconductor layer 140. It is formed with. In the present embodiment, the electrode 250 is an electrode having a structure in which a layer made of gold (Au) is laminated on a layer made of nickel (Ni). In another embodiment, the electrode 250 is made of at least one of conductive materials such as platinum (Pt), Co (cobalt), aluminum (Al), titanium (Ti), palladium (Pd), and polysilicon in addition to Ni and Au. It may be a single electrode.

図２は、半導体装置１０の製造方法を示す工程図である。半導体装置１０を製造する際には、製造者は、まず、有機金属気相成長法（ＭＯＣＶＤ）を実現するＭＯＣＶＤ装置を用意し、ＭＯＣＶＤ装置の反応室に基板１１０を配置する（工程Ｐ１２２）。 FIG. 2 is a process diagram illustrating a method for manufacturing the semiconductor device 10. When manufacturing the semiconductor device 10, the manufacturer first prepares an MOCVD apparatus for realizing metal organic chemical vapor deposition (MOCVD), and places the substrate 110 in the reaction chamber of the MOCVD apparatus (process P 122).

反応室に基板１１０を配置した後（工程Ｐ１２２）、ＭＯＣＶＤ装置は、製造者の操作に基づいて、ケイ素（Ｓｉ）を混合した原料ガスを用いた結晶成長によって、基板１１０上に第１のＮ型半導体層１２０を形成する（工程Ｐ１２４）。本実施形態では、原料ガスは、トリメチルガリウム（ＴＭＧａ）と、アンモニア（ＮＨ₃）と、水素（Ｈ₂）とを含有するガスであり、ＭＯＣＶＤ装置の配管を通じて反応室に供給される。工程Ｐ１２４において、ＭＯＣＶＤ装置は、反応室に供給される前の原料ガスに対してＳｉを混合する。 After placing the substrate 110 in the reaction chamber (process P122), the MOCVD apparatus performs first N growth on the substrate 110 by crystal growth using a source gas mixed with silicon (Si) based on the operation of the manufacturer. The mold semiconductor layer 120 is formed (process P124). In this embodiment, the source gas is a gas containing trimethyl gallium (TMGa), ammonia (NH ₃ ), and hydrogen (H ₂ ), and is supplied to the reaction chamber through the piping of the MOCVD apparatus. In Step P124, the MOCVD apparatus mixes Si with the raw material gas before being supplied to the reaction chamber.

基板１１０上に第１のＮ型半導体層１２０を形成した後（工程Ｐ１２４）、ＭＯＣＶＤ装置は、製造者の操作に基づいて、マグネシウム（Ｍｇ）を混合した原料ガスを用いた結晶成長によって、第１のＮ型半導体層１２０上にＰ型半導体層１３０を形成する（工程Ｐ１２６）。工程Ｐ１２６において、ＭＯＣＶＤ装置は、反応室に供給される前の原料ガスに対してＭｇを混合する。 After forming the first N-type semiconductor layer 120 on the substrate 110 (process P124), the MOCVD apparatus performs first crystal growth using a source gas mixed with magnesium (Mg) based on the operation of the manufacturer. A P-type semiconductor layer 130 is formed on one N-type semiconductor layer 120 (process P126). In Step P126, the MOCVD apparatus mixes Mg with the raw material gas before being supplied to the reaction chamber.

工程Ｐ１２６においてＰ型半導体層１３０を形成する間、ＭＯＣＶＤ装置は、原料ガスのＶ／III比が１００〜３５０となるように、原料ガスに含まれるIII族原料の量とＶ族原料の量とを調整する。Ｐ型半導体層１３０の形成に用いられる原料ガスに含まれるIII族原料は、トリメチルガリウム（ＴＭＧａ）から成る。Ｐ型半導体層１３０の形成に用いられる原料ガスに含まれるＶ族原料は、アンモニア（ＮＨ₃）から成る。このような原料ガスを用いて形成されたＰ型半導体層１３０では、Ｐ型半導体層１３０の全域におけるＨ／Ｍｇ割合は、Ｐ型半導体層としての電気的特性の実現に必要とされる３５％以下となる。 While the P-type semiconductor layer 130 is formed in the process P126, the MOCVD apparatus determines the amount of the group III source and the amount of the group V source included in the source gas so that the source gas has a V / III ratio of 100 to 350. Adjust. The group III source contained in the source gas used for forming the P-type semiconductor layer 130 is trimethylgallium (TMGa). The group V source contained in the source gas used for forming the P-type semiconductor layer 130 is made of ammonia (NH ₃ ). In the P-type semiconductor layer 130 formed using such a source gas, the H / Mg ratio in the entire region of the P-type semiconductor layer 130 is 35% required for realizing electrical characteristics as the P-type semiconductor layer. It becomes as follows.

Ｐ型半導体層１３０を形成した後（工程Ｐ１２６）、ＭＯＣＶＤ装置は、製造者の操作に基づいて、ケイ素（Ｓｉ）を混合した原料ガスを用いた結晶成長によって、Ｐ型半導体層１３０上に第２のＮ型半導体層１４０を形成する（工程Ｐ１２８）。工程Ｐ１２８において、ＭＯＣＶＤ装置は、反応室に供給される前の原料ガスに対してＳｉを混合する。工程Ｐ１２８において、ＭＯＣＶＤ装置は、第２のＮ型半導体層１４０におけるＳｉの濃度が第１のＮ型半導体層１２０よりも高くなるように、原料ガスに混合されるＳｉの量を調整する。 After forming the P-type semiconductor layer 130 (process P126), the MOCVD apparatus performs the first growth on the P-type semiconductor layer 130 by crystal growth using a source gas mixed with silicon (Si) based on the operation of the manufacturer. Second N-type semiconductor layer 140 is formed (process P128). In Step P128, the MOCVD apparatus mixes Si with the raw material gas before being supplied to the reaction chamber. In Step P128, the MOCVD apparatus adjusts the amount of Si mixed in the source gas so that the Si concentration in the second N-type semiconductor layer 140 is higher than that in the first N-type semiconductor layer 120.

第２のＮ型半導体層１４０を形成した後（工程Ｐ１２８）、製造者は、半導体装置１０の中間製品をＭＯＣＶＤ装置から取り出し、この中間製品に電極を形成する（工程Ｐ１５０）。本実施形態では、工程Ｐ１５０において、電極２１０，２３０，２４０，２５０、および絶縁膜３３０，３４０が、それぞれ形成される。電極を形成した後（工程Ｐ１５０）、半導体装置１０が完成する。 After forming the second N-type semiconductor layer 140 (process P128), the manufacturer takes out the intermediate product of the semiconductor device 10 from the MOCVD apparatus and forms an electrode on the intermediate product (process P150). In the present embodiment, in step P150, the electrodes 210, 230, 240, 250 and the insulating films 330, 340 are formed, respectively. After forming the electrode (process P150), the semiconductor device 10 is completed.

図３は、原料ガスのＶ／III比とＰ型半導体層のＨ／Ｍｇ割合との関係を示すグラフである。発明者は、図３のグラフを得るために、Ｖ／III比が異なる複数の原料ガスを用いて、Ｐ型半導体層１３０に相当するＰ型半導体層を形成することによって、複数のサンプルを作製した。これらのサンプルにおけるＰ型半導体層は、第１のＮ型半導体層１２０に相当する基板上に形成されており、各Ｐ型半導体層の上には他の導体層は形成されていない。各原料ガスに含まれるIII族原料は、トリメチルガリウム（ＴＭＧａ）から成り、各原料ガスに含まれるＶ族原料は、アンモニア（ＮＨ₃）から成る。 FIG. 3 is a graph showing the relationship between the V / III ratio of the source gas and the H / Mg ratio of the P-type semiconductor layer. In order to obtain the graph of FIG. 3, the inventor forms a plurality of samples by forming a P-type semiconductor layer corresponding to the P-type semiconductor layer 130 using a plurality of source gases having different V / III ratios. did. The P-type semiconductor layer in these samples is formed on a substrate corresponding to the first N-type semiconductor layer 120, and no other conductor layer is formed on each P-type semiconductor layer. The group III material contained in each source gas is made of trimethylgallium (TMGa), and the group V material contained in each source gas is made of ammonia (NH ₃ ).

発明者は、複数のサンプルのうち第１グループのサンプルに対しては、加熱処理（アニール処理）を行わずに、二次イオン質量分析計（ＳＩＭＳ：Secondary Ion-microprobe Mass Spectrometer）を用いて、各サンプルのＨ／Ｍｇ割合を計測した。発明者は、複数のサンプルのうち第２グループのサンプルに対しては、加熱処理を行うことによって各サンプルにおけるＰ型半導体層のＭｇを活性化させた後、ＳＩＭＳを用いて各サンプルのＨ／Ｍｇ割合を計測した。これによって、発明者は、図３のグラフを得た。 The inventor uses a secondary ion mass spectrometer (SIMS) for the first group of samples, without performing heat treatment (annealing treatment), The H / Mg ratio of each sample was measured. The inventor activates Mg in the P-type semiconductor layer in each sample by performing heat treatment on the second group of samples among the plurality of samples, and then uses SIMS to determine the H / H of each sample. The Mg ratio was measured. Thereby, the inventor obtained the graph of FIG.

図３のグラフでは、横軸は、原料ガスのＶ／III比を示し、縦軸は、その原料ガスを用いて形成されたＰ型半導体層のＨ／Ｍｇ割合を示す。図３に施されたハッチングは、ＳＩＭＳの検出限界のためにＨ／Ｍｇ割合を計測できなかった範囲を示し、この範囲におけるＨ／Ｍｇ割合は、ＳＩＭＳを用いて測定された測定値に基づいて推測される推測値である。図３の直線は、加熱処理を施されていない第１グループのサンプルについて、原料ガスのＶ／III比とＰ型半導体層のＨ／Ｍｇ割合との関係を示す。図３の一点鎖線は、加熱処理が施された第２グループのサンプルについて、原料ガスのＶ／III比とＰ型半導体層のＨ／Ｍｇ割合との関係を示す。 In the graph of FIG. 3, the horizontal axis represents the V / III ratio of the source gas, and the vertical axis represents the H / Mg ratio of the P-type semiconductor layer formed using the source gas. The hatching given in FIG. 3 shows the range in which the H / Mg ratio could not be measured due to the detection limit of SIMS, and the H / Mg ratio in this range is based on the measured values measured using SIMS. It is an estimated value that is estimated. The straight line in FIG. 3 shows the relationship between the V / III ratio of the source gas and the H / Mg ratio of the P-type semiconductor layer for the first group of samples that have not been heat-treated. The one-dot chain line in FIG. 3 shows the relationship between the V / III ratio of the source gas and the H / Mg ratio of the P-type semiconductor layer for the second group of samples subjected to the heat treatment.

図３に示すように、加熱処理の有無にかかわらず、Ｖ／III比が小さくなるに従って、Ｈ／Ｍｇ割合も小さくなる。加熱処理ありの場合には、１７００以下のＶ／III比によって、３５％以下のＨ／Ｍｇ割合を実現可能であり、加熱処理なしの場合には、３５０以下のＶ／III比によって、３５％以下のＨ／Ｍｇ割合を実現可能である。 As shown in FIG. 3, the H / Mg ratio decreases as the V / III ratio decreases regardless of the presence or absence of heat treatment. With heat treatment, a H / Mg ratio of 35% or less can be realized with a V / III ratio of 1700 or less, and with no heat treatment, 35% with a V / III ratio of 350 or less. The following H / Mg ratios can be realized.

Ｐ型半導体層を形成する際におけるＰ型半導体層を構成する結晶の成長率を向上させる観点から、Ｖ／III比は小さい方が好ましい。しかしながら、Ｖ／III比が１００を下回る場合には、Ｐ型半導体層を構成する結晶が成長し難くなるため、Ｖ／III比は１００以上であることが好ましい。 From the viewpoint of improving the growth rate of crystals constituting the P-type semiconductor layer when forming the P-type semiconductor layer, it is preferable that the V / III ratio is small. However, when the V / III ratio is less than 100, it is difficult for the crystals constituting the P-type semiconductor layer to grow. Therefore, the V / III ratio is preferably 100 or more.

Ｐ型半導体層を構成する結晶の品質を向上させる観点から、Ｖ／III比は大きい方が好ましい。しかしながら、Ｐ型半導体層を構成する結晶の基礎となる下の層がＧａＮ系の半導体層である場合には、Ｖ／III比が３５０以下であっても、Ｐ型半導体層を構成する結晶の品質を十分に確保可能である。 From the viewpoint of improving the quality of the crystals constituting the P-type semiconductor layer, it is preferable that the V / III ratio is large. However, when the lower layer serving as the basis of the crystal constituting the P-type semiconductor layer is a GaN-based semiconductor layer, even if the V / III ratio is 350 or less, the crystal constituting the P-type semiconductor layer Sufficient quality can be secured.

したがって、図３のグラフによれば、加熱処理なしでＰ型半導体層を形成するには、原料ガスのＶ／III比は、１００以上３５０以下であることが好ましく、１００以上３００以下であることがより好ましく、１００以上２５０以下であることが更に好ましく、１００以上２００以下であることが一層好ましい。 Therefore, according to the graph of FIG. 3, in order to form a P-type semiconductor layer without heat treatment, the V / III ratio of the source gas is preferably 100 or more and 350 or less, and 100 or more and 300 or less. Is more preferably 100 or more and 250 or less, and further preferably 100 or more and 200 or less.

以上説明した実施形態によれば、Ｐ型半導体層１３０を形成する際（工程Ｐ１２６）にＰ型半導体層１３０に残留する水素原子（Ｈ）が抑制されることによって、加熱処理（アニール処理）を行うことなく、Ｐ型半導体層１３０におけるアクセプタであるマグネシウム（Ｍｇ）を十分に機能させることができる。その結果、Ｐ型半導体層１３０に第２のＮ型半導体層１４０を積層したＧａＮ系の半導体装置１０において電気的特性を向上させることができる。また、第１のＮ型半導体層１２０の上にＰ型半導体層１３０を形成するため（工程Ｐ１２６）、Ｐ型半導体層１３０を構成する結晶の品質を十分に確保することができる。 According to the embodiment described above, the heat treatment (annealing) is performed by suppressing the hydrogen atoms (H) remaining in the P-type semiconductor layer 130 when the P-type semiconductor layer 130 is formed (step P126). Without being performed, magnesium (Mg), which is an acceptor in the P-type semiconductor layer 130, can sufficiently function. As a result, electrical characteristics can be improved in the GaN-based semiconductor device 10 in which the second N-type semiconductor layer 140 is stacked on the P-type semiconductor layer 130. In addition, since the P-type semiconductor layer 130 is formed on the first N-type semiconductor layer 120 (process P126), the quality of the crystals constituting the P-type semiconductor layer 130 can be sufficiently ensured.

Ｂ．他の実施形態：
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。 B. Other embodiments:
The present invention is not limited to the above-described embodiments, examples, and modifications, and can be realized with various configurations without departing from the spirit thereof. For example, the technical features in the embodiments, examples, and modifications corresponding to the technical features in each embodiment described in the summary section of the invention are to solve some or all of the above-described problems, or In order to achieve part or all of the above-described effects, replacement or combination can be performed as appropriate. Further, if the technical feature is not described as essential in the present specification, it can be deleted as appropriate.

例えば、Ｐ型半導体層が最外層となる半導体装置を製造する際、Ｐ型半導体層の形成に図２の工程Ｐ１２６を適用することが可能である。これによって、加熱処理（アニール処理）を行うことなく、Ｐ型半導体層のアクセプタを十分に機能させることができる。その結果、製造の容易化を図ることができる。 For example, when manufacturing a semiconductor device in which the P-type semiconductor layer is the outermost layer, the process P126 of FIG. 2 can be applied to the formation of the P-type semiconductor layer. Thereby, the acceptor of the P-type semiconductor layer can sufficiently function without performing heat treatment (annealing treatment). As a result, manufacturing can be facilitated.

１０…半導体装置
１１０…基板
１１１…界面
１１２…界面
１２０…第１のＮ型半導体層
１２１…界面
１２２…界面
１３０…Ｐ型半導体層
１３１…界面
１３２…界面
１４０…第２のＮ型半導体層
１４１…界面
１４２…界面
２１０…電極
２３０…電極
２４０…電極
２５０…電極
３３０…絶縁膜
３４０…絶縁膜 DESCRIPTION OF SYMBOLS 10 ... Semiconductor device 110 ... Substrate 111 ... Interface 112 ... Interface 120 ... First N-type semiconductor layer 121 ... Interface 122 ... Interface 130 ... P-type semiconductor layer 131 ... Interface 132 ... Interface 140 ... Second N-type semiconductor layer 141 ... Interface 142 ... Interface 210 ... Electrode 230 ... Electrode 240 ... Electrode 250 ... Electrode 330 ... Insulating film 340 ... Insulating film

Claims

A semiconductor device manufacturing method for manufacturing a semiconductor device in which an N-type semiconductor layer mainly made of gallium nitride (GaN) is stacked on a P-type semiconductor layer mainly made of gallium nitride (GaN),
The molar ratio of the group V raw material to the group III raw material is 100 to 350 so that the ratio of the average concentration of hydrogen atoms (H) to the average concentration of magnesium (Mg) in the entire region of the P-type semiconductor layer is 35% or less. a certain material gas, together with the group III material is made of trimethylgallium (TMGa), Ri formed from said group V material is ammonia (NH _3), the crystal growth using a material gas containing hydrogen (H ₂₎ Forming the P-type semiconductor layer,
A method of manufacturing a semiconductor device, wherein after forming the P-type semiconductor layer, the N-type semiconductor layer is continuously formed on the P-type semiconductor layer without performing an annealing treatment .

The method for manufacturing a semiconductor device according to claim 1, wherein the P-type semiconductor layer is formed on the semiconductor layer mainly made of gallium nitride (GaN) by the crystal growth using the source gas.