JP6093556B2 - 半導体装置および半導体集積回路装置、電子装置 - Google Patents

Description

以下に説明する実施形態は一般に半導体装置に関する。

大電力半導体装置は例えば携帯電話を含む様々な無線装置の出力段回路を構成する電力増幅器などに使われている。またスーパーコンピュータなど高速演算装置を構成する大規模集積回路装置も、大電力を消費するという点で、大電力半導体装置のひとつと見なすことができる。以下の説明では、このような大電力を消費する大規模集積回路も大電力半導体装置に含めるものとする。

特開２０１０−２６７９４４号公報 特開２０１１−７１２７４号公報 特開２００４−２８２０００号公報

このような大電力半導体装置では動作の際に激しい発熱を生じ、このため効率的な放熱構造が望まれている。例えば携帯電話などの無線装置の出力段回路に使われるいわゆるディスクリートな大電力半導体装置などの場合、半導体チップの背面から放熱できるように半導体チップを配線基板上にフェースアップ実装し、ワイヤボンディングにより電気接続をとる構成が採用されることが多い。しかしこのようなワイヤボンディング構成は配線基板上の広い面積を占有し、無線装置のサイズが増大してしまう課題を有している。

一方、様々な電子装置において、半導体チップや部品を配線基板上にフリップチップ実装することにより、小さな占有面積で、かつ寄生インダクタンスや寄生抵抗を低減させる技術が使われている。無線用途の電子装置においても大電力半導体装置を、周辺回路を構成する半導体チップや部品とともに、配線基板上にフリップチップ実装する技術が要望されている。

また、このような大電力半導体装置を、周辺回路を構成する半導体素子とともに、半導体集積回路装置の形に集積化することも検討されている。半導体集積回路装置では、多数のコンタクトパッドを電気的に接続するためフリップチップ実装技術が広く使われている。例えば高速演算素子を構成する大規模集積回路装置では、フリップチップ実装技術は広く使われている。

フリップチップ実装技術では、半導体チップはヒートシンクとなる配線基板に数多くの、しかし限られた数のバンプにより電気的、機械的かつ熱的に結合される。このため大電力半導体装置を構成する大電力半導体チップをフリップチップ実装した場合、かかる大電力半導体チップで発生した熱を散逸させる放熱路が限られてしまう問題が生じる。このような事情で、大電力半導体装置でフリップチップ実装構成をしようする場合には、効率的な放熱を実現することが望まれている。

本願発明は、フリップチップ実装構成を有し効率的な冷却ができる大電力半導体装置を提供することを課題とする。

一の側面によれば半導体装置は、半導体基板と、前記半導体基板上に形成された活性素子と、前記半導体基板上に形成された多層配線構造と、を含み、前記多層配線構造中には、上端が外部配線基板に接続される外部接続パッドを構成する放熱構造が、下端が前記半導体基板の表面に、前記活性素子の素子領域の外でコンタクトして設けられており、前記活性素子は接地ノードとなる拡散領域を有し、前記放熱構造の前記下端は前記拡散領域に電気的に接続されており、前記放熱構造の下端がコンタクトする前記半導体基板の表面には、前記半導体基板の導電型とは逆導電型の第１のウェルが形成され、前記第１のウェルの内側には前記半導体基板と同じ導電型の第２のウェルが形成され、前記放熱構造の下端は前記第２のウェルにコンタクトしていることを特徴とする。

上記半導体装置では、大電力動作に伴って発生した熱がビアプラグおよびパッドを介して外部のヒートシンクへと効率的に逃がされ、半導体装置の効率的な冷却が可能になる。

第１の実施形態による電子装置の構成を示す断面図である。 図１の電子装置の利得と出力信号電力との関係を、比較例と比較して示すグラフである。 図１の電子装置のチップ温度と出力信号電力との関係を、比較例と比較して示すグラフである。 比較例による電子装置の構成を示す断面図である。 （Ａ），（Ｂ）は図１の実施形態で使われる放熱構造を示す平面図である。 図１の電子装置の一変形例による電子装置の構成を示す断面図である。 第２の実施形態による電子装置の構成を示す断面図である。 図７の電子装置の一変形例を示す断面図である。 図７の電子装置の他の変形例を示す断面図である。 図７の電子装置の他の変形例による電子装置の構成を示す断面図である。 （Ａ）〜（Ｃ）は第３の実施形態による電力増幅器の様々な構成を示す平面図である。 図１１に示す一つのアンプアレイの構成を示す平面図である。 第４の実施形態による半導体集積回路装置を示す平面図である。 図１３の半導体集積回路装置に対応した無線装置のブロック図である。

［第１の実施形態］
図１は第１の実施形態による電子装置１０Ａの構成を示す断面図である。

図示の例では電子装置１０Ａは携帯電話最終出力段などで使われＧＨｚ帯域で動作する大出力回路を構成し、配線基板１１と、配線基板１１上にフリップチップ実装された半導体チップ２１とを含む。

図１を参照するに、半導体チップ２１は例えばｐ型シリコン基板よりなり、外側のｎ型ウェル２１ＮＷとともにトリプルウェル構造２１ＴＷを形成するｐ型ウェル２１ＰＷ中にＳＴＩ型の素子分離領域２１Ｉにより画成されたｐ型シリコンよりなる素子領域２１Ａを含み、半導体チップ２１上には素子領域２１Ａに、例えばシリコン酸化膜よりなるゲート絶縁膜２２を介して例えばｎ＋型のポリシリコンゲート電極２３が形成されている。

ゲート電極２３はその両側にシリコン酸化膜あるいはシリコン窒化膜よりなる側壁絶縁膜２３ＳＷを形成されており、また素子領域２１Ａでは半導体チップ２１中、ゲート電極２３の両側にｎ＋型のソース領域２１ａおよびｎ＋型のドレイン領域２１ｂがそれぞれ形成されている。ポリシリコンゲート電極２３は、ゲート絶縁膜２２およびソース領域２１ａ、ドレイン領域２１ｂとともに、素子領域２１Ａにおいて活性素子となるＭＯＳトランジスタを構成する。

半導体チップ２１上には、例えばシリコン酸化膜よりなる層間絶縁膜２４がゲート電極２３を覆って形成されており、層間絶縁膜２４上にはさらに層間絶縁膜２５〜２８が順次形成されている。層間絶縁膜２４〜２８はそれぞれ配線層Ｍ１〜Ｍ５を含み、半導体チップ２１上において多層配線構造を形成する。

一例ではゲート電極２３は全体で１０ｍｍのゲート幅と１３０ｍのゲート長を有し、ゲート絶縁膜２２はシリコン熱酸化膜よりなり、例えば４ｎｍの膜厚に形成されている。この場合、ゲート電極２３はゲート絶縁膜２２およびソース領域２１ａ、ドレイン領域２１ｂとともに、ＧＨｚ帯域で１Ｗ程度の大電力を出力できる出力トランジスタ１１Ｔｒとなる。ただし本実施形態においてゲート電極２３、ゲート絶縁膜２２およびソース領域２１ａ、ドレイン領域２１ｂが形成するトランジスタ１１Ｔｒは、このような高周波帯域ないしＧＨｚ帯域で動作する大電力トランジスタに限定されるものではなく、例えば超高速演算素子を構成するゲート長が４５ｎｍを切るような超高速トランジスタであってもよい。この場合には、ゲート絶縁膜２２は例えば膜厚が１ｎｍ前後のＳｉＯＮ膜より構成され、また多層配線構造を構成する層間絶縁膜２４〜２８は、いわゆるＬｏｗ−Ｋ膜により構成される。

なおトランジスタ１１Ｔｒが大電力トランジスタである場合、１０ｍｍのゲート幅の単一のトランジスタの代わりに半導体チップ２１上にゲート幅が５ｍｍのトランジスタを二個隣接して、あるいはゲート幅が２．５ｍｍのトランジスタを４個隣接して形成し、これらのトランジスタを並列接続するように構成してもよい。

再び図１を参照するに、層間絶縁膜２４は、ソース領域２１ａにビアプラグ２４ｓにより電気的に接続されるソース配線パターン２４Ｓおよびドレイン領域２１ｂにビアプラグ２４ｄにより電気的に接続されるドレイン配線パターン２４Ｄを、配線層Ｍ１の一部として含む。層間絶縁膜２５は、ソース配線パターン２４Ｓにビアプラグ２５ｓにより電気的に接続されるソース配線パターン２５Ｓおよびドレイン配線パターン２４Ｄにビアプラグ２５ｄにより電気的に接続されるドレイン配線パターン２５Ｄを、配線層Ｍ２の一部として含む。また層間絶縁膜２６は、ソース配線パターン２５Ｓにビアプラグ２６ｓにより電気的に接続されるソース配線パターン２６Ｓおよびドレイン配線パターン２５Ｄにビアプラグ２６ｄにより電気的に接続されるドレイン配線パターン２６Ｄを、配線層Ｍ３の一部として含む。層間絶縁膜２７は、ソース配線パターン２６Ｓにビアプラグ２７ｓにより電気的に接続されるソース配線パターン２７Ｓおよびドレイン配線パターン２６Ｄにビアプラグ２７ｄにより電気的に接続されるドレイン配線パターン２７Ｄを、配線層Ｍ４の一部として含む。さらに層間絶縁膜２８は、ソース配線パターン２７Ｓにビアプラグ２７ｓにより電気的に接続されるソース接続パッド２８Ｓおよびドレイン配線パターン２７Ｄにビアプラグ２７ｄにより電気的に接続されるドレイン接続パッド２８Ｄを、配線層Ｍ５の一部として含む。

最上層の層間絶縁膜２８上にはポリイミド膜やシリコン窒化膜よりなるパッシベーション膜２９が形成され、パッシベーション膜２９にはソース接続パッド２８Ｓおよびドレイン接続パッド２８Ｄをそれぞれ露出する開口部２９Ａ，２９Ｂが形成されている。ソース接続パッド２８Ｓおよびドレイン接続パッド２８Ｄは、開口部２９Ａ，２９Ｂに形成されたハンダバンプ３０Ａ，３０Ｂを介して、配線基板１１上の接地配線パターン１１Ｇおよび信号配線パターン１１Ｓに、それぞれ電気的および機械的に結合される。図示の例ではソース配線パターン２４Ｓ，２５Ｓ，２６Ｓ，２７Ｓおよびソース接続パッド２８Ｓは、それぞれのビアプラグ２４ｓ〜２８ｓとともに銅（Ｃｕ）より構成され、デュアルダマシン法により形成されている。同様にドレイン配線パターン２４Ｄ，２５Ｄ，２６Ｄ，２７Ｄおよびドレイン接続パッド２８Ｄも、それぞれのビアプラグ２４ｄ〜２８ｄとともに銅（Ｃｕ）より構成され、デュアルダマシン法により形成されている。このためソース配線パターン２４Ｓ，２５Ｓ，２６Ｓ，２７Ｓおよびソース接続パッド２８Ｓ、さらにドレイン配線パターン２４Ｄ，２５Ｄ，２６Ｄ，２７Ｄおよびドレイン接続パッド２８Ｄは、それぞれの上面が対応する層間絶縁膜２４〜２８の上面に実質的に一致するという形状的な特徴を有している。

多層配線構造のうち比較的下層の層間絶縁膜、すなわち層間絶縁膜２４〜２６中に形成された配線パターン２４Ｓ〜２６Ｓおよび２４Ｄ〜２６Ｄ、およびビアプラグ２４ｓ〜２６ｓおよび２４ｄ〜２６ｄは、より上層の層間絶縁膜、すなわち層間絶縁膜２７，２８中に形成された配線パターン２７Ｓ〜２８Ｓおよび２７Ｄ〜２８Ｄ、およびビアプラグ２７ｓ〜２８ｓおよび２７ｄ〜２８ｄに比べてより厳しい設計ルールで形成されている。

さらに図１の電子装置１０Ａでは層間絶縁膜２４〜２８中、半導体チップ２１のうちトリプルウェル２１ＴＷの外側の放熱領域２１Ｂに対応して、Ｃｕよりなる放熱パッド２４Ｈ，２５Ｈ，２６Ｈ，２７Ｈ，２８Ｈがそれぞれ配線層Ｍ１〜Ｍ５の一部として形成されており、それぞれのＣｕ放熱パッド２４Ｈ〜２８Ｈは、下方に延在するＣｕビアプラグ２４ｈ〜２８ｈともども、デュアルダマシン法により形成されている。すなわちＣｕパッド２４Ｈには下方に延在するＣｕビアプラグ２４ｈが形成されており、Ｃｕパッド２５Ｈには下方に延在するＣｕビアプラグ２５ｈが形成されている。Ｃｕパッド２６Ｈには下方に延在するＣｕビアプラグ２６ｈが形成されており、Ｃｕパッド２７Ｈには下方に延在するＣｕビアプラグ２７ｈが形成されている。さらにＣｕパッド２８Ｈには下方に延在するＣｕビアプラグ２８ｈが形成されている。先にも述べたようにＣｕパッド２４Ｈ〜２８Ｈは、下方に延在するＣｕビアプラグ２４ｈ〜２８ｈとともにデュアルダマシン法で形成されるため、Ｃｕパッド２４Ｈ〜２８Ｈも、それぞれの上面が対応する層間絶縁膜２４〜２８の上面に実質的に一致するという形状的な特徴を有している。

Ｃｕビアプラグ２８ｈはその下のＣｕパッド２７Ｈの表面にコンタクトし、Ｃｕビアプラグ２７ｈはその下のＣｕパッド２６の表面にコンタクトする。Ｃｕビアプラグ２６ｈはその下のＣｕパッド２５Ｈの表面にコンタクトし、Ｃｕビアプラグ２５ｈはその下のＣｕパッド２４の表面にコンタクトする。さらにＣｕビアプラグ２４ｈはその下の半導体チップ２１の表面にコンタクトする。このように図１の構成では放熱領域２１Ｂにおいて半導体チップ２１の表面から最上層の層間絶縁膜２８まで下から順に、Ｃｕよりなるビアプラグ２４ｈ，パッド２４Ｈ，ビアプラグ２５ｈ，パッド２５Ｈ，ビアプラグ２６ｈ，パッド２６Ｈ，ビアプラグ２７ｈ，パッド２７Ｈ，ビアプラグ２８ｈおよびパッド２８Ｈよりなる放熱構造２０Ｈが、半導体チップ２１に直接に接して形成される。

さらに最上層のＣｕパッド２８Ｈに対応してパッシベーション膜２９中に開口部２９Ｈが形成され、開口部２９Ｈにおいてパッド２８Ｈがハンダバンプ３０Ｈを介して、配線基板１１上の導体パターン１１Ｈに接続される。ここで導体パターン１１および配線基板１１はヒートシンクとして機能し、その結果、トランジスタ１１Ｔｒで発生した熱は、半導体チップ２１から放熱構造２０Ｈおよびハンダバンプ３０Ｈを通って配線基板１１上の導体パターン１１Ｈへと逃がされる。半導体チップ２１は３００Ｋで１４９Ｗ・ｍ^−１・Ｋ^−１の優れた熱伝導率を有し、トランジスタ１１Ｔｒで発生した熱は図１中に矢印Ａで示したように半導体チップ２１を通って速やかに放熱構造２０Ｈへと逃がされる。放熱構造２０Ｈを構成するＣｕの熱伝導率は、３００Ｋでシリコンよりもさらに大きい４０１Ｗ・ｍ^−１・Ｋ^−１の値を有している。また、放熱構造を構成するビアプラグは各層間絶縁膜２４〜２８中に平面視で行列状に高密度で配列されている。このため放熱構造２０Ｈの熱抵抗により放熱が妨げられることはない。一例では各層間絶縁膜２４〜２８においてビアプラグは全体として、平面視においてそれぞれのパッドの５０％〜６０％の面積を占有する。ただしパッドとビアプラグの平面視における占有面積の関係は、上記の値に限定されるものではない。

さらに図１の放熱構造ではパッド２４Ｈ，２５Ｈ，２６Ｈ，２７Ｈ，２８Ｈが半導体チップ２１の主面に対し垂直方向に整列して形成され、それぞれのビアプラグも上下のパッドを主面に垂直方向に接続するように形成されていることに注意すべきである。このような構成の結果、放熱構造２０Ｈはトランジスタ１１Ｔｒで発生した熱を、最短距離で導体パターン１１Ｈへと放熱することが可能となり、放熱構造２０Ｈの熱抵抗がさらに減少している。

このように本実施形態の電子装置１０によれば、放熱構造２０Ｈを半導体チップ２１の表面に接して形成することにより、フリップチップ実装でありながら、効率的な放熱が可能となる。

さらに図１の構成では、配線基板１１上の導体パターン１１Ｈは、シリコン基板２１の電位が接地電位となるように電気的には接地されているが、隣接して形成された接地パターン１１Ｇとは別に設けられており、別の経路で接地されている。このように放熱経路を構成する導体パターン１１Ｈを信号伝送系の一部を構成する接地パターン１１Ｇと分離させる構成により、シリコン基板１１中の雑音の信号伝送系への混入を回避することが可能となる。

図２および図３は、図１の電子装置１０ＡをＧＨｚ帯域の増幅器として使った場合の出力特性および放熱特性を、図４に示す比較対照例による電子装置１１０のものと比較して示すグラフである。図２および図３中、「実施例」とあるのは図１の電子装置１０Ａを、「比較例」とあるのは図４の電子装置１１０を示している。

まず図４を参照するに、比較対照例の電子装置１１０は図１の電子装置１０Ａと同様な構成を有するが、図１における放熱構造２０Ｈが省略されている点で相違している。図４中、先に説明した部分には対応する参照符号を付し、説明は省略する。

図２において縦軸は増幅器の利得を、横軸は得られる出力信号電力を示している。

図２を参照するに、本実施形態による電子装置１０Ａの方が同じ利得で比較した場合、より大きな出力電力を取り出すことができ、また両者の差が、出力信号電力を増大させるほど拡大することがわかる。

また図３において縦軸は電子装置１０Ａを構成するシリコンチップの温度（ＩＣ温度）を、横軸は得られる出力信号電力を示している。

図３を参照するに、チップ温度は比較例の場合、出力信号電力が増大するにつれて急速に上昇するのに対し、図１の電子装置１０Ａにおいて放熱構造２０Ｈを省略した場合、出力信号電力の増加とともにＩＣ温度が急速に増大するのに対し、これを設けた図１の実施形態による電子装置１０Ａの場合、温度の上昇は緩やかであり、両者の差は、出力信号電力が増大するにつれて拡大することがわかる。例えば出力信号電力が２６．５ｄＢである場合に比較例だとシリコンチップの温度が２００℃に達するのに対し、本実施形態の電子装置ではシリコンチップの温度が１１０℃に抑制される。

このように図１の電子装置１０Ａでは、放熱構造２０Ｈをシリコン基板２１の表面に直接に接するように形成することにより、トランジスタ１１Ｔｒで発生した熱を系外、すなわち半導体チップ外へと、効率的に排熱することが可能となる。

図５（Ａ）は図１の放熱構造２０Ｈの平面図、また図５（Ｂ）は放熱構造２０Ｈを構成するＣｕパッドのうち、最上層のＣｕパッド２８Ｈを除くＣｕパッド２４Ｈ〜２７Ｈ、例えばＣｕパッド２４Ｈ、および当該Ｃｕパッドから下方に延在するビアプラグ２４ｈを示す平面図である。図５（Ｂ）は図５（Ａ）中、破線で囲んだ部分の拡大図になっている。

図５（Ａ）を参照するに、図示の平面図は最上層のＣｕパッド２８Ｈのみを図示しており、その下のＣｕパッドは見えていない。これは、図１の実施形態ではＣｕパッド２８Ｈの下のＣｕパッド２４Ｈ〜２７Ｈも最上層のＣｕパッド２８Ｈと同一の寸法および形状で、シリコン基板２１の主面に垂直方向に整列して形成されている事情に対応している。図示の例では、Ｃｕパッド２４Ｈ〜２８Ｈは、いずれも一辺が例えば１００μｍの長さＬ_ＰＡＤの正方形形状に形成されている。ただし本実施形態においてＣｕパッド２４Ｈ〜２８Ｈは必ずしも同一寸法の正方形形状である必要はなく、熱抵抗が増加せず多層配線構造中の他の配線、例えば信号配線や電源配線などの自由度を妨げない限り、それぞれの層間絶縁膜で寸法やサイズが変化してもかまわない。

図５（Ｂ）を参照するに、最上層のＣｕパッド２８Ｈを除いたＣｕパッド２４Ｈ〜２７Ｈには一辺の長さがＬの正方形断面のビアプラグが、同じ長さＬのピッチで行列状に繰り返し形成されているのがわかる。長さおよびピッチＬは、下層のＣｕビアプラグ２４ｈ〜２６ｈでは例えば２μｍの値に設定され、上層のＣｕビアプラグ２７ｈおよび２８ｈでは例えばその二倍の４μｍやその四倍の８μｍなど、より大きな値に設定される。

さらに図５（Ｂ）の平面図中、最上層を除くＣｕパッドの中央部には一辺が例えば１２μｍ程度の大きな開口部ＯＰが形成されており、開口部ＯＰはそれぞれの層間絶縁膜、例えばＣｕパッド２４Ｈの場合では層間絶縁膜２４、を構成する例えばシリコン酸化膜により充填されている。図５（Ｂ）の平面図中、太い破線で囲んだ部分Ｒｅｐは当該Ｃｕパッドの全面にわたり繰り返し形成されており、その結果、例えばＣｕパッド２４Ｈの場合、開口部ＯＰはＣｕパッド２４Ｈの全体にわたり繰り返し形成される。Ｃｕパッド２５Ｈ〜２７Ｈも同様である。

このように大きな面積で形成されるＣｕパッド中にシリコン酸化膜で充填された開口部ＯＰを繰り返し、一様に形成しておくことにより、Ｃｕパッド２４Ｈ〜２７Ｈおよびビアプラグ２４ｈ〜２７ｈをダマシン法やデュアルダマシン法で形成する際に、Ｃｕパッドの化学機械研磨（ＣＭＰ）工程に伴って発生しやすいディッシングを抑制することができ、それぞれのＣｕパッド、例えばＣｕパッド２４Ｈと、その直上のＣｕパッド、例えばＣｕパッド２５Ｈから下方に延在するビアプラグ２５ｈとの間に、確実な機械的かつ熱的な結合を実現することができる。このようなディッシングを抑制するに当たり、一のＣｕパッド中における開口部ＯＰは、大きすぎると放熱構造２０Ｈの熱抵抗の増大を招き小さすぎるとディッシングを生じてやはり熱抵抗の増加を招く。このため、開口部ＯＰの一辺の寸法は、層のレベルで異なるが、下層部では１μｍ程度、上層部では１５μｍ程度とすることができる。また放熱構造２０Ｈの熱抵抗を最小化するため、熱抵抗となる開口部ＯＰが、放熱構造２０Ｈ中において半導体チップ２１の主面に垂直方向に整列するように、それぞれのＣｕパッド２４Ｈ〜２７Ｈを形成するのが望ましい。なお最上層のＣｕパッド２８Ｈにおいては、全面にビアプラグ２８ｈが形成されている。

図６は本実施形態の電子装置１０Ａの一変形例による電子装置１０Ａ_１の構成を示す、図１と同様な断面図である。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。

図６を参照するに、本変形例では電子装置１０Ａにおいて多層配線構造を利用して形成した放熱構造２０Ｈの代わりに、単一の金属ピラーよりなる放熱構造２０Ｈ_１を、前記半導体チップ２１とハンダバンプ３０Ｈとの間に、放熱構造２０Ｈ_１の下端が半導体チップ２１を構成するシリコン基板の表面に直接に接し、また上端がハンダバンプ３０Ｈに直接に接するように形成している。

かかる構成によっても図６中に矢印Ａで示した放熱路が確保され、電子装置１０と同様な効率的な放熱が可能となる。

［第２の実施形態］
図７は、第２の実施形態による電子装置１０Ｂの構成を示す断面図である。ただし図７中、先に説明した部分には同一の参照符号を付し、説明を省略する。

図７を参照するに、本実施形態ではソース配線パターン２４Ｓおよび２５Ｓを放熱構造２０Ｈに接続することにより、図１の構成において接地されるソースパターン２４Ｓ〜２８Ｓおよびビアプラグ２４ｓ〜２８ｓを、同じく接地される放熱構造２０Ｈと兼用しており、これにより半導体チップの面積を縮小している。またこれに伴って、配線基板１１においても、接地パターン１１Ｇと導体パターン１１Ｈとが同一の導体パターン１１Ｈ／１１Ｇにより構成され、Ｃｕパッド２８Ｈが導体パターン１１Ｈ／１１Ｇに、ハンダバンプ３０Ｈを介して接続される。これに伴い図７の構成では、図１における放熱構造２０Ｈとは独立したソース配線パターン２６Ｓ〜２８Ｓおよびビアプラグ２６ｓ〜２８ｓが省略され、さらにハンダバンプ３０Ａが省略されている。

図７の構成では、多層配線構造を構成するソース配線パターン２４Ｓが層間絶縁膜２４中を延在し、同じ配線層Ｍ１中のＣｕパッド２４Ｈに接続されており、またソース配線パターン２５Ｓが層間絶縁膜２５中を延在し、同じ配線層Ｍ２中のＣｕパッド２５Ｈに接続されていることに注意すべきである。このような構成により、トランジスタ１１Ｔｒで発生した熱は、矢印Ａで示した半導体チップ２１を通る経路の他に、矢印Ｂで示したビアプラグ２４ｓおよびソースパターン２４Ｓや、さらにビアプラグ２５ｓおよびソースパターン２５Ｓを通って放熱構造２０Ｈに至る経路に沿って逃がされ、やはり放熱構造２０Ｈにより、フリップチップ構成でありながら効率的な放熱が可能となる。

本実施形態ではこのように半導体チップ２１に直接に接する放熱構造２０Ｈが接地配線パターンを兼用するため、半導体チップ２１中の雑音が配線基板１１の接地配線パターン１１Ｇに混入する可能性はある。しかしトランジスタ１１Ｔｒが非常に大出力のものであり、半導体チップ２１中の雑音レベルが信号レベルに比べて十分に小さいような場合には、このような構成であっても、実用上の問題は生じない。

電気的な観点からは、放熱構造２０Ｈに接続するソース配線パターンは、図１におけるソース配線パターン２４Ｓ〜２８Ｓのいずれでもよいが、放熱の観点からは、熱がなるべく速やかに熱抵抗の低い放熱構造２０Ｈに逃がされるように、例えば図７に示すように最下層あるいはなるべく下層のソース配線パターン２４Ｓあるいは２５Ｓを放熱構造２０Ｈに接続するのが好ましい。

本実施形態ではこのように放熱構造２０Ｈが高周波回路を構成する接地配線の一部を構成するが、例えば最下層のＣｕパッド２４Ｈは半導体チップ２１の表面にＣｕビアプアラグ２４ｈにより直接にかつ周密に接続されているため、Ｃｕパッド２４Ｈとｐ型半導体チップ２１との間に浮遊容量が生じることはなく、かかる浮遊容量による電子装置１０の電気特性の劣化を効果的に回避できる。

図８は、図７の電子装置１１Ｂの一変形例による電子装置１１Ｃの構成を示す断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。

図８を参照するに、本変形例では半導体チップ２１の表面のうち領域２１Ｂにｎ型ウェル２０ＮＷが形成され、ｐ型半導体チップ２１およびｎ型ウェル２０ＮＷよりなるダブルウェル構造上に先に説明した放熱構造２０Ｈが形成されている。本変形例によれば、ダブルウェル構造に伴う空乏層によりｎ型ウェル２０ＮＷが半導体チップ２１から電気的に分離され、半導体チップ２１中を伝搬する雑音が放熱構造２０Ｈに混入し、配線基板１１上の信号処理系に影響与えるのを回避することが可能となる。

図９は図８の電子装置１１Ｃのさらに別の変形例による電子装置１１Ｄの構成を示す断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。

図９を参照するに、本変形例ではｎ型ウェル２０ＮＷの内側にｐ型ウェル２０ＰＷが形成され、ｐ型半導体チップ２１、ｎ型ウェル２０ＮＷおよびｐ型ウェル２０ＰＷよりなるトリプルウェル構造上に先に説明した放熱構造２０Ｈが形成されている。本変形例によれば、ダブルウェル構造に伴う空乏層によりｎ型ウェル２０ＮＷが半導体チップ２１から電気的に分離され、半導体チップ２１中を伝搬する雑音が放熱構造２０Ｈに混入し、配線基板１１上の信号処理系に影響与えるのを回避することが可能となる。

図１０は図７の電子装置１０Ｂの別の変形例による電子装置１０Ｅを示す断面図であり、ソース領域２１ａを延長し、放熱構造２０Ｈをかかるソース領域２１ａに直接に当接させている。またこれに伴ってｎ型ウェル２１ＮＷおよびｐ型ウェル２１ＰＷが延長され、図７の構成におけるウェル２０ＮＷおよび２０ＰＷを兼用している。

かかる構成ではソース領域２１ａから熱が直接に放熱構造２０Ｈを介して放熱されるため、冷却の効率がさらに向上する。

［第３の実施形態］
図１１（Ａ）〜（Ｃ）は、半導体チップ２１の表面上に形成された様々な電力増幅器のレイアウトを示す平面図である。

図１１（Ａ）を参照するに、電力増幅器は例えば全体のゲート幅が１０ｍｍとなるポリシリコンゲート電極を、ゲート幅が５ｍｍのブロックＢＫ１とゲート幅が同じく５ｍｍのブロックＢＫ２に２分割し、各々のブロックＢＫ１，ＢＫ２に、図１２の平面図にレイアウトを示すような、各々が１４個のＭＯＳトランジスタＴｒ１〜Ｔｒ１４を含むアンプアレイＡＡを４個ずつ、並べて配列した構成を有する（Ｎ＝２）。

また図１１（Ｂ）の例では電力増幅器は、例えば全体のゲート幅が１０ｍｍとなるポリシリコンゲート電極を、各々ゲート幅が２．５ｍｍのブロックＢＫ１〜ＢＫ４に４分割し、各々のブロックＢＫ１〜ＢＫ４に、図１２の平面図にレイアウトを示すような、各々が１４個のＭＯＳトランジスタＴｒ１〜Ｔｒ１４を含むアンプアレイＡＡを２個ずつ、並べて配列した構成を有する（Ｎ＝４）。

また図１１（Ｃ）の例では電力増幅器は、例えば全体のゲート幅が１０ｍｍとなるポリシリコンゲート電極を、各々ゲート幅が１．２５ｍｍのブロックＢＫ１〜ＢＫ８に８分割し、各々のブロックＢＫ１〜ＢＫ８に、図１２の平面図にレイアウトを示すような、各々が１４個のＭＯＳトランジスタＴｒ１〜Ｔｒ１４を含むアンプアレイＡＡを１個ずつ配列した構成を有する（Ｎ＝８）。

図１１（Ａ）の構成ではブロックＢＫ１とブロックＢＫ２の間、およびブロックＢＫ１の側面のうちブロックＢＫ２とは反対側の側面、さらにブロックＢＫ２の側面のうちブロックＢＫ１とは反対側の側面に沿って、先に図７〜図９で説明した放熱構造２０Ｈが形成されており、各々の放熱構造２０Ｈは、図１２に示すように、対応するＭＯＳトランジスタのソース配線パターン２４Ｄに電気的かつ熱的に接続されている。

図１２を参照するに、半導体チップ２１上にはＳＴＩ型の素子分離領域２１Ｉを構成するシリコン酸化膜領域が帯状に形成されており、素子分離領域２１Ｉ中には各々素子領域２１Ａに対応する素子領域２１Ａ_１および２１Ａ_２が平行に形成されている。

さらに半導体チップ２１上には多数の櫛歯を有する櫛歯状のポリシリコンパターン２３Ｐが形成されており、ポリシリコンパターン２３Ｐのそれぞれの櫛歯がゲート電極２３を形成し、多数の櫛歯が素子領域２１Ａ_１あるいは２１Ａ_２を横切る位置に、ＭＯＳトランジスタＴｒ１〜Ｔｒ１４がそれぞれ形成される。

半導体チップ２１上にはさらにポリシリコンパターン２３Ｐよりも上の配線層、例えば配線層Ｍ１に、素子領域２１Ａ_１あるいは２１Ａ_２を、ゲート電極２３を構成するポリシリコン櫛歯パターンの第１の側で横切る多数の櫛歯を有する櫛歯状のドレイン配線パターン２４Ｍが形成され、ドレイン配線パターン２４Ｍの各々の櫛歯は素子領域２１Ａ_１あるいは２１Ａ_２のドレイン領域にビアプラグ２４ｄを介して接続され、ドレイン配線パターン２４Ｄを構成する。

さらに半導体チップ２１上にはポリシリコンパターン２３Ｐよりも上の配線層、例えば配線層Ｍ１あるいはＭ２に、素子領域２１Ａ_１あるいは２１Ａ_２を、ポリシリコンパターン２４Ｐにおいて各々の櫛歯を構成するゲート電極２３の第２の側、すなわち当該ゲート電極２３に隣接するドレイン配線パターン２４Ｄとは反対の側、において横切るソース配線パターン２４Ｓが形成され、それぞれのソース配線パターン２４Ｓは、対応する放熱構造２０Ｈに接続されている。

かかる構成によれば、それぞれのトランジスタＴｒ１〜Ｔｒ１４で発生した熱は、ソース配線パターン２４Ｓから対応する放熱構造２０Ｈへと逃がされ、半導体チップの過大な昇温が回避される。その際本実施形態では放熱構造２０Ｈが半導体チップ２１の表面に直接に接して形成されているため放熱構造２０Ｈの放熱効率が優れており、必ずしも図１１（Ｃ）に示すように一つのアンプアレイＡＡ毎に放熱構造２０Ｈを形成する必要はなく、図１１（Ａ）あるいは（Ｂ）に示すように複数のアンプアレイＡＡによりブロックＢＫ１〜ＢＫ２あるいはＢＫ１〜ＢＫ４を形成し、それぞれのブロックについて放熱構造２０Ｈを形成することで、半導体チップ上における電力増幅器のサイズを縮小することが可能となる。

［第４の実施形態］
図１３は、図７〜図９の実施形態で説明した構成の電子装置により電力増幅器を構成し、かかる電力増幅器を、半導体チップ２１よりなる半導体チップ２１Ｃｈｉｐ上に、周辺回路装置とともに集積化した半導体集積回路装置４０を示す平面図である。

半導体集積回路装置４０は例えば図１４に示すブロック図で表される無線装置５０を構成するものであり、無線装置５０はベースバンド回路５０Ａとトランシーバ５０Ｂ、さらに電力増幅器５０Ｃおよびデュプレクサ５０Ｄを有している。無線装置５０においては、ベースバンド回路５０Ａにおいて形成されたベースバンド信号がトランシーバ５０ＢによりＧＨｚ帯域の高周波信号に変換され、電力増幅器５０Ｃにて増幅された後、デュプレクサ５０Ｄを通ってアンテナ５０Ｅへと、大電力高周波信号の形で送られる。またアンテナ５０Ｅにて受信された微小な高周波信号はデュプレクサ５０Ｄを通ってトランシーバ５０Ｂに送られ、ベースバンド信号に変換された後、ベースバンド回路５０Ａへと送られる。

図１３の平面図を参照するに、半導体チップ２１Ｃｈｉｐ上には図１４のベースバンド回路５０Ａ、トランシーバ５０Ｂおよび電力増幅器５０Ｃにそれぞれ対応するベースバンド回路部４０Ａ、トランシーバ部４０Ｂおよび電力増幅部４０Ｃが形成されており、電力増幅部４０Ｃの周囲には、先に説明した放熱構造２０Ｈが、電力増幅部４０Ｃを囲むように多数形成されている。

かかる構成の半導体集積回路装置４０では、電力増幅部４０Ｃで発生した熱は半導体集積回路装置４０がフリップチップ実装された配線基板（図示せず）に効率的に逃がされ、半導体チップ２１Ｃｈｉｐの昇温が抑制される。また図１３の構成では先にも述べたように放熱構造２０Ｈが電力増幅部４０Ｃを囲むように多数形成されているため、電力増幅部４０Ｃとベースバンド回路部４０Ａやトランシーバ部４０Ｂなどの周辺回路部との間にはかならず放熱構造２０Ｈが介在し、電力増幅器４０Ｃで発生した熱がこれらのより低周波数で動作する周辺回路部に流れ、誤動作などの悪影響を引き起こす問題が回避される。

なお以上の各実施形態で説明した放熱構造２０Ｈは、携帯電話などの無線装置に適用が限定されるものではなく、スーパーコンピュータの演算装置（ＣＰＵ）など、フリップチップ実装される様々な大規模半導体集積回路装置、さらにはこのような大規模半導体集積回路装置を積層して実装したいわゆる三次元実装半導体装置などにも適用が可能である。

以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。

１０Ａ〜１０Ｄ 電子装置
１１ 配線基板
１１Ｇ 接地配線パターン
１１Ｓ 信号配線パターン
１１Ｈ 導体パターン
１１Ｈ／１１Ｇ 放熱／接地配線パターン
２０Ｈ，２０Ｈ_１ 放熱構造
２１ シリコン基板
２１Ａ，２１Ａ_１，２１Ａ_２ 素子領域
２１Ｂ 放熱領域
２１Ｉ 素子分離領域
２１ＮＷ ｎ型ウェル
２１ＰＷ ｐ型ウェル
２１ａ ソース領域
２１ｂ ドレイン領域
２２ ゲート絶縁膜
２３ ゲート電極
２３Ｐ ポリシリコンパターン
２３ＳＷ ゲート側壁絶縁膜
２４〜２８ 層間絶縁膜
２４Ｓ〜２８Ｓ ソース配線パターン
２４Ｄ〜２８Ｄ ドレイン配線パターン
２４Ｈ〜２８Ｈ Ｃｕ放熱パッド
２４Ｍ ドレイン配線パターン
２４ｓ〜２８ｓ，２４ｄ〜２８ｄ，２４ｈ〜２８ｈ Ｃｕビアプラグ
２９ パッシベーション膜
２９Ａ，２９Ｂ，２９Ｈ 開口部
３０Ａ，３０Ｂ，３０Ｈ ハンダバンプ
４０ 半導体集積回路装置
４０Ａ ベースバンド回路部
４０Ｂ トランシーバ部
４０Ｃ 電力増幅部
５０ 無線装置
５０Ａ ベースバンド回路
５０Ｂ トランシーバ
５０Ｃ 電力増幅器
５０Ｄ デュプレクサ
５０Ｅ アンテナ
ＡＡ アンプアレイ
ＢＫ１〜ＢＫ４ ブロック

Claims (12)

1. 半導体基板と、
   前記半導体基板上に形成された活性素子と、
   前記半導体基板上に形成された多層配線構造と、
   を含み、
   前記多層配線構造中には、上端が外部配線基板に接続される外部接続パッドを構成する放熱構造が、下端が前記半導体基板の表面に、前記活性素子の素子領域の外でコンタクトして設けられており、
   前記活性素子は接地ノードとなる拡散領域を有し、前記放熱構造の前記下端は前記拡散領域に電気的に接続されており、
   前記放熱構造の下端がコンタクトする前記半導体基板の表面には、前記半導体基板の導電型とは逆導電型の第１のウェルが形成され、前記第１のウェルの内側には前記半導体基板と同じ導電型の第２のウェルが形成され、前記放熱構造の下端は前記第２のウェルにコンタクトしていることを特徴とする半導体装置。
2. 前記多層配線構造中には層間絶縁膜が順次積層されており、
   前記層間絶縁膜はそれぞれの配線層を含み、
   前記配線層の各々は一部にパッドと前記パッドから下方に延在する複数のビアプラグとを含み、
   前記放熱構造は、前記層間絶縁膜の各々に形成されたパッドおよびビアプラグより構成されており、
   前記放熱構造中、最下層の層間絶縁膜を除いた一の層間絶縁膜中のビアプラグは、その下の層間絶縁膜中のパッドにコンタクトし、
   前記放熱構造中、前記最下層の層間絶縁膜中のビアプラグは前記半導体基板の表面に、前記放熱構造の前記下端としてコンタクトすることを特徴とする請求項１記載の半導体装置。
3. 前記放熱構造中、前記一の層間絶縁膜中のパッドは、その下の層間絶縁膜中のパッドの直上に形成されることを特徴とする請求項２記載の半導体装置。
4. 素子領域が前記半導体基板上に素子分離領域により画成されており、前記放熱構造の下端は前記半導体基板の表面のうち、前記素子領域および素子分離領域よりなる領域の外でコンタクトすることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
5. 前記拡散領域は、前記多層配線構造に、前記放熱構造を介して電気的に接続されていることを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置。
6. 前記活性素子はＭＯＳトランジスタであり、前記拡散領域は前記ＭＯＳトランジスタのソース拡散領域であることを特徴とする請求項１〜５のうち、いずれか一項記載の半導体装置。
7. 前記放熱構造の上端が構成する前記外部接続パッドは、前記外部配線基板上の導体パターンにハンダバンプを介して接合されることを特徴とする請求項１〜６のうち、いずれか一項記載の半導体装置。
8. 半導体基板と、
   前記半導体基板上の第１の素子領域に形成され、第１の周波数で動作する第１の半導体素子を含む第１の機能ブロックと、
   前記半導体基板上の第２の素子領域に形成され、前記第１の周波数よりも低い第２の周波数で動作する第２の半導体素子を含む第２の機能ブロックと、
   前記半導体基板上に形成された多層配線構造と、
   を含み、
   前記多層配線構造中には複数の層間絶縁膜が順次積層されており、
   前記複数の層間絶縁膜はそれぞれの配線層を含み、
   さらに前記多層配線構造中には、前記第１の機能ブロックを囲んで複数の放熱構造が、前記半導体基板の表面に接して形成されており、
   前記各々の放熱構造は、前記複数の層間絶縁膜のそれぞれの配線層の一部により構成され最下層の層間絶縁膜から最上層の層間絶縁膜まで順次積層された複数のパッド領域と、前記複数のパッド領域のそれぞれから下方に延在する複数のビアプラグとを含み、
   前記複数の層間絶縁膜のうち最下層の層間絶縁膜を除いた一の層間絶縁膜中のビアプラグは、その下の層間絶縁膜中のパッド領域にコンタクトし、
   前記最下層の層間絶縁膜中のビアプラグは前記半導体基板の表面に、前記第１の素子領域の外でコンタクトするものであって、
   前記少なくとも一つの前記放熱構造は、前記第１の半導体素子の接地ノードを構成する拡散領域に前記多層配線構造により電気的に接続されていることを特徴とする半導体集積回路装置。
9. 前記少なくとも一つの前記放熱構造は、前記半導体基板上で前記第１の機能ブロックと前記第２の機能ブロックとの間に配設されていることを特徴とする請求項８記載の半導体集積回路装置。
10. 前記第１の機能ブロックにおいて前記第１の半導体素子は高周波増幅器を構成することを特徴とする請求項８または９記載の半導体集積回路装置。
11. 配線基板と、
    前記配線基板にフリップチップ実装された半導体チップと、
    を含み、
    前記半導体チップは請求項８〜１０のいずれか一項に記載の半導体集積回路装置を含み、
    前記放熱構造は前記配線基板上の接地パターンに、はんだバンプを介して接続されていることを特徴とする電子装置。
12. 前記配線基板上の接地パターンは、前記配線基板上において信号伝送系の一部を構成する接地パターンとは別に設けられていることを特徴とする請求項１１記載の電子装置。

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