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JP6131114B2 - 半導体装置及びその製造方法 - Google Patents
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Description

本発明は、半導体装置及びその製造方法に関し、例えば、縦型トランジスタを有する半導体装置及びその製造方法に好適に利用できるものである。
大電流、高電圧を扱う電力用のスイッチとして使用されるパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのパワーデバイスには、一般に、縦型ＭＯＳＦＥＴが使用されている。縦型ＭＯＳＦＥＴでは、半導体基板の一方の面（表面）にソース電極およびゲート電極が形成され、他方の面（裏面）にドレイン電極が形成されており、半導体基板の縦方向にドレイン電流が流れる。
このようなパワーＭＯＳＦＥＴでは、消費電力を抑えるため、動作時の抵抗（オン抵抗）ができる限り低いことが要求される。そのため、トレンチ溝にゲート電極を形成し、チャネル領域を縦方向に形成することによって、ゲート電極同士の間隔を狭くし、高密度化して単位面積当たりのオン抵抗を低減した縦型ＭＯＳＦＥＴが開発されている。
さらに、近年、縦型ＭＯＳＦＥＴのソース、ゲートおよびドレインの各端子を半導体基板の一方の面（表面）に形成した表面ドレイン端子型のチップ・サイズ・パッケージ（ＣＳＰ）が登場した。このようなＣＳＰ構造の半導体装置が、例えば、特許文献１〜３に開示されている。
特開２００２−３５３４５２号公報 特許第５１３２９７７号公報 特許第４６４６２８４号公報
上記のように、ＣＳＰ構造の半導体装置では、半導体基板の表面側にドレイン端子を設けるために、半導体基板裏面のドレイン電位を表面側に引き出す構造となる。そのため、ドレイン−ソース間のオン抵抗Ｒｄｓ（ｏｎ）は、ＭＯＳＦＥＴを構成するアクティブセル領域の抵抗(ソース領域抵抗)に、ドレインを引き出すドレイン引き出し領域の抵抗(ドレイン領域抵抗)が加わり、さらに、アクティブセル領域からドレイン引き出し領域へ向かう半導体基板の横方向の抵抗成分が加わる。
したがって、従来の半導体装置では、半導体基板の表面側へドレインを引き出す構造とするとオン抵抗が増加するという問題があった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、アクティブセル領域、ドレイン電極、外部ドレイン端子、ソース電極を備えている。アクティブセル領域は、半導体基板表面に形成され、縦型トランジスタを含んでいる。ドレイン電極は、半導体基板表面の上に形成され、半導体基板裏面側からドレインを引き出す。外部ドレイン端子は、ドレイン電極の上に形成されている。ソース電極は、アクティブセル領域上に外部ドレイン端子の周囲の少なくとも３辺でドレイン電極と対向するように形成され、縦型トランジスタのソースに接続されている。
前記一実施の形態によれば、半導体装置におけるオン抵抗の増加を抑えることができる。
実施の形態１に係る半導体装置の平面構成例を示す平面図である。 実施の形態１に係る半導体装置を実装する実装基板の配線例を示す図である。 実施の形態１に係る半導体装置の平面構成例を示す平面図である。 実施の形態１に係る半導体装置の平面構成例の一部を示す拡大平面図である。 実施の形態１に係る半導体装置の断面構成例を示す断面図である。 実施の形態１に係る半導体装置の断面構成例の一部を示す拡大断面図である。 実施の形態１に係る半導体装置の断面構成例を示す断面図である。 実施の形態１に係る半導体装置の断面構成例を示す断面図である。 実施の形態１に係る半導体装置の断面構成例の一部を示す断面図である。 実施の形態１に係る半導体装置の断面構成例を示す断面図である。 実施の形態１に係る半導体装置の製造工程例を示す断面図である。 実施の形態１に係る半導体装置の製造工程例を示す断面図である。 実施の形態１に係る半導体装置の製造工程例を示す断面図である。 実施の形態１に係る半導体装置の製造工程例を示す断面図である。 実施の形態１に係る半導体装置の主要な構成を示す平面図である。 比較例１の半導体装置の平面構成を示す平面図である。 実施の形態１に係る半導体装置の効果を説明するための説明図である。 実施の形態１に係る半導体装置のシミュレーション結果を示すグラフである。 実施の形態１に係る半導体装置のシミュレーション結果を示すグラフである。 実施の形態１に係る半導体装置のシミュレーション結果を示すグラフである。 実施の形態２に係る半導体装置の平面構成例を示す平面図である。 実施の形態２に係る半導体装置の平面構成例を示す平面図である。 実施の形態２に係る半導体装置の平面構成例を示す平面図である。 実施の形態２に係る半導体装置の平面構成例を示す平面図である。 参考例の半導体装置の平面構成例を示す平面図である。 実施の形態３に係る半導体装置の平面構成例を示す平面図である。 実施の形態３に係る半導体装置を実装する実装基板の配線例を示す図である。 実施の形態３に係る半導体装置の平面構成例を示す平面図である。 実施の形態３に係る半導体装置のシミュレーション結果を示すグラフである。 実施の形態４に係る半導体装置の平面構成例を示す平面図である。 実施の形態４に係る半導体装置の平面構成例を示す平面図である。 実施の形態４に係る半導体装置の平面構成例を示す平面図である。 実施の形態５に係る半導体装置の平面構成例を示す平面図である。 実施の形態５に係る半導体装置の平面構成例を示す平面図である。 比較例２の半導体装置の平面構成を示す平面図である。 実施の形態５に係る半導体装置のシミュレーション結果を示すグラフである。 実施の形態６に係る半導体装置の平面構成例を示す平面図である。 実施の形態６に係る半導体装置の平面構成例を示す平面図である。 実施の形態６に係る半導体装置の平面構成例を示す平面図である。
（実施の形態１）
以下、図面を参照して本実施の形態について説明する。本実施の形態は、パッドレイアウト（外部端子のレイアウト）が２行×３列の半導体装置の一例である。
図１は、本実施の形態に係る半導体装置１００の平面図である。この半導体装置１００は、平面視四角形の１チップからなるＣＳＰ構造の半導体装置であり、縦型ＭＯＳＦＥＴを構成している。
図１に示すように、シリコン基板（半導体基板）１の表面（主面）には、６つの外部端子が形成されている。外部端子は、行方向（Ｘ方向）×列方向（Ｙ方向）にマトリクス状のパッドレイアウトで配置され、例えば、図１はｎ行×ｍ列＝２行×３列のパッドレイアウトの例である。なお、図１では、外部端子の下の電極が表れるように透視して示されている。
この例では、半導体装置１００は、３つの外部ソース端子（ソースパッド）２ａ〜２ｃ（いずれかを外部ソース端子２とも称する）、２つの外部ドレイン端子（ドレインパッド）３ａ及び３ｂ（いずれかを外部ドレイン端子３とも称する）、１つの外部ゲート端子（ゲートパッド）４を備えている。外部ソース端子２、外部ドレイン端子３、外部ゲート端子４を含む外部端子は、例えば、半田ボール等で構成された上面視で略円形の端子であるが、その他、四角形など任意の形状であってもよい。
シリコン基板１の表面の四隅に、外部ソース端子２ａ〜２ｃ及び外部ゲート端子４が配置され、シリコン基板１の表面の中央に、外部ドレイン端子３ａ及び３ｂが配置されている。具体的には、Ｘ方向（行方向、図１の左右方向）に見たパッドレイアウトでは、１行目に、外部ゲート端子４、外部ドレイン端子３ａ、外部ソース端子２ｂの順に配置され、２行目に外部ソース端子２ａ、外部ドレイン端子３ｂ、外部ソース端子２ｃの順に配置されている。また、Ｙ方向（列方向、図１の上下方向）に見たパッドレイアウトでは、１列目に、外部ゲート端子４、外部ソース端子２ａの順に配置され、２列目に外部ドレイン端子３ａ及び３ｂの順に配置され、３列目に外部ソース端子２ｂ及び２ｃの順に配置されている。すなわち、外部ソース端子２の列と外部ドレイン端子３の列が隣り合うように交互に配置されており、外部ドレイン端子３ａ及び３ｂの列が、外部ゲート端子４及び外部ソース端子２ａの列と、外部ソース端子２ｂ及び２ｃの列の間に挟まれて配置されている。
このような半導体装置１００を実装基板に実装する場合、実装基板側は図２のような配線例となる。図２に示すように、実装基板２００には、半導体装置１００の外部ソース端子２、外部ドレイン端子３、外部ゲート端子４の位置に合わせて実装端子が形成され、各実装端子に配線が接続される。
外部ソース端子２ａ〜２ｃに対応する位置にそれぞれ実装端子２０１ａ〜２０１ｃが形成され、実装端子２０１ａ〜２０１ｃにソース用の配線２０４が共通接続される。例えば、外部ソース端子２ａ〜２ｃと実装端子２０１ａ〜２０１ｃが実装時に半田接合され、外部ソース端子２ａ〜２ｃと実装端子２０１ａ〜２０１ｃとがそれぞれ電気的に接続される。そして、ソース用の配線２０４から、実装端子２０１ａ〜２０１ｃを介して外部ソース端子２ａ〜２ｃの全てにソース電位が供給される。
外部ドレイン端子３ａ及び３ｂに対応する位置にそれぞれ実装端子２０２ａ及び２０２ｂが形成され、実装端子２０２ａ及び２０２ｂにドレイン用の配線２０５が共通接続される。例えば、外部ドレイン端子３ａ及び３ｂと実装端子２０２ａ及び２０２ｂが実装時に半田接合され、外部ドレイン端子３ａ及び３ｂと実装端子２０２ａ及び２０２ｂとがそれぞれ電気的に接続される。そして、ドレイン用の配線２０５から、実装端子２０２ａ及び２０２ｂを介して外部ドレイン端子３ａ及び３ｂの両方にドレイン電位が供給される。
外部ゲート端子４に対応する位置に実装端子２０３が形成され、実装端子２０３にゲート用の配線２０６が接続される。例えば、外部ゲート端子４と実装端子２０３が実装時に半田接合され、外部ゲート端子４と実装端子２０３とが電気的に接続される。ゲート用の配線２０６から、実装端子２０３を介して外部ゲート端子４にゲート電位が供給される。配線２０６か外部ゲート端子４に供給されるゲート電位に応じて、半導体装置１００のＭＯＳＦＥＴがオンし、外部ソース端子２ａ〜２ｃに共通接続される配線２０４と、外部ドレイン端子３ａ及び３ｂに共通接続される配線２０５との間に電流が流れる。
このように、本実施の形態では、外部ソース端子の列の間に外部ドレイン端子の列を配置し、また、外部ソース端子の列と外部ドレイン端子の列を交互に配置することとしたため、実装基板の配線も単純な構成とすることができる。
さらに図１の半導体装置１００の構成について説明する。外部ソース端子２ａ〜２ｃ、外部ドレイン端子３ａ及び３ｂ、外部ゲート端子４の下には、シリコン基板１の表面に、ソース電極（ソースアルミ）１４、ドレイン電極（ドレインアルミ）１５、ゲート配線５及びゲートパッド４０（ゲートアルミ）が形成されている。
ソース電極１４は、各外部ソース端子２の下に形成され、各外部ソース端子２と電気的に接続されている。ソース電極１４の下のほぼ全体の領域には、後述のようにアクティブセル領域（素子領域）７０が形成されている。ソース電極１４及びアクティブセル領域の両方または一方を含む領域をソースセル領域５０と称する。ソースセル領域５０は、ソース電極１４によりソース電位を供給するとともに、アクティブセル領域７０によりＭＯＳＦＥＴを構成する領域である。すなわち、シリコン基板１の上のソース電極１４の全体がソースセル領域５０であり、シリコン基板１の内部のアクティブセル領域７０の全体がソースセル領域５０でもある。
アクティブセル領域７０には、複数のＭＯＳＦＥＴなどのアクティブセル（トランジスタセル）が形成されている。アクティブセルは、ＭＯＳＦＥＴの他、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などでもよい。
ソース電極１４は、アクティブセル領域７０のソース拡散領域と電気的に接続されている。外部ソース端子２からソース電極１４を介してアクティブセル領域７０のソース拡散領域にソース電位が供給される。
この例では、ソース電極１４は、外部ゲート端子４周辺（第１行第１列目のパッド位置）から外部ソース端子２ａ周辺（第２行第２列目のパッド位置）まで延びる長方形のソース電極部１４ａと、外部ソース端子２ｂ周辺（第１行第３列目のパッド位置）から外部ソース端子２ｃ周辺（第２行第３列目のパッド位置）まで延びる長方形のソース電極部１４ｂと、外部ドレイン端子３ａ（第１行第２列目のパッド位置）と外部ドレイン端子３ｂ（第２行第２列目のパッド位置）の間の長方形のソース電極部１４ｃとで構成されている。ソース電極部１４ｃは、ソース電極部１４ａの中央からソース電極部１４ｂの中央まで形成されている。ソース電極部１４ａ〜１４ｃは、一体形成されており、電気的に接続されている。
ソース電極部１４ａ〜１４ｃの領域がアクティブセル領域７０であり、ソースセル領域５０でもある。本実施の形態では、ソース電極１４、ソースセル領域５０、アクティブセル領域７０は、上面視で略同一、すなわち、位置、形状、面積が略同じであるものとし、後述するその他の半導体装置の例においても同様である。
ゲートパッド４０は、外部ゲート端子４の下に形成され、外部ゲート端子４と電気的に接続されている。この例では、ゲートパッド４０は、外部ゲート端子４周辺（第１行第１列目のパッド位置）に、略正方形状に形成されている。ゲートパッド４０は、外部ゲート端子４の周辺で、ソース電極１４（ソースセル領域５０もしくはアクティブセル領域７０）に囲まれている。
ゲート配線（ゲートフィンガー）５は、ソース電極１４を囲うように周辺領域に形成されている。すなわち、ゲート配線５は、ソース電極部１４ａ〜１４ｃの全体の外周にライン状に形成されている。ゲート配線５は、アクティブセル領域７０またはソースセル領域５０を囲うように形成されているとも言える。ゲート配線５は、ゲートパッド４０近傍で、ゲートパッド４０と電気的に接続されている。例えば、アクティブセル領域７０には、Ｘ方向に複数のゲート電極（ゲートトレンチ）がストライプ状に延在形成されており、ゲート配線５は、このゲート電極と電気的に接続されている。外部ゲート端子４からゲートパッド４０とゲート配線５を介してアクティブセルのゲート電極にゲート電位が供給される。ゲート配線５は、ソース電極１４とドレイン電極１５の境界に沿って形成されているとも言え、ゲート配線５をソース電極１４（アクティブセル領域７０）の外周に沿って形成することにより、１つの外部ゲート端子４からアクティブセル領域７０の全てのＭＯＳＦＥＴへゲート電位の供給を可能としている。
ドレイン電極１５は、各外部ドレイン端子３の下に形成され、各外部ドレイン端子３と電気的に接続されている。ドレイン電極１５の下のほぼ全体の領域には、後述のようにドレインコンタクト領域２４が形成されている。ドレイン電極１５及びドレインコンタクト領域の両方または一方を含む領域をドレイン引き出し領域５１と称する。ドレイン引き出し領域５１は、ドレイン電極１５によりドレイン電位を供給するとともに、ドレインコンタクト領域２４によりドレインをシリコン基板１の裏側から表面側に引き出す領域である。すなわち、シリコン基板１の上のドレイン電極１５の全体がドレイン引き出し領域５１であり、シリコン基板１の内部のドレインコンタクト領域２４の全体がドレイン引き出し領域５１でもある。
ドレイン電極１５は、ドレインコンタクト領域と電気的に接続されている。外部ドレイン端子３からドレイン電極１５、ドレインコンタクト領域を介してアクティブセルのドレインにドレイン電位が供給される。
ドレイン電極１５は、ゲート配線５の外側からシリコン基板１（半導体装置）の外周端部まで形成されている。この例では、ドレイン電極１５は、外部ドレイン端子３ａ周辺（第１行第２列目のパッド位置）の略正方形のドレイン電極部１５ａと、外部ドレイン端子３ｂ周辺（第２行第２列目のパッド位置）の略正方形のドレイン電極部１５ｂと、シリコン基板１の外周端部のリング状のＥＱＲ（EQui-potential Ring：等電位リング）電極１５ｃとで構成されている。ＥＱＲ電極は、ドレイン電位を等電位に保つための電極である。ドレイン電極部１５ａとドレイン電極部１５ｂは、ソース電極部１４ｃを介して離間（分離）している。ドレイン電極部１５ａとドレイン電極部１５ｂは、外終端のＥＱＲ電極１５ｃを介して、一体形成されており、電気的に接続されている。
なお、ＥＱＲ電極１５ｃを除いたドレイン電極部１５ａ及び１５ｂをドレイン電極１５と称する場合もある。例えば、ドレイン電極１５は、ドレイン電極部１５ａ及び１５ｂから構成され、このドレイン電極１５がＥＱＲ電極１５ｃを介して接続されているともいえる。特に、ＥＱＲ電極１５ｃを除いたドレイン電極部１５ａ及び１５ｂの領域がドレインコンタクト領域２４であり、ドレイン引き出し領域５１でもある。本実施の形態では、ドレイン電極１５（ＥＱＲ電極１５ｃを除く）、ドレイン引き出し領域５１、ドレインコンタクト領域２４は、上面視で略同一、すなわち、位置、形状、面積が略同じであるものとし、後述するその他の半導体装置の例においても同様である。
図１の例では、ドレイン電位を一定に保つためにＥＱＲ電極を形成しているが、図３に示すように、ＥＱＲ電極を形成しなくてもよい。この場合、ドレイン電極１５は、ドレイン電極部１５ａ及びドレイン電極部１５ｂから構成され、ドレイン電極部１５ａとドレイン電極部１５ｂは、接続されていない。後述するその他の半導体装置の例においても、同様にＥＱＲ電極を形成しなくてもよい。
本実施の形態では、図１に示すように、外部ドレイン端子３の下のドレイン電極１５（ドレイン引き出し領域５１もしくはドレインコンタクト領域２４）が、上面視で少なくとも３辺を介してソース電極１４（ソースセル領域５０もしくはアクティブセル領域７０）と対向して形成されている。
ドレイン電極部１５ａは、半導体装置端部から半導体装置中央部へＹ方向に延びる対向辺１５１ａ及び１５１ｃと、半導体装置中央部で対向辺１５１ａの端部から対向辺１５１ｃの端部へＸ方向に延びる対向辺１５１ｂとに囲まれている。外部ドレイン端子３ａの周囲の対向辺１５１ａ〜１５１ｃを介して、ドレイン電極部１５ａとソース電極１４（１４ａ、１４ｂ、１４ｃ）とが対向している。外部ドレイン端子３ａの周囲のドレイン電極部１５ａをソース電極１４（１４ａ、１４ｂ、１４ｃ）が囲んでいるともいえる。
同様に、ドレイン電極部１５ｂは、半導体装置端部から半導体装置中央部へＹ方向に延びる対向辺１５２ａ及び１５２ｃと、半導体装置中央部で対向辺１５２ａの端部から対向辺１５２ｃの端部へＸ方向に延びる対向辺１５２ｂとに囲まれている。外部ドレイン端子３ｂの周囲の対向辺１５２ａ〜１５２ｃを介して、ドレイン電極部１５ｂとソース電極１４（１４ａ、１４ｂ、１４ｃ）とが対向している。外部ドレイン端子３ｂの周囲のドレイン電極部１５ｂをソース電極１４（１４ａ、１４ｂ、１４ｃ）が囲んでいるともいえる。
また、図１の例は、ソース電極１４（１４ｃ）により分離されたドレイン電極１５（１５ａ、１５ｂ）の上に、それぞれ１つの外部ドレイン端子３（３ａ、３ｂ）が配置されているとも言える。
図４は、図１の半導体装置１００のソース電極１４とドレイン電極１５とが対向する部分（対抗辺）の拡大図であり、例えば、ソース電極部１４ａとドレイン電極部１５ａや、ソース電極部１４ａとドレイン電極部１５ｂの対向部分を示している。
図４に示すように、ソース電極１４（ソースセル領域５０）とドレイン電極１５（ドレイン引き出し領域５１）は離間（分離）して形成されている。ソース電極１４の外周端である対向辺１４０と、ドレイン電極１５の外周端である対向辺１５０とが略平行に対向している。例えば、対向辺１４０、対向辺１５０は、図１の対向辺１５１ａや１５２ａに相当する。
ソース電極１４とドレイン電極１５の間は離間領域（分離領域）５２であり、この離間領域５２にゲート配線５が形成されている。離間領域５２は、ソース電極１４とドレイン電極１５を離間するライン状の長方形の領域である。また、ソース電極１４とゲート配線５は離間しており、ドレイン電極１５とゲート配線も離間している。ゲート配線５は、ソース電極１４及びドレイン電極１５の外周に沿っており、対向辺１４０及び１５０に沿って形成されている。
ソース電極１４とドレイン電極１５は、離間領域５２を介して対向しているともいえ、また、ゲート配線５を介して対向しているともいえる。なお、離間領域５２にゲート配線５を形成しなくてもよい。すなわち、ソース電極１４とドレイン電極１５は、離間領域５２で電気的に切断されていればよく、ゲート配線５の無い離間領域５２を介して対向していてもよい。
次に、図５〜図１０の断面図を用いて、半導体装置１００の断面構成について説明する。なお、各断面図で重複する構成については適宜説明を省略する。
図５は、図１の半導体装置１００のＡ１−Ａ２断面図であり、図６は、図５のアクティブセル（ＭＯＳＦＥＴ）部分の拡大図である。図５は、ソース電極１４とドレイン電極１５が対向する部分の一例であり、ゲート電極（ゲートトレンチ）がＸ方向に延在形成された半導体装置に対し、Ｙ方向（ゲート電極の短手方向）に切断した断面図の例である。
図５に示すように、シリコン基板１の下（裏面）の全体に、裏面電極６０が形成されている。裏面電極６０は、シリコン基板側から順に、例えば、Ｔｉ（チタン）層６１と、Ｎｉ（ニッケル）層６２と、Ａｇ（銀）層６３とが積層された積層構造により構成されている。裏面電極６０（及びシリコン基板１）は、ＭＯＳＦＥＴのドレインとして機能し、ＭＯＳＦＥＴのチャネルを介して電流経路を形成するとともに、さらに、ドレインコンタクト領域２４との間でも電流経路を形成する。なお、シリコン基板１の抵抗が十分に低ければ、裏面電極６０は必ずしも必要ではない。
導電型がＮ型の半導体装置１００の例について各構成を説明する。Ｎ＋型のシリコン基板（半導体層）１の上にドリフト領域となるＮ−型のエピタキシャル層２１が形成されている。なお、シリコン基板１を半導体基板と称してもよいし、エピタキシャル層２１が形成された（エピタキシャル層２１を含む）シリコン基板１を半導体基板と称してもよい。
シリコン基板１の上のアクティブセル領域７０（ソースセル領域５０）には、図６に示すアクティブセル７１が形成される。アクティブセル７１は、トレンチゲート型の縦型ＭＯＳＦＥＴである。
具体的には、図６に示すように、アクティブセル領域７０では、エピタキシャル層２１の上の一部にＰ−型のベース拡散領域７が形成されている。ベース拡散領域７の上の一部にＮ＋型のソース拡散領域８が形成されている。ソース拡散領域８およびベース拡散領域７の表面からエピタキシャル層２１に達するゲートトレンチ１６が形成されている。このゲートトレンチ１６の中にゲート絶縁膜１２を介してゲート電極１１が形成されている。ゲートトレンチ１６（ゲート電極１１）とソース拡散領域８を覆うように層間絶縁膜１３が形成されている。層間絶縁膜１３の上にバリアメタル２７を介してソース電極１４が形成されている。
層間絶縁膜１３の表面から、ソース拡散領域８を貫通し、ベース拡散領域７に達するベースコンタクトトレンチ３２が形成されている。このベースコンタクトトレンチ３２の中にバリアメタル２７を介して、ベースプラグ（ベースコンタクト電極）３３が形成されている。ベース拡散領域７のうち、ベースコンタクトトレンチ３２の底部近傍には、Ｐ＋型のベースコンタクト領域９が形成されている。
ソース電極１４は、ベースプラグ３３を介してソース拡散領域８に電気的に接続されるとともに、ベースコンタクト領域９を介してベース拡散領域７に電気的に接続されている。ドレイン電流は、シリコン基板１から、エピタキシャル層２１、ゲートトレンチ１６の側面のベース拡散領域７中に形成されたチャネル領域およびソース拡散領域８を介してソース電極１４に流れる。
ゲートトレンチ１６（ゲート電極１１）は、例えば、Ｘ方向にライン状（ストライプ状）に延在形成されており、ゲートトレンチ１６に挟まれた部分に１つのまたは複数のトランジスタセルが形成され、それらのトランジスタセルが並列接続されている。なお、ゲートトレンチ１６は、ライン状に限られず、上面からみて格子状または網目状の形状であっても良い。
さらに図５の構成について説明する。シリコン基板１の上の離間領域５２には、ゲート配線５が形成されている。具体的には、離間領域５２では、エピタキシャル層２１の上に層間絶縁膜１３が形成されている。この層間絶縁膜１３の上にバリアメタル２７を介してゲート配線５が形成されている。図５では、ゲート配線５はＸ方向にライン状に延在形成されている。
また、シリコン基板１の上のドレイン引き出し領域５１には、シリコン基板１からドレイン電極１５にドレイン電流を引き出す電流経路が形成されている。具体的には、ドレイン引き出し領域５１では、エピタキシャル層２１にドレインコンタクト領域２４が形成されている。
この例では、エピタキシャル層２１の一部に、ドレインコンタクト領域２４として、Ｎ＋型の第１のドレインコンタクト領域２５とＮ＋型の第２のドレインコンタクト領域２６が形成されている。第２のドレインコンタクト領域２６は、エピタキシャル層２１の一部に、エピタキシャル層２１の表面からシリコン基板１に接するように形成されている。さらに、第１のドレインコンタクト領域２５は、第２のドレインコンタクト領域２６の上の一部に形成されている。第１のドレインコンタクト領域２５と第２のドレインコンタクト領域２６は、協働してドレインコンタクト領域２４として機能する。なお、図５では、ドレインコンタクトトレンチ３０が層間絶縁膜１３に形成されている例を示しているが、ドレインコンタクトトレンチ３０をエピタキシャル層２１内まで深く掘り下げて第１及び第２のドレインコンタクト領域２５、２６を形成したり、シリコン基板１に達するか、シリコン基板１内まで深く掘り下げて、第１のドレインコンタクト領域２５（この場合は第２のドレインコンタクト領域２６は必ずしも必要ではない）を形成して、ドレインプラグ３１をより深い位置に形成するようにしても良い。ドレインコンタクトトレンチ３０を深く掘り下げれば、ドレイン領域抵抗をより小さくすることができる。
第１のドレインコンタクト領域２５と第２のドレインコンタクト領域２６を覆うおように層間絶縁膜１３が形成されている。層間絶縁膜１３の上にバリアメタル２７を介してドレイン電極１５が形成されている。
層間絶縁膜１３の表面から第１のドレインコンタクト領域２５に達するドレインコンタクトトレンチ３０が形成されている。このドレインコンタクトトレンチ３０の中にバリアメタル２７を介して、ドレインプラグ（ドレインコンタクト電極）３１が形成されている。例えば、ドレインコンタクトトレンチ３０及びドレインプラグ３１は、ライン状（ストライプ状）に、もしくは、ドレインコンタクト領域２４の全面に形成されている。
ドレイン電極１５は、ドレインプラグ３１を介して、ドレインコンタクトトレンチ３０の底部で第１のドレインコンタクト領域２５に接続されている。すなわち、ドレイン電極１５は、ドレインプラグ３１、第１のドレインコンタクト領域２５、第２のドレインコンタクト領域２６を介して、シリコン基板１に電気的に接続されている。
図５では、ソース電極１４、ゲート配線５、ドレイン電極１５及び層間絶縁膜１３の全体を覆うようにカバー絶縁膜４８が形成されている。外部ドレイン端子３の位置（パッド位置）では、ドレイン電極１５の上に半田接続可能なＵＢＭ（Under Bump Metal）４９が形成されている。ＵＢＭ４９の上に半田ボールや半田バンプ等で外部ドレイン端子３が形成されている。外部ドレイン端子３は、ＵＢＭ４９を介してドレイン電極１５に接続されている。
なお、図示を省略しているが、半導体装置１００の外周領域５３に、ドレイン電極１５の端部がＥＱＲ電極１５ｃを構成するように、ＥＱＲ電極用のコンタクトトレンチとプラグ（コンタクト電極）を形成してもよい。
図７及び図８は、図１の半導体装置１００のＢ１−Ｂ２断面図である。図７及び図８は、ソース電極１４とドレイン電極１５が対向する部分の他の例であり、ゲート電極（ゲートトレンチ）がＸ方向に延在形成された半導体装置に対し、Ｘ方向（ゲート電極の長手方向）に切断した断面図である。
図７の外周領域５３には、外側から順にＥＱＲ電極１５ｃ、ゲート配線５が形成されている。ＥＱＲ電極１５ｃの構成は、図５のドレイン電極１５と同様である。すなわち、エピタキシャル層２１の一部に第１のドレインコンタクト領域２５と第２のドレインコンタクト領域２６が形成されている。第１のドレインコンタクト領域２５と第２のドレインコンタクト領域２６の上に層間絶縁膜１３、バリアメタル２７を介してＥＱＲ電極１５ｃが形成されている。層間絶縁膜１３に形成されたドレインコンタクトトレンチ３０の中にバリアメタル２７を介して、ドレインプラグ（ドレインコンタクト電極）３１が形成されている。
例えば、ドレインコンタクトトレンチ３０及びドレインプラグ３１は、ＥＱＲ電極１５ｃの配線方向（図７ではＹ方向）にライン状に延在形成されている。ＥＱＲ電極１５ｃは、ドレインプラグ３１、第１のドレインコンタクト領域２５、第２のドレインコンタクト領域２６を介して、シリコン基板１に電気的に接続されている。
図７では、アクティブセル領域７０において、エピタキシャル層２１の上のベース拡散領域７が、外周領域５３のゲート配線５の下から、ソース電極１４の下、及び離間領域５２のゲート配線５の下まで形成されている。さらに、ゲートトレンチ１６（ゲート電極１１）が外周領域５３のゲート配線５の下から、ソース電極１４の下のほぼ全体までＸ方向に延在形成されている。
ゲート電極１１は、ゲートトレンチ１６の終端部にてゲート配線５に電気的に接続される。すなわち、ゲート配線５の下には、層間絶縁膜１３の表面からゲート電極１１に達するゲートコンタクトトレンチ４４が形成されている。このゲートコンタクトトレンチ４４の中にバリアメタル２７を介して、ゲートプラグ（ゲートコンタクト電極）４５が形成されている。
例えば、ゲートコンタクトトレンチ４４及びゲートプラグ４５は、ゲート配線５の配線方向（図７ではＹ方向）にライン状に延在形成されている。ゲート配線５は、ゲートプラグ４５を介して、ゲートコンタクトトレンチ４４の底部でゲート電極１１に接続されている。図７では、外周領域５３において、Ｘ方向に延在形成されたゲート電極１１と、Ｙ方向に延在形成されたゲート配線５が、ゲートプラグ４５を介して接続されている。
また、図８では、図７と同様にベース拡散領域７が、外周領域５３のゲート配線５の下から、ソース電極１４の下、及び離間領域５２のゲート配線５の下まで形成されている。さらに、ゲートトレンチ１６（ゲート電極１１）が、ソース電極１４の下の一部から、離間領域５２のゲート配線５の下までＸ方向に延在形成されている。そして、図８では、離間領域５２において、Ｘ方向に延在形成されたゲート電極１１と、Ｙ方向に延在形成されたゲート配線５が、ゲートプラグ４５を介して接続されている。
図７のドレイン引き出し領域５１では、図５と同様に、層間絶縁膜１３にドレインコンタクトトレンチ３０及びドレインプラグ３１が形成されている。図７では、ドレインコンタクトトレンチ３０及びドレインプラグ３１をＹ方向に延在形成している。
図９は、ドレインコンタクトトレンチ３０及びドレインプラグ３１の他の例である。図９では、ドレインコンタクトトレンチ３０及びドレインプラグ３１をドレインコンタクト領域２４の全面に形成している。すなわち、ドレインコンタクトトレンチ３０及びドレインプラグ３１は、図７及び図８のように、ライン状に形成してもよいし、図９のように、全面に形成されていてもよい。例えば、ドレインコンタクトトレンチ３０及びドレインプラグ３１の形状により、オン抵抗を調整してもよい。
また、図７では、ソース電極１４、ゲート配線５、ドレイン電極１５（ＥＱＲ電極１５ｃ）及び層間絶縁膜１３の全体を覆うようにカバー絶縁膜４８が形成されている。そして、外部ソース端子２の位置（パッド位置）では、ソース電極１４の上にＵＢＭ４９が形成され、ＵＢＭ４９の上に外部ソース端子２が形成されている。外部ソース端子２は、ＵＢＭ４９を介してソース電極１４に接続されている。
図１０は、図１の半導体装置１００のＣ１−Ｃ２断面図である。図１０は、ゲートパッド４０を含む部分の一例であり、ゲート電極（ゲートトレンチ）がＸ方向に延在形成された半導体装置に対し、Ｙ方向（ゲート電極の短手方向）に切断した断面図である。
図１０の外周領域５３には、図７と同様に、外側から順にＥＱＲ電極１５ｃ、ゲート配線５が形成されている。さらに、ゲート配線５の領域から外部ゲート端子４の下まで電極が一体形成され、外部ゲート端子４の下でゲートパッド４０を構成している。すなわち、エピタキシャル層２１の上に層間絶縁膜１３が形成され、この層間絶縁膜１３の上にバリアメタル２７を介してゲートパッド４０が形成されている。ゲート配線５とゲートパッド４０が一体形成されて電気的に接続されている。
なお、ゲートパッド４０の下の領域には、アクティブセルを形成してアクティブセル領域７０としてもよいし、保護回路などその他の回路を形成してもよい。
図１０では、ゲート配線５、ＥＱＲ電極１５ｃ、ゲートパッド４０及び層間絶縁膜１３の全体を覆うようにカバー絶縁膜４８が形成されている。そして、外部ゲート端子４の位置（パッド位置）では、ゲートパッド４０の上にＵＢＭ４９が形成され、ＵＢＭ４９の上に外部ゲート端子４が形成されている。外部ゲート端子４は、ＵＢＭ４９を介してゲートパッド４０に接続されている。
次に、図１１〜図１４の断面図を用いて本実施の形態に係る半導体装置１００の製造工程について説明する。なお、図１１〜図１４の断面図は、図５の断面図に相当する。
まず、図１１に示すように、Ｎ＋型のシリコン基板１の上の全面にＮ−型のエピタキシャル層２１を形成する。
次に、エッチングにより、エピタキシャル層２１表面のアクティブセル領域７０（ソースセル領域５０）となる領域に、Ｘ方向にストライプ状にゲートトレンチ１６を形成する。次に、ゲートトレンチ１６内の表面にゲート絶縁膜１２を形成した後、ゲートトレンチ１６内にポリシリコンを埋め込み、パターニングして、ゲート電極１１を形成する。
次に、フォトレジストを用いて、エピタキシャル層２１表面のアクティブセル領域７０となる領域に、Ｐ型の不純物をイオン注入することにより、ベース拡散領域７を形成する。さらに、ベース拡散領域７の表面にＮ＋型の不純物をイオン注入することにより、ソース拡散領域８を形成し、Ｐ＋型の不純物をイオン注入することにより、ベースコンタクト領域９を形成する。
次に、図１２に示すように、エピタキシャル層２１表面のドレインコンタクト領域２４（ドレイン引き出し領域５１）となる領域を、エピタキシャル層２１の途中までエッチングした後、エッチングした溝にＮ＋型の不純物をイオン注入することにより、第２のドレインコンタクト領域２６を形成する。さらに、第２のドレインコンタクト領域２６の表面にＮ＋型の不純物をイオン注入することにより、第１のドレインコンタクト領域２５を形成する。
なお、図１１のアクティブセル領域７０の製造工程と、図１２のドレインコンタクト領域２４の製造工程は、逆の順序で行ってもよいし、製造工程の一部を同時に行ってもよい。図１１及び図１２の工程により、上述のように、アクティブセル領域７０とドレインコンタクト領域２４とを３辺で対向するように形成する。
次に、図１３に示すように、エピタキシャル層２１、アクティブセル領域７０、ドレインコンタクト領域２４を含む全面にＢＰＳＧ（Boron Phosphorus Silicon Glass)等の層間絶縁膜１３を形成する。さらに、層間絶縁膜１３をエッチングしてパターニングすることで、アクティブセル領域７０にベースコンタクトトレンチ３２を形成し、ドレイン引き出し領域５１にドレインコンタクトトレンチ３０を形成し、ゲート配線５が形成される領域（離間領域５２）にゲートコンタクトトレンチ４４（不図示）を形成する。ドレインコンタクトトレンチ３０は、ドレイン引き出し領域５１をストライプ状にエッチング、もしくは全面をエッチングすることにより形成される。
次に、層間絶縁膜１３、ベースコンタクトトレンチ３２、ドレインコンタクトトレンチ３０、ゲートコンタクトトレンチ４４を含む全面にチタン／窒化チタン（Ｔｉ／ＴｉＮ）等のバリアメタル２７を形成する。さらに、ベースコンタクトトレンチ３２内、ドレインコンタクトトレンチ３０内、ゲートコンタクトトレンチ４４内にポリシリコンを埋め込んで、ベースプラグ３３、ドレインプラグ３１、ゲートプラグ４５を形成する。
次に、図１４に示すように、バリアメタル２７、ベースプラグ３３、ドレインプラグ３１、ゲートプラグ４５を含む全面にアルミニウムシリコン銅（ＡｌＳｉＣｕ）やＡｌＣｕ等の導電層をスパッタ法により形成し、パターニングすることで、ドレイン電極１５、ゲート配線５、ソース電極１４およびゲートパッド４０（不図示）を形成する。この工程により、上述のように、ドレイン電極１５とソース電極１４を３辺で対向するように形成する。さらに、ドレイン電極１５、ゲート配線５、ソース電極１４およびゲートパッド４０を含む全面に、カバー絶縁膜４８が形成される。
その後、ドレイン電極１５、ソース電極１４、ゲートパッド４０の上にＵＢＭ４９を形成し、ＵＢＭ４９の上に外部ソース端子２、外部ドレイン端子３および外部ゲート端子４を形成する。さらに、シリコン基板１の裏面全体に、Ｔｉ層６１、Ｎｉ層６２、Ａｇ層６３を積層することで裏面電極６０を形成する。このようにして、図１および図５のような半導体装置１００が形成される。なお、裏面電極６０は、前述したように、割愛することができる。
次に、本実施の形態に係る半導体装置の主要な特徴と効果について説明する。図１５に示すように、本実施の形態に係る半導体装置１００は、主要な構成として、シリコン基板（半導体基板）１のアクティブセル領域７０と、ドレイン電極１５と、外部ドレイン端子３と、ソース電極１４とを備えている。アクティブセル領域７０は、シリコン基板１の表面に形成され、縦型トランジスタを含んでいる。ドレイン電極１５は、シリコン基板１の表面に形成され、シリコン基板１の裏面側から縦型トランジスタのドレインを引き出す。外部ドレイン端子３は、ドレイン電極１５の上に形成されている。ソース電極１４は、アクティブセル領域７０の上に、外部ドレイン端子３の周囲の少なくとも３つの対向辺１５１ａ〜１５１ｃでドレイン電極１５と対向するように形成されている。言い換えると、
ソース電極１４またはアクティブセル領域７０を含むソースセル領域５０と、ドレイン電極１５またはドレインコンタクト領域２４を含むドレイン引き出し領域５１とが、ソース電極１４またはドレイン電極１５を囲む３つの対向辺１５１ａ〜１５１ｃ（直線領域）を介して離間対向している。また、アクティブセル領域７０とドレインコンタクト領域２４とが３つの対向辺１５１ａ〜１５１ｃを介して対向しているともいえる。図１５のような構成により、ドレイン領域（ドレイン引き出し領域５１）とソース領域（ソースセル領域５０）の境界部分が増えるため、実効的に裏面抵抗を低減し、オン抵抗を低減することができる。
図１６は、比較例１の半導体装置の平面図である。図１６に示すように、比較例１の半導体装置９００は、２行×３列のパッドレイアウトであり、３つの外部ソース端子２ａ〜２ｃ、２つの外部ドレイン端子３ａ及び３ｂ、１つの外部ゲート端子４を備えている。
図１６では、シリコン基板１の表面の一端側に、外部ドレイン端子３ａ及び３ｂが配置され、シリコン基板１の表面の中央から他端側に、まとめて外部ソース端子２ａ〜２ｃ及び外部ゲート端子４が配置されている。
ソース電極１４は、外部ゲート端子４周辺から外部ソース端子２ａ周辺、外部ソース端子２ｂ周辺、外部ソース端子２ｃ周辺まで含む略正方形のソース電極部１４ａと、外部ドレイン端子３ａと外部ドレイン端子３ｂの間の長方形のソース電極部１４ｃとで構成されている。
ドレイン電極１５は、外部ドレイン端子３ａ周辺の略正方形のドレイン電極部１５ａと、外部ドレイン端子３ｂ周辺の略正方形のドレイン電極部１５ｂと、シリコン基板１の外周端部のリング状のＥＱＲ電極１５ｃとで構成されている。
ここで、半導体装置１００のオン抵抗について検討する。図１７に示すようにＳｉｎｇｌｅ−ＣＳＰ構造（１チップのＣＳＰ構造）の半導体装置では、アクティブセル領域７０に加えて、ドレイン引き出し領域５１が必要である。このため、オン抵抗Ｒｄｓ（ｏｎ）は、次の（式１）に示すように、アクティブセル領域７０の半導体チップ内のソースチップ抵抗Ｒ（ｓｏｕｒｃｅ＿ｃｈｉｐ）に対して、ドレイン引き出し領域５１の半導体チップ内のドレインチップ抵抗Ｒ（ｄｒａｉｎ＿ｃｏｎｎｅｃｔ）が加わり、さらに、裏面電極６０を有するため、ソース領域からドレイン領域への横方向の裏面抵抗Ｒ（ｂａｃｋ）が加わる。
Rds(on)=R(source_chip)+R(back)+R(drain_connect) ・・・（式１）
裏面抵抗Ｒ（ｂａｃｋ）には、裏面電極６０あるいはシリコン基板１を横方向に流れる裏面抵抗成分が含まれ、式１では無視することができない値となる。例えば、オン抵抗Ｒｄｓ（ｏｎ）を１０ｍΩとするためには、ソースチップ抵抗Ｒ（ｓｏｕｒｃｅ＿ｃｈｉｐ）を５ｍΩ、ドレインチップ抵抗Ｒ（ｄｒａｉｎ＿ｃｏｎｎｅｃｔ）を２ｍΩ、裏面抵抗Ｒ（ｂａｃｋ）を３ｍΩ程度とする必要がある。ソースチップ抵抗Ｒ（ｓｏｕｒｃｅ＿ｃｈｉｐ）とドレインチップ抵抗Ｒ（ｄｒａｉｎ＿ｃｏｎｎｅｃｔ）は、半導体基板のサイズを大きくすることで低く抑えることも可能であるが、半導体装置が大きくなり好ましくない。このため、所定のチップサイズの中で、できるだけ裏面抵抗Ｒ（ｂａｃｋ）を抑えなければならない。特に、チャネル部抵抗Ｒｃｈ（セルのチャネル部の抵抗）が小さいチッププロセスほど、裏面抵抗Ｒ（ｂａｃｋ）がオン抵抗Ｒｄｓ（ｏｎ）に占める割合が大きくなり、顕在化することから、裏面抵抗Ｒ（ｂａｃｋ）の低減が必要である。
比較例１の半導体装置９００では、外部ソース端子（ソース領域）と外部ドレイン端子（ドレイン領域）をそれぞれまとめて配置しているため、裏面抵抗Ｒ(ｂａｃｋ)が大きくなり、低抵抗化の障害となる。すなわち、比較例１の半導体装置９００では、外部ソース端子２ａ〜２ｃをまとめて配置し、その横に外部ドレイン端子３ａ及び３ｂを配置している。このため、外部ソース端子２ａと外部ドレイン端子３ｂとが離れていることから、裏面抵抗Ｒ（ｂａｃｋ）は半導体基板の一端から他端までの抵抗成分となり増大する。
特に、比較例１の半導体装置９００では、外部ドレイン端子３の下のドレイン電極１５が２辺（１５１ａ及び１５１ｂ、１５２ａ及び１５２ｂ）のみでソース電極１４と対向しているため、裏面抵抗Ｒ（ｂａｃｋ）はこの２辺の境界領域に基づいた抵抗値となる。図１８に示すように、比較例１の半導体装置９００のシミュレーション結果では、裏面抵抗が約１．５ｍΩとなり、裏面抵抗を含むオン抵抗は約４．１ｍΩとなった。
これに対し、本実施の形態に係る半導体装置１００は、図１に示すように、外部ソース端子の配置を分けて、外部ドレイン端子を半導体基板の中央に配置し、外部ソース端子をその両端に配置した。すなわち、外部ソース端子の間に外部ドレイン端子を挟み込むように配置した。外部ソース端子を含む列（または行）と外部ドレイン端子を含む列（または行）とを交互に配置し、外部ソース端子と外部ドレイン端子が隣り合うように配置した。これにより、外部ソース端子と外部ドレイン端子とが常に隣接することから、比較例１のように外部ソース端子と外部ドレイン端子とが離れることがないため、裏面抵抗Ｒ（ｂａｃｋ）を低減することができる。また、外部ソース端子と外部ドレイン端子をこのような配置とするためには、半導体装置のパッドレイアウトが２行×３列以上であることが好ましい。
特に、本実施の形態に係る半導体装置１００では、外部ドレイン端子３の下のドレイン電極１５（ドレインコンタクト領域２４）が３辺（１５１ａ〜１５１ｃ、１５２ａ〜１５２ｃ）でソース電極１４（アクティブセル領域７０）と対向しているため、裏面抵抗Ｒ（ｂａｃｋ）は３辺の境界領域に基づいた抵抗値となる。すなわち、比較例１に比べてソース電極（アクティブセル領域７０）とドレイン電極（ドレインコンタクト領域２４）の境界領域の面積（断面の面積）が増えることから、比較例１よりも裏面抵抗を低くすることができる。本実施の形態では、外部ドレイン端子３ａ及び３ｂが形成されたドレイン電極１５が、ソース電極１４（１４ｃ）により分離されることにより、境界領域を増加させているともいえる。図１８に示すように、本実施の形態に係る半導体装置１００のシミュレーション結果では、裏面抵抗が約０．５ｍΩとなり、裏面抵抗を含むオン抵抗は約２．４ｍΩとなった。本実施の形態では、比較例１と比べて、裏面抵抗を約１．０ｍΩ低くすることができ、オン抵抗を大幅に低減することができた。
次に、ソース領域（ソースセル領域５０）及びドレイン領域（ドレイン引き出し領域５１）の面積比とオン抵抗の関係について検討する。図１７において、ソース電極内を横に広がるソース電極抵抗Ｒ（ｓｏｕｒｃｅ＿Ａｌ）、ドレイン電極内を横に広がるドレイン電極抵抗Ｒ（ｄｒａｉｎ＿Ａｌ）を考慮すると、オン抵抗Ｒｄｓ（ｏｎ）は、次の式２となる。
Rds(on)=R(source_Al)+R(source_chip)+R(back)+R(drain_connect)+R(drain_Al) ・・・（式２）
ここで、ソース電極抵抗Ｒ（ｓｏｕｒｃｅ＿Ａｌ）＋ソースチップ抵抗Ｒ（ｓｏｕｒｃｅ＿ｃｈｉｐ）をソース領域抵抗とし、ドレインチップ抵抗Ｒ（ｄｒａｉｎ＿ｃｏｎｎｅｃｔ）＋ドレイン電極抵抗Ｒ（ｄｒａｉｎ＿Ａｌ）をドレイン領域抵抗とする。このソース領域抵抗はソース電極及びアクティブセル領域（ソース領域）の面積に応じて決まり、ドレイン領域抵抗はドレイン電極及びドレイン引き出し領域（ドレイン領域）の面積に応じて決まる。ソース領域抵抗には、チャネル部（エピタキシャル層２１内のアクティブセル領域７０）の抵抗成分が含まれるため、ソース領域抵抗はドレイン領域抵抗よりも大きい。したがって、抵抗値の大きいソース領域を広げることでソース領域抵抗を小さくする効果がある。一方で、ソース領域を広げてドレイン領域を狭くすると、ドレイン領域抵抗が大きくなる。このため、ソース領域をドレイン領域よりも大きくしつつ、オン抵抗が小さくなるように、ソース領域とドレイン領域の面積を最適化する。
図１９のグラフは、Ｎｃｈ型の半導体装置１００における、ソース領域及びドレイン領域の面積比率とオン抵抗Ｒｄｓ（ｏｎ）の関係を示している。ソース領域に対しドレイン領域の面積が大きすぎると（ソース領域の面積が小さいと）、ドレイン領域抵抗が下がるもののソース領域抵抗が大きくなりすぎるため、オン抵抗が高くなる。同様に、ドレイン領域に対しソース領域の面積が大きすぎると（ドレイン領域の面積が小さいと）、ソース領域抵抗が下がるもののドレイン領域抵抗が大きくなりすぎるため、オン抵抗が高くなる。図１９に示すように、シミュレーションの結果、Ｎｃｈ型の場合にオン抵抗を小さくするためには、ソース領域の面積：ドレイン領域の面積＝０．５６：０．４４（約６：４）が最適である。
また、図２０のグラフは、Ｐｃｈ型の半導体装置１００における、ソース領域及びドレイン領域の面積比率とオン抵抗Ｒｄｓ（ｏｎ）の関係を示している。図２０に示すように、シミュレーションの結果、Ｐｃｈ型の場合にオン抵抗を小さくするためには、ソース領域の面積：ドレイン領域の面積＝約６：４が最適である。
図１９及び図２０のシミュレーション結果により、オン抵抗を低減するためには、ソース領域（ソースセル領域５０、ソース電極１４またはアクティブセル領域７０）の面積がドレイン領域（ドレイン引き出し領域５１、ドレイン電極１５またはドレインコンタクト領域２４）の面積よりも大きいことが好ましく、特に、ソース領域とドレイン領域の面積比が６：４（＝３：２）であることがより好ましい。また、外部ソース端子２の数が外部ドレイン端子３の数よりも多いことが好ましく、特に、外部ソース端子２と外部ドレイン端子３の数の比が６：４（＝３：２）であることがより好ましいともいえる。本実施の形態では、図１に示すように、外部ソース端子２を３つ、外部ドレイン端子３を２つとし、ソース電極１４とドレイン電極１５（ソース領域とドレイン領域）の割合も３：２〜４：２としているため、オン抵抗をより低減することができる。
以上のように、本実施の形態では、ＣＳＰ構造の半導体装置において、裏面抵抗成分の低減が重要であることに着目し、ソース領域とドレイン領域をレイアウト上可能な限り近接させ、ソース領域とドレイン領域の境界領域を広く確保する。これにより、電流経路が拡がることから裏面抵抗成分を低減し、オン抵抗を小さくすることができる。したがって、製造コストを増やすことなく、低オン抵抗製品の製造が可能となる。
（実施の形態２）
以下、図面を参照して本実施の形態について説明する。本実施の形態は、パッドレイアウトが２行×３列の半導体装置のその他の例である。
図２１は、本実施の形態に係る半導体装置１００の一例を示す平面図である。図２１の半導体装置１００は、２行×３列のパッドレイアウトの例であり、外部ゲート端子４、外部ドレイン端子３、外部ソース端子２の配置は図１と同様である。図１の例では、ソース電極１４が連続し、ドレイン電極１５が分離されていたのに対し、図２１の例では、ドレイン電極１５が連続し、ソース電極１４が分離している。
図２１では、ソース電極１４は、外部ゲート端子４周辺から外部ソース端子２ａ周辺まで延びる長方形のソース電極部１４ａと、外部ソース端子２ｂ周辺の略正方形のソース電極部１４ｂと、外部ソース端子２ｃ周辺の略正方形のソース電極部１４ｃとで構成されている。ソース電極部１４ａと、ソース電極部１４ｂ及びソース電極部１４ｃとは、ドレイン電極１５（１５ａ）を介して離間しており、ソース電極部１４ｂとソース電極部１４ｃとは、ドレイン電極１５（１５ｂ）を介して離間している。この例は、分離されたソース電極１４（ソース領域）に、それぞれ１つの外部ソース端子２配置されているとも言える。
また、ドレイン電極１５は、外部ドレイン端子３ａ周辺から外部ドレイン端子３ｂ周辺まで延びる長方形のドレイン電極部１５ａと、ドレイン電極部１５ａの中央部からシリコン基板１の外周端部まで延びる長方形のドレイン電極部１５ｂと、ＥＱＲ電極１５ｃとで構成されている。ドレイン電極部１５ａ、ドレイン電極部１５ｂとＥＱＲ電極１５ｃは、一体形成されており、電気的に接続されている。
図２１の例では、図１と同様に、外部ドレイン端子の両端に外部ソース端子を配置しているため、裏面抵抗を低減することができる。また、比較例１と比べて多くの辺（１５１ａ、１５１ｂ、１５２ａ、１５２ｂ、１５３ａ）でドレイン電極１５とソース電極１４が対向しているため、ソース電極とドレイン電極の境界領域が拡がり、裏面抵抗を低減することができる。また、ソース領域とドレイン領域の面積比は図１と同様であり、オン抵抗をより低減することができる。
図２２は、本実施の形態に係る半導体装置１００の他の例を示す平面図である。図２２の半導体装置１００は、２行×３列のパッドレイアウトの例であり、２つの外部ソース端子２ａ及び２ｂ、３つの外部ドレイン端子３ａ〜３ｃ、１つの外部ゲート端子４を備えている。
図２２では、シリコン基板１の表面の一端側に、外部ソース端子２ａ及び２ｂが配置され、シリコン基板１の表面の中央から他端側に、外部ドレイン端子３ａ〜３ｃがまとめて配置されている。すなわち、１行目に外部ゲート端子４、外部ドレイン端子３ａ、外部ソース端子２ａの順に配置され、２行目に外部ドレイン端子３ｃ、外部ドレイン端子３ｂ、外部ソース端子２ｂの順に配置されている。図１の外部ソース端子２ａの位置に、外部ドレイン端子３ｃが配置されている。
図２２の例では、ソース電極１４は、外部ゲート端子４周辺の長方形のソース電極部１４ａと、外部ソース端子２ａ周辺から外部ソース端子２ｂ周辺まで延びる長方形のソース電極部１４ｂと、外部ドレイン端子３ａと外部ドレイン端子３ｂの間の長方形のソース電極部１４ｃと、外部ドレイン端子３ｃと外部ドレイン端子３ｂの間の長方形のソース電極部１４ｄとで構成されている。ソース電極部１４ａ〜１４ｄは、一体形成されており、電気的に接続されている。
また、ドレイン電極１５は、外部ドレイン端子３ａ周辺の略正方形のドレイン電極部１５ａと、外部ドレイン端子３ｂ周辺の略正方形のドレイン電極部１５ｂと、外部ドレイン端子３ｃ周辺の略正方形のドレイン電極部１５ｄと、ＥＱＲ電極１５ｃとで構成されている。ドレイン電極部１５ａとドレイン電極部１５ｂは、ソース電極部１４ｃを介して離間しており、ドレイン電極部１５ｂとドレイン電極部１５ｄは、ソース電極部１４ｄを介して離間している。ドレイン電極部１５ａとドレイン電極部１５ｂ及び１５ｄは、ＥＱＲ電極１５ｃを介して、一体形成されており、電気的に接続されている。
図２２の例では、外部ソース端子と外部ドレイン端子をまとめて配置しており、また、ソース領域とドレイン領域の面積比も２：３であるため、図１の構成に比べて、オン抵抗低減の効果は少ない。しかし、図２２では、図１と同様に、１つのドレイン電極部１５ａ、１５ｂが少なくとも３辺（１５１ａ〜１５１ｃ、１５２ａ〜１５２ｃ）でソース電極１４と対向している。また、全体のドレイン電極１５は８辺（１５１ａ〜１５１ｃ、１５２ａ〜１５２ｃ、１５３ａ、１５３ｂ）でソース電極１４と対向しているともいえる。このため、ソース電極とドレイン電極の境界領域が拡がるため、裏面抵抗を低減することができる。
図２３は、本実施の形態に係る半導体装置１００の他の例を示す平面図である。図２３の半導体装置１００は、２行×３列のパッドレイアウトの例であり、３つの外部ソース端子２ａ〜２ｃ、２つの外部ドレイン端子３ａ及び３ｂ、１つの外部ゲート端子４を備えている。
図２３では、シリコン基板１の表面の中央から一端側に、外部ソース端子２ａ〜２ｃがまとめて配置され、シリコン基板１の表面の中央から他端側に、外部ドレイン端子３ａ及び３ｂが配置されている。すなわち、１行目に外部ゲート端子４、外部ソース端子２ａ、外部ソース端子２ｂの順に配置され、２行目に外部ドレイン端子３ａ、外部ドレイン端子３ｂ、外部ソース端子２ｃの順に配置されている。図１の外部ソース端子２ａの位置に、外部ドレイン端子３ａが配置され、図１の外部ドレイン端子３ａの位置に、外部ソース端子２ａが配置されている。
図２３の例では、ソース電極１４は、外部ゲート端子４周辺から、外部ソース端子２ａ周辺、外部ソース端子２ｂ周辺、外部ソース端子２ｃまで折れ曲がって延びるＬ字形のソース電極部１４ａと、外部ドレイン端子３ａと外部ドレイン端子３ｂの間の長方形のソース電極部１４ｂとで構成されている。ソース電極部１４ａ及び１４ｂは、一体形成されており、電気的に接続されている。
また、ドレイン電極１５は、外部ドレイン端子３ａ周辺の略正方形のドレイン電極部１５ａと、外部ドレイン端子３ｂ周辺の略正方形のドレイン電極部１５ｂと、ＥＱＲ電極１５ｃとで構成されている。ドレイン電極部１５ａとドレイン電極部１５ｂは、ソース電極部１４ｂを介して離間している。ドレイン電極部１５ａとドレイン電極部１５ｂは、ＥＱＲ電極１５ｃを介して、一体形成されており、電気的に接続されている。
図２３の例では、外部ソース端子と外部ドレイン端子をまとめて配置しており、図１の構成に比べて、オン抵抗低減の効果は少ない。しかし、図２３では、図１と同様に、ドレイン電極部１５ｂが少なくとも３辺（１５１ａ〜１５１ｃ）でソース電極１４と対向している。また、全体のドレイン電極１５は５辺（１５１ａ〜１５１ｃ、１５２ａ、１５２ｂ）でソース電極１４と対向しているともいえる。このため、ソース電極とドレイン電極の境界領域が拡がるため、裏面抵抗を低減することができる。また、ソース領域とドレイン領域の面積比は図１と同様であり、オン抵抗をより低減することができる。
図２４は、本実施の形態に係る半導体装置１００の他の例を示す平面図である。図２４の半導体装置１００は、２行×３列のパッドレイアウトの例であり、３つの外部ソース端子２ａ〜２ｃ、２つの外部ドレイン端子３ａ及び３ｂ、１つの外部ゲート端子４を備えている。
図２４では、シリコン基板１の表面の一端側に、外部ソース端子２ａ〜２ｃがまとめて配置され、シリコン基板１の表面の他端側に、外部ドレイン端子３ａ及び３ｂが配置されている。すなわち、１行目に外部ゲート端子４、外部ドレイン端子３ａ、外部ドレイン端子３ｂの順に配置され、２行目に外部ソース端子２ａ、外部ソース端子２ｂ、外部ソース端子２ｃの順に配置されている。図１の外部ソース端子２ｂの位置に、外部ドレイン端子３ｂが配置され、図１の外部ドレイン端子３ｂの位置に、外部ソース端子２ｂが配置されている。
図２４の例では、ソース電極１４は、外部ゲート端子４周辺から、外部ソース端子２ａ周辺、外部ソース端子２ｂ周辺、外部ソース端子２ｃ周辺まで折れ曲がって延びるＬ字形のソース電極部１４ａと、外部ドレイン端子３ａと外部ドレイン端子３ｂの間の長方形のソース電極部１４ｂとで構成されている。ソース電極部１４ａ及び１４ｂは、一体形成されており、電気的に接続されている。
また、ドレイン電極１５は、外部ドレイン端子３ａ周辺の略正方形のドレイン電極部１５ａと、外部ドレイン端子３ｂ周辺の略正方形のドレイン電極部１５ｂと、ＥＱＲ電極１５ｃとで構成されている。ドレイン電極部１５ａとドレイン電極部１５ｂは、ソース電極部１４ｂを介して離間している。ドレイン電極部１５ａとドレイン電極部１５ｂは、ＥＱＲ電極１５ｃを介して、一体形成されており、電気的に接続されている。
図２４の例では、外部ソース端子と外部ドレイン端子をまとめて配置しており、図１の構成に比べて、オン抵抗低減の効果は少ない。しかし、図２４では、図１と同様に、ドレイン電極部１５ａが少なくとも３辺（１５１ａ〜１５１ｃ）でソース電極１４と対向している。また、全体のドレイン電極１５は５辺（１５１ａ〜１５１ｃ、１５２ａ、１５２ｂ）でソース電極１４と対向しているともいえる。このため、ソース電極とドレイン電極の境界領域が拡がるため、裏面抵抗を低減することができる。また、ソース領域とドレイン領域の面積比は図１と同様であり、オン抵抗をより低減することができる。
図２５は、本実施の形態の参考となる参考例の半導体装置１００を示す平面図である。図２５の半導体装置１００は、２行×３列のパッドレイアウトの例であり、２つの外部ソース端子２ａ及び２ｂ、３つの外部ドレイン端子３ａ〜３ｃ、１つの外部ゲート端子４を備えている。



図２５では、外部ソース端子２ａ及び２ｂの両側に外部ドレイン端子３ａ〜３ｃが配置されている。すなわち、１行目に外部ゲート端子４、外部ソース端子２ａ、外部ドレイン端子３ｂの順に配置され、２行目に外部ドレイン端子３ａ、外部ソース端子２ｂ、外部ドレイン端子３ｃの順に配置されている。図１の例に対して、外部ソース端子と外部ドレイン端子の位置が逆になっている。
図２５の例では、ソース電極１４は、外部ゲート端子４周辺から、外部ソース端子２ａ周辺、外部ソース端子２ｂ周辺まで折れ曲がって延びるＬ字形のソース電極部１４ａと、外部ドレイン端子３ｂと外部ドレイン端子３ｃの間の長方形のソース電極部１４ｂとで構成されている。ソース電極部１４ａ及び１４ｂは、一体形成されており、電気的に接続されている。
また、ドレイン電極１５は、外部ドレイン端子３ａ周辺の略正方形のドレイン電極部１５ａと、外部ドレイン端子３ｂ周辺の略正方形のドレイン電極部１５ｂと、外部ドレイン端子３ｃ周辺の略正方形のドレイン電極部１５ｄと、ＥＱＲ電極１５ｃとで構成されている。ドレイン電極部１５ａとドレイン電極部１５ｂ及び１５ｄは、ソース電極部１４ａを介して離間しており、ドレイン電極部１５ｂとドレイン電極部１５ｄは、ソース電極部１４ｂを介して離間している。ドレイン電極部１５ａとドレイン電極部１５ｂ及び１５ｄは、ＥＱＲ電極１５ｃを介して、一体形成されており、電気的に接続されている。
図２５の例では、ソース領域とドレイン領域の面積比が２：３であるため、図１の構成に比べて、オン抵抗低減の効果は少ない。しかし、図２５では、図１と同様に、外部ドレイン端子の隣に外部ソース端子を配置しているため、裏面抵抗を低減することができる。また、比較例１と比べて多くの６辺（１５１ｂ、１５１ｃ、１５２ａ、１５２ｂ、１５３ａ、１５３ｂ）でドレイン電極１５とソース電極１４が対向しているため、ソース電極とドレイン電極の境界領域が拡がり、裏面抵抗を低減することができる。
（実施の形態３）
以下、図面を参照して本実施の形態について説明する。本実施の形態は、パッドレイアウトが２行×４列の半導体装置の一例である。
図２６は、本実施の形態に係る半導体装置１００の一例を示す平面図である。図２６の半導体装置１００は、２行×４列のパッドレイアウトの例であり、３つの外部ソース端子２ａ〜２ｃ、４つの外部ドレイン端子３ａ〜３ｄ、１つの外部ゲート端子４を備えている。
図２６では、外部ソース端子の列と外部ドレイン端子の列がそれぞれ隣り合うように交互に配置されている。すなわち、１行目に外部ゲート端子４、外部ドレイン端子３ａ、外部ソース端子２ｂ、外部ドレイン端子３ｃの順に配置され、２行目に外部ソース端子２ａ、外部ドレイン端子３ｂ、外部ソース端子２ｃ、外部ドレイン端子３ｄの順に配置されている。図１の例に対して、外部ドレイン端子３ｃ及び３ｄが追加されている。
図２６の例では、ソース電極１４は、外部ゲート端子４周辺から外部ソース端子２ａ周辺まで延びる長方形のソース電極部１４ａと、外部ソース端子２ｂ周辺から外部ソース端子２ｃ周辺まで延びる長方形のソース電極部１４ｂと、外部ドレイン端子３ａと外部ドレイン端子３ｂの間の長方形のソース電極部１４ｃと、外部ドレイン端子３ｃと外部ドレイン端子３ｄの間の長方形のソース電極部１４ｄとで構成されている。ソース電極部１４ａ〜１４ｄは、一体形成されており、電気的に接続されている。
また、ドレイン電極１５は、外部ドレイン端子３ａ周辺の略正方形のドレイン電極部１５ａと、外部ドレイン端子３ｂ周辺の略正方形のドレイン電極部１５ｂと、外部ドレイン端子３ｃ周辺の略正方形のドレイン電極部１５ｄと、外部ドレイン端子３ｄ周辺の略正方形のドレイン電極部１５ｅと、ＥＱＲ電極１５ｃとで構成されている。ドレイン電極部１５ａとドレイン電極部１５ｂは、ソース電極部１４ｃを介して離間しており、ドレイン電極部１５ｄとドレイン電極部１５ｅは、ソース電極部１４ｄを介して離間している。ドレイン電極部１５ａ、１５ｂ、１５ｄ及び１５ｅは、ＥＱＲ電極１５ｃを介して、一体形成されており、電気的に接続されている。
図２６では、実施の形態１と同様に、外部ドレイン端子の隣に外部ソース端子を配置しているため、裏面抵抗を低減することができる。また、実施の形態１と同様に、ドレイン電極部１５ａ、１５ｂが少なくとも３辺（１５１ａ〜１５１ｃ、１５２ａ〜１５２ｃ）でソース電極１４と対向している。さらに、実施の形態１と比べて多くの１０辺（１５１ａ〜１５１ｃ、１５２ａ〜１５２ｃ、１５３ａ、１５３ｂ、１５４ａ、１５４ｂ）でドレイン電極１５とソース電極１４が対向している。このため、ソース電極とドレイン電極の境界領域が拡がり、裏面抵抗をさらに低減することができる。
図２７は、図２６の半導体装置１００を実装する実装基板の配線例を示している。図２７に示すように、実装基板２００には、実施の形態１と同様に、半導体装置１００の外部ソース端子２、外部ドレイン端子３、外部ゲート端子４の位置に合わせて実装端子が形成され、各実装端子に配線が接続される。
外部ソース端子２ａ〜２ｃに対応する位置にそれぞれ実装端子２０１ａ〜２０１ｃが形成され、実装端子２０１ａ〜２０１ｃにソース用の配線２０４が共通接続される。
外部ドレイン端子３ａ〜３ｄに対応する位置にそれぞれ実装端子２０２ａ〜２０２ｄが形成され、実装端子２０２ａ〜２０２ｄにドレイン用の配線２０５が共通接続される。
外部ゲート端子４に対応する位置に実装端子２０３が形成され、実装端子２０３にゲート用の配線２０６が接続される。
このように、本実施の形態では、実施の形態１と同様に、外部ソース端子の列の間に外部ドレイン端子の列を配置し、また、外部ソース端子の列と外部ドレイン端子の列を交互に配置することとしたため、実装基板の配線も単純な構成とすることができる。
図２８は、本実施の形態に係る半導体装置１００の他の例を示す平面図である。図２８の半導体装置１００は、２行×４列のパッドレイアウトの例であり、４つの外部ソース端子２ａ〜２ｄ、３つの外部ドレイン端子３ａ〜３ｃ、１つの外部ゲート端子４を備えている。
図２８では、外部ソース端子の列と外部ドレイン端子の列がそれぞれ隣り合うように交互に配置されている。すなわち、１行目に外部ゲート端子４、外部ソース端子２ａ、外部ドレイン端子３ｂ、外部ソース端子２ｃの順に配置され、２行目に外部ドレイン端子３ａ、外部ソース端子２ｂ、外部ドレイン端子３ｃ、外部ソース端子２ｄの順に配置されている。図２５の例に対して、外部ソース端子２ｃ及び２ｄが追加されている。
図２８の例では、ソース電極１４は、外部ゲート端子４周辺から、外部ソース端子２ａ周辺、外部ソース端子２ｂ周辺まで折れ曲がって延びるＬ字形のソース電極部１４ａと、外部ソース端子２ｃ周辺から外部ソース端子２ｄ周辺まで延びる長方形のソース電極部１４ｂと、外部ドレイン端子３ｂと外部ドレイン端子３ｃの間の長方形のソース電極部１４ｃとで構成されている。ソース電極部１４ａ〜１４ｃは、一体形成されており、電気的に接続されている。
また、ドレイン電極１５は、外部ドレイン端子３ａ周辺の略正方形のドレイン電極部１５ａと、外部ドレイン端子３ｂ周辺の略正方形のドレイン電極部１５ｂと、外部ドレイン端子３ｃ周辺の略正方形のドレイン電極部１５ｄと、ＥＱＲ電極１５ｃとで構成されている。ドレイン電極部１５ａとドレイン電極部１５ｂ及び１５ｄは、ソース電極部１４ａを介して離間しており、ドレイン電極部１５ｂとドレイン電極部１５ｄは、ソース電極部１４ｃを介して離間している。ドレイン電極部１５ａとドレイン電極部１５ｂ及び１５ｄは、ＥＱＲ電極１５ｃを介して、一体形成されており、電気的に接続されている。
図２８では、実施の形態１と同様に、外部ドレイン端子の隣に外部ソース端子を配置しているため、裏面抵抗を低減することができる。また、実施の形態１と同様に、ドレイン電極部１５ｂ、１５ｄが少なくとも３辺（１５１ａ〜１５１ｃ、１５２ａ〜１５２ｃ）でソース電極１４と対向している。さらに、実施の形態１と比べて多くの８辺（１５１ａ〜１５１ｃ、１５２ａ〜１５２ｃ、１５３ａ、１５３ｂ）でドレイン電極１５とソース電極１４が対向している。このため、ソース電極とドレイン電極の境界領域が拡がり、裏面抵抗をさらに低減することができる。また、ソース領域とドレイン領域の面積比は４：３であり、図２６と比べてオン抵抗をより低減することができる。
図２９は、比較例１、実施の形態１、本実施の形態の図２６及び図２８の半導体装置におけるオン抵抗のシミュレーション結果を示している。図２９に示すように、本実施の形態の図２６及び図２８は、裏面抵抗が約０．２ｍΩとなり、裏面抵抗を含むオン抵抗は約２．１〜２．２ｍΩとなった。本実施の形態では、実施の形態１と比べて、裏面抵抗を約０．３ｍΩ低くすることができ、オン抵抗をさらに低減することができた。
以上のように、本実施の形態では、２行配置のパッドレイアウトを行方向に拡張し多パット化し、ソース領域とドレイン領域の境界部分をより増やすこととした。これにより、更に裏面抵抗の減少が実現でき、オン抵抗を低減することができる。
その他、多パット化することにより、半導体装置を実装基板に半田等で接続した場合に、予期せず一部のパッドで接続できない場合において、オン抵抗の増大を比較的小さく抑えることができる。
（実施の形態４）
以下、図面を参照して本実施の形態について説明する。本実施の形態は、パッドレイアウトが２行×４列の半導体装置のその他の例である。
図３０は、本実施の形態に係る半導体装置１００の他の例を示す平面図である。図３０の半導体装置１００は、２行×４列のパッドレイアウトの例であり、３つの外部ソース端子２ａ〜２ｃ、４つの外部ドレイン端子３ａ〜３ｄ、１つの外部ゲート端子４を備えている。外部端子の配置は図２６と同様である。また、ソース電極１４とドレイン電極１５の構成も図２６とほぼ同様である。
図３０では、ドレイン電極１５の周囲全体がソース電極１４により囲まれている。ドレイン電極部１５ａは、周囲の４つの対向辺１５１ａ〜１５１ｄを介してソース電極１４と対向しており、ドレイン電極部１５ｂは、周囲の４つの対向辺１５２ａ〜１５２ｄを介してソース電極１４と対向しており、ドレイン電極部１５ｄは、周囲の４つの対向辺１５３ａ〜１５３ｄを介してソース電極１４と対向しており、ドレイン電極部１５ｅは、周囲の４つの対向辺１５４ａ〜１５４ｄを介してソース電極１４と対向している。
このため、図２６の例と比べてさらに多くの１６辺でドレイン電極１５とソース電極１４が対向しているため、ソース電極とドレイン電極の境界領域が拡がり、裏面抵抗をさらに低減することができる。
図３１は、本実施の形態に係る半導体装置１００の他の例を示す平面図である。図３１の半導体装置１００は、２行×４列のパッドレイアウトの例であり、４つの外部ソース端子２ａ〜２ｄ、３つの外部ドレイン端子３ａ〜３ｃ、１つの外部ゲート端子４を備えている。
図３１では、シリコン基板１の表面の一端側に、外部ソース端子２ａ〜２ｄがまとめて配置され、シリコン基板１の表面の中央から他端側に、外部ドレイン端子３ａ〜３ｃがまとめて配置されている。すなわち、１行目に外部ゲート端子４、外部ドレイン端子３ａ、外部ソース端子２ａ、外部ソース端子２ｃの順に配置され、２行目に外部ドレイン端子３ｃ、外部ドレイン端子３ｂ、外部ソース端子２ｂ、外部ソース端子２ｄの順に配置されている。図２２の例に対して、外部ソース端子２ｃ及び２ｄが追加されている。
図３１の例では、ソース電極１４は、外部ゲート端子４周辺の長方形のソース電極部１４ａと、外部ソース端子２ａ〜２ｄ周辺を含む略正方形のソース電極部１４ｂと、外部ドレイン端子３ａと外部ドレイン端子３ｂの間の長方形のソース電極部１４ｃと、外部ドレイン端子３ｃと外部ドレイン端子３ｂの間の長方形のソース電極部１４ｄとで構成されている。ソース電極部１４ａ〜１４ｄは、一体形成されており、電気的に接続されている。
また、ドレイン電極１５は、外部ドレイン端子３ａ周辺の略正方形のドレイン電極部１５ａと、外部ドレイン端子３ｂ周辺の略正方形のドレイン電極部１５ｂと、外部ドレイン端子３ｃ周辺の略正方形のドレイン電極部１５ｄと、ＥＱＲ電極１５ｃとで構成されている。ドレイン電極部１５ａとドレイン電極部１５ｂは、ソース電極部１４ｃを介して離間しており、ドレイン電極部１５ｂとドレイン電極部１５ｄは、ソース電極部１４ｄを介して離間している。ドレイン電極部１５ａとドレイン電極部１５ｂ及び１５ｄは、ＥＱＲ電極１５ｃを介して、一体形成されており、電気的に接続されている。
図３１の例では、外部ソース端子と外部ドレイン端子をまとめて配置しているため、図２６及び図２８の構成に比べて、オン抵抗低減の効果は少ない。しかし、図３１では、実施の形態１と同様に、ドレイン電極部１５ａ、１５ｂが少なくとも３辺（１５１ａ〜１５１ｃ、１５２ａ〜１５２ｃ）でソース電極１４と対向している。さらに、実施の形態１と比べて多くの８辺（１５１ａ〜１５１ｃ、１５２ａ〜１５２ｃ、１５３ａ、１５３ｂ）でドレイン電極１５とソース電極１４が対向している。このため、ソース電極とドレイン電極の境界領域が拡がり、裏面抵抗をさらに低減することができる。また、ソース領域とドレイン領域の面積比は４：３であり、図２６と比べてオン抵抗をより低減することができる。
図３２は、本実施の形態に係る半導体装置１００の他の例を示す平面図である。図３２の半導体装置１００は、２行×４列のパッドレイアウトの例であり、４つの外部ソース端子２ａ〜２ｄ、３つの外部ドレイン端子３ａ〜３ｃ、１つの外部ゲート端子４を備えている。
図３２では、シリコン基板１の表面の一端側に、外部ソース端子２ａ〜２ｄがまとめて配置され、シリコン基板１の表面の他端側に、外部ドレイン端子３ａ〜３ｃがまとめて配置されている。すなわち、１行目に外部ゲート端子４、外部ドレイン端子３ａ、外部ドレイン端子３ｂ、外部ドレイン端子３ｃの順に配置され、２行目に外部ソース端子２ａ、外部ソース端子２ｂ、外部ソース端子２ｃ、外部ソース端子２ｄの順に配置されている。図２４の例に対して、外部ドレイン端子３ｃ、外部ソース端子２ｄが追加されている。
図３２の例では、ソース電極１４は、外部ゲート端子４周辺から、外部ソース端子２ａ周辺、外部ソース端子２ｂ周辺、外部ソース端子２ｃ周辺、外部ソース端子２ｄ周辺まで折れ曲がって延びるＬ字形のソース電極部１４ａと、外部ドレイン端子３ａと外部ドレイン端子３ｂの間の長方形のソース電極部１４ｂと、外部ドレイン端子３ｂと外部ドレイン端子３ｃの間の長方形のソース電極部１４ｃとで構成されている。ソース電極部１４ａ〜１４ｃは、一体形成されており、電気的に接続されている。
また、ドレイン電極１５は、外部ドレイン端子３ａ周辺の略正方形のドレイン電極部１５ａと、外部ドレイン端子３ｂ周辺の略正方形のドレイン電極部１５ｂと、外部ドレイン端子３ｃ周辺の略正方形のドレイン電極部１５ｄと、ＥＱＲ電極１５ｃとで構成されている。ドレイン電極部１５ａとドレイン電極部１５ｂは、ソース電極部１４ｂを介して離間しており、ドレイン電極部１５ｂとドレイン電極部１５ｄは、ソース電極部１４ｃを介して離間している。ドレイン電極部１５ａとドレイン電極部１５ｂ、１５ｄは、ＥＱＲ電極１５ｃを介して、一体形成されており、電気的に接続されている。
図３２の例では、外部ソース端子と外部ドレイン端子をまとめて配置しているため、図２６及び図２８の構成に比べて、オン抵抗低減の効果は少ない。しかし、図３２では、実施の形態１と同様に、ドレイン電極部１５ａ、１５ｂが少なくとも３辺（１５１ａ〜１５１ｃ、１５２ａ〜１５２ｃ）でソース電極１４と対向している。さらに、実施の形態１と比べて多くの８辺（１５１ａ〜１５１ｃ、１５２ａ〜１５２ｃ、１５３ａ、１５３ｂ）でドレイン電極１５とソース電極１４が対向している。このため、ソース電極とドレイン電極の境界領域が拡がり、裏面抵抗をさらに低減することができる。また、ソース領域とドレイン領域の面積比は４：３であり、図２６と比べてオン抵抗をより低減することができる。
（実施の形態５）
以下、図面を参照して本実施の形態について説明する。本実施の形態は、パッドレイアウトが３行×３列の半導体装置の一例である。
図３３は、本実施の形態に係る半導体装置１００の一例を示す平面図である。図３３の半導体装置１００は、３行×３列のパッドレイアウトの例であり、５つの外部ソース端子２ａ〜２ｅ、３つの外部ドレイン端子３ａ〜３ｃ、１つの外部ゲート端子４を備えている。
図３３では、少なくとも２つの行または列において、外部ソース端子と外部ドレイン端子とが隣り合うように交互に配置されている。すなわち、１行目に外部ゲート端子４、外部ドレイン端子３ａ、外部ソース端子２ｂの順に配置され、２行目に外部ソース端子２ｄ、外部ソース端子２ｅ、外部ドレイン端子３ｃの順に配置され、３行目に外部ソース端子２ａ、外部ドレイン端子３ｂ、外部ソース端子２ｃの順に配置されている。図１の例に対して、外部ソース端子２ｄ及び２ｅ、外部ドレイン端子３ｃが追加されている。
図３３の例では、ソース電極１４は、外部ゲート端子４周辺から外部ソース端子２ｄ周辺、外部ソース端子２ａ周辺まで延びる長方形のソース電極部１４ａと、外部ソース端子２ｂ周辺の長方形のソース電極部１４ｂと、外部ソース端子２ｃ周辺の長方形のソース電極部１４ｃと、外部ソース端子２ｅ周辺の長方形のソース電極部１４ｄとで構成されている。ソース電極部１４ａ〜１４ｄは、一体形成されており、電気的に接続されている。
また、ドレイン電極１５は、外部ドレイン端子３ａ周辺の略正方形のドレイン電極部１５ａと、外部ドレイン端子３ｂ周辺の略正方形のドレイン電極部１５ｂと、外部ドレイン端子３ｃ周辺の略正方形のドレイン電極部１５ｄと、ＥＱＲ電極１５ｃとで構成されている。ドレイン電極部１５ａと、ドレイン電極部１５ｂと、ドレイン電極部１５ｄとは、ソース電極部１４ｄを介して離間している。ドレイン電極部１５ａ、１５ｂ及び１５ｄは、ＥＱＲ電極１５ｃを介して、一体形成されており、電気的に接続されている。
図３３では、少なくとも２つの行（第１行及び第２行）または列（第２列及び第３列）において、外部ドレイン端子の隣に外部ソース端子を配置しているため、裏面抵抗を低減することができる。また、実施の形態１と同様に、ドレイン電極１５が少なくとも３辺でソース電極１４と対向しており、特に、３つのドレイン電極部１５ａ、１５ｂ、１５ｄにおいて３辺でソース電極１４と対向している。つまり、実施の形態１と比べてさらに多くの辺（１５１ａ〜１５１ｃ、１５２ａ〜１５２ｃ、１５３ａ〜１５３ｃ）でドレイン電極１５とソース電極１４が対向している。このため、ソース電極とドレイン電極の境界領域が拡がり、裏面抵抗をさらに低減することができる。また、ソース領域とドレイン領域の面積比は５：２であり、オン抵抗をより低減することができる。
図３４は、本実施の形態に係る半導体装置１００の他の例を示す平面図である。図３４の半導体装置１００は、３行×３列のパッドレイアウトの例であり、４つの外部ソース端子２ａ〜２ｄ、４つの外部ドレイン端子３ａ〜３ｄ、１つの外部ゲート端子４を備えている。
図３４では、外部ドレイン端子の周囲に外部ソース端子を配置し、また、全ての行及び列において外部ドレイン端子と外部ソース端子とが隣り合うように交互に配置されている。すなわち、１行目に外部ゲート端子４、外部ソース端子２ａ、外部ドレイン端子３ｂの順に配置され、２行目に外部ソース端子２ｃ、外部ドレイン端子３ｄ、外部ソース端子２ｄの順に配置され、３行目に外部ドレイン端子３ａ、外部ソース端子２ｂ、外部ドレイン端子３ｃの順に配置されている。図２５の例に対して、外部ソース端子２ｃ及び２ｄ、外部ドレイン端子３ｄが追加されている。
図３４の例では、ソース電極１４は、外部ソース端子２ａ周辺から、外部ゲート端子４周辺、外部ソース端子２ｃ周辺まで折れ曲がって延びるＬ字形のソース電極部１４ａと、外部ソース端子２ｂ周辺の長方形のソース電極部１４ｂと、外部ソース端子２ｄ周辺の長方形のソース電極部１４ｃとで構成されている。ソース電極部１４ａ〜１４ｃは、一体形成されており、電気的に接続されている。
また、ドレイン電極１５は、外部ドレイン端子３ａ周辺の略正方形のドレイン電極部１５ａと、外部ドレイン端子３ｂ周辺の略正方形のドレイン電極部１５ｂと、外部ドレイン端子３ｃ周辺の略正方形のドレイン電極部１５ｄと、外部ドレイン端子３ｄ周辺の略正方形のドレイン電極部１５ｅと、ＥＱＲ電極１５ｃとで構成されている。ドレイン電極部１５ａとドレイン電極部１５ｄは、ソース電極部１４ｂを介して離間しており、ドレイン電極部１５ｂとドレイン電極部１５ｄは、ソース電極部１４ｃを介して離間しており、ドレイン電極部１５ｅは他のドレイン電極部とソース電極部１４ａ〜１４ｃを介して離間している。ドレイン電極部１５ｅは、周囲全体がソース電極１４に囲まれている。ドレイン電極部１５ａとドレイン電極部１５ｂ及び１５ｄは、ＥＱＲ電極１５ｃを介して、一体形成されており、電気的に接続されている。ドレイン電極部１５ｅは他のドレイン電極部と接続されていない。
図３４では、全ての行または列において、外部ドレイン端子の隣に外部ソース端子を配置しているため、裏面抵抗を低減することができる。また、実施の形態１と比べてさらに多くの１０辺（１５１ｂ、１５１ｃ、１５２ａ、１５２ｂ、１５３ａ、１５３ｂ、１５４ａ〜１５４ｄ）でドレイン電極１５とソース電極１４が対向しているため、ソース電極とドレイン電極の境界領域が拡がり、裏面抵抗をさらに低減することができる。特に、ドレイン電極部１５ｅでは、４つの辺（１５４ａ〜１５４ｄ）でソース電極１４と対向しているため裏面抵抗の低減効果が大きい。
図３５は、比較例２の半導体装置の平面図である。図３５に示すように、比較例２の半導体装置９０１は、３行×３列のパッドレイアウトであり、５つの外部ソース端子２ａ〜２ｅ、３つの外部ドレイン端子３ａ〜３ｃ、１つの外部ゲート端子４を備えている。１行目に外部ゲート端子４、外部ソース端子２ａ、外部ドレイン端子３ｂの順に配置され、２行目に外部ソース端子２ｃ、外部ソース端子２ｅ、外部ソース端子２ｄの順に配置され、３行目に外部ドレイン端子３ａ、外部ソース端子２ｂ、外部ドレイン端子３ｃの順に配置されている。
ソース電極１４は、外部ゲート端子４周辺から外部ソース端子２ａ周辺、外部ソース端子２ｃ周辺、外部ソース端子２ｅ周辺まで含む略正方形のソース電極部１４ａと、外部ソース端子２ｂ周辺の長方形のソース電極部１４ｂと、外部ソース端子２ｄ周辺の長方形のソース電極部１４ｃとで構成されている。
ドレイン電極１５は、外部ドレイン端子３ａ周辺の略正方形のドレイン電極部１５ａと、外部ドレイン端子３ｂ周辺の略正方形のドレイン電極部１５ｂと、外部ドレイン端子３ｃ周辺の略正方形のドレイン電極部１５ｄと、シリコン基板１の外周端部のリング状のＥＱＲ電極１５ｃとで構成されている。
図３５の比較例２では、外部ドレイン端子３の下のドレイン電極１５が２辺（１５１ｂ及び１５１ｃ、１５２ａ及び１５２ｂ、１５３ａ及び１５３ｂ）のみでソース電極１４と対向しているため、ソース領域とドレイン領域の境界が小さい。これに対し、本実施の形態の図３３、図３４では、上記のようにドレイン電極１５とソース電極１４を３辺から４辺で対向するようにして、ソース領域とドレイン領域の境界を広げることで、比較例２よりもオン抵抗を小さくすることができる。
図３６は、比較例２、本実施の形態の図３３及び図３４の半導体装置におけるオン抵抗のシミュレーション結果を示している。図３６に示すように、比較例２では、裏面抵抗が約０．４ｍΩとなり、裏面抵抗を含むオン抵抗は約２．３ｍΩとなった。本実施の形態の図３３及び図３４は、裏面抵抗が約０．２ｍΩとなり、裏面抵抗を含むオン抵抗は約１．９〜２．１ｍΩとなった。本実施の形態では、比較例２と比べて、裏面抵抗を約０．２ｍΩ低くすることができ、オン抵抗をさらに低減することができた。
以上のように、本実施の形態では、３列配置のパッドレイアウトを列方向に拡張し多パット化し、ソース領域とドレイン領域の境界部分をより増やすこととした。これにより、更に裏面抵抗の減少が実現でき、オン抵抗を低減することができる。
（実施の形態６）
以下、図面を参照して本実施の形態について説明する。本実施の形態は、パッドレイアウトが２行×５列の半導体装置の一例である。
図３７は、本実施の形態に係る半導体装置１００の一例を示す平面図である。図３７の半導体装置１００は、２行×５列のパッドレイアウトの例であり、４つの外部ソース端子２ａ〜２ｄ、５つの外部ドレイン端子３ａ〜３ｅ、１つの外部ゲート端子４を備えている。
図３７では、外部ソース端子の列と外部ドレイン端子の列がそれぞれ隣り合うように交互に配置されている。すなわち、１行目に外部ゲート端子４、外部ソース端子２ａ、外部ドレイン端子３ｂ、外部ソース端子２ｃ、外部ドレイン端子３ｄの順に配置され、２行目に外部ドレイン端子３ａ、外部ソース端子２ｂ、外部ドレイン端子３ｃ、外部ソース端子２ｄ、外部ドレイン端子３ｅの順に配置されている。図２８の例に対して、外部ドレイン端子３ｄ及び３ｅが追加されている。
図３７の例では、ソース電極１４は、外部ゲート端子４周辺から、外部ソース端子２ａ周辺、外部ソース端子２ｂ周辺まで折れ曲がって延びるＬ字形のソース電極部１４ａと、外部ソース端子２ｃ周辺から外部ソース端子２ｄ周辺まで延びる長方形のソース電極部１４ｂと、外部ドレイン端子３ｂと外部ドレイン端子３ｃの間の長方形のソース電極部１４ｃと、外部ドレイン端子３ｄと外部ドレイン端子３ｅの間の長方形のソース電極部１４ｄとで構成されている。ソース電極部１４ａ〜１４ｄは、一体形成されており、電気的に接続されている。
また、ドレイン電極１５は、外部ドレイン端子３ａ周辺の略正方形のドレイン電極部１５ａと、外部ドレイン端子３ｂ周辺の略正方形のドレイン電極部１５ｂと、外部ドレイン端子３ｃ周辺の略正方形のドレイン電極部１５ｄと、外部ドレイン端子３ｄ周辺の略正方形のドレイン電極部１５ｅと、外部ドレイン端子３ｅ周辺の略正方形のドレイン電極部１５ｆと、ＥＱＲ電極１５ｃとで構成されている。ドレイン電極部１５ａとドレイン電極部１５ｂ及び１５ｄは、ソース電極部１４ａを介して離間しており、ドレイン電極部１５ｂ及び１５ｄとドレイン電極部１５ｅ及び１５ｆは、ソース電極部１４ｂを介して離間しており、ドレイン電極部１５ｂとドレイン電極部１５ｄは、ソース電極部１４ｃを介して離間しており、ドレイン電極部１５ｅとドレイン電極部１５ｆは、ソース電極部１４ｄを介して離間している。ドレイン電極部１５ａ、１５ｂ、１５ｄ、１５ｅ、１５ｆは、ＥＱＲ電極１５ｃを介して、一体形成されており、電気的に接続されている。
図３７では、実施の形態１や３と同様に、外部ドレイン端子の隣に外部ソース端子を配置しているため、裏面抵抗を低減することができる。また、実施の形態１や３と同様に、ドレイン電極部１５ｂ、１５ｃが少なくとも３辺（１５１ａ〜１５１ｃ、１５２ａ〜１５２ｃ）でソース電極１４と対向している。さらに、実施の形態１や３と比べてさらに多くの１２辺（１５１ａ〜１５１ｃ、１５２ａ〜１５２ｃ、１５３ａ、１５３ｂ、１５４ａ、１５４ｂ、１５５ａ、１５５ｂ）でドレイン電極１５とソース電極１４が対向している。このため、ソース電極とドレイン電極の境界領域が拡がり、裏面抵抗をさらに低減することができる。
図３８は、本実施の形態に係る半導体装置１００の他の例を示す平面図である。図３８の半導体装置１００は、２行×５列のパッドレイアウトの例であり、５つの外部ソース端子２ａ〜２ｅ、４つの外部ドレイン端子３ａ〜３ｄ、１つの外部ゲート端子４を備えている。
図３８では、シリコン基板１の表面の一端側に、外部ソース端子２ａ〜２ｅがまとめて配置され、シリコン基板１の表面の他端側に、外部ドレイン端子３ａ〜３ｄがまとめて配置されている。すなわち、１行目に外部ゲート端子４、外部ドレイン端子３ａ、外部ドレイン端子３ｂ、外部ドレイン端子３ｃ、外部ドレイン端子３ｄの順に配置され、２行目に外部ソース端子２ａ、外部ソース端子２ｂ、外部ソース端子２ｃ、外部ソース端子２ｄ、外部ソース端子２ｅの順に配置されている。図３２の例に対して、外部ドレイン端子３ｄ、外部ソース端子２ｅが追加されている。
図３８の例では、ソース電極１４は、外部ゲート端子４周辺から、外部ソース端子２ａ周辺、外部ソース端子２ｂ周辺、外部ソース端子２ｃ周辺、外部ソース端子２ｄ周辺、外部ソース端子２ｅ周辺まで折れ曲がって延びるＬ字形のソース電極部１４ａと、外部ドレイン端子３ａと外部ドレイン端子３ｂの間の長方形のソース電極部１４ｂと、外部ドレイン端子３ｂと外部ドレイン端子３ｃの間の長方形のソース電極部１４ｃと、外部ドレイン端子３ｃと外部ドレイン端子３ｄの間の長方形のソース電極部１４ｄとで構成されている。ソース電極部１４ａ〜１４ｄは、一体形成されており、電気的に接続されている。
また、ドレイン電極１５は、外部ドレイン端子３ａ周辺の略正方形のドレイン電極部１５ａと、外部ドレイン端子３ｂ周辺の略正方形のドレイン電極部１５ｂと、外部ドレイン端子３ｃ周辺の略正方形のドレイン電極部１５ｄと、外部ドレイン端子３ｄ周辺の略正方形のドレイン電極部１５ｅと、ＥＱＲ電極１５ｃとで構成されている。ドレイン電極部１５ａとドレイン電極部１５ｂは、ソース電極部１４ｂを介して離間しており、ドレイン電極部１５ｂとドレイン電極部１５ｄは、ソース電極部１４ｃを介して離間しており、ドレイン電極部１５ｄとドレイン電極部１５ｅは、ソース電極部１４ｄを介して離間している。ドレイン電極部１５ａとドレイン電極部１５ｂ、１５ｄ、１５ｅは、ＥＱＲ電極１５ｃを介して、一体形成されており、電気的に接続されている。
図３８の例では、外部ソース端子と外部ドレイン端子をまとめて配置しているため、図３７の構成に比べて、オン抵抗低減の効果は少ない。しかし、図３８では、実施の形態１や３と同様に、ドレイン電極部１５ａ、１５ｂ、１５ｄが少なくとも３辺（１５１ａ〜１５１ｃ、１５２ａ〜１５２ｃ、１５３ａ〜１５３ｃ）でソース電極１４と対向している。さらに、実施の形態１や３と比べてさらに多くの１１辺（１５１ａ〜１５１ｃ、１５２ａ〜１５２ｃ、１５３ａ〜１５３ｃ、１５４ａ、１５４ｂ）でドレイン電極１５とソース電極１４が対向している。このため、ソース電極とドレイン電極の境界領域が拡がり、裏面抵抗をさらに低減することができる。また、ソース領域とドレイン領域の面積比は５：４であり、図３７と比べてオン抵抗をより低減することができる。
図３９は、本実施の形態に係る半導体装置１００の他の例を示す平面図である。図３９の半導体装置１００は、２行×５列のパッドレイアウトの例であり、５つの外部ソース端子２ａ〜２ｅ、４つの外部ドレイン端子３ａ〜３ｄ、１つの外部ゲート端子４を備えている。
図３９では、外部ソース端子の列と外部ドレイン端子の列がそれぞれ隣り合うように交互に配置されている。すなわち、１行目に外部ゲート端子４、外部ドレイン端子３ａ、外部ソース端子２ｂ、外部ドレイン端子３ｃ、外部ソース端子２ｄの順に配置され、２行目に外部ソース端子２ａ、外部ドレイン端子３ｂ、外部ソース端子２ｃ、外部ドレイン端子３ｄ、外部ソース端子２ｅの順に配置されている。図２６の例に対して、外部ソース端子２ｄ及び２ｅが追加されている。
図３９の例では、ソース電極１４は、外部ゲート端子４周辺から外部ソース端子２ａ周辺まで延びる長方形のソース電極部１４ａと、外部ソース端子２ｂ周辺から外部ソース端子２ｃ周辺まで延びる長方形のソース電極部１４ｂと、外部ドレイン端子３ａと外部ドレイン端子３ｂの間の長方形のソース電極部１４ｃと、外部ドレイン端子３ｃと外部ドレイン端子３ｄの間の長方形のソース電極部１４ｄと、外部ソース端子２ｄ周辺から外部ソース端子２ｅ周辺まで延びる長方形のソース電極部１４ｅとで構成されている。ソース電極部１４ａ〜１４ｅは、一体形成されており、電気的に接続されている。
また、ドレイン電極１５は、外部ドレイン端子３ａ周辺の略正方形のドレイン電極部１５ａと、外部ドレイン端子３ｂ周辺の略正方形のドレイン電極部１５ｂと、外部ドレイン端子３ｃ周辺の略正方形のドレイン電極部１５ｄと、外部ドレイン端子３ｄ周辺の略正方形のドレイン電極部１５ｅと、ＥＱＲ電極１５ｃとで構成されている。ドレイン電極部１５ａとドレイン電極部１５ｂは、ソース電極部１４ｃを介して離間しており、ドレイン電極部１５ｄとドレイン電極部１５ｅは、ソース電極部１４ｄを介して離間している。ドレイン電極部１５ａ、１５ｂ、１５ｄ及び１５ｅは、ＥＱＲ電極１５ｃを介して、一体形成されており、電気的に接続されている。
図３９では、実施の形態１や３と同様に、外部ドレイン端子の隣に外部ソース端子を配置しているため、裏面抵抗を低減することができる。また、実施の形態１や３と同様に、ドレイン電極部１５ａ、１５ｂ、１５ｄ、１５ｅが少なくとも３辺（１５１ａ〜１５１ｃ、１５２ａ〜１５２ｃ、１５３ａ〜１５３ｃ、１５４ａ〜１５４ｃ）でソース電極１４と対向している。特に、実施の形態１や３と比べてさらに多くの１２辺（１５１ａ〜１５１ｃ、１５２ａ〜１５２ｃ、１５３ａ〜１５３ｃ、１５４ａ〜１５４ｃ）でドレイン電極１５とソース電極１４が対向している。このため、ソース電極とドレイン電極の境界領域が拡がり、裏面抵抗をさらに低減することができる。また、ソース領域とドレイン領域の面積比は５：４であり、図３７と比べてオン抵抗をより低減することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
例えば、上記実施の形態における、ソース（外部ソース端子、ソース電極、アクティブセル領域、もしくはソースセル領域）と、ドレイン（外部ドレイン端子、ドレイン電極、ドレインコンタクト領域、もしくはドレイン引き出し領域）について、ソースとドレインをそれぞれ逆に形成してもよい。また、ゲート（外部ゲート端子、ゲートパッド、もしくはゲート配線）を任意の位置に形成してもよいし、複数形成してもよい。
また、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。例えば、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型としてもよいし、反対に第１の導電型をｎ型、第２の導電型をｐ型としてもよい。
１ シリコン基板（半導体基板）
２、２ａ〜２ｅ 外部ソース端子
３、３ａ〜３ｅ 外部ドレイン端子
４ 外部ゲート端子
５ ゲート配線
７ ベース拡散領域
８ ソース拡散領域
９ ベースコンタクト領域
１１ ゲート電極
１２ ゲート絶縁膜
１３ 層間絶縁膜
１４ ソース電極
１４ａ〜１４ｅ ソース電極部
１５ ドレイン電極
１５ａ、１５ｂ、１５ｄ〜１５ｆ ドレイン電極部
１５ｃ ＥＱＲ電極
１６ ゲートトレンチ
２１ エピタキシャル層
２４ ドレインコンタクト領域
２５ 第１のドレインコンタクト領域
２６ 第２のドレインコンタクト領域
２７ バリアメタル
３０ ドレインコンタクトトレンチ
３１ ドレインプラグ
３２ ベースコンタクトトレンチ
３３ ベースプラグ
４０ ゲートパッド
４４ ゲートコンタクトトレンチ
４５ ゲートプラグ
４８ カバー絶縁膜
４９ ＵＢＭ
５０ ソースセル領域
５１ ドレイン引き出し領域
５２ 離間領域
５３ 外周領域
６０ 裏面電極
６１ Ｔｉ層
６２ Ｎｉ層
６３ Ａｇ層
７０ アクティブセル領域
７１ アクティブセル
１００ 半導体装置
１４０ 対抗辺
１５１、１５１ａ〜１５１ｄ 対向辺
１５２ａ〜１５２ｄ 対向辺
１５３ａ〜１５３ｄ 対向辺
１５４ａ〜１５４ｄ 対向辺
２００ 実装基板
２０１ａ〜２０１ｃ 実装端子
２０２ａ〜２０２ｄ 実装端子
２０３ 実装端子
２０４〜２０６ 配線

Claims (18)

  1. 半導体基板表面に形成され、縦型トランジスタを含むアクティブセル領域と、
    前記半導体基板表面の上に形成され、前記半導体基板裏面側から前記縦型トランジスタのドレインを引き出すドレイン電極と、
    前記ドレイン電極上に形成された外部ドレイン端子と、
    前記アクティブセル領域上に前記外部ドレイン端子の周囲の少なくとも３辺で前記ドレイン電極と対向するように形成され、前記縦型トランジスタのソースに接続されるソース電極と、
    前記ソース電極上に形成された外部ソース端子と、を備え、
    前記外部ドレイン端子と前記外部ソース端子は、隣り合って配置され、
    前記外部ドレイン端子と前記外部ソース端子のいずれか一方の端子は、他方の端子を挟み込んで配置されている、
    半導体装置。
  2. 前記ソース電極は、前記ドレイン電極の周囲全体を囲むように形成されている、
    請求項１に記載の半導体装置。
  3. 前記半導体表面に形成され、前記縦型トランジスタのドレインに接続されるドレインコンタクト領域を備え、
    前記外部ドレイン端子は、前記ドレインコンタクト領域の上に形成されている、
    請求項１に記載の半導体装置。
  4. 前記アクティブセル領域と前記ドレインコンタクト領域とは、前記少なくとも３辺で対向している、
    請求項３に記載の半導体装置。
  5. 前記アクティブセル領域は、前記ドレインコンタクト領域よりも面積が大きい、
    請求項３に記載の半導体装置。
  6. 前記アクティブセル領域と前記ドレインコンタクト領域の面積比は、約３：２である、
    請求項５に記載の半導体装置。
  7. 前記ソース電極は、前記ドレイン電極よりも面積が大きい、
    請求項１に記載の半導体装置。
  8. 前記ソース電極と前記ドレイン電極の面積比は、約３：２である、
    請求項７に記載の半導体装置。
  9. 半導体基板表面に形成され、縦型トランジスタを含むアクティブセル領域と、
    前記半導体基板表面の上に形成され、前記半導体基板裏面側から前記縦型トランジスタのドレインを引き出すドレイン電極と、
    前記ドレイン電極上に形成された外部ドレイン端子と、
    前記アクティブセル領域上に前記外部ドレイン端子の周囲の少なくとも３辺で前記ドレイン電極と対向するように形成され、前記縦型トランジスタのソースに接続されるソース電極と、
    前記ソース電極上に形成された外部ソース端子と、を備え、
    前記外部ドレイン端子と前記外部ソース端子は、隣り合って配置され、
    さらに、前記半導体基板上に形成され、前記縦型トランジスタのゲートに接続される外部ゲート端子を備え、
    前記外部ドレイン端子、前記外部ソース端子及び前記外部ゲート端子は、少なくとも２行×３列のパッドレイアウトで配置されている、
    半導体装置。
  10. 前記外部ドレイン端子を含む列と、前記外部ソース端子を含む列とが、交互に並んで配置されている、
    請求項９に記載の半導体装置。
  11. 前記外部ドレイン端子が複数形成された前記ドレイン電極は、前記外部ドレイン端子の周囲で前記ソース電極により分離されている、
    請求項９に記載の半導体装置。
  12. 前記半導体基板上の第１行目に、前記外部ゲート端子、前記外部ドレイン端子、前記外部ソース端子の順に並んで配置され、
    前記半導体基板上の第２行目に、前記外部ソース端子、前記外部ドレイン端子、前記外部ソース端子の順に並んで配置されている、
    請求項９に記載の半導体装置。
  13. 前記半導体基板上の第１行目に、前記外部ゲート端子、前記外部ソース端子、前記外部ドレイン端子の順に並んで配置され、
    前記半導体基板上の第２行目に、前記外部ドレイン端子、前記外部ソース端子、前記外部ドレイン端子の順に並んで配置されている、
    請求項９に記載の半導体装置。
  14. 前記外部ソース端子の数は、前記外部ドレイン端子の数よりも多い、
    請求項１に記載の半導体装置。
  15. 前記ドレイン電極と前記ソース電極との間の領域に前記少なくとも３辺に沿って形成され、前記縦型トランジスタのゲートに接続されるゲート配線を備える、
    請求項１に記載の半導体装置。
  16. 前記半導体基板の外周を囲むように形成され、前記ドレイン電極に接続された等電位リング電極を備える、
    請求項１に記載の半導体装置。
  17. 半導体基板表面に、縦型トランジスタを含むアクティブセル領域を形成し、
    前記半導体基板表面に、前記半導体基板裏面側から前記縦型トランジスタのドレインを引き出すドレインコンタクト領域を形成し、
    前記ドレインコンタクト領域上に、外部ドレイン端子を配置するためのドレイン電極を形成し、
    前記アクティブセル領域上に、前記外部ドレイン端子の配置位置の周囲の少なくとも３辺で前記ドレイン電極と対向するように、前記縦型トランジスタのソースに接続されるソース電極を形成し、
    前記ドレイン電極上に前記外部ドレイン端子を形成し、
    前記ソース電極上に外部ソース端子を形成し、
    前記外部ドレイン端子と前記外部ソース端子は、隣り合って配置され、
    前記外部ドレイン端子と前記外部ソース端子のいずれか一方の端子は、他方の端子を挟み込んで配置されている、
    半導体装置の製造方法。
  18. 半導体基板表面に、縦型トランジスタを含むアクティブセル領域を形成し、
    前記半導体基板表面に、前記半導体基板裏面側から前記縦型トランジスタのドレインを引き出すドレインコンタクト領域を形成し、
    前記ドレインコンタクト領域上に、外部ドレイン端子を配置するためのドレイン電極を形成し、
    前記アクティブセル領域上に、前記外部ドレイン端子の配置位置の周囲の少なくとも３辺で前記ドレイン電極と対向するように、前記縦型トランジスタのソースに接続されるソース電極を形成し、
    前記ドレイン電極上に前記外部ドレイン端子を形成し、
    前記ソース電極上に外部ソース端子を形成し、
    前記半導体基板上に、前記縦型トランジスタのゲートに接続される外部ゲート端子を形成し、
    前記外部ドレイン端子と前記外部ソース端子は、隣り合って配置され、
    前記外部ドレイン端子、前記外部ソース端子及び前記外部ゲート端子は、少なくとも２行×３列のパッドレイアウトで配置されている、
    半導体装置の製造方法。
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