JP6135169B2 - インターフェース回路 - Google Patents

Description

本発明は、複数ビットのパラレルデータを伝送するインターフェース回路に関する。

近年、例えばフルハイビジョン（ｆｕｌｌ ｈｉｇｈ ｄｅｆｉｎｉｔｉｏｎ）等をサポートする画像処理装置及び画像表示装置ではデータ転送量が増大し、データ転送速度も増大する傾向にある。このような画像処理装置及び画像表示装置において、高速シリアルインターフェース構成を採用することが可能であるが、配置エリアのデメリットなどを考慮し、ＣＭＯＳパラレルインターフェース構成が採用されることも多い。

ＣＭＯＳパラレルインターフェース構成を用いた画像処理装置及び画像表示装置では、当該装置の種類にもよるが、Ｒ信号、Ｇ信号、及びＢ信号のそれぞれに６ビット又は８ビットを必要とし、これらを伝送するための多数の信号線が必要となる。さらに、フルハイビジョンをサポートする画像処理装置及び画像表示装置では、各ＲＧＢ信号の偶数画素及び奇数画素のそれぞれに専用のチャンネルを設けるので、信号線の個数が２倍になる。

このように、ＣＭＯＳパラレルインターフェース構成を用いる場合には、パラレルデータを伝送する信号線の個数が増大する。従って、信号線間において発生する同時スイッチングノイズ及びクロストークを低減する必要がある。

同時スイッチングノイズ及びクロストークの低減に関連して、特許文献１及び２の発明がある。例えば特許文献１は、同時スイッチングノイズ及びクロストークを低減する目的で、データラッチのタイミングを変え、データ信号に遅延を付加する駆動回路を提案している。

また、同時スイッチングノイズ及びクロストークを低減する手法として、パラレルデータを伝送する各信号線に、異なる遅延時間を有する複数の経路を設け、いずれか１つの経路を選択するように設定する技術が知られている。

以下、図１５〜図１８を参照して、従来技術に係る例示的な画像処理装置について説明する。

図１５は、従来技術に係る画像処理装置１００の構成と、それに接続された画像表示装置２００とを示すブロック図である。画像処理装置１００は端子Ｂ１〜ＢＮを備え、画像表示装置２００は端子Ｃ１〜ＣＮを備え、端子Ｂ１〜ＢＮ及び端子Ｃ１〜ＣＮは、外部信号線Ｌｅ１〜ＬｅＮによってそれぞれ接続されている。画像処理装置１００は、画像処理回路１０１と、遅延回路１０２−１〜１０２−Ｎと、レジスタ１０３−１〜１０３−Ｎとを備える。画像処理回路１０１は、クロック信号ＣＬＫに基づいて動作し、Ｎビットのパラレルデータを発生する。Ｎビットのパラレルデータは、画像処理装置１００の内部の端子Ａ１〜ＡＮ及び内部信号線Ｌｉ１〜ＬｉＮを介して遅延回路１０２−１〜１０２−Ｎに送られる。遅延回路１０２−１〜１０２−Ｎにはレジスタ１０３−１〜１０３−Ｎがそれぞれ接続され、遅延回路１０２−１〜１０２−Ｎは、各レジスタ１０３−１〜１０３−Ｎの内容によって決まる所定の遅延時間をパラレルデータの各ビットに付加し、端子Ｂ１〜ＢＮに出力する。その後、遅延時間が付加されたパラレルデータの各ビットは、外部信号線Ｌｅ１〜ＬｅＮを介して画像処理装置１００から画像表示装置２００に送られる。

図１６は、図１５の遅延回路１０２−１及びレジスタ１０３−１の構成を示すブロック図である。遅延回路１０２−１は、異なる個数の遅延バッファ１１２をそれぞれ含む複数の経路（例えばＭ個の経路）と、これらの経路のうちのいずれか１つを選択するセレクタ１１１，１１３とを備える。各遅延バッファ１１２は所定の遅延時間ＴＬを有し、遅延回路１０２−１内の複数の経路は、異なる個数の遅延バッファ１１２を含むことにより異なる遅延時間をそれぞれ有する。セレクタ１１１，１１３が複数の経路のうちのいずれを選択するのかは、レジスタ１０３−１に予め記憶された設定値によって決まる。他の遅延回路１０２−２〜１０２−Ｎ及び他のレジスタ１０３−２〜１０３−Ｎもまた、図１６の遅延回路１０２−１及びレジスタ１０３−１と同様に構成される。

図１７は、図１５の遅延回路１０２−１〜１０２−Ｎに入力信号Ｓｉｎが入力されたときの出力信号Ｓｏｕｔ（１）〜Ｓｏｕｔ（Ｍ）を示すタイミングチャートである。各遅延回路１０２−１〜１０２−Ｎ内のＭ個の経路のうちのいずれか１つを選択することで、入力信号Ｓｉｎに対して所定の遅延時間を付加した出力信号Ｓｏｕｔ（１）〜Ｓｏｕｔ（Ｍ）が発生される。各遅延回路１０２−１〜１０２−Ｎ内の経路の選択は、各レジスタ１０３−１〜１０３−Ｎ内の設定値として予め決められているので、各遅延回路１０２−１〜１０２−Ｎの遅延時間は固定されている。

図１８は、図１５の画像処理装置１００及び画像表示装置２００の間における外部信号線Ｌｅ１〜ＬｅＮの配置例を示す図である。例えば、図１５の画像処理装置１００、画像表示装置２００、及び外部信号線Ｌｅ１〜ＬｅＮをプリント配線基板上に実装する場合、各外部信号線Ｌｅ１〜ＬｅＮの長さが互いに異なったり、又は、交差したりする可能性がある。このような外部信号線Ｌｅ１〜ＬｅＮを介してパラレルデータを伝送するとき、予期されなかった同時スイッチングノイズ又はクロストークに起因してＡＣスペックに違反する信号が生じた場合には、信号線の引き回しなどについて、プリント配線基板自体を再設計する必要がある。画像処理装置１００の各遅延回路１０２−１〜１０２−Ｎの遅延時間が固定されているので、予期されなかった同時スイッチングノイズ及びクロストークには対処することはできない。

また、図１５の画像処理装置１００は、外部信号線Ｌｅ１〜ＬｅＮのそれぞれに図１６の遅延回路及びレジスタを設ける必要があったので、回路規模が非常に大きくなってしまう。例えば、８ビットのＲＧＢ信号であって、奇数画素の信号及び偶数画素の信号を含むものを伝送する場合、約５０本の外部信号線が必要になり、従って、同じ個数の遅延回路及びレジスタも必要になる。

本発明の目的は、以上の問題点を解決し、従来よりも小さな回路規模でありながら、同時スイッチングノイズ及びクロストークを効果的に低減することができるインターフェース回路を提供することにある。

本発明の態様に係るインターフェース回路は、
複数の入力端子及び複数の出力端子の間で複数ビットのパラレルデータを伝送するインターフェース回路において、上記インターフェース回路は、
上記複数の入力端子及び上記複数の出力端子の間で上記パラレルデータの各ビットを伝送する複数の信号線と、
上記複数の信号線にそれぞれ挿入された複数の遅延回路と、
上記複数の遅延回路の遅延時間をそれぞれ設定する制御回路とを備え、
上記複数の出力端子のうちの互いに隣接した任意の一対の出力端子に接続された一対の信号線に挿入された一対の遅延回路のうちの一方は、当該一方の遅延回路のみに設定可能な少なくとも１つの遅延時間を有し、
上記制御回路は、上記複数の出力端子のうちの所定個数にわたって連続して隣接した出力端子に接続された所定個数の信号線上で伝送される上記パラレルデータの所定個数のビットにおいて、２つ以上のビットのレベルが同時に変化するとき、上記変化するビットを伝送する信号線に挿入された各遅延回路に、互いに異なる遅延時間を設定することを特徴とする。

本発明は、従来よりも小さな回路規模でありながら、同時スイッチングノイズ及びクロストークを効果的に低減することができるインターフェース回路を提供することができる。

本発明の実施形態に係る画像処理装置１０の構成と、それに接続された画像表示装置２０とを示すブロック図である。 図１の遅延回路群１２の構成を示す概略図である。 図２の遅延回路１２−１の構成を示すブロック図である。 図２の遅延回路１２−２の構成を示すブロック図である。 第１の変形例に係る遅延回路群１２Ａの構成を示す概略図である。 図５の遅延回路１２Ａ−１の構成を示すブロック図である。 図５の遅延回路１２Ａ−２の構成を示すブロック図である。 第２の変形例に係る遅延回路群１２Ｂの構成を示す概略図である。 図８の遅延回路１２Ｂ−１の構成を示すブロック図である。 図８の遅延回路１２Ｂ−２の構成を示すブロック図である。 図１の遅延回路群１２の第１の動作例を示す概略図である。 図１の遅延回路群１２の第２の動作例を示す概略図である。 図１２の動作例に示す遅延回路群１２に入力信号Ｒｉｎ［２：０］が入力されたときの出力信号Ｒｏｕｔ［２：０］を示すタイミングチャートである。 図１の遅延回路群１２の第３の動作例を示すタイミングチャートである。 従来技術に係る画像処理装置１００の構成と、それに接続された画像表示装置２００とを示すブロック図である。 図１５の遅延回路１０２−１及びレジスタ１０３−１の構成を示すブロック図である。 図１５の遅延回路１０２−１〜１０２−Ｎに入力信号Ｓｉｎが入力されたときの出力信号Ｓｏｕｔ（１）〜Ｓｏｕｔ（Ｍ）を示すタイミングチャートである。 図１５の画像処理装置１００及び画像表示装置２００の間における外部信号線Ｌｅ１〜ＬｅＮの配置例を示す図である。

以下、図面を参照して、本発明の実施形態に係るインターフェース回路について説明する。

図１は、本発明の実施形態に係る画像処理装置１０の構成と、それに接続された画像表示装置２０とを示すブロック図である。画像処理装置１０は端子Ｂ１〜ＢＮを備え、画像表示装置２０は端子Ｃ１〜ＣＮを備え、端子Ｂ１〜ＢＮ及び端子Ｃ１〜ＣＮは、外部信号線Ｌｅ１〜ＬｅＮによってそれぞれ接続されている。画像処理装置１０は、画像処理回路１１と、遅延回路１２−１〜１２−Ｎを含む遅延回路群１２と、遅延制御回路１３とを備える。画像処理回路１１は、クロック信号ＣＬＫに基づいて動作し、Ｎビットのパラレルデータを発生する。Ｎビットのパラレルデータは、画像処理装置１０の内部の端子Ａ１〜ＡＮ及び内部信号線Ｌｉ１〜ＬｉＮを介して遅延回路１２−１〜１２−Ｎに送られる。遅延回路１２−１〜１２−Ｎは、クロック信号ＣＬＫに基づいて動作する遅延制御回路１３によって設定された所定の遅延時間をパラレルデータの各ビットに付加し、端子Ｂ１〜ＢＮに出力する。その後、遅延時間が付加されたパラレルデータの各ビットは、外部信号線Ｌｅ１〜ＬｅＮを介して画像処理装置１０から画像表示装置２０に送られる。

遅延回路群１２及び遅延制御回路１３は、端子Ａ１〜ＡＮ及び端子Ｂ１〜ＢＮの間でＮビットのパラレルデータを伝送する、画像処理装置１０のインターフェース回路として動作する。本明細書では、端子Ａ１〜ＡＮをインターフェース回路の入力端子とみなし、端子Ｂ１〜ＢＮをインターフェース回路の出力端子とみなす。端子Ａ１〜ＡＮ及び端子Ｂ１〜ＢＮの間でパラレルデータの各ビットを伝送する複数の内部信号線Ｌｉ１〜ＬｉＮのそれぞれに遅延回路１２−１〜１２−Ｎが挿入されている。

各遅延回路１２−１〜１２−Ｎは、以下のように、遅延制御回路１３によって設定可能な１つ又は複数の遅延時間を有する。すなわち、端子Ｂ１〜ＢＮのうちの互いに隣接した任意の一対の端子に接続された一対の内部信号線に挿入された一対の遅延回路は、一対の遅延回路のうちの一方のみに設定可能な少なくとも１つの遅延時間を含む、設定可能な１つ又は複数の遅延時間を有する。各遅延回路１２−１〜１２−Ｎの遅延時間については、図２〜図１０を参照して以下に説明する。

図２は、図１の遅延回路群１２の構成を示す概略図である。端子Ｂ１〜ＢＮのうちの互いに隣接した任意の一対の端子に接続された一対の内部信号線に挿入された一対の遅延回路において、一方の遅延回路は、基準遅延時間（丸印を含むブロック）と、基準遅延時間よりも短い少なくとも１つの遅延時間（丸印を含むブロックの左側のブロック）とを有し、他方の遅延回路は、基準遅延時間と、基準遅延時間よりも長い少なくとも１つの遅延時間（丸印を含むブロックの右側のブロック）とを有する。

図３は、図２の遅延回路１２−１の構成を示すブロック図である。遅延回路１２−１は、１つの遅延バッファ３２、２つの遅延バッファ３２、及び３つの遅延バッファ３２をそれぞれ含む３つの経路と、これらの経路のうちのいずれか１つを選択するセレクタ３１，３３とを備える。各遅延バッファ３２は所定の遅延時間ΔＴを有し、遅延回路１２−１内の３つの経路は、異なる個数の遅延バッファ３２を含むことにより異なる遅延時間をそれぞれ有する。３つの遅延バッファ３２を含む経路が選択されたとき、遅延回路１２−１を通る信号に基準遅延時間ΔＴ×３が付加される。１つ又は２つの遅延バッファ３２を含む経路が選択されたとき、遅延回路１２−１を通る信号に、基準遅延時間よりも短い遅延時間ΔＴ×１又はΔＴ×２が付加される。セレクタ３１，３３が３つの経路のうちのいずれを選択するのかは、遅延制御回路１３によって設定される。遅延回路１２−３，１２−５，１２−７，…もまた遅延回路１２−１と同様に構成される。

図４は、図２の遅延回路１２−２の構成を示すブロック図である。遅延回路１２−２は、３つの遅延バッファ３２、４つの遅延バッファ３２、及び５つの遅延バッファ３２をそれぞれ含む３つの経路と、これらの経路のうちのいずれか１つを選択するセレクタ３１，３３とを備える。３つの遅延バッファ３２を含む経路が選択されたとき、遅延回路１２−２を通る信号に基準遅延時間ΔＴ×３が付加される。４つ又は５つの遅延バッファ３２を含む経路が選択されたとき、遅延回路１２−２を通る信号に、基準遅延時間よりも長い遅延時間ΔＴ×４又はΔＴ×５が付加される。セレクタ３１，３３が３つの経路のうちのいずれを選択するのかは、遅延制御回路１３によって設定される。遅延回路１２−４，１２−６，１２−８，…もまた遅延回路１２−２と同様に構成される。

図５は、第１の変形例に係る遅延回路群１２Ａの構成を示す概略図である。端子Ｂ１〜ＢＮのうちの互いに隣接した任意の一対の端子に接続された一対の内部信号線に挿入された一対の遅延回路において、一方の遅延回路は、基準遅延時間のみを有し、他方の遅延回路は、基準遅延時間と、基準遅延時間よりも短い少なくとも１つの遅延時間と、基準遅延時間よりも長い少なくとも１つの遅延時間とを有する。

図６は、図５の遅延回路１２Ａ−１の構成を示すブロック図である。遅延回路１２Ａ−１は、１つの遅延バッファ３２、２つの遅延バッファ３２、及び３つの遅延バッファ３２をそれぞれ含む３つの経路と、これらの経路のうちのいずれか１つを選択するセレクタ３１，３３とを備える。２つの遅延バッファ３２を含む経路が選択されたとき、遅延回路１２Ａ−１を通る信号に基準遅延時間ΔＴ×２が付加される。１つの遅延バッファ３２を含む経路が選択されたとき、遅延回路１２Ａ−１を通る信号に、基準遅延時間よりも短い遅延時間ΔＴ×１が付加される。３つの遅延バッファ３２を含む経路が選択されたとき、遅延回路１２Ａ−１を通る信号に、基準遅延時間よりも長い遅延時間ΔＴ×３が付加される。セレクタ３１，３３が３つの経路のうちのいずれを選択するのかは、遅延制御回路１３によって設定される。遅延回路１２Ａ−３，１２Ａ−５，１２Ａ−７，…もまた遅延回路１２Ａ−１と同様に構成される。

図７は、図５の遅延回路１２Ａ−２の構成を示すブロック図である。遅延回路１２Ａ−２は、２つの遅延バッファ３２を含む１つの経路を備える。遅延回路１２Ａ−２を通る信号に基準遅延時間ΔＴ×２が付加される。遅延回路１２Ａ−４，１２Ａ−６，１２Ａ−８，…もまた遅延回路１２Ａ−２と同様に構成される。

図８は、第２の変形例に係る遅延回路群１２Ｂの構成を示す概略図である。端子Ｂ１〜ＢＮのうちの互いに隣接した任意の一対の端子に接続された一対の内部信号線に挿入された一対の遅延回路において、一方の遅延回路は、第１の基準遅延時間と、第１の基準遅延時間よりも短い少なくとも１つの遅延時間と、第１の基準遅延時間よりも長い少なくとも１つの遅延時間とを有し、他方の遅延回路は、第１の基準遅延時間とは異なる第２の基準遅延時間と、第２の基準遅延時間よりも短い少なくとも１つの遅延時間と、第２の基準遅延時間よりも長い少なくとも１つの遅延時間とを有する。

図９は、図８の遅延回路１２Ｂ−１の構成を示すブロック図である。遅延回路１２Ｂ−１は、１つの遅延バッファ３２、２つの遅延バッファ３２、及び３つの遅延バッファ３２をそれぞれ含む３つの経路と、これらの経路のうちのいずれか１つを選択するセレクタ３１，３３とを備える。２つの遅延バッファ３２を含む経路が選択されたとき、遅延回路１２Ｂ−１を通る信号に第１の基準遅延時間ΔＴ×２が付加される。１つの遅延バッファ３２を含む経路が選択されたとき、遅延回路１２Ｂ−１を通る信号に、第１の基準遅延時間よりも短い遅延時間ΔＴ×１が付加される。３つの遅延バッファ３２を含む経路が選択されたとき、遅延回路１２Ｂ−１を通る信号に、第１の基準遅延時間よりも長い遅延時間ΔＴ×３が付加される。セレクタ３１，３３が３つの経路のうちのいずれを選択するのかは、遅延制御回路１３によって設定される。遅延回路１２Ｂ−３，１２Ｂ−５，１２Ｂ−７，…もまた遅延回路１２Ｂ−１と同様に構成される。

図１０は、図８の遅延回路１２Ｂ−２の構成を示すブロック図である。遅延回路１２Ｂ−１は、２つの遅延バッファ３２、３つの遅延バッファ３２、及び４つの遅延バッファ３２をそれぞれ含む３つの経路と、これらの経路のうちのいずれか１つを選択するセレクタ３１，３３とを備える。３つの遅延バッファ３２を含む経路が選択されたとき、遅延回路１２Ｂ−１を通る信号に第２の基準遅延時間ΔＴ×３が付加される。２つの遅延バッファ３２を含む経路が選択されたとき、遅延回路１２Ｂ−１を通る信号に、第２の基準遅延時間よりも短い遅延時間ΔＴ×２が付加される。３つの遅延バッファ３２を含む経路が選択されたとき、遅延回路１２Ｂ−１を通る信号に、第２の基準遅延時間よりも長い遅延時間ΔＴ×４が付加される。セレクタ３１，３３が３つの経路のうちのいずれを選択するのかは、遅延制御回路１３によって設定される。遅延回路１２Ｂ−３，１２Ｂ−５，１２Ｂ−７，…もまた遅延回路１２Ｂ−１と同様に構成される。

図２の遅延回路群１２、図５の遅延回路群１２Ａ、及び図８の遅延回路群１２Ｂのいずれかを採用することにより、図１６のような遅延回路を備えた場合よりも回路規模を削減することができる。遅延回路群１２，１２Ａ，１２Ｂ（又は他の変形）のいずれを採用するのかについては、画像処理装置１０の外部のＡＣスペックを満たすものが選択される。

再び図１を参照し、遅延制御回路１３は、端子Ｂ１〜ＢＮのうちの所定個数にわたって連続して隣接した端子に接続された所定個数の内部信号線上で伝送されるパラレルデータの所定個数のビットにおいて、２つ以上のビットのレベルが同時に変化するとき、変化するビットを伝送する内部信号線に挿入された各遅延回路に、互いに異なる遅延時間を設定する。特に、遅延制御回路１３は、端子Ｂ１〜ＢＮのうちの互いに隣接した任意の一対の端子に接続された一対の内部信号線上で伝送されるパラレルデータの一対のビットのレベルが同時に変化するとき、一対の内部信号線に挿入された一対の遅延回路に、互いに異なる遅延時間を設定する。

なお、端子Ｂ１〜ＢＮのうちの所定個数にわたって連続して隣接した端子にそれぞれ接続される外部信号線は、プリント配線基板などの上で互いに近接して設けられると考えられる。従って、遅延制御回路１３は、これらの外部信号線間において発生する同時スイッチングノイズ及びクロストークを低減するように、対応する遅延回路の遅延時間を設定する。

図１１は、図１及び図２の遅延回路群１２の第１の動作例を示す概略図である。図１１を参照すると、入力信号Ｓｉｎ［７：０］が遅延回路群１２に入力され、遅延回路群１２により遅延時間が付加された後、出力信号Ｓｏｕｔ［７：０］が遅延回路群１２から出力される。遅延制御回路１３は、所定の外部信号線で伝送される注目信号と、その外部信号線に隣接した信号線で伝送される信号、又は、その外部信号線に近接したいくつかの信号線でそれぞれ伝送される信号とをまとめて監視し、これらの信号のビットのうちの２つ以上のビットのレベルが同時に変化するとき、同時スイッチングが発生したと判断する。図１１の例では、入力信号Ｓｉｎ［２］を注目信号とし、遅延制御回路１３は、この入力信号Ｓｉｎ［２］と、前後２ビットにわたって連続して隣接した入力信号Ｓｉｎ［０］、Ｓｉｎ［１］、Ｓｉｎ［３］、及びＳｉｎ［４］とをまとめて監視する。さらに、入力信号Ｓｉｎ［７］を注目信号とし、遅延制御回路１３は、この入力信号Ｓｉｎ［７］と、前後２ビットにわたって連続して隣接した入力信号Ｓｉｎ［５］、Ｓｉｎ［６］、Ｓｉｎ［８］、及びＳｉｎ［９］とをまとめて監視する（入力信号Ｓｉｎ［８］及びＳｉｎ［９］は図示せず）。

図１１の時刻ｔ１において、入力信号Ｓｉｎ［４：０］のうちの２つ、すなわち、入力信号Ｓｉｎ［０］及びＳｉｎ［１］のレベルが同時に変化すると（立ち上がり又は立ち下がり）、遅延制御回路１３は、対応する遅延回路１２−１，１２−２を用いて、これらの入力信号Ｓｉｎ［０］及びＳｉｎ［１］に、他の入力信号Ｓｉｎ［２］、Ｓｉｎ［３］、及びＳｉｎ［４］とは異なる遅延時間を付加する。遅延制御回路１３は、入力信号Ｓｉｎ［０］には、基準遅延時間よりも短い遅延時間を付加し、入力信号Ｓｉｎ［１］には、基準遅延時間よりも長い遅延時間を付加する。また、遅延制御回路１３は、他の入力信号Ｓｉｎ［２］、Ｓｉｎ［３］、及びＳｉｎ［４］については、基準遅延時間から変化させない。時刻ｔ１における入力信号Ｓｉｎ［４：０］のレベルが変化したとき、遅延回路１２−１〜１２−８の遅延時間が基準遅延時間から変化しない場合には、出力信号Ｓｏｕｔ［４：０］のレベルは時刻ｔ１’において変化する。しかしながら、正又は負の遅延時間を付加したことにより、出力信号Ｓｏｕｔ［０］のレベルは、時刻ｔ１’よりも時間ΔＴ×２にわたって先行し、出力信号Ｓｏｕｔ［１］のレベルは、時刻ｔ１’よりも時間ΔＴ×２にわたって遅延する。

図１１の時刻ｔ３において、入力信号Ｓｉｎ［９：５］のうちの２つ、すなわち、入力信号Ｓｉｎ［５］及びＳｉｎ［６］のレベルが同時に変化すると（立ち上がり又は立ち下がり）、遅延制御回路１３は、対応する遅延回路１２−６，１２−７を用いて、これらの入力信号Ｓｉｎ［５］及びＳｉｎ［６］に、他の入力信号Ｓｉｎ［７］、Ｓｉｎ［８］、及びＳｉｎ［９］とは異なる遅延時間を付加する。遅延制御回路１３は、入力信号Ｓｉｎ［５］には、基準遅延時間よりも長い遅延時間を付加し、入力信号Ｓｉｎ［６］には、基準遅延時間よりも短い遅延時間を付加する。また、遅延制御回路１３は、他の入力信号Ｓｉｎ［７］、Ｓｉｎ［８］、及びＳｉｎ［９］については、基準遅延時間から変化させない。時刻ｔ３における入力信号Ｓｉｎ［９：５］のレベルが変化したとき、遅延回路１２−１〜１２−８の遅延時間が基準遅延時間から変化しない場合には、出力信号Ｓｏｕｔ［９：５］のレベルは時刻ｔ３’において変化する。しかしながら、正又は負の遅延時間を付加したことにより、出力信号Ｓｏｕｔ［５］のレベルは、時刻ｔ１’よりも時間ΔＴ×２にわたって遅延し、出力信号Ｓｏｕｔ［６］のレベルは、時刻ｔ１’よりも時間ΔＴ×２にわたって先行する。

遅延制御回路１３は、クロック信号ＣＬＫの周期ごとに、各入力信号Ｓｉｎ［７：０］のレベルが変化するか否かについて、及び、２つ以上の入力信号のレベルが同時に変化するか否かについて判断する。遅延制御回路１３は、各遅延回路１２−１〜１２−８に設定可能な遅延時間のうち、２つ以上の入力信号のレベルが同時に変化したときに出力信号の同時スイッチングを回避できるものを選択する。このように、本実施形態の画像処理装置１０は、出力信号の同時スイッチングを回避することにより、クロストークを防止することができる。本実施形態の画像処理装置１０は、従来技術の画像処理装置１００のように遅延時間が固定された場合（図１７）と比較して、複数の入力信号のレベルが同時に変化したときに、同時スイッチング及びクロストークをより効果的に低減することができる。

図１２は、図１の遅延回路群１２の第２の動作例を示す概略図である。図１２の例は、入力信号のレベルの変化が、互いに近接した一部の信号線を通る信号のみに集中する場合を示す。パラレルデータがインクリメントするデータであれば、下位ビットのレベルのみが集中的に変化する。また、画像処理装置１０は、例えば、それぞれ階調を有するＲ信号、Ｇ信号、及びＢ信号を扱う場合がある。この場合において、全黒画像の信号から全白画像の信号へ変化するときは、従来技術の画像処理装置１００（図１５）と比較しても効果にそれほどの違いは出ない。しかしながら、例えば８ビットの階調を有するＲ信号のうち、互いに隣接する下位３ビットのみのレベルが同時に変化するときには、従来技術の画像処理装置１００と比較してより顕著な効果がある。

図１２を参照すると、入力信号Ｒｉｎ［７：０］が遅延回路群１２に入力され、遅延回路群１２により遅延時間が付加された後、出力信号Ｒｏｕｔ［７：０］が遅延回路群１２から出力される。

図１２の時刻ｔ１において、入力信号Ｒｉｎ［２：０］のレベルが同時に変化すると（立ち上がり又は立ち下がり）、遅延制御回路１３は、対応する遅延回路１２−１，１２−２，１２−３を用いて、これらの入力信号Ｒｉｎ［２：０］に、互いに異なる遅延時間を付加する。遅延制御回路１３は、入力信号Ｒｉｎ［０］には、基準遅延時間よりも短い遅延時間を付加し、入力信号Ｒｉｎ［１］には、基準遅延時間よりも長い遅延時間を付加し、入力信号Ｒｉｎ［２］については、基準遅延時間から変化させない。

図１３は、図１２の動作例に示す遅延回路群１２に入力信号Ｒｉｎ［２：０］が入力されたときの出力信号Ｒｏｕｔ［２：０］を示すタイミングチャートである。図１３に比較例として示した従来技術の画像処理装置（図１５及び図１７）は、入力信号Ｒｉｎ［２：０］のそれぞれのレベルが変化するか否かにかかわらず、予め決められた遅延時間（ＴＬ×０、ＴＬ×１、ＴＬ×２）を入力信号Ｒｉｎ［２：０］に付加する。一方、本実施形態の画像処理装置１０は、入力信号Ｒｉｎ［２：０］のうちの２つ以上のレベルが同時に変化したときのみ、変化する信号に対して、互いに異なる遅延時間を選択して付加する。

以上説明したように、本実施形態の画像処理装置１０は、入力信号のレベルの変化が、互いに近接した一部の信号線を通る信号のみに集中する場合においても、従来技術の画像処理装置１００のように遅延時間が固定された場合と比較して、同時スイッチング及びクロストークをより効果的に低減することができる。

図１４は、図１の遅延回路群１２の第３の動作例を示すタイミングチャートである。遅延制御回路１３は、パラレルデータを伝送するクロック毎に、ビットのレベルが同時に変化するか否かを判断する。図１４は、入力信号Ｓｉｎが入力されたとき、例えば４通りの遅延時間を付加して出力信号Ｓｏｕｔ１〜Ｓｏｕｔ４を発生する場合を示す。入力信号Ｓｉｎに対して、位相が変化してもよく（Ｓｏｕｔ１、Ｓｏｕｔ２）、又は、周期が変化してもよい（Ｓｏｕｔ３、Ｓｏｕｔ４）。位相又は周期を変化させることにより、信号のオーバーシュート及びアンダーシュートの両方を考慮して、同時スイッチング及びクロストークをより効果的に低減することができる。例えば図１８に示すように外部信号線Ｌｅ１〜ＬｅＮがプリント配線基板上で交差するように配置される場合、特に、ＡＣスペックの要件が厳しい信号などのレベルが同時に変化したとき、クロック信号ＣＬＫの周期ごとに遅延時間を調整することができる。

本実施形態の画像処理装置１０によれば、複数の入力信号のレベルが同時に変化するとき、どの信号に、どれだけの遅延時間を与えるのかについて、一般的には、以下のように決定される。パラレルデータの内容がインクリメントデータ、コードデータ、ランダムデータ、又はその他のいずれであるのかかということは、ユーザには既知であるので、ユーザは、パラレルデータの各ビットのうちで１つ又は複数の注目信号を決定し、各注目信号の周囲の何個の信号をまとめて監視するのかを決定する。遅延制御回路１３は、パラレルデータの２つ以上のビットのレベルが同時に変化するとき、変化するビットを伝送する内部信号線に挿入された各遅延回路に、互いに異なる遅延時間を設定する。

画像処理装置１０は、独立した集積回路であってもよく、又は、集積回路内の回路部分であってもよい。

画像表示装置２０が外部信号線Ｌｅ１〜ＬｅＮを介して信号を受信するとき、各信号には、異なる遅延時間が付加されている。このとき、遅延時間が付加された信号が、画像表示装置２０のＡＣスペックを満たすように、画像処理装置１０は構成される。通信可能な遅延時間の範囲内（すなわち、ＡＣスペックの範囲内)）であれば、信号を復元するために、付加された遅延時間を画像処理装置１０から画像表示装置２０に通知する必要はない。画像表示装置２０のＡＣスペックが厳しくない場合には、より大きな正又は負の遅延時間を使用することができる。

本発明の態様に係るインターフェース回路及び画像処理装置は、以下の構成を備えたことを特徴とする。

本発明の第１の態様に係るインターフェース回路は、
複数の入力端子及び複数の出力端子の間で複数ビットのパラレルデータを伝送するインターフェース回路において、上記インターフェース回路は、
上記複数の入力端子及び上記複数の出力端子の間で上記パラレルデータの各ビットを伝送する複数の信号線と、
上記複数の信号線にそれぞれ挿入された複数の遅延回路と、
上記複数の遅延回路の遅延時間をそれぞれ設定する制御回路とを備え、
上記複数の出力端子のうちの互いに隣接した任意の一対の出力端子に接続された一対の信号線に挿入された一対の遅延回路のうちの一方は、当該一方の遅延回路のみに設定可能な少なくとも１つの遅延時間を有し、
上記制御回路は、上記複数の出力端子のうちの所定個数にわたって連続して隣接した出力端子に接続された所定個数の信号線上で伝送される上記パラレルデータの所定個数のビットにおいて、２つ以上のビットのレベルが同時に変化するとき、上記変化するビットを伝送する信号線に挿入された各遅延回路に、互いに異なる遅延時間を設定することを特徴とする。

本発明の第２の態様に係るインターフェース回路は、第１の態様に係るインターフェース回路において、
上記制御回路は、上記複数の出力端子のうちの互いに隣接した任意の一対の出力端子に接続された一対の信号線上で伝送される上記パラレルデータの一対のビットのレベルが同時に変化するとき、上記一対の信号線に挿入された一対の遅延回路に、互いに異なる遅延時間を設定することを特徴とする。

本発明の第３の態様に係るインターフェース回路は、第１又は第２の態様に係るインターフェース回路において、
上記複数の出力端子のうちの互いに隣接した任意の一対の出力端子に接続された一対の信号線に挿入された一対の遅延回路において、
一方の遅延回路は、基準遅延時間と、上記基準遅延時間よりも短い少なくとも１つの遅延時間とを有し、
他方の遅延回路は、上記基準遅延時間と、上記基準遅延時間よりも長い少なくとも１つの遅延時間とを有することを特徴とする。

本発明の第４の態様に係るインターフェース回路は、第１又は第２の態様に係るインターフェース回路において、
上記複数の出力端子のうちの互いに隣接した任意の一対の出力端子に接続された一対の信号線に挿入された一対の遅延回路において、
一方の遅延回路は、基準遅延時間のみを有し、
他方の遅延回路は、上記基準遅延時間と、上記基準遅延時間よりも短い少なくとも１つの遅延時間と、上記基準遅延時間よりも長い少なくとも１つの遅延時間とを有することを特徴とする。

本発明の第５の態様に係るインターフェース回路は、第１又は第２の態様に係るインターフェース回路において、
上記複数の出力端子のうちの互いに隣接した任意の一対の出力端子に接続された一対の信号線に挿入された一対の遅延回路において、
一方の遅延回路は、第１の基準遅延時間と、上記第１の基準遅延時間よりも短い少なくとも１つの遅延時間と、上記第１の基準遅延時間よりも長い少なくとも１つの遅延時間とを有し、
他方の遅延回路は、上記第１の基準遅延時間とは異なる第２の基準遅延時間と、上記第２の基準遅延時間よりも短い少なくとも１つの遅延時間と、上記第２の基準遅延時間よりも長い少なくとも１つの遅延時間とを有することを特徴とする。

本発明の第６の態様に係るインターフェース回路は、第１〜第５の態様に係るインターフェース回路において、
上記制御回路は、上記パラレルデータを伝送するクロック毎に、ビットのレベルが同時に変化するか否かを判断することを特徴とする。

本発明の第７の態様に係る画像処理装置は、本発明の第１〜第６の態様に係るインターフェース回路を備えたことを特徴とする。

１０…画像処理装置、
２０…画像表示装置、
１１…画像処理回路、
１２，１２Ａ，１２Ｂ…遅延回路群、
１２−１〜１２−Ｎ，１２Ａ−１，１２Ａ−２，１２Ｂ−１，１２Ｂ−２…遅延回路、
１３…遅延制御回路、
３１，３３…セレクタ、
３２…遅延バッファ、
Ａ１〜ＡＮ，Ｂ１〜ＢＮ，Ｃ１〜ＣＮ…端子、
Ｌｅ１〜ＬｅＮ…外部信号線。
Ｌｉ１〜ＬｉＮ…内部信号線。

特開２００２−２０２７６０号公報 特開２００２−２８７６９１号公報

Claims (6)

1. 複数の入力端子及び複数の出力端子の間で複数ビットからなるパラレルデータの各ビットをそれぞれ伝送する複数の信号線を備えたインターフェース回路であって、
   上記複数の信号線にそれぞれ挿入された複数の遅延回路と、
   上記複数の遅延回路の遅延時間をそれぞれ設定する制御回路とを備え、
   上記複数の遅延回路は、互いに隣接する上記複数の信号線に交互に挿入された、複数の第１の遅延回路及び複数の第２の遅延回路を含み、
   上記複数の信号線のうちの互いに隣接した任意の一対の信号線に挿入された一対の第１及び第２の遅延回路のうちの一方は、当該一方の遅延回路のみに設定可能でありかつ他方の遅延回路には設定可能ではない少なくとも１つの遅延時間を有するように構成され、
   上記制御回路は、上記複数の信号線のうちの所定個数にわたって連続して隣接した信号線上で伝送される上記パラレルデータの所定個数のビットにおいて、２つ以上のビットのレベルが同時に変化するとき、上記変化するビットを伝送する信号線に挿入された各遅延回路に、互いに異なる遅延時間を設定することを特徴とするインターフェース回路。
2. 上記制御回路は、上記複数の信号線のうちの互いに隣接した任意の一対の信号線上で伝送される上記パラレルデータの一対のビットのレベルが同時に変化するとき、上記一対の信号線に挿入された一対の第１及び第２の遅延回路に、互いに異なる遅延時間を設定することを特徴とする請求項１記載のインターフェース回路。
3. 上記複数の信号線のうちの互いに隣接した任意の一対の信号線に挿入された一対の第１及び第２の遅延回路において、
   上記第１の遅延回路は、基準遅延時間と、上記基準遅延時間よりも短い少なくとも１つの遅延時間とを有するように構成され、
   上記第２の遅延回路は、上記基準遅延時間と、上記基準遅延時間よりも長い少なくとも１つの遅延時間とを有するように構成されることを特徴とする請求項１又は２記載のインターフェース回路。
4. 上記複数の信号線のうちの互いに隣接した任意の一対の信号線に挿入された一対の第１及び第２の遅延回路において、
   上記第１の遅延回路は、基準遅延時間のみを有するように構成され、
   上記第２の遅延回路は、上記基準遅延時間と、上記基準遅延時間よりも短い少なくとも１つの遅延時間と、上記基準遅延時間よりも長い少なくとも１つの遅延時間とを有するように構成されることを特徴とする請求項１又は２記載のインターフェース回路。
5. 上記複数の信号線のうちの互いに隣接した任意の一対の信号線に挿入された一対の第１及び第２の遅延回路において、
   上記第１の遅延回路は、第１の基準遅延時間と、上記第１の基準遅延時間よりも短い少なくとも１つの遅延時間と、上記第１の基準遅延時間よりも長い少なくとも１つの遅延時間とを有するように構成され、
   上記第２の遅延回路は、上記第１の基準遅延時間とは異なる第２の基準遅延時間と、上記第２の基準遅延時間よりも短い少なくとも１つの遅延時間と、上記第２の基準遅延時間よりも長い少なくとも１つの遅延時間とを有するように構成されることを特徴とする請求項１又は２記載のインターフェース回路。
6. 上記制御回路は、上記パラレルデータを伝送するクロック毎に、ビットのレベルが同時に変化するか否かを判断することを特徴とする請求項１〜５のうちのいずれか１つに記載のインターフェース回路。

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