Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP6139340B2 - 半導体装置およびその製造方法 - Google Patents
[go: Go Back, main page]

JP6139340B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP6139340B2
JP6139340B2 JP2013182560A JP2013182560A JP6139340B2 JP 6139340 B2 JP6139340 B2 JP 6139340B2 JP 2013182560 A JP2013182560 A JP 2013182560A JP 2013182560 A JP2013182560 A JP 2013182560A JP 6139340 B2 JP6139340 B2 JP 6139340B2
Authority
JP
Japan
Prior art keywords
diamond semiconductor
semiconductor layer
type
diamond
semiconductor region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013182560A
Other languages
English (en)
Other versions
JP2015050393A (ja
Inventor
鈴木　真理子
真理子 鈴木
酒井　忠司
忠司 酒井
千春 太田
千春 太田
和人 高尾
和人 高尾
四戸　孝
孝 四戸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2013182560A priority Critical patent/JP6139340B2/ja
Priority to US14/473,158 priority patent/US10079282B2/en
Publication of JP2015050393A publication Critical patent/JP2015050393A/ja
Application granted granted Critical
Publication of JP6139340B2 publication Critical patent/JP6139340B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/40—Vertical BJTs
    • H10D10/441—Vertical BJTs having an emitter-base junction ending at a main surface of the body and a base-collector junction ending at a lateral surface of the body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
    • H10D48/01—Manufacture or treatment
    • H10D48/031—Manufacture or treatment of three-or-more electrode devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/8303—Diamond
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/051—Manufacture or treatment of Schottky diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/50—PIN diodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/24—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using chemical vapour deposition [CVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
    • H10P14/2901—Materials
    • H10P14/2902—Materials being Group IVA materials
    • H10P14/2903—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
    • H10P14/2926—Crystal orientations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
    • H10P14/3406—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3438—Doping during depositing
    • H10P14/3441—Conductivity type
    • H10P14/3442—N-type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3438—Doping during depositing
    • H10P14/3441—Conductivity type
    • H10P14/3444—P-type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • H10P95/92—Formation of n- or p-type semiconductors, e.g. doping of graphene

Landscapes

  • Bipolar Transistors (AREA)
  • Recrystallisation Techniques (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
ダイヤモンドはその優れた機械的、化学的および熱的特性に加え、優れた半導体特性を持つことから、半導体デバイス材料として注目されている。特に、室温で約５．５ｅＶのバンドギャップを持つため、紫外線発光デバイスや負性電子親和力を利用した電子放出デバイスとして期待される。また、絶縁破壊耐性が高いため、パワーデバイスとしても期待される。さらに、堅牢な結晶性から、特に高温や放射線などの過酷な環境下で用いられる耐環境性デバイスとして期待される。
ダイヤモンドのパワーデバイスは近年盛んに開発が行われている。例えば、ショットキー接合を有するショットキーバリアダイオード、ＰＩＮ構造のデバイス、ショットキー接合にＰＮ接合を組み合わせたデバイス、等に関する報告がなされている。
ダイヤモンドのパワーデバイスの実使用を実現するために、ダイヤモンドの備える高い絶縁破壊耐圧を十分に活用できるデバイス構造が望まれる。
特開２０１２−１９０９８１号公報
Ｋａｔｏ ｅｔ ａｌ．，"ｎ−ｔｙｐｅ ｄｉａｍｏｎｄ ｇｒｏｗｔｈ ｂｙ ｐｈｏｓｐｈｏｒｏｕｓ ｄｏｐｉｎｇ ｏｎ （００１）−ｏｒｉｅｎｔｅｄ ｓｕｒｆａｃｅ"，Ｊ．Ｐｈｙｓ．，Ｄ：Ａｐｐｌｙ．Ｐｈｙｓ．４０ （２００７） ６１８９−６２００．
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、高い絶縁破壊耐圧を実現する半導体装置およびその製造方法を提供することにある。
実施形態の半導体装置は、ｉ型またはｐ型の第１のダイヤモンド半導体層と、前記第１のダイヤモンド半導体層上に設けられるｎ型の第２のダイヤモンド半導体層と、前記第１のダイヤモンド半導体層と前記第２のダイヤモンド半導体層とを含むように設けられ、上面が｛１００｝面から±１０度以内の面方位を有し、側面が｛１００｝面から＜０１１＞±２０度の方向に対し２０度以上９０度以下傾斜するメサ構造と、前記側面に設けられ、前記第２のダイヤモンド半導体層と接し、前記第２のダイヤモンド半導体層よりｎ型の不純物濃度が低いｎ型の第１のダイヤモンド半導体領域と、を備えること特徴とする。
第１の実施形態の半導体装置の模式断面図である。 第１の実施形態の半導体装置の模式上面図である。 第１の実施形態の半導体装置の製造方法の第１の形態を示す模式断面図である。 第１の実施形態の半導体装置の製造方法の第１の形態を示す模式断面図である。 第１の実施形態の半導体装置の製造方法の第１の形態を示す模式断面図である。 第１の実施形態の半導体装置の製造方法の第１の形態を示す模式断面図である。 第１の実施形態の半導体装置の製造方法の第２の形態を示す模式断面図である。 第１の実施形態の半導体装置の製造方法の第２の形態を示す模式断面図である。 第１の実施形態の半導体装置の製造方法の第２の形態を示す模式断面図である。 第２の実施形態の半導体装置の模式断面図である。 第２の実施形態の半導体装置の模式上面図である。 第２の実施形態の半導体装置の製造方法を示す模式断面図である。 第２の実施形態の半導体装置の製造方法を示す模式断面図である。 第３の実施形態の半導体装置の模式断面図である。 第３の実施形態の半導体装置の製造方法を示す模式断面図である。 第４の実施形態の半導体装置の模式断面図である。 第４の実施形態の半導体装置の製造方法を示す模式断面図である。 第４の実施形態の半導体装置の製造方法を示す模式断面図である。 第４の実施形態の半導体装置の製造方法を示す模式断面図である。 第４の実施形態の半導体装置の製造方法を示す模式断面図である。 第４の実施形態の半導体装置の製造方法を示す模式断面図である。
以下、図面を参照しつつ本発明の実施形態を説明する。
本明細書中、ｉ型の半導体とは、真性半導体を意味する。いいかえれば、積極的にｎ型またはｐ型のドーパントを導入していない半導体を意味する。半導体の製造に伴い不可避的に導入されるドーパントについては、これを許容する概念とする。
また、以下の説明において、ｎ＋、ｎ、ｎ−および、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
（第１の実施形態）
本実施形態の半導体装置は、ｉ型またはｐ型の第１のダイヤモンド半導体層と、第１のダイヤモンド半導体層上に設けられるｎ型の第２のダイヤモンド半導体層と、第１のダイヤモンド半導体層と第２のダイヤモンド半導体層とを含むように設けられ、上面が｛１００｝面から±１０度以内の面方位を有し、側面が｛１００｝面から＜０１１＞±２０度の方向に対し２０度以上９０度以下傾斜するメサ構造と、側面に設けられ、第２のダイヤモンド半導体層と接し、第２のダイヤモンド半導体層よりｎ型の不純物濃度が低いｎ型の第１のダイヤモンド半導体領域と、を備える。そして、第１のダイヤモンド半導体層の、第２のダイヤモンド半導体層と反対側に設けられ、第１のダイヤモンド半導体層よりｐ型の不純物濃度が高いｐ型の第３のダイヤモンド半導体層を、さらに備える
図１は、本実施形態の半導体装置の模式断面図である。図２は、本実施形態の半導体装置の模式上面図である。図２は、図１から電極と絶縁膜を除いた状態を示す。図１は、図２のＡＡ断面図である。本実施形態の半導体装置１００は、ＰＩＮダイオードである。
半導体装置１００は、ｐ＋型のダイヤモンド半導体層（第３のダイヤモンド半導体層）１２、ｐ＋型のダイヤモンド半導体層１２上のｉ型またはｐ型のダイヤモンド半導体層（第１のダイヤモンド半導体層）１４、ｉ型またはｐ型のダイヤモンド半導体層１４上のｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６を備えている。
そして、ｉ型またはｐ型のダイヤモンド半導体層（第１のダイヤモンド半導体層）１４とｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６を含むように設けられる台形状のメサ構造を備えている。また、メサ構造の側面に設けられ、ｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６に接するｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８を備えている。
ｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６の上面には、カソード電極（第１の電極：陰極）２０が設けられる。また、ｐ＋型のダイヤモンド半導体層（第３のダイヤモンド半導体層）１２の下面には、アノード電極（第２の電極：陽極）２２が設けられる。
ｐ＋型のダイヤモンド半導体層（第３のダイヤモンド半導体層）１２は、アノード電極（第２の電極）２０を形成するための、いわゆるｐ型コンタクト層である。ｐ＋型のダイヤモンド半導体層（第３のダイヤモンド半導体層）１２は、例えば、ボロン（Ｂ）がｐ型不純物として含有される。なお、ｐ＋型のダイヤモンド半導体層（第３のダイヤモンド半導体層）１２は、第１のダイヤモンド半導体層１４より、ｐ型の不純物濃度が高い。
ｉ型またはｐ型のダイヤモンド半導体層（第１のダイヤモンド半導体層）１４は、キャリアを伝搬する、いわゆるドリフト層である。ｉ型またはｐ型のダイヤモンド半導体層（第１のダイヤモンド半導体層）１４は、真性半導体またはｐ型半導体で形成される。
ｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６は、カソード電極（第１の電極）２０を形成するための、いわゆるｎ型コンタクト層である。ｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６は、例えば、リン（Ｐ）がｎ型不純物として含有される。
メサ構造の上面は、｛１００｝面から±１０度以内の面方位を備える。また、メサ構造の４つの側面は、それぞれ、｛１００｝面から＜０１１＞±２０度の方向に対し２０度以上９０度以下傾斜する。
図２において、斜線のハッチングが、メサ構造の側面に設けられるｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８を示す。点線の四角形がメサ構造の上面と斜面の境界である。図１、図２に示すように、４つの側面は、｛１００｝面から［０１１］、［０−１１］、［０１−１］、［０−１−１］方向に対して傾斜している。
ｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８は、ＰＩＮダイオードの逆バイアス時の耐圧を向上させる、いわゆる電界緩和層である。ｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８は、例えば、リン（Ｐ）がｎ型不純物として含有される。
ｎ型のダイヤモンド半導体領域１８は、ｎ＋型のダイヤモンド半導体層１６と接し、ｎ＋型のダイヤモンド半導体層１６の周囲に設けられる。ｎ型のダイヤモンド半導体領域１８のｎ型不純物濃度は、ｎ＋型のダイヤモンド半導体層１６のｎ型不純物濃度よりも低い。
カソード電極（第１の電極：陰極）２０は、金属で形成される。金属は、例えば、チタン（Ｔｉ）である。カソード電極２０とｎ＋型のダイヤモンド半導体層１６との間は、オーミックコンタクトであることが望ましい。
アノード電極（第２の電極：陽極）２２は、金属で形成される。金属は、例えば、チタン（Ｔｉ）である。アノード電極２２とｐ＋型のダイヤモンド半導体層１２との間は、オーミックコンタクトであることが望ましい。
なお、ＰＩＮダイオード１００のカソード電極（第１の電極：陰極）２０以外の表面は、保護絶縁膜２４で覆われる。保護絶縁膜２４は、例えば、シリコン窒化膜である。
本実施形態のＰＩＮダイオード１００によれば、メサ構造を設けることで、電界が緩和され、接合の耐圧が向上する。電界緩和の観点からメサ構造の斜面の傾斜は、メサ構造の上面を基準に、４５度以上６５度以下であることが望ましい。
本実施形態では、電界緩和層となるｎ型のダイヤモンド半導体領域１８を設けることで接合の耐圧が向上する。特に、図１に示すように、メサ構造の上面と、メサ構造の側面の角部に、ｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８が設けられること構造が望ましい。角部をｎ型不純物の低濃度領域とすることで、角部のｎ型半導体層での空乏層の伸びが大きくなる。したがって、一層の電界緩和効果が得られ、接合の耐圧が向上するからである。
ダイヤモンド半導体では、不純物のドーピングをイオン注入や固相拡散で行うことは困難であり、通常、半導体層成膜時にドーピングを行う方法が採用される。そして、ダイヤモンド半導体の成膜時には、不純物取り込み効率の面方位依存性が顕著である。
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）成長によって形成されるダイヤモンド半導体では、不純物の層内への取り込み効率は、面方位に強く依存する。例えば、不純物がｎ型ドーパントであるリン（Ｐ）の場合、｛１１１｝面基板上の｛１１１｝面成長の場合、すなわち＜１１１＞方向への成長の場合、リンの取り込み効率は０．０２％程度である。
これに対し、｛１１０｝面基板上の｛１１０｝面成長の場合、すなわち＜１１０＞方向への成長の場合、リンの取り込み効率は０．０００２％程度である。また、｛１００｝面基板上の｛１００｝面成長の場合、すなわち＜１００＞方向への成長の場合、リンの取り込み効率は０．００００１％未満である。
本実施形態では、メサ構造の斜面を特定の方向に設けることで、ｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８の不純物濃度を所望の濃度にすることが容易となる。したがって、電界緩和層であるｎ型のダイヤモンド半導体領域１８の濃度が安定し、安定して高い絶縁破壊耐圧を備えるＰＩＮダイオードの実現が可能となる。
すなわち、ｎ型のダイヤモンド半導体領域１８の成長を、＜１１１＞方向への成長に近づけることにより、リンの取り込み効率を上げ、ｎ型不純物濃度の制御性を向上させる。＜１１１＞方向への成長に近づける観点から、メサ構造側面が、｛１００｝面から＜０１１＞±２０度の方向に対し４５度以上６５度以下傾斜する面方位を有することが望ましい。
本実施形態において、ｐ＋型のダイヤモンド半導体層１２の不純物濃度は、例えば、５×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下であることが望ましい。不純物濃度が、上記範囲を下回ると、アノード電極２２との間のコンタクト抵抗が高くなりすぎるおそれがある。また、上記範囲を上回ると、半導体層の形成が困難となるおそれがある。
ｉ型またはｐ型のダイヤモンド半導体層１４は、真性半導体（ｉ型）であることが、高耐圧および高移動度を実現する観点から望ましい。ｉ型の場合、不純物濃度は、１×１０１５ａｔｏｍｓ／ｃｍ３以下であることが高耐圧および高移動度を実現する観点から望ましい。
一方、ｉ型またはｐ型のダイヤモンド半導体層１４が、ｐ型の場合、高耐圧を実現する観点から、ｐ型のダイヤモンド半導体層中のｐ型不純物濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。
ｎ＋型のダイヤモンド半導体層１６の不純物濃度は、例えば、５×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下であることが望ましい。不純物濃度が、上記範囲を下回ると、カソード電極２０との間のコンタクト抵抗が高くなりすぎるおそれがある。また、上記範囲を上回ると、半導体層の形成が困難となるおそれがある。
ｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８の不純物濃度は、例えば、１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下であることが望ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下であることがより望ましい。不純物濃度が、上記範囲を外れると、十分な耐圧向上効果が得られないおそれがある。
次に、本実施形態の半導体装置の製造方法について説明する。
本実施形態の半導体装置の製造方法は、ｉ型またはｐ型の第１のダイヤモンド半導体層をエピタキシャル成長によって形成し、第１のダイヤモンド半導体層上にｎ型の第２のダイヤモンド半導体層をエピタキシャル成長によって形成し、第１のダイヤモンド半導体層と第２のダイヤモンド半導体層とを含むように設けられ、上面が｛１００｝面から±１０度以内の面方位を有し、側面が｛１００｝面から＜０１１＞±２０度の方向に対し２０度以上９０度以下傾斜する面方位を有するメサ構造をエッチングにより形成し、側面上に、第２のダイヤモンド半導体層と接し、第２のダイヤモンド半導体層よりｎ型の不純物濃度が低いｎ型の第１のダイヤモンド半導体領域をエピタキシャル成長により形成する。
まず、本実施形態の半導体装置の製造方法の第１の形態について説明する。図３〜図６は、本実施形態の半導体装置の製造方法の第１の形態を示す模式断面図である。
まず、表面が、｛１００｝面の面方位を備える単結晶ダイヤモンドの基板（第３のダイヤモンド半導体層）１２を準備する。基板１２は、例えば、ｐ＋型である。
そして、基板（第３のダイヤモンド半導体層）１２上に、ｉ型またはｐ型のダイヤモンド半導体層（第１のダイヤモンド半導体層）１４、ｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６を、エピタキシャル成長によって形成する（図３）。例えば、マイクロ波プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成する。
その後、ｉ型またはｐ型のダイヤモンド半導体層１４とｎ＋型のダイヤモンド半導体層１６とを含むように設けられ、上面が｛１００｝面から±１０度以内の面方位を有し、側面が｛１００｝面から＜０１１＞±２０度の方向に対し２０度以上９０度以下傾斜する面方位を有するメサ構造をエッチングにより形成する（図４）。
メサ構造は、例えば、リソグラフィー法とＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いて、形成する。ＲＩＥの際には、メサ構造の側面が、｛１００｝面に対し、９０度未満の傾斜を有するようにテーパエッチングを行う。
次に、メサ構造の側面上に、ｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６と接し、ｎ＋型のダイヤモンド半導体層１６よりｎ型の不純物濃度が低いｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８をエピタキシャル成長により形成する（図５）。例えば、マイクロ波プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成する。
この際、ｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８は、例えば、ＣＶＤ法で膜形成する際のαパラメータ（メタンと水素の比）を調整することで、
＜１１１＞方向への成長とする。このため、ｎ型不純物、例えば、リン（Ｐ）の取り込み効率が向上し、不純物濃度の制御性が向上する。
なお、ｉ型またはｐ型のダイヤモンド半導体層１４の表面は、面方位が｛１００｝面に近いため、ｎ型の半導体のエピタキシャル成長が抑制される。したがって、ｐ型のダイヤモンド半導体層１４の表面には、ｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８はほとんど形成されない。
次に、ｉ型またはｐ型のダイヤモンド半導体層（第１のダイヤモンド半導体層）１４、および、ｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６上に、保護絶縁膜２４を形成する。保護絶縁膜２４は、例えば、ＣＶＤ法によって形成されるシリコン窒化膜である。
その後、例えば、メサ構造上面の保護絶縁膜２４の一部を、リソグラフィー法とＲＩＥ法を用いて、開口する。そして、金属膜の堆積により、カソード電極（第１の電極：陰極）２０を形成する。例えば、金属膜は、チタン（Ｔｉ）／白金（Ｐｔ）／金（Ａｕ）を電子ビーム蒸着により堆積する。その後、例えば、熱処理を行う。
また、基板（第３のダイヤモンド半導体層）１２上の裏面側に、金属膜の堆積により、アノード電極（第２の電極）２２を形成する。例えば、金属膜は、チタン（Ｔｉ）／白金（Ｐｔ）／金（Ａｕ）を電子ビーム蒸着により堆積する。その後、例えば、熱処理を行う。
以上、第１の形態の製造方法により、図１に示す半導体装置１００が形成される。
次に、本実施形態の半導体装置の製造方法の第２の形態について説明する。図７〜図９は、本実施形態の半導体装置の製造方法の第２の形態を示す模式断面図である。
第２の形態では、第１の形態と異なり、メサ構造を形成後、第１のダイヤモンド半導体領域の形成前に、側面上に、ｐ型またはｉ型の第３のダイヤモンド半導体領域をエピタキシャル成長により形成する
まず、第１の形態同様、表面が、｛１００｝面の面方位を備える単結晶ダイヤモンドの基板（第３のダイヤモンド半導体層）１２を準備する。基板１２は、例えば、ｐ＋型である。
そして、基板（第３のダイヤモンド半導体層）１２上に、ｉ型またはｐ型のダイヤモンド半導体層（第１のダイヤモンド半導体層）１４、ｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６を、エピタキシャル成長によって形成する。例えば、マイクロ波プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成する。
次に、ｉ型またはｐ型のダイヤモンド半導体層１４とｎ＋型のダイヤモンド半導体層１６とを含むように設けられ、上面が｛１００｝面から±１０度以内の面方位を有し、側面が｛１００｝面から＜０１１＞±２０度の方向に対し、略垂直の傾斜の面方位を有するメサ構造をエッチングにより形成する（図７）。ここで略垂直の傾斜とは、８０度以上９０度以下の傾斜を意味する。第２の形態では、メサ構造の形成の際に、メサ構造の側面が、｛１００｝面に対し、略垂直となるようにエッチングを行う。
次に、メサ構造の形成後、メサ構造の側面上に、ｉ型またはｐ型の第３のダイヤモンド半導体領域３０をエピタキシャル成長により形成する（図８）。例えば、ダイヤモンド半導体層（第１のダイヤモンド半導体層）１４と、同一の導電型のダイヤモンド半導体を形成する。
その後、ｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６と接し、ｎ＋型のダイヤモンド半導体層１６よりｎ型の不純物濃度が低く、第３のダイヤモンド半導体領域３０よりｎ型不純物濃度の高い、ｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８をエピタキシャル成長により形成する（図９）。例えば、マイクロ波プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成する。ｉ型またはｐ型の第３のダイヤモンド半導体領域３０およびｎ型の第１のダイヤモンド半導体領域１８を、ドーパントガスを切りかえることで連続成膜することも可能である。
この際、ｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８は、＜１１１＞方向への成長となる。このため、ｎ型不純物、例えば、リン（Ｐ）の濃度の制御性が向上する。
なお、ｉ型またはｐ型のダイヤモンド半導体層１４の表面は、面方位が｛１００｝面に近いため、ｎ型の半導体のエピタキシャル成長が抑制される。したがって、ｐ型のダイヤモンド半導体層１４の表面には、ｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８はほとんど形成されない。
以降の工程は、上記第１の形態と同様である。以上、第２の形態の製造方法により、図１に示す半導体装置１００が形成される。
第２の形態によれば、メサ構造の形成の際に、ダイヤモンド半導体層を浅い傾斜でテーパエッチングする必要がない。したがって、メサ構造の加工および形状制御が容易となる。
以上、本実施形態によれば、メサ構造側面が特定の面方位を有し、その側面に電界緩和領域が設けられる。このため、電界緩和領域の不純物濃度の制御性が向上する。したがって、高い絶縁破壊耐圧を実現する半導体装置およびその製造方法を提供することが可能になる。
（第２の実施形態）
本実施形態の半導体装置は、メサ構造周囲の第１のダイヤモンド半導体層表面に設けられ、第２のダイヤモンド半導体層よりｎ型の不純物濃度が低いｎ型の複数の第２のダイヤモンド半導体領域を、さらに備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図１０は、本実施形態の半導体装置の模式断面図である。図１１は、本実施形態の半導体装置の模式上面図である。図１０は、図１１から電極と絶縁膜を除いた状態を示す。図１０は、図１１のＢＢ断面図である。本実施形態の半導体装置２００は、ＰＩＮダイオードである。
半導体装置２００は、複数のｎ型のダイヤモンド半導体領域（第２のダイヤモンド半導体領域）２６を備えている。ｎ型のダイヤモンド半導体領域（第２のダイヤモンド半導体領域）２６は、ＰＩＮダイオードの逆バイアス時の耐圧を向上させる。ｎ型のダイヤモンド半導体領域２６は、いわゆるガードリングである。
ｎ型のダイヤモンド半導体領域２６は、メサ構造周囲のｉ型またはｐ型の第１のダイヤモンド半導体層１４表面に設けられる。ｎ型のダイヤモンド半導体領域２６は、例えば、メサ構造を囲む環状の領域であり、例えば、同一の幅、かつ、同一の間隔で複数個設けられる。
ｎ型のダイヤモンド半導体領域（第２のダイヤモンド半導体領域）２６は、例えば、リン（Ｐ）がｎ型不純物として含有される。ｎ型のダイヤモンド半導体領域２６のｎ型不純物濃度は、ｎ＋型のダイヤモンド半導体層１６のｎ型不純物濃度よりも低い。
ｎ型のダイヤモンド半導体領域（第２のダイヤモンド半導体領域）２６の不純物濃度は、例えば、１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下であることが望ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下であることがより望ましい。不純物濃度が、上記範囲を外れると、十分な耐圧向上効果が得られないおそれがある。
次に、本実施形態の半導体装置の製造方法について説明する。図１２、図１３は、本実施形態の半導体装置の製造方法を示す模式断面図である。
本実施形態の製造方法は、メサ構造を形成後、第１のダイヤモンド半導体領域の形成前に、メサ構造周囲の第１のダイヤモンド半導体層表面に複数の溝を形成し、第１のダイヤモンド半導体領域の形成時に、溝内に、第２のダイヤモンド半導体層よりｎ型の不純物濃度が低いｎ型の複数の第２のダイヤモンド半導体領域を、さらに形成する。
第１の実施形態の第１の形態の方法と同様に、テーパエッチングにより、メサ構造を形成する。その後、例えば、リソグラフィー法とＲＩＥ法を用いて、メサ構造周囲の第１のダイヤモンド半導体層１４表面に溝２８を形成する（図１２）。
次に、第１の実施形態の第１の形態の方法と同様に、メサ構造の側面上に、ｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６と接し、ｎ＋型のダイヤモンド半導体層１６よりｎ型の不純物濃度が低いｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８をエピタキシャル成長により形成する。同時に、溝２８内にｎ型のダイヤモンド半導体領域（第２のダイヤモンド半導体領域）２６を形成する（図１３）。例えば、マイクロ波プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成する。
その後の製造方法は、第１の実施形態の第１の形態の方法と同様である。以上の製造方法により、図１０に示す半導体装置２００が製造される。
以上、本実施形態によれば、ｎ型のダイヤモンド半導体領域（第２のダイヤモンド半導体領域）２６を備えることで、さらに、高い絶縁破壊耐圧を実現する半導体装置およびその製造方法を提供することが可能になる。
（第３の実施形態）
本実施形態の半導体装置は、第１のダイヤモンド半導体領域と第２のダイヤモンド半導体領域が接していること以外は、第２の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図１４は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置３００は、ＰＩＮダイオードである。
半導体装置３００は、ｎ型のダイヤモンド半導体領域（第２のダイヤモンド半導体領域）２６を備えている。そして、ｎ型のダイヤモンド半導体領域（第２のダイヤモンド半導体領域）２６は、ｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８に接している。すなわち、メサ構造周囲のｉ型またはｐ型の第１のダイヤモンド半導体層１４表面にも、ｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８が設けられる。
次に、本実施形態の半導体装置の製造方法について説明する。図１５は、本実施形態の半導体装置の製造方法を示す模式断面図である。本実施形態の半導体装置の製造方法では、第１のダイヤモンド半導体領域と第２のダイヤモンド半導体領域が接するよう形成する。
メサ構造周囲の第１のダイヤモンド半導体層１４表面に溝２８を形成するまでは、第２の実施形態と同様である。その後、ｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８、および、ｎ型のダイヤモンド半導体領域（第２のダイヤモンド半導体領域）２６をエピタキシャル成長により形成する。
この際、例えば、ＣＶＤ法で膜形成する際のαパラメータ（メタンと水素の比）を調整することで、メサ構造周囲のｉ型またはｐ型の第１のダイヤモンド半導体層１４表面にも、ｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８を成長させる。
以上、本実施形態によれば、ｎ型のダイヤモンド半導体領域（第２のダイヤモンド半導体領域）２６を備えることで、さらに、高い絶縁破壊耐圧を実現する半導体装置およびその製造方法を提供することが可能になる。
（第４の実施形態）
本実施形態の半導体装置は、第２のダイヤモンド半導体層上に設けられるｐ型の第３のダイヤモンド半導体層と、第３のダイヤモンド半導体層に電気的に接続される第３の電極を、さらに備える点で、第１の形態と異なっている。第１の実施形態と重複する内容については、記述を省略する。
図１６、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置４００は、ＰＮＰバイポーラトランジスタである。
半導体装置４００は、ｐ＋型のダイヤモンド半導体層（第３のダイヤモンド半導体層）１２、ｐ＋型のダイヤモンド半導体層１２上のｉ型またはｐ型のダイヤモンド半導体層（第１のダイヤモンド半導体層）１４、ｉ型またはｐ型のダイヤモンド半導体層１４上のｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６を備えている。さらに、ｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６上の、ｐ＋型のダイヤモンド半導体層（第４のダイヤモンド半導体層）４０を備えている。
そして、ｉ型またはｐ型のダイヤモンド半導体層（第１のダイヤモンド半導体層）１４とｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６を含むように設けられる台形状のメサ構造を備えている。また、メサ構造の側面に設けられ、ｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６に接するｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８を備えている。また、ｎ型のダイヤモンド半導体領域（第２のダイヤモンド半導体領域）２６を備えている。
ｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６の上面には、ベース電極（第１の電極）５０が設けられる。また、ｐ＋型のダイヤモンド半導体層（第３のダイヤモンド半導体層）１２の下面には、コレクタ電極（第２の電極）２２が設けられる。さらに、ｐ＋型のダイヤモンド半導体層（第４のダイヤモンド半導体層）４０の上面には、エミッタ電極（第３の電極）５４が設けられる。
ｐ＋型のダイヤモンド半導体層（第４のダイヤモンド半導体層）４０は、例えば、ボロン（Ｂ）がｐ型不純物として含有される。なお、ｐ＋型のダイヤモンド半導体層（第３のダイヤモンド半導体層）１２は、第１のダイヤモンド半導体層１４よりｐ型の不純物濃度が高い。
次に、本実施形態の半導体装置の製造方法について説明する。図１７〜図２１は、本実施形態の半導体装置の製造方法を示す模式断面図である。
まず、表面が、｛１００｝面の面方位を備える単結晶ダイヤモンドの基板（第３のダイヤモンド半導体層）１２を準備する。基板１２は、例えば、ｐ＋型である。
そして、基板（第３のダイヤモンド半導体層）１２上に、ｉ型またはｐ型のダイヤモンド半導体層（第１のダイヤモンド半導体層）１４、ｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６、ｐ＋型のダイヤモンド半導体層（第４のダイヤモンド半導体層）４０を、エピタキシャル成長によって形成する（図１７）。例えば、マイクロ波プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成する。
その後、ｉ型またはｐ型のダイヤモンド半導体層１４、ｎ＋型のダイヤモンド半導体層１６、ｐ＋型のダイヤモンド半導体層（第４のダイヤモンド半導体層）４０とを含むように設けられ、上面が｛１００｝面から±１０度以内の面方位を有し、側面が｛１００｝面から＜０１１＞±２０度の方向に対し２０度以上９０度以下傾斜する面方位を有するメサ構造をエッチングにより形成する（図１８）。
メサ構造は、例えば、リソグラフィー法とＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いて、形成する。ＲＩＥの際には、メサ構造の側面が、｛１００｝面に対し、９０度未満の傾斜を有するようにテーパエッチングを行う。その後、例えば、リソグラフィー法とＲＩＥ法を用いて、メサ構造周囲の第１のダイヤモンド半導体層１４表面に溝２８を形成する（図１８）。
次に、メサ構造の側面上に、ｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６と接し、ｎ＋型のダイヤモンド半導体層１６よりｎ型の不純物濃度が低いｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８をエピタキシャル成長により形成する。同時に、溝２８内にｎ型のダイヤモンド半導体領域（第２のダイヤモンド半導体領域）２６を形成する（図１９）。例えば、マイクロ波プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成する。
その後、ｐ＋型のダイヤモンド半導体層（第３のダイヤモンド半導体層）４０を、例えば、リソグラフィー法とＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いて、パターニングする（図２０）。
次に、ｉ型またはｐ型のダイヤモンド半導体層（第１のダイヤモンド半導体層）１４、ｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６、および、ｐ＋型のダイヤモンド半導体層（第４のダイヤモンド半導体層）４０上に、保護絶縁膜２４を形成する（図２１）。保護絶縁膜２４は、例えば、ＣＶＤ法によって形成されるシリコン窒化膜である。
その後、例えば、メサ構造上面のｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６上の保護絶縁膜２４の一部を、リソグラフィー法とＲＩＥ法を用いて、開口する。そして、金属膜の堆積により、ベース電極（第１の電極）５０を形成する。例えば、金属膜は、チタン（Ｔｉ）／白金（Ｐｔ）／金（Ａｕ）を電子ビーム蒸着により堆積する。その後、例えば、熱処理を行う。
また、例えば、メサ構造上面のｐ＋型のダイヤモンド半導体層（第４のダイヤモンド半導体層）４０の保護絶縁膜２４の一部を、リソグラフィー法とＲＩＥ法を用いて、開口する。そして、金属膜の堆積により、エミッタ電極（第３の電極）５４を形成する。例えば、金属膜は、チタン（Ｔｉ）／白金（Ｐｔ）／金（Ａｕ）を電子ビーム蒸着により堆積する。その後、例えば、熱処理を行う。
また、基板（第３のダイヤモンド半導体層）１２上の裏面側に、金属膜の堆積により、コレクタ電極（第２の電極）５２を形成する。例えば、金属膜は、チタン（Ｔｉ）／白金（Ｐｔ）／金（Ａｕ）を電子ビーム蒸着により堆積する。その後、例えば、熱処理を行う。
以上の製造方法により、図１６に示す半導体装置４００が形成される。
以上、本実施形態によれば、高い絶縁破壊耐圧を実現する半導体装置およびその製造方法を提供することが可能になる。
以下、実施例について説明する。
（実施例１）
第２の実施形態の構造のＰＩＮダイオードを作成した。
まず、表面が｛１００｝のｐ＋型の単結晶ダイヤモンドの基板（第３のダイヤモンド半導体層）１２上に、マイクロ波プラズマＣＶＤ法で、アンドープのダイヤモンド半導体層（第１のダイヤモンド半導体層）１４、ｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６を形成した。
ＳＩＭＳ（２次イオン質量分析法）による分析の結果、ｐ＋型のダイヤモンド半導体層１２のボロン濃度は、５×１０２０ａｔｏｍｓ／ｃｍ３であった。アンドープのダイヤモンド半導体層（第１のダイヤモンド半導体層）１４のリンおよびボロン濃度は、検出限界以下（１×１０１５ａｔｏｍｓ／ｃｍ３以下）、であった。ｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６のリン濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３であった。
そして、リソグラフィー法とＲＩＥ法を用いて、メサ構造を形成した。メサ構造は、側面が｛１００｝面から＜０１１＞の方向に対し５４．５度となるよう、テーパエッチングにより形成した。
次に、メサ構造の側面上に、ｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６と接するｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８、および、ｎ型のダイヤモンド半導体領域（第２のダイヤモンド半導体領域）２６をエピタキシャル成長により形成した。マイクロ波プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成した。ｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８、および、ｎ型のダイヤモンド半導体領域（第２のダイヤモンド半導体領域）２６のリン濃度は、２×１０１７ａｔｏｍｓ／ｃｍ３であった。
この際、ｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８、および、ｎ型のダイヤモンド半導体領域（第２のダイヤモンド半導体領域）２６は、ＣＶＤ法で膜形成する際のαパラメータ（メタンと水素の比）を調整することで、＜１１１＞方向への成長とした。
次に、ｉ型またはｐ型のダイヤモンド半導体層（第１のダイヤモンド半導体層）１４、および、ｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６上に、ＣＶＤ法によって形成されるシリコン窒化膜を保護絶縁膜２４として形成した。
そして、ｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６上に、チタン（Ｔｉ）／白金（Ｐｔ）／金（Ａｕ）を電子ビーム蒸着により堆積した。その後、６００℃で、１０分アニールした。これにより、カソード電極（第１の電極：陰極）２０を形成した。
また、基板（第３のダイヤモンド半導体層）１２上の裏面側に、チタン（Ｔｉ）／白金（Ｐｔ）／金（Ａｕ）を電子ビーム蒸着により堆積した。その後、６００℃で、１０分アニールした。これにより、アノード電極（第２の電極）２２を形成した。
作製したＰＩＮダイオードのＩ−Ｖ特性を測定したところ、±１０Ｖにおける整流比１０桁以上、１０Ｖにおける順方向電流密度が１０００Ａ／ｃｍ２という値が得られた。また、逆方向に１０ｋＶまで電圧をかけてもブレークダウンは起こらなかった。
（実施例２）
第３の実施形態の構造のＰＩＮダイオードを作成した。
実施例１と異なり、ｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８、および、ｎ型のダイヤモンド半導体領域（第２のダイヤモンド半導体領域）２６の形成の際に、αパラメータを調整し、メサ構造周囲のｉ型またはｐ型の第１のダイヤモンド半導体層１４表面にも、ｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８成長させた。
その他は、実施例１と同様である。
作製したｐｉｎダイオードのＩ−Ｖ特性を測定したところ、±１０Ｖにおける整流比１０桁以上、１０Ｖにおける順方向電流密度が１０００Ａ／ｃｍ２という値が得られた。また、逆方向に１０ｋＶまで電圧をかけてもブレークダウンは起こらなかった。
（実施例３）
第３の実施形態の構造のバイポーラトランジスタを作成した。
まず、表面が｛１００｝のｐ＋型の単結晶ダイヤモンドの基板（第３のダイヤモンド半導体層）１２上に、マイクロ波プラズマＣＶＤ法で、アンドープのダイヤモンド半導体層（第１のダイヤモンド半導体層）１４、ｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６、ｐ＋型のダイヤモンド半導体層（第４のダイヤモンド半導体層）４０を形成した。
ＳＩＭＳ（２次イオン質量分析法）による分析の結果、ｐ＋型のダイヤモンド半導体層１２のボロン濃度は、５×１０２０ａｔｏｍｓ／ｃｍ３であった。アンドープのダイヤモンド半導体層（第１のダイヤモンド半導体層）１４のリンおよびボロン濃度は、検出限界以下（１×１０１５ａｔｏｍｓ／ｃｍ３以下）、であった。ｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６のリン濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３であった。ｐ＋型のダイヤモンド半導体層（第４のダイヤモンド半導体層）４０のボロン濃度は、５×１０２０ａｔｏｍｓ／ｃｍ３であった。
そして、リソグラフィー法とＲＩＥ法を用いて、メサ構造を形成した。メサ構造は、側面が｛１００｝面から＜０１１＞の方向に対し５５度となるよう、テーパエッチングにより形成した。
次に、メサ構造の側面上に、ｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６と接するｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８、および、ｎ型のダイヤモンド半導体領域（第２のダイヤモンド半導体領域）２６をエピタキシャル成長により形成した。マイクロ波プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成した。ｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８、および、ｎ型のダイヤモンド半導体領域（第２のダイヤモンド半導体領域）２６のリン濃度は、２×１０１７ａｔｏｍｓ／ｃｍ３であった。
この際、ｎ型のダイヤモンド半導体領域（第１のダイヤモンド半導体領域）１８は、ＣＶＤ法で膜形成する際のαパラメータ（メタンと水素の比）を調整することで、＜１１１＞方向への成長とした。
次に、ｉ型またはｐ型のダイヤモンド半導体層（第１のダイヤモンド半導体層）１４、ｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６、および、ｐ＋型のダイヤモンド半導体層（第４のダイヤモンド半導体層）４０上に、ＣＶＤ法によって形成されるシリコン窒化膜を保護絶縁膜２４として形成した。
そして、ｎ＋型のダイヤモンド半導体層（第２のダイヤモンド半導体層）１６上に、チタン（Ｔｉ）／白金（Ｐｔ）／金（Ａｕ）を電子ビーム蒸着により堆積した。その後、６００℃で、１０分アニールした。これにより、ベース電極（第１の電極）５０を形成した。
また、ｐ＋型のダイヤモンド半導体層（第４のダイヤモンド半導体層）４０上に、チタン（Ｔｉ）／白金（Ｐｔ）／金（Ａｕ）を電子ビーム蒸着により堆積した。その後、６００℃で、１０分アニールした。これにより、エミッタ電極（第３の電極）５４を形成した。
また、基板（第３のダイヤモンド半導体層）１２上の裏面側に、チタン（Ｔｉ）／白金（Ｐｔ）／金（Ａｕ）を電子ビーム蒸着により堆積した。その後、６００℃で、１０分アニールした。これにより、コレクタ電極（第２の電極）５２を形成した。
作製したバイポーラトランジスタのトランジスタ動作が確認された。また、逆方向に１０ｋＶまで電圧をかけてもブレークダウンは起こらなかった。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１２ 第３のダイヤモンド半導体層
１４ 第１のダイヤモンド半導体層
１６ 第２のダイヤモンド半導体層
１８ 第１のダイヤモンド半導体領域
２０ 第１の電極（カソード電極）
２２ 第２の電極（アノード電極）
２６ 第２のダイヤモンド半導体領域
２８ 溝
３０ 第３の半導体領域
４０ 第４のダイヤモンド半導体層
５０ 第１の電極（ベース電極）
５２ 第２の電極（コレクタ電極）
５４ 第３の電極（エミッタ電極）

Claims (16)

  1. ｉ型またはｐ型の第１のダイヤモンド半導体層と、
    前記第１のダイヤモンド半導体層上に設けられるｎ型の第２のダイヤモンド半導体層と、
    前記第１のダイヤモンド半導体層と前記第２のダイヤモンド半導体層とを含むように設けられ、上面が｛１００｝面から±１０度以内の面方位を有し、側面が｛１００｝面から＜０１１＞±２０度の方向に対し２０度以上９０度以下傾斜するメサ構造と、
    前記側面に設けられ、前記第２のダイヤモンド半導体層と接し、前記第２のダイヤモンド半導体層よりｎ型の不純物濃度が低いｎ型の第１のダイヤモンド半導体領域と、
    を備えることを特徴とする半導体装置。
  2. 前記第１のダイヤモンド半導体層の、前記第２のダイヤモンド半導体層と反対側に設けられ、前記第１のダイヤモンド半導体層よりｐ型の不純物濃度が高いｐ型の第３のダイヤモンド半導体層を、さらに備えることを特徴とする請求項１記載の半導体装置。
  3. 前記メサ構造周囲の前記第１のダイヤモンド半導体層表面に設けられ、前記第２のダイヤモンド半導体層よりｎ型の不純物濃度が低いｎ型の複数の第２のダイヤモンド半導体領域を、さらに備えることを特徴とする請求項１または請求項２記載の半導体装置。
  4. 前記第１のダイヤモンド半導体領域のｎ型の不純物がリン（Ｐ）であり、リン濃度が１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下であることを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第１のダイヤモンド半導体領域と前記第２のダイヤモンド半導体領域が接していることを特徴とする請求項３記載の半導体装置。
  6. 前記第１のダイヤモンド半導体層に電気的に接続される第１の電極と、前記第２のダイヤモンド半導体層に電気的に接続される第２の電極とを、さらに備えることを特徴とする請求項１ないし５いずれか一項記載の半導体装置。
  7. 前記側面が、｛１００｝面から＜０１１＞±２０度の方向に対し４５度以上６５度以下傾斜する面方位を有することを特徴とする請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記第２のダイヤモンド半導体層上に設けられるｐ型の第４のダイヤモンド半導体層を、さらに備えることを特徴とする請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記第４のダイヤモンド半導体層に電気的に接続される第３の電極を、さらに備えることを特徴とする請求項８記載の半導体装置。
  10. 前記上面と前記側面の角部に、前記第１のダイヤモンド半導体領域が設けられることを特徴とする請求項１ないし請求項９いずれか一項記載の半導体装置。
  11. ｉ型またはｐ型の第１のダイヤモンド半導体層をエピタキシャル成長によって形成し、
    前記第１のダイヤモンド半導体層上にｎ型の第２のダイヤモンド半導体層をエピタキシャル成長によって形成し、
    前記第１のダイヤモンド半導体層と前記第２のダイヤモンド半導体層とを含むように設けられ、上面が｛１００｝面から±１０度以内の面方位を有し、側面が｛１００｝面から＜０１１＞±２０度の方向に対し２０度以上９０度以下傾斜する面方位を有するメサ構造をエッチングにより形成し、
    前記側面上に、前記第２のダイヤモンド半導体層と接し、前記第２のダイヤモンド半導体層よりｎ型の不純物濃度が低いｎ型の第１のダイヤモンド半導体領域をエピタキシャル成長により形成することを特徴とする半導体装置の製造方法。
  12. 前記第１のダイヤモンド半導体層よりｐ型の不純物濃度が高いｐ型の第３のダイヤモンド半導体層上に、前記第１のダイヤモンド半導体層を形成することを特徴とする請求項１１記載の半導体装置の製造方法。
  13. 前記メサ構造を形成後、前記第１のダイヤモンド半導体領域の形成前に、前記メサ構造周囲の前記第１のダイヤモンド半導体層表面に複数の溝を形成し、
    前記第１のダイヤモンド半導体領域の形成時に、前記溝内に、前記第２のダイヤモンド半導体層よりｎ型の不純物濃度が低いｎ型の複数の第２のダイヤモンド半導体領域を、さらに形成することを特徴とする請求項１１または請求項１２記載の半導体装置の製造方法。
  14. 前記第１のダイヤモンド半導体領域のｎ型の不純物がリン（Ｐ）であり、リン濃度が１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下であることを特徴とする請求項１１ないし請求項１３いずれか一項記載の半導体装置の製造方法。
  15. 前記第１のダイヤモンド半導体領域と前記第２のダイヤモンド半導体領域が接するよう形成することを特徴とする請求項１３記載の半導体装置の製造方法。
  16. 前記メサ構造を形成後、前記第１のダイヤモンド半導体領域の形成前に、前記側面上に、ｉ型またはｐ型の第３の半導体領域をエピタキシャル成長により形成することを特徴とする請求項１１ないし請求項１５いずれか一項記載の半導体装置の製造方法。
JP2013182560A 2013-09-03 2013-09-03 半導体装置およびその製造方法 Active JP6139340B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2013182560A JP6139340B2 (ja) 2013-09-03 2013-09-03 半導体装置およびその製造方法
US14/473,158 US10079282B2 (en) 2013-09-03 2014-08-29 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013182560A JP6139340B2 (ja) 2013-09-03 2013-09-03 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2015050393A JP2015050393A (ja) 2015-03-16
JP6139340B2 true JP6139340B2 (ja) 2017-05-31

Family

ID=52581927

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013182560A Active JP6139340B2 (ja) 2013-09-03 2013-09-03 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US10079282B2 (ja)
JP (1) JP6139340B2 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014146748A (ja) * 2013-01-30 2014-08-14 Toshiba Corp 半導体装置及びその製造方法並びに半導体基板
JP6203074B2 (ja) 2014-02-17 2017-09-27 株式会社東芝 半導体装置およびその製造方法
JP6444718B2 (ja) * 2014-12-15 2018-12-26 株式会社東芝 半導体装置
JP6584976B2 (ja) * 2016-02-16 2019-10-02 株式会社東芝 半導体装置およびその製造方法
JP6727928B2 (ja) 2016-05-30 2020-07-22 株式会社東芝 半導体装置
JP6817917B2 (ja) * 2017-09-07 2021-01-20 株式会社東芝 ダイヤモンド半導体素子
CN109473354A (zh) * 2018-10-10 2019-03-15 华中科技大学 一种基于碳化硅的漂移阶跃恢复二极管的制备方法及产品
US10749017B1 (en) * 2019-02-12 2020-08-18 Qualcomm Incorporated Heterojunction bipolar transistors with field plates
CN111739945A (zh) * 2020-06-17 2020-10-02 中山大学 一种金刚石倾斜台面异质结二极管及其制备方法
CN118888601B (zh) * 2024-07-26 2026-01-06 中国电子科技集团公司第十三研究所 垂直结构金刚石场效应肖特基二极管及其制备方法
CN120018524B (zh) * 2025-02-10 2025-12-02 西安电子科技大学 一种选择生长调控掺杂浓度的金刚石二极管及其制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2268355B1 (ja) * 1974-04-16 1978-01-20 Thomson Csf
JP2730271B2 (ja) * 1990-03-07 1998-03-25 住友電気工業株式会社 半導体装置
TW200414309A (en) * 2002-06-18 2004-08-01 Sumitomo Electric Industries N-type semiconductor diamond producing method and semiconductor diamond
US20060214268A1 (en) * 2005-03-25 2006-09-28 Shindengen Electric Manufacturing Co., Ltd. SiC semiconductor device
JP2006303469A (ja) * 2005-03-25 2006-11-02 Shindengen Electric Mfg Co Ltd ＳｉＣ半導体装置
US8242511B2 (en) 2005-06-20 2012-08-14 Nippon Telegraph And Telephone Corporation Field effect transistor using diamond and process for producing the same
JP5044117B2 (ja) * 2005-12-14 2012-10-10 関西電力株式会社 炭化珪素バイポーラ型半導体装置
US8138583B2 (en) * 2007-02-16 2012-03-20 Cree, Inc. Diode having reduced on-resistance and associated method of manufacture
US8022390B1 (en) * 2007-08-17 2011-09-20 Sandia Corporation Lateral conduction infrared photodetector
US7868428B2 (en) * 2008-03-14 2011-01-11 M/A-Com Technology Solutions Holdings, Inc. PIN diode with improved power limiting
JP2010182961A (ja) 2009-02-06 2010-08-19 National Institute Of Advanced Industrial Science & Technology 発光素子
JP5106604B2 (ja) * 2010-09-07 2012-12-26 株式会社東芝 半導体装置およびその製造方法
JP5439417B2 (ja) 2011-03-10 2014-03-12 株式会社東芝 半導体整流装置
JP6104575B2 (ja) 2012-11-28 2017-03-29 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
US20150060885A1 (en) 2015-03-05
US10079282B2 (en) 2018-09-18
JP2015050393A (ja) 2015-03-16

Similar Documents

Publication Publication Date Title
JP6139340B2 (ja) 半導体装置およびその製造方法
US11355594B2 (en) Diode
CN109920857B (zh) 一种肖特基二极管及其制备方法
JP6855700B2 (ja) 半導体装置およびその製造方法
JP6104575B2 (ja) 半導体装置
Niwa et al. 21.7 kV 4H-SiC PiN diode with a space-modulated junction termination extension
US10930732B2 (en) Semiconductor device including a silicon carbide layer
JP6230323B2 (ja) 半導体装置
WO2018010545A1 (zh) 一种异质结终端的碳化硅功率器件及其制备方法
JP2004247545A (ja) 半導体装置及びその製造方法
JP5537525B2 (ja) 半導体装置および半導体装置の製造方法
US9564491B2 (en) Semiconductor device
US11296192B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
US20140209927A1 (en) Semiconductor device and method for manufacturing same and semiconductor substrate
JP2012033618A (ja) バイポーラ半導体素子
JP2022003711A (ja) 半導体装置
WO2012150161A1 (en) Bipolar junction transistor in silicon carbide with improved breakdown voltage
JP2012174895A (ja) 高耐圧半導体装置
WO2015064999A1 (ko) 접합 장벽 쇼트키 다이오드 및 이에 의해 제조된 접합 장벽 쇼트키 다이오드
JP6584976B2 (ja) 半導体装置およびその製造方法
JP6589278B2 (ja) 半導体素子および半導体素子の製造方法
US10170561B1 (en) Diamond semiconductor device
CN111194477A (zh) 用于在n掺杂的sic层中制造p掺杂栅格的方法
US9484415B2 (en) Semiconductor device and method for manufacturing the same
JP2013074148A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160315

TRDD Decision of grant or rejection written
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170323

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170328

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170427

R151 Written notification of patent or utility model registration

Ref document number: 6139340

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151