JP6206092B2

JP6206092B2 - 電子部品およびその製造方法

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Publication number: JP6206092B2
Application number: JP2013224781A
Authority: JP
Inventors: 飯島　真也; 真也飯島
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2013-10-29
Filing date: 2013-10-29
Publication date: 2017-10-04
Anticipated expiration: 2033-10-29
Also published as: JP2015088569A

Description

本発明は、電子部品およびその製造方法に関し、例えば複数の素子を樹脂封止した電子部品およびその製造方法に関する。

電子部品には、高密度と低コストとを両立するパッケージ技術が求められている。これを実現するパッケージ技術として、例えば、ＣＳＰ（Chip-Size Package）がある。近年、ＣＳＰのファンインピッチ化が進み、ＷＬＰ（Wafer Level Package）が用いられている。ＷＬＰは、ＷＬ−ＣＳＰ（Wafer Level CSP）、Ｗ−ＣＳＰ（Wafer CSP）とも呼ばれる。

ＷＬＰは、ウエーハ状態でパッケージの形成までを行なうことが可能である。これにより、良否判定の最終試験後に個片化を行なう。これにより、これまでのパッケージより低コストで実装面積をチップサイズまで小さくできる。

ＷＬＰには、ベアチップの周囲に形成された端子をチップ全体に再配置するファンイン（Fan-in）型がある。ベアチップの多端子化に伴い、チップエリアだけに端子を再配置することが難しく、チップエリアの外側に端子を再配置するファンアウト（Fan-out）型が開発されている。

チップを放熱キャップで覆い樹脂モールドする技術が知られている（例えば特許文献１）。

特開２００５−２６３７３号公報

小さな素子をパッケージ搭載する場合、素子を樹脂封止する際に、素子が傾斜する、または移動することがある。このように、小さな素子を樹脂封止する場合、素子の位置精度が悪い。

本電子部品およびその製造方法は、素子の位置精度を向上させることを目的とする。

支持基板上に第１素子を搭載する工程と、前記支持基板の上面から前記第１素子の側面を覆うように金属層を形成する工程と、前記支持基板上の前記金属層が形成されていない領域に第２素子を搭載する工程と、前記支持基板上に、前記金属層および前記第２素子を封止する樹脂層を形成する工程と、前記第１素子、前記第２素子、前記金属層および樹脂層を前記支持基板から剥離する工程と、を含むことを特徴とする電子部品の製造方法を用いる。

第１面と前記第１面と対向する第２面を備える樹脂層と、前記樹脂層に封止され前記第２面から一面が露出する第１および第２素子と、前記第１素子を覆い前記第１面から一面が露出する金属層と、前記第２面上に形成され、前記第１および第２素子に電気的に接続される再配線層と、を具備し、前記金属層は、前記再配線層の前記金属層側の面から前記第１素子の側面を覆うことを特徴とする電子部品を用いる。

本電子部品およびその製造方法によれば、素子の位置精度を向上させることができる。

図１（ａ）から図１（ｄ）は、実施例１に係る電子部品の製造方法を示す断面図（その１）である。図２（ａ）から図２（ｃ）は、実施例１に係る電子部品の製造方法を示す断面図（その２）である。図３（ａ）から図３（ｃ）は、比較例に係る電子部品の断面図である。図４（ａ）から図４（ｃ）は、実施例２に係る電子部品の製造方法を示す断面図（その１）である。図５（ａ）から図５（ｃ）は、実施例２に係る電子部品の製造方法を示す断面図（その２）である。図６（ａ）から図６（ｃ）は、実施例２に係る電子部品の製造方法を示す断面図（その３）である。図７（ａ）から図７（ｃ）は、実施例２に係る電子部品の製造方法を示す断面図（その４）である。図８は、実施例２に係る電子部品の断面図である。図９（ａ）から図９（ｃ）は、実施例３に係る電子部品の製造方法を示す断面図である。

以下、図面を参照し実施例について説明する。

図１（ａ）から図２（ｃ）は、実施例１に係る電子部品の製造方法を示す断面図である。図１（ａ）に示すように、支持基板４０に粘着層４２を形成する。支持基板４０は、例えばステンレスもしくはアルミニウム等を含む金属基板、シリコン等を含む半導体基板、またはガラスもしくはサファイア等を含む絶縁基板である。支持基板４０の上面は例えば平面である。粘着層４２は、支持基板４０に素子１２および１６を固定するための層であり、例えば粘着シートである。

図１（ｂ）に示すように、支持基板４０上に粘着層４２を介し素子１２（第１素子）を搭載する。素子１２は、例えば半導体チップであり、光伝送素子もしくは発光素子、トランジスタ、またはセンサー等の小さなチップである。光伝送素子または発光素子としては、例えばＶＣＳＥＬ（Vertical Cavity Surface Emitting Laser）、ＰＤ（Photodiode）またはＬＥＤ（Light Emitting Diode）等である。素子１２は、例えば活性領域が支持基板４０側になるように搭載される。例えば、素子１２が発光素子の場合、発光面が粘着層４２に接する。素子１２は支持基板４０上に複数搭載されていてもよい。複数の素子１２はマトリックス状に搭載される。

図１（ｃ）に示すように、支持基板４０上に粘着層４２を介し素子１２を覆うように金属層１４を形成する。金属層１４は、例えばＣｕまたはＡｕを含み、例えばめっき法、スパッタ法または蒸着法を用い形成する。素子１２周辺以外には金属層１４は形成されておらず、粘着層４２が露出している。

図１（ｄ）に示すように、支持基板４０上の金属層１４が形成されていない領域に粘着層４２を介し素子１６（第２素子）を搭載する。素子１６は、例えばシリコンを主に含む集積回路等の半導体チップ、インダクタもしくはキャパシタを含むチップ部品、インターポーザ、またはセンサーである。素子１６は支持基板４０上に複数搭載されていてもよい。複数の素子１６はマトリックス状に搭載される。

図２（ａ）に示すように、支持基板４０上に粘着層４２を介し、金属層１４および素子１６を封止する樹脂層１０を形成する。樹脂層１０は、熱硬化性樹脂または熱可塑性樹脂である。樹脂としてはエポキシ樹脂等を用いることができる。例えば樹脂層１０を研磨することにより、樹脂層１０の上面から金属層１４を露出させる。樹脂層１０を研磨せず、樹脂層１０が金属層１４を覆っていてもよい。図２（ｂ）に示すように、素子１２、１６、金属層１４および樹脂層１０を支持基板４０から剥離する。樹脂層１０の上下を逆転させる。図２（ｃ）に示すように、樹脂層１０上に素子１２および１６に電気的に接続する再配線層２０を形成する。素子１２および１６が樹脂層１０に複数搭載されている場合、例えばダイシング法を用い樹脂層１０を個片化する。

図３（ａ）から図３（ｃ）は、比較例に係る電子部品の断面図である。比較例においては、金属層１４が形成されていない。その他の工程は実施例１と同じである。図３（ａ）に示すように、比較例においては、素子１２と粘着層４２との密着性が弱い。このため、樹脂層１０を形成するときに、素子１２が傾いてしまう。図３（ｂ）に示すように、樹脂層１０を形成するときに素子１２が移動してしまう。

実施例１によれば、図１（ｃ）のように素子１２を金属層１４で覆った後、図２（ａ）のように樹脂層１０が素子１２を封止する。このため、素子１２の傾きおよび／または移動を抑制できる。よって、素子１２の位置精度を向上させることができる。例えば、粘着層４２に接着する金属層１４および素子１２の面積が比較例の素子１２の面積より大きくなることにより、素子の傾きおよび／または移動を抑制できる。

粘着層４２は、図２（ａ）において、素子１２および１６が移動せず、図２（ｂ）において、支持基板４０から樹脂層１０が容易に剥離できることが好ましい。よって、粘着層４２としては、面方向の粘着性が縦方向の粘着性より大きい微粘着シートを用いることが好ましい。

素子１２が素子１６より小さい場合、特に、素子１２の支持基板４０に搭載される面の面積が素子１６より小さい場合、素子１２は移動しやすい。よって、このような場合に実施例１を用いることが好ましい。

図３（ｃ）に示すように、素子１２が発熱する場合、熱３８は樹脂層１０を伝導するため、熱抵抗が高くなる。

実施例１によれば、金属層１４を放熱体として用いることで、熱を効率よく放射させることができる。図２（ｂ）において、金属層１４が樹脂層１０の上面から露出するように樹脂層１０を形成する。これにより、樹脂層１０から露出した金属層１４から素子１２において発生した熱を放射することができる。例えば、金属層１４にヒートシンクを接触させることができる。また、金属層１４が素子１２の上面および側面を覆うため、より放熱性が高くなる。

また、特許文献１のように、放熱キャップをかぶせたチップを基板に搭載する場合、放熱キャップを基板に対しアライメントする。チップは、基板に対し間接的にアライメントされる。よって、基板に対するチップの位置精度が悪くなる。実施例１においては、支持基板４０に対し素子１２を直接アライメントするため、支持基板４０に対する素子１２の位置精度が向上する。

また、図１（ｂ）において、支持基板４０側が素子１２の活性領域となるように、支持基板４０上に素子１２を搭載する。これにより、素子１２の面のうち樹脂層１０から露出した面から素子１２に電気的に接続することが可能となる。

実施例２は、実施例１の具体例である。図４（ａ）から図７（ｃ）は、実施例２に係る電子部品の製造方法を示す断面図である。図４（ａ）に示すように、支持基板４０の上面に粘着層４２として微粘着シートを貼り付ける。支持基板４０は、例えば８インチ角のステンレス製基板である。粘着層４２は、例えば微粘着シートである。図４（ｂ）に示すように、粘着層４２上に素子１２を搭載する。素子１２は、例えば上面が０．２５×１ｍｍであり、高さが０．３５ｍｍであるＶＣＳＥＬである。素子１２は、支持基板４０側を活性領域側とする。すなわち、素子１２の支持基板４０側から光が出射される。

図４（ｃ）に示すように、粘着層４２上に素子１２を覆うようにシード層１３を形成する。シード層１３は、例えば、密着層と密着層上に形成された導電層とを含む。密着層は、例えばＴｉ、Ｃｒ、ＮｉまたはＡｕ等を含む金属層、または酸化シリコンもしくは窒化チタン等を含む絶縁層であり、粘着層４２と導電層との密着性を向上させるための層である。導電層は、例えばＡｕまたはＣｕ等を含み、密着層と比べ導電性の高い金属層である。密着層および導電層の膜厚は、例えばそれぞれ０．１μｍおよび０．３μｍである。密着層および導電層は、例えば、スパッタ法、蒸着法または無電解めっき法を用い形成される。

図５（ａ）に示すように、シード層１３上にマスク層４４を形成する。マスク層４４には、素子１２の領域に開口４５を備えている。開口４５の大きさは例えば０．６５ｍｍ×１．４ｍｍである。マスク層４４は、例えばフォトレジストであり、フォトリソグラフィ法を用い形成される。

図５（ｂ）に示すように、開口４５内に金属層１４を形成する。金属層１４は、例えば膜厚が５００μｍのＣｕであり、電解めっき法を用い形成される。シード層１３は、電解めっきのための電流経路として用いられる。図５（ｃ）に示すように、マスク層４４を除去する。これにより、金属層１４が形成された以外の領域にシード層１３が露出する。

図６（ａ）に示すように、金属層１４をマスクにシード層１３を除去する。シード層１３は、例えばウェトエッチングまたはドライエッチングを用い除去される。例えば、導電層がＣｕ膜、密着層がＴｉ膜の場合、Ｃｕ膜をウェットエッチングを用い除去し、Ｔｉ膜をドライエッチングを用い除去する。

図６（ｂ）に示すように、支持基板４０上の粘着層４２が露出した領域に、素子１６ａから１６ｃを搭載する。素子１６ａは、例えば上面が５ｍｍ×５ｍｍであり、高さが０．４ｍｍであるシリコンチップである。シリコンチップは、例えばＬＳＩ（Large Scale Integrated circuit）チップである。素子１６ｂおよび素子１６ｃは、例えばそれぞれ０６０３（上面の面積が０．６ｍｍ×０．３ｍｍ）チップコンデンサおよび１００５（上面の面積が１．０ｍｍ×０．５ｍｍ）チップインダクタである。素子１６ａから１６ｃは、それぞれ素子１２と対応する座標に１０個×１０個マトリックス状に配置する。

図６（ｃ）に示すように、粘着層４２上にモールド樹脂を流し込む。モールド樹脂は例えば熱硬化性エポキシ樹脂である。モールド樹脂を硬化させることにより樹脂層１０を形成する。樹脂層１０の膜厚は例えば６００μｍである。１０個×１０個のマトリックス状の素子１２、１６ａから１６ｃは、一体のモールドウエーハ４８となる。

図７（ａ）に示すように、モールドウエーハ４８を粘着層４２から剥がすことにより、支持基板４０から剥離する。図７（ｂ）に示すように、モールドウエーハ４８の上面を研磨することによりモールドウエーハ４８を薄膜化する。モールドウエーハ４８の膜厚を例えば４５０μｍとすることにより、樹脂層１０の上面から金属層１４の上面が露出する。

図７（ｃ）に示すように、モールドウエーハ４８の上下を逆にする。これにより、モールドウエーハ４８の上面に素子１２、１６ａから１６ｃの表面電極が露出する。モールドウエーハ４８の上面に再配線層２０を形成する。再配線層２０は、例えば、絶縁層２２ａおよび２２ｂ、金属層２４ａおよび２４ｂ、並びにビア金属２６ａおよび２６ｂを備えている。

モールドウエーハ４８の上面に例えばスピンコート用の感光性エポキシワニスを塗布する。プリベーク、露光、現像、キュアおよび酸素プラズマ処理を行なう。これにより、膜厚が例えば８μｍの絶縁層２２ａが形成される。露光および現像により、絶縁層２２ａ内には例えば素子１２、１６ａから１６ｃの表面電極上に直径が３０μｍの開口が形成される。また、素子１６ａを貫通する貫通ビア上に直径が１００μｍの開口が形成される。絶縁層２２上にスパッタ法を用いシード層を形成する。シード層は例えば膜厚が０．１μｍのＴｉ膜および膜厚が０．３μｍのＣｕ膜である。シード層上に開口を有するフォトレジストマスクを形成する。フォトレジストマスクの開口内に電解めっき法を用い例えば膜厚が５μｍのＣｕ膜を形成する。フォトレジストマスクを剥離する。Ｃｕ膜をマスクにシード層を除去する。これにより、シード層とＣｕ膜から金属層２４ａが形成される。金属層２４ａの形成のときに、絶縁層２２ａの開口内にビア金属２６ａが形成される。

絶縁層２２ａ上に金属層２４ａを覆うように開口を有する絶縁層２２ｂを形成する。絶縁層２２ｂの形成方法は絶縁層２２ａと同じであり、説明を省略する。絶縁層２２ｂ上に金属層２４ｂを形成する。このとき、絶縁層２２ｂの開口内にビア金属２６ｂが形成される。金属層２４ｂおよびビア金属２６ｂの形成方法は金属層２４ａおよびビア金属２６ａの形成方法と同じであり説明を省略する。絶縁層２２ａおよび２２ｂには、素子１２から出射された光が吸収されないため開口３０が形成されている。素子１２、１６ａから１６ｃの表面電極は、金属層２４ａ並びにビア金属２６ａおよび２６ｂを介し、金属層２４ｂに電気的に接続される。金属層２４ｂは外部と接続するパッドを含む。金属層２４ｂは、素子１２、１６ａから１６ｃの表面電極の外側にも形成されている。このように、電子部品は、ファンアウトパッケージとなる。

モールドウエーハ４８をダイシンング法を用い個片化することにより、パッケージが完成する。パッケージはモールドウエーハ４８から例えば１００個形成できる。

図８は、実施例２に係る電子部品の断面図である。図８に示すように、電子部品１００は、樹脂層１０、素子１２、１６ａから１６ｃ、金属層１４および再配線層２０を備えている。樹脂層１０は、第１面５０と第１面５０と対向する第２面５２を備えている。素子１２、１６ａから１６ｃは、樹脂層１０に封止され、上面が第１面５０から露出している。金属層１４は、素子１２を覆い第２面５２から一面が露出する。再配線層２０は、第１面５０上に形成され、素子１２、１６ａから１６ｃに電気的に接続される。再配線層２０は、絶縁層２２ａから２２ｃ、金属層２４ａおよび２４ｂ、ビア金属２６ａおよび２６ｂを備えている。素子１２にから出射される光は、再配線層２０の開口を介し光導波路３２に照射される。

実施例２において、素子１２としＶＣＳＥＬを用いた場合、ＶＣＳＥＬの発光面の温度は４０℃程度である。一方、金属層１４を設けない場合、ＶＣＳＥＬの発光面の温度は９０°程度である。このように、金属層１４は、素子１２の放熱用冷却構造体として機能する。

実施例３は、実施例１の別の具体例である。図９（ａ）から図９（ｃ）は、実施例３に係る電子部品の製造方法を示す断面図である。図９（ａ）に示すように、実施例２の図４（ｃ）の後に、シード層１３上に全面に金属層１４を形成する。金属層１４は、例えば膜厚が５００μｍのＣｕであり、電解めっき法を用い形成される。

図９（ｂ）に示すように、金属層１４上に素子１２を含むマスク層４６を形成する。マスク層４６は、例えばフォトレジストである。図９（ｃ）に示すように、マスク層４６をマスクに金属層１４を除去する。金属層１４の除去にはウェットエッチング法またはドライエッチング法を用いる。その後、実施例２の図６（ａ）以降の工程を行なうことで、実施例３に係る電子部品を製造する。

実施例２および３のように、金属層１４をめっき法を用い形成する。これにより、厚い金属層１４を形成できる。

また、実施例２の図４（ｃ）のように、支持基板４０上にシード層１３を形成する。図５（ａ）のように、シード層１３上に素子１２を含む開口４５を備えるマスク層４４を形成する。図５（ｂ）のように、マスク層４４の開口４５内に金属層１４を形成する。図５（ｃ）のように、マスク層４４を除去する。図６（ａ）のように、金属層１４をマスクにシード層１３を除去する。このようなセミアディティブ法を用い金属層１４を形成することができる。これにより、厚い金属層１４を形成できる。

さらに、実施例３の図９（ａ）のように、支持基板４０上の全面に金属層１４を形成する。図９（ｂ）のように、金属層１４上に素子１２を含むようにマスク層４６を形成する。図９（ｃ）のように、マスク層４６をマスクに金属層１４の少なくとも上部を除去する。このような方法を用いることで、金属層１４を少ない工数で形成することができる。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

なお、以上の説明に関して更に以下の付記を開示する。
（付記１）支持基板上に第１素子を搭載する工程と、前記第１素子を覆うように金属層を形成する工程と、前記支持基板上の前記金属層が形成されていない領域に第２素子を搭載する工程と、前記支持基板上に、前記金属層および前記第２素子を封止する樹脂層を形成する工程と、前記第１素子、前記第２素子、前記金属層および樹脂層を前記支持基板から剥離する工程と、を含むことを特徴とする電子部品の製造方法。
（付記２）前記樹脂層を形成する工程は、前記金属層が前記樹脂層の上面から露出するように前記樹脂層を形成する工程を含むことを特徴とする付記１記載の電子部品の製造方法。
（付記３）前記第１素子を搭載する工程は、前記支持基板側が前記第１素子の活性領域となるように、前記支持基板上に前記第１素子を搭載する工程を含むことを特徴とする付記１または２記載の電子部品の製造方法。
（付記４）前記樹脂層上に再配線層を形成する工程を含むことを特徴とする付記１から３のいずれか一項記載の電子部品の製造方法。
（付記５）前記金属層を形成する工程は、前記金属層をめっき法を用い形成する工程を含むことを特徴とする付記１から４のいずれか一項記載の電子部品の製造方法。
（付記６）前記金属層を形成する工程は、前記支持基板上にシード層を形成する工程と、前記シード層上に前記第１素子を含む開口を備えるマスク層を形成する工程と、前記マスク層の前記開口内に前記金属層を形成する工程と、前記マスク層を除去する工程と、前記金属層をマスクに前記シード層を除去する工程と、を含むことを特徴とする付記１から４のいずれか一項記載の電子部品の製造方法。
（付記７）前記第１素子は、受光素子であることを特徴とする付記１から６のいずれか一項記載の電子部品の製造方法。
（付記８）第１面と前記第１面と対向する第２面を備える樹脂層と、前記樹脂層に封止され前記第２面から一面が露出する第１および第２素子と、前記第１素子を覆い前記第１面から一面が露出する金属層と、前記第２面上に形成され、前記第１および第２素子に電気的に接続される再配線層と、を具備することを特徴とする電子部品。
（付記９）前記第１素子は、受光素子であることを特徴とする付記８記載の電子部品。

１０樹脂層
１２、１６素子
１４金属層
２０再配線層
４０支持基板

Claims

支持基板上に第１素子を搭載する工程と、
前記支持基板の上面から前記第１素子の側面を覆うように金属層を形成する工程と、
前記支持基板上の前記金属層が形成されていない領域に第２素子を搭載する工程と、
前記支持基板上に、前記金属層および前記第２素子を封止する樹脂層を形成する工程と、
前記第１素子、前記第２素子、前記金属層および樹脂層を前記支持基板から剥離する工程と、
を含むことを特徴とする電子部品の製造方法。
前記樹脂層を形成する工程は、前記金属層が前記樹脂層の上面から露出するように前記樹脂層を形成する工程を含むことを特徴とする請求項１記載の電子部品の製造方法。
前記第１素子を搭載する工程は、前記支持基板側が前記第１素子の活性領域となるように、前記支持基板上に前記第１素子を搭載する工程を含むことを特徴とする請求項１または２記載の電子部品の製造方法。
前記樹脂層上に再配線層を形成する工程を含むことを特徴とする請求項１から３のいずれか一項記載の電子部品の製造方法。
第１面と前記第１面と対向する第２面を備える樹脂層と、
前記樹脂層に封止され前記第２面から一面が露出する第１および第２素子と、
前記第１素子を覆い前記第１面から一面が露出する金属層と、
前記第２面上に形成され、前記第１および第２素子に電気的に接続される再配線層と、
を具備し、
前記金属層は、前記再配線層の前記金属層側の面から前記第１素子の側面を覆うことを特徴とする電子部品。
前記第１素子の前記支持基板に搭載される面の面積は第２素子の前記支持基板に搭載される面の面積より小さいことを特徴とする請求項１から４のいずれか一項記載の電子部品の製造方法。
前記第１素子を搭載する工程は、前記支持基板上に接着層を介し前記第１素子を搭載する工程であり、
前記金属層を形成する工程は、前記接着層の上面から前記第１素子の側面を覆うように前記金属層を形成する工程であり、
前記第２素子を搭載する工程は、前記支持基板上に接着層を介し前記第２素子を搭載する工程であることを特徴とする請求項１から４および６のいずれか一項記載の電子部品の製造方法。