JP6234865B2 - DC-DC converter - Google Patents
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Description
本発明は、ＤＣ−ＤＣコンバータに関し、より詳細には、入力電圧が同期整流用トランジスタの閾値電圧よりも低いときでも起動することができるＤＣ−ＤＣコンバータに関する。 The present invention relates to a DC-DC converter, and more particularly to a DC-DC converter that can be activated even when an input voltage is lower than a threshold voltage of a synchronous rectifying transistor.
バッテリーなどの電源は、その電圧がエネルギーの残量、周囲の温度、駆動する電子機器の負荷の重さに応じて変動する。電子機器を電源により直接駆動すると、電源の電圧変動が電子機器のＳＮＲなどの特性に影響を与える。そこで、電子機器には要求するＤＣ電圧を供給することが望まれる。負荷側が要求するＤＣ電圧を最適なＤＣ電圧に変換して負荷側に供給する回路として、ＤＣ−ＤＣコンバータが知られている。 The voltage of a power source such as a battery varies depending on the remaining amount of energy, the ambient temperature, and the load of the electronic device to be driven. When an electronic device is directly driven by a power source, voltage fluctuation of the power source affects characteristics such as SNR of the electronic device. Therefore, it is desired to supply the required DC voltage to the electronic device. A DC-DC converter is known as a circuit that converts a DC voltage required on the load side into an optimum DC voltage and supplies the converted DC voltage to the load side.
ＤＣ−ＤＣコンバータは、入力電圧を降圧して出力電圧を出力する降圧型と、入力電圧を昇圧して出力電圧を出力する昇圧型に大別される。また、ＤＣ−ＤＣコンバータは、インダクタに電流を流してエネルギーを蓄積し、ダイオードを介してエネルギーを放出する非同期整流型と、トランジスタを介してエネルギーを放出する同期整流型に大別される。この同期整流型のＤＣ−ＤＣコンバータにおいて、インダクタにエネルギーを蓄積するためのトランジスタをスイッチングトランジスタと呼び、このエネルギーを出力側に放出するためのトランジスタを同期整流用トランジスタと呼ぶ。 DC-DC converters are roughly classified into a step-down type that steps down an input voltage and outputs an output voltage, and a step-up type that steps up an input voltage and outputs an output voltage. DC-DC converters are broadly classified into an asynchronous rectification type in which current is passed through an inductor to store energy and energy is released through a diode, and a synchronous rectification type in which energy is released through a transistor. In this synchronous rectification type DC-DC converter, a transistor for storing energy in an inductor is called a switching transistor, and a transistor for discharging this energy to the output side is called a synchronous rectification transistor.
同期整流型の一般的な昇圧型ＤＣ−ＤＣコンバータは、出力端子から入力端子に電流が逆流することを防止するために、同期整流用トランジスタのボディダイオードの順方向が入力端子から出力端子への方向となるように、同期整流用トランジスタのバックゲートを接続している。この同期整流型の昇圧型ＤＣ−ＤＣコンバータは、出力端子がグラウンドと短絡したときにボディダイオードに順方向バイアスがかかるため、バックゲートを介して過電流が流れる。過電流が流れるとラッチアップが起こり、同期整流用トランジスタが破壊される場合がある。 In general boost type DC-DC converter of synchronous rectification type, the forward direction of the body diode of the transistor for synchronous rectification is changed from the input terminal to the output terminal in order to prevent the current from flowing backward from the output terminal to the input terminal. The back gates of the synchronous rectification transistors are connected so as to be in the same direction. In this synchronous rectification step-up DC-DC converter, when the output terminal is short-circuited to the ground, a forward bias is applied to the body diode, and thus an overcurrent flows through the back gate. When an overcurrent flows, latch-up occurs and the synchronous rectification transistor may be destroyed.
出力トランジスタのバックゲートを介して電圧の高い端子から低い端子に電流が流れないように、バックゲート電圧をコントロールするものとして、例えば特許文献１に記載された昇圧型ＤＣ−ＤＣコンバータがある。図１は、従来の昇圧型ＤＣ−ＤＣコンバータの回路図である。図１には、制御部１１０と、電圧変換部１２０と、バックゲートコントロール回路１３０と、インダクタＬ１と、出力コンデンサＣＯＵＴとを備えた従来の昇圧型ＤＣ−ＤＣコンバータ１００が示されている。
For example, there is a step-up DC-DC converter described in Japanese Patent Application Laid-Open No. 2004-133260 that controls the back gate voltage so that no current flows from a high voltage terminal to a low terminal via the back gate of the output transistor. FIG. 1 is a circuit diagram of a conventional step-up DC-DC converter. FIG. 1 shows a conventional step-up DC-
制御部１１０はドライバ（ＤＲＶ）１１１及び信号生成部１１２を含み、電圧変換部１２０は同期整流用トランジスタＭ１及びスイッチングトランジスタＭ２を含み、バックゲートコントロール回路１３０はゲートスイッチＭ３及びＭ４を含む。ＤＲＶ１１１は、信号生成部１１２からＰＷＭ信号及びタイマー信号を入力し、ＰＷＭ信号及びタイマー信号に基づいてＭ１〜Ｍ４のオンオフを制御する。
The
図１に示されるように、従来のＤＣ−ＤＣコンバータ１００は、起動時（ＶＩＮ＞ＶＯＵＴ）に、タイマー信号により起動時であることを示す起動ステートに遷移する。起動ステートにいるとき、Ｍ２＝オフ、Ｍ３＝オフ、Ｍ４＝オンとし、ＰＷＭ信号によりＭ１をスイッチング動作させる。Ｍ３＝オフ、Ｍ４＝オンであるため、ＳＷからＶＯＵＴに見えるＭ１のボディダイオード（寄生ダイオード）はＤ１となる。
As shown in FIG. 1, the conventional DC-
ＶＩＮ＞ＶＯＵＴであるため、Ｄ１には逆方向バイアスがかかり、バックゲートを介した電流経路は遮断される。ＶＩＮ→Ｌ１→Ｍ１→ＶＯＵＴ→ＣＯＵＴへの経路で、断続的にＣＯＵＴへ電荷が供給される。そして、ＶＯＵＴをＶＩＮ付近まで上昇させる。 Since V IN > V OUT , D1 is reverse biased and the current path through the back gate is interrupted. In route to V IN → L1 → M1 → V OUT → C OUT, intermittently charge the C OUT is supplied. Then, V OUT is raised to around VIN .
通常動作時（ＶＩＮ≦ＶＯＵＴ）に、タイマー信号により起動完了して通常動作時であることを示すステートに遷移する。そして、Ｍ３＝オン、Ｍ４＝オフとし、ＰＷＭ信号によりＭ１及びＭ２を相補的にスイッチング動作させる。Ｍ３＝オン、Ｍ４＝オフであるため、ＳＷからＶＯＵＴに見えるＭ１のボディダイオードはＤ２となる。ＶＩＮ≦ＶＯＵＴであるため、Ｄ２には逆方向バイアスがかかり、バックゲートを介した電流経路は遮断される。 At the time of normal operation (V IN ≦ V OUT ), the start-up is completed by the timer signal, and the state transits to the state indicating the normal operation. Then, M3 = on and M4 = off, and M1 and M2 are complementarily switched by the PWM signal. Since M3 = on and M4 = off, the body diode of M1 that is visible from SW to VOUT is D2. Since V IN ≦ V OUT , a reverse bias is applied to D2, and the current path through the back gate is interrupted.
しかしながら、図１に示した従来のＤＣ−ＤＣコンバータ１００では、入力電圧ＶＩＮがＭ１の閾値電圧Ｖｔｈよりも低いとき、Ｍ１のゲートソース間電圧ＶＧＳが閾値電圧Ｖｔｈを超えることができずＭ１をオンできないため、起動することができないという問題があった。
However, in the conventional DC-
本発明は、上記した点を鑑みて行われたものであり、入力電圧ＶＩＮがＭ１の閾値電圧Ｖｔｈよりも低いときでも起動することができるＤＣ−ＤＣコンバータを提供することを目的とする。 The present invention has been made in view of the above points, and an object of the present invention is to provide a DC-DC converter that can be activated even when the input voltage VIN is lower than the threshold voltage Vth of M1. .
本発明の請求項１に記載のＤＣ−ＤＣコンバータは、入力端子の入力電圧を同期整流方式で昇圧して出力端子に出力電圧を出力するＤＣ−ＤＣコンバータであって、インダクタ及び同期整流用トランジスタを備え、起動時に第１の期間及び第２の期間を繰り返し遷移し、前記第１の期間において、前記インダクタに電流を流しエネルギーを蓄積し、前記第２の期間において、前記第１の期間の電流経路を遮断し、前記インダクタの逆起電圧を利用して前記同期整流用トランジスタをオンにすることにより、前記インダクタに蓄積されたエネルギーを出力側に放出する第１の制御回路と、前記第１の期間において、前記同期整流用トランジスタのバックゲートを前記起動時の前記入力電圧以上の第１の電圧に設定し、前記第２の期間において、前記同期整流用トランジスタのバックゲートを前記逆起電圧以上の第２の電圧に設定する第２の制御回路と、を備えたことを特徴とする。
A DC-DC converter according to
本発明の請求項２に記載のＤＣ−ＤＣコンバータは、本発明の請求項１に記載のＤＣ−ＤＣコンバータであって、前記第１の電圧は、前記入力電圧であることを特徴とする。 A DC-DC converter according to a second aspect of the present invention is the DC-DC converter according to the first aspect of the present invention, wherein the first voltage is the input voltage.
本発明の請求項３に記載のＤＣ−ＤＣコンバータは、本発明の請求項１または２に記載のＤＣ−ＤＣコンバータであって、前記第２の電圧は、前記逆起電圧であることを特徴とする。
A DC-DC converter according to claim 3 of the present invention is the DC-DC converter according to
本発明の請求項４に記載のＤＣ−ＤＣコンバータは、本発明の請求項１乃至３のいずれか１項に記載のＤＣ−ＤＣコンバータであって、前記第１の制御回路は、前記同期整流用トランジスタとグラウンドとの間に接続されるスイッチングトランジスタと、前記同期整流用トランジスタと前記スイッチングトランジスタを相補的にオンオフするパルス信号を出力するドライバと、前記パルス信号が出力される前記ドライバと前記同期整流用トランジスタのゲートとの間に接続され、前記起動時にオフする第１のスイッチと、前記入力端子と前記同期整流用トランジスタのゲートとの間に接続され、前記起動時にオンする第２のスイッチと、をさらに備えたことを特徴とする。 A DC-DC converter according to a fourth aspect of the present invention is the DC-DC converter according to any one of the first to third aspects of the present invention, wherein the first control circuit includes the synchronous rectification. A switching transistor connected between the operating transistor and the ground, a driver that outputs a pulse signal that complementarily turns on and off the synchronous rectifying transistor and the switching transistor, and the driver that outputs the pulse signal and the synchronization A first switch connected between the gate of the rectifying transistor and turned off at the start-up, and a second switch connected between the input terminal and the gate of the synchronous rectification transistor and turned on at the start-up And further comprising.
本発明の請求項５に記載のＤＣ−ＤＣコンバータは、本発明の請求項１乃至４のいずれか１項に記載のＤＣ−ＤＣコンバータであって、前記第２の制御回路は、前記同期整流用トランジスタのバックゲートと前記出力端子との間に接続され、前記起動時にオフする第３のスイッチと、前記同期整流用トランジスタのバックゲートと前記スイッチングトランジスタのドレインとの間に接続され、前記第１の期間にオフして前記第２の期間にオンする第４のスイッチと、前記同期整流用トランジスタのバックゲートと前記同期整流用トランジスタのゲートとの間に接続され、前記第１の期間にオンして前記第２の期間にオフする第５のスイッチと、を備えたことを特徴とする。 A DC-DC converter according to a fifth aspect of the present invention is the DC-DC converter according to any one of the first to fourth aspects of the present invention, wherein the second control circuit includes the synchronous rectification. A third switch that is connected between the back gate of the transistor for switching and the output terminal, and is turned off at the start-up, and is connected between the back gate of the transistor for synchronous rectification and the drain of the switching transistor, and A fourth switch that is turned off in the first period and turned on in the second period, and is connected between the back gate of the synchronous rectification transistor and the gate of the synchronous rectification transistor; And a fifth switch that is turned on and turned off in the second period.
本発明の請求項６に記載のＤＣ−ＤＣコンバータは、本発明の請求項５に記載のＤＣ−ＤＣコンバータであって、前記第５のスイッチが、前記同期整流用トランジスタのバックゲートと前記入力端子の略同一の電圧レベルのノードとの間に接続され、前記第１の期間にオンして前記第２の期間にオフすることを特徴とする。 A DC-DC converter according to claim 6 of the present invention is the DC-DC converter according to claim 5 of the present invention, wherein the fifth switch includes a back gate of the synchronous rectification transistor and the input. The terminal is connected to a node having substantially the same voltage level, and is turned on in the first period and turned off in the second period.
本発明によれば、起動時において、同期整流用トランジスタＭ１のバックゲート電圧を制御し、ボディダイオードを介した電流経路を遮断するとともに、インダクタＬ１の逆起電力を利用し、Ｍ１のゲート電圧を固定にしたままで、Ｍ１のオンオフを制御できるため、入力電圧ＶＩＮがＭ１の閾値電圧Ｖｔｈよりも低いときでも容易に起動することができる。 According to the present invention, at the time of start-up, the back gate voltage of the synchronous rectification transistor M1 is controlled, the current path through the body diode is interrupted, and the counter electromotive force of the inductor L1 is used to reduce the gate voltage of M1. Since the on / off state of M1 can be controlled while being fixed, it can be easily started even when the input voltage VIN is lower than the threshold voltage Vth of M1.
図２は、本発明に係るＤＣ−ＤＣコンバータの回路図を例示する。図２には、制御部２１０と、電圧変換部２２０と、バックゲートコントロール回路２３０と、スイッチＴ１及びＴ２と、インダクタＬ１と、出力コンデンサＣＯＵＴとを備えたＤＣ−ＤＣコンバータ２００が示されている。制御部２１０はＤＲＶ２１１及び信号生成部２１２を含み、電圧変換部２２０は同期整流用トランジスタＭ１及びスイッチングトランジスタＭ２を含み、バックゲートコントロール回路２３０はゲートスイッチＭ３〜Ｍ５を含む。ＤＲＶ２１１と、電圧変換部２２０と、スイッチＴ１及びＴ２と、インダクタＬ１とにより第１の制御回路２５１を構成し、ゲートスイッチＭ３〜Ｍ５を含むバックゲートコントロール回路２３０により第２の制御回路２５２を構成している。
FIG. 2 illustrates a circuit diagram of a DC-DC converter according to the present invention. FIG. 2 shows a DC-
制御部２１０のＤＲＶ２１１は、スイッチＴ１を介してＭ１のゲートに接続されるとともに、Ｍ２のゲートに接続されている。スイッチＴ１は制御部２１０とＭ１のゲートとの間に接続され、スイッチＴ２は一端がスイッチＴ１とＭ１との間に接続され、他端が入力端子ＶＩＮ（入力電圧もＶＩＮとする）に接続される。インダクタＬ１は、一端が入力端子ＶＩＮに接続され、他端がＭ１とＭ２との間のスイッチング端子ＳＷで接続されている。
The
Ｍ１は、一端が出力端子ＶＯＵＴ（出力電圧もＶＯＵＴとする）に接続され、他端がＳＷを介してＭ２の一端に接続されている。Ｍ２の他端は、グラウンドＧＮＤに接続されている。Ｍ３はＭ１のバックゲートとＭ２の一端との間に接続され、Ｍ４はＭ１のバックゲートと出力端子ＶＯＵＴとの間に接続され、Ｍ４はＭ１のバックゲートとＭ１のゲートとの間に接続されている。出力コンデンサＣＯＵＴは出力端子ＶＯＵＴとグラウンドＧＮＤとの間に接続されている。 One end of M1 is connected to the output terminal V OUT (the output voltage is also V OUT ), and the other end is connected to one end of M2 via SW. The other end of M2 is connected to the ground GND. M3 is connected between the back gate of M1 and one end of M2, M4 is connected between the back gate of M1 and the output terminal VOUT, and M4 is connected between the back gate of M1 and the gate of M1. Has been. The output capacitor C OUT is connected between the output terminal V OUT and the ground GND.
図２に示される本発明に係るＤＣ−ＤＣコンバータ２００は、図１に示されるＤＣ−ＤＣコンバータ１００に対して、Ｍ１のゲートとバックゲートとの間にＭ５が追加され、Ｍ１のゲートとＤＲＶとの間にスイッチＴ１が追加され、Ｍ１のゲートと入力端子ＶＩＮとの間にスイッチＴ２が追加されている点で主に異なる。Ｍ５はソース（またはドレイン）とバックゲートとが接続されたＰチャネルＭＯＳトランジスタで構成されており、Ｄ３はＭ５のボディダイオードである。
The DC-
ＤＲＶ２１１は、論理ゲートで構成され、ＶＩＮとＶＯＵＴを比較して起動時（ＶＩＮ＞ＶＯＵＴ）であるか通常動作時（ＶＩＮ≦ＶＯＵＴ）であるかを示す比較信号ＣＯＭＰ＿Ａと、ノードＳＷにおける電圧（以下、ＳＷ電圧とする）とＶＩＮとを比較して生成される信号ＺＥＲＯ＿ＣＲＯＳＳと、基準電圧ＶＲＥＦとＳＷ電圧とを比較して生成される信号ＴＯＰ＿ＯＣＬと、ＰＷＭ信号とを信号生成部２１２から入力する。
DRV211 is composed of logic gates, a comparison signal COMP_A indicating which startup compares V IN and V OUT (V IN> V OUT ) in normal operation or is (V IN ≦ V OUT), voltage (hereinafter referred to as SW voltage) at node SW and the signal ZERO_CROSS generated by comparing the and V iN, a signal TOP_OCL generated by comparing the reference voltage V REF and SW voltage, a PWM signal Input from the
バックゲートコントロール回路２３０のＭ３〜Ｍ５のゲートには、起動時又は通常動作時に応じてＭ３〜Ｍ５をそれぞれオンオフする制御信号Ｇ３〜Ｇ５が入力される。 Control signals G3 to G5 for turning on and off M3 to M5 according to the time of startup or normal operation are input to the gates of M3 to M5 of the back gate control circuit 230, respectively.
起動時（ＶＩＮ＞ＶＯＵＴ）には、比較信号ＣＯＭＰ＿Ａはハイとなり、ＤＲＶ２１１は、Ｔ１をオフするような論理の制御信号Ｇ１をＴ１に出力し、Ｔ２をオンするような論理の制御信号Ｇ２をＴ２に出力し、その結果Ｔ２を介して電圧ＶＩＮとＭ１のゲートが接続され、ゲート信号ＰＧＡＴＥはＶＩＮとなる。また、ＤＲＶ２１１は、信号ＺＥＲＯ＿ＣＲＯＳＳ及びＴＯＰ＿ＯＣＬに基づいて生成されたゲート信号ＮＧＡＴＥをＭ２に出力して、Ｍ２をオンオフする。
At start-up (V IN > V OUT ), the comparison signal COMP_A becomes high, and the
通常動作時（ＶＩＮ≦ＶＯＵＴ）には、比較信号ＣＯＭＰ＿Ａはローとなり、ＤＲＶ２１１は、Ｔ１をオンするような論理の制御信号Ｇ１をＴ１に出力し、Ｔ２をオフするような論理の制御信号Ｇ２をＴ２に出力し、その結果Ｔ１を介してＤＲＶ２１１とＭ１のゲートが接続される。また、ＤＲＶ２１１は、ＰＷＭ信号に基づいて生成された信号ＧＯ＿ＰＧＡＴＥをゲート信号ＰＧＡＴＥとしてＭ１に出力し、信号ＧＯ＿ＰＧＡＴＥと同相のゲート信号ＮＧＡＴＥをＭ２に出力して、Ｍ１及びＭ２をオンオフする。信号ＧＯ＿ＰＧＡＴＥは、Ｍ１のゲート信号ＰＧＡＴＥを制御するための信号である。
During normal operation (V IN ≦ V OUT ), the comparison signal COMP_A is low, and the
ＰＷＭ信号には、ＶＯＵＴの過電圧監視信号や過電流監視信号の情報を含めてもよい。また、入力電圧ＶＩＮが投入されたことを示す動作開始信号ＳＴＡＲＴ（図示せず）を設けてもよく、動作開始信号ＳＴＡＲＴは例えばパワーオンリセット回路で生成できる。 The PWM signal may include information on the VOUT overvoltage monitoring signal and the overcurrent monitoring signal. Further, an operation start signal START (not shown) indicating that the input voltage VIN has been input may be provided, and the operation start signal START can be generated by, for example, a power-on reset circuit.
なお、通常動作時において、上述したようにＰＷＭ信号に基づいて生成した信号ＧＯ＿ＰＧＡＴＥを利用してＭ１及びＭ２のスイッチングする代わりに、信号ＺＥＲＯ＿ＣＲＯＳＳ及びＴＯＰ＿ＯＣＬを利用してＭ１及びＭ２のスイッチングをしてもよい。その場合、ＤＲＶ２１１は、信号ＺＥＲＯ＿ＣＲＯＳＳ及びＴＯＰ＿ＯＣＬから生成されたゲート信号ＮＧＡＴＥをＭ２に出力し、信号ＮＧＡＴＥと同相の信号ＧＯ＿ＰＧＡＴＥをゲート信号ＰＧＡＴＥとしてＭ１に出力してもよい。
In normal operation, instead of switching M1 and M2 using the signal GO_P GATE generated based on the PWM signal as described above, the signals ZERO_CROSS and TOP_OCL are used to switch M1 and M2. Also good. In this case, the
図３は、本発明に係るＤＲＶ２１１の回路図を例示する。図３に示されるように、ＤＲＶ２１１は、ＳＲラッチ２０１と、セレクタ２０２と、バッファ部２０３と、制御手段２０４とを含む。
FIG. 3 illustrates a circuit diagram of the
ＳＲラッチ２０１は、信号ＺＥＲＯ＿ＣＲＯＳＳの立ち上りで立ち上がり、信号ＴＯＰ＿ＯＣＬの立ち上がりで立ち下がる信号Ｑを生成する。セレクタ２０２は、起動時（ＶＩＮ＞ＶＯＵＴ）か通常動作時（ＶＩＮ≦ＶＯＵＴ）であるかを示す比較信号ＣＯＭＰ＿Ａを入力端子ＳＥＬで入力し、比較信号ＣＯＭＰ＿Ａはハイのとき（起動時）は入力端子Ａで入力したＳＲラッチ２０１からの信号Ｑを選択し、比較信号ＣＯＭＰ＿Ａはローのとき（通常動作時）は入力端子Ｂで入力したＰＷＭ信号を選択して、選択した信号を信号Ｏとして出力する。 The SR latch 201 generates a signal Q that rises at the rising edge of the signal ZERO_CROSS and falls at the rising edge of the signal TOP_OCL. The selector 202 receives a comparison signal COMP_A indicating whether it is at startup (V IN > V OUT ) or normal operation (V IN ≦ V OUT ) at the input terminal SEL, and when the comparison signal COMP_A is high (at startup) ) Selects the signal Q from the SR latch 201 input at the input terminal A, and when the comparison signal COMP_A is low (during normal operation), selects the PWM signal input at the input terminal B and outputs the selected signal as a signal. Output as O.
バッファ部２０３は、セレクタ２０２からの信号Ｏをバッファリングして、信号ＮＧＡＴＥと、信号ＮＧＡＴＥと同相の信号ＧＯ＿ＰＧＡＴＥとを生成する。制御手段２０４は、比較信号ＣＯＭＰ＿Ａを入力し、比較信号ＣＯＭＰ＿Ａがハイのとき、制御信号Ｇ１をロー、制御信号Ｇ２をハイにし、比較信号ＣＯＭＰ＿Ａがローのとき、制御信号Ｇ１をハイ、制御信号Ｇ２をローにする。 Buffer section 203, the signal O from the selector 202 is buffered, to generate a signal N GATE, and a signal N GATE and phase of the signal GO_P GATE. The control means 204 receives the comparison signal COMP_A. When the comparison signal COMP_A is high, the control signal G1 is low and the control signal G2 is high. When the comparison signal COMP_A is low, the control signal G1 is high and the control signal G2 Set to low.
なお、Ｌ１に流れるインダクタ電流に基づく信号ＺＥＲＯ＿ＣＲＯＳＳ及びＴＯＰ＿ＯＣＬを利用して信号ＧＯ＿ＮＧＡＴＥ及び信号ＧＯ＿ＰＧＡＴＥを生成する代わりに、後述する第２の実施形態のように、Ｌ１に流れる電流によらない固定周波数によるパルス信号ＣＬＫ（図示せず）を利用することもできる。この場合、ＳＲラッチ２０１は不要であり、セレクタ２０２は、比較信号ＣＯＭＰ＿Ａはハイのとき（起動時）はパルス信号ＣＬＫを選択し、比較信号ＣＯＭＰ＿Ａはローのとき（通常動作時）はＰＷＭ信号を選択して、選択した信号を信号Ｏとして出力すればよい。 Instead of generating the signal GO_N GATE and the signal GO_P GATE using the signals ZERO_CROSS and TOP_OCL based on the inductor current flowing through L1, a fixed frequency not depending on the current flowing through L1 is used as in the second embodiment described later. It is also possible to use a pulse signal CLK (not shown). In this case, the SR latch 201 is not required, and the selector 202 selects the pulse signal CLK when the comparison signal COMP_A is high (when activated), and selects the PWM signal when the comparison signal COMP_A is low (when normal operation). The selected signal may be output as the signal O.
図４は、本発明に係る信号生成部２１２の回路図を例示する。図４に示されるように、信号生成部２１２は、３つのコンパレータＣＭＰＡ〜ＣＭＰＣと１つの論理ブロックＬＯＧＩＣから構成される。
FIG. 4 illustrates a circuit diagram of the
コンパレータＣＭＰＡは、ＶＩＮとＶＯＵＴを比較して比較信号ＣＯＭＰ＿Ａを生成して論理回路ＬＯＧＩＣ及びＤＲＶ２０１に出力する。コンパレータＣＭＰＢは、Ｍ１とＭ２との共通接続部であるＳＷにおけるＳＷ電圧と入力電圧ＶＩＮとを比較して、信号ＺＥＲＯ＿ＣＲＯＳＳを生成する。コンパレータＣＭＰＣは、ＳＷ電圧と基準電圧ＶＲＥＦとを比較して、信号ＴＯＰ＿ＯＣＬを生成する。 The comparator CMP A compares V IN and V OUT to generate a comparison signal COMP_A and outputs the comparison signal COMP_A to the logic circuits LOGIC and DRV 201. The comparator CMP B generates a signal ZERO_CROSS by comparing the SW voltage at the SW, which is a common connection between M1 and M2, and the input voltage VIN . Comparator CMP C compares the SW voltage and the reference voltage V REF, and generates a signal TOP_OCL.
コンパレータＣＭＰＣにおける基準電圧ＶＲＥＦは、Ｌ１に流れるインダクタ電流の上限値を超えないように予め設定された電圧である。インダクタ電流は、ＳＷ電圧から得ており、Ｌ１にエネルギーを蓄積しているときはＭ２に電流が流れるためＳＷ電圧は線形に単調増加し、Ｌ１のエネルギーを出力側に放出しているときは逆起電圧によりＳＷ電圧はＶＩＮよりも大きく跳ね上がり、インダクタ電流がゼロになるまでＶＩＮを上回る。 The reference voltage V REF in the comparator CMP C is a voltage set in advance so as not to exceed the upper limit value of the inductor current flowing through L1. The inductor current is obtained from the SW voltage, and when energy is stored in L1, the current flows through M2, so the SW voltage increases linearly monotonously, and reverse when L1 energy is released to the output side. SW voltage by the electromotive voltage jumps greater than V iN, greater than V iN until the inductor current reaches zero.
論理回路ＬＯＧＩＣは、ＤＲＶ２１１よりフィードバックされたゲート信号ＮＧＡＴＥと、比較信号ＣＯＭＰ＿Ａとを入力してレベルシフトし、ゲート信号ＮＧＡＴＥと比較信号ＣＯＭＰ＿Ａに応じて、Ｍ３〜Ｍ５をオンオフする制御信号Ｇ３〜Ｇ５を生成する。
The logic circuit LOGIC receives the gate signal N GATE fed back from the
論理回路ＬＯＧＩＣは、ＶＩＮ≧ＶＯＵＴ（起動時：比較信号ＣＯＭＰ＿Ａがハイ）のときであって、ゲート信号ＮＧＡＴＥがハイでＭ２がオンのとき、制御信号Ｇ３をハイにしてＭ３をオフし、制御信号Ｇ４をハイにしてＭ４をオフし、制御信号Ｇ５をローにしてＭ５をオンする。これにより、バックゲート電圧をＶＩＮにする。 The logic circuit LOGIC sets the control signal G3 to high and turns off M3 when V IN ≧ V OUT (when activated: the comparison signal COMP_A is high) and the gate signal N GATE is high and M2 is on. The control signal G4 is set high to turn off M4, and the control signal G5 is set low to turn on M5. As a result, the back gate voltage is set to VIN .
また、論理回路ＬＯＧＩＣは、ＶＩＮ≧ＶＯＵＴ（起動時：比較信号ＣＯＭＰ＿Ａがハイ）のときであって、ゲート信号ＮＧＡＴＥがローでＭ２がオフのとき、制御信号Ｇ３をハイにしてＭ３をオフし、制御信号Ｇ４をローにしてＭ４をオンし、制御信号Ｇ５をハイにしてＭ５をオフする。これにより、ＳＷがＭ１のバックゲートに接続され、Ｍ１のバックゲート電圧はＳＷ電圧レベルとなる。 When the logic circuit LOGIC is V IN ≧ V OUT (startup: the comparison signal COMP_A is high) and the gate signal N GATE is low and M2 is off, the control signal G3 is set high to set M3 Turn off, turn control signal G4 low to turn on M4, turn control signal G5 high to turn off M5. As a result, SW is connected to the back gate of M1, and the back gate voltage of M1 becomes the SW voltage level.
なお、通常動作時においては、ＰＷＭ動作をしない代わりに、これらＺＥＲＯ＿ＣＲＯＳＳとＴＯＰ＿ＯＣＬを利用してもよく、この場合であっても通常動作時に出力電圧が所望の電圧となるように制御される。 In normal operation, instead of not performing PWM operation, these ZERO_CROSS and TOP_OCL may be used. Even in this case, the output voltage is controlled to be a desired voltage during normal operation.
次に、昇圧動作の説明をする。出力コンデンサＣＯＵＴが放電された状態から昇圧動作開始するには状態１（ＶＩＮ＞ＶＯＵＴ）から状態２（ＶＩＮ≦ＶＯＵＴ（通常動作時））へ遷移する。 Next, the boosting operation will be described. In order to start the boost operation from the state in which the output capacitor C OUT is discharged, the state transitions from the state 1 (V IN > V OUT ) to the state 2 (V IN ≦ V OUT (during normal operation)).
上記状態１には、更に以下の２つの状態があり、下記状態１−１と下記状態１−２を交互にスイッチング動作することにより、ＶＯＵＴを上昇させることができる。
状態１−１ ⇒ Ｍ１：オフ、Ｍ２：オン、Ｔ１：オフ、Ｔ２：オン、Ｍ３：オフ、Ｍ４：オフ、Ｍ５：オン
状態１−２ ⇒ Ｍ１：オン、Ｍ２：オフ、Ｔ１：オフ、Ｔ２：オン、Ｍ３：オフ、Ｍ４：オン、Ｍ５：オフ
The
State 1-1 ⇒ M1: Off, M2: On, T1: Off, T2: On, M3: Off, M4: Off, M5: On State 1-2 ⇒ M1: On, M2: Off, T1: Off, T2 : On, M3: Off, M4: On, M5: Off
上記状態１−１から上記状態１−２に切り替わるとき、上記状態１−１でＶＩＮ⇒コイル⇒Ｍ２⇒ＧＮＤの経路で電流が流れているときにＭ２がオフして電流経路が遮断されると、インダクタ電流はすぐには０Ａになれず、インダクタ電流を流し続けようと、Ｍ２がオフする直前のインダクタ電流を流すような逆起電圧がインダクタＬ１の端部で生じる。その結果、Ｍ１がオンするまでインダクタ端電圧（ＳＷ電圧）が立ち上がり、ＳＷ電圧がインダクタＬ１の逆起電力によってＶＩＮ電圧以上になり、Ｍ１のゲートソース間電圧ＶＧＳがＭ１の閾値電圧Ｖｔｈを超え、状態１−２ではＭ１がオンする。この状態のとき、Ｍ１のバックゲートをＳＷに接続することによって、Ｍ１のバックゲートに電流が流れないようなバックゲート電圧に設定できる。その結果、状態１−２では、ＶＩＮ⇒インダクタＬ１⇒Ｍ１⇒ＶＯＵＴの経路で電流が流れる。 When switching from the state 1-1 to the state 1-2, when the current flows in the state 1-1 in the path of V IN ⇒ coil ⇒ M2 ⇒ GND, M2 is turned off and the current path is cut off. Then, the inductor current cannot immediately become 0 A, and a counter electromotive voltage that causes the inductor current immediately before M2 to turn off is generated at the end of the inductor L1 so as to continue the inductor current. As a result, the inductor end voltage (SW voltage) rises until M1 is turned on, the SW voltage becomes equal to or higher than the VIN voltage due to the back electromotive force of the inductor L1, and the gate-source voltage V GS of M1 is the threshold voltage V th of M1. In state 1-2, M1 is turned on. In this state, by connecting the back gate of M1 to SW, the back gate voltage can be set so that no current flows through the back gate of M1. As a result, in the state 1-2, a current flows through a path of V IN → inductor L1 → M1 → V OUT .
状態１の時におけるＭ１のバックゲートを介した電流経路について説明する。状態１−１において、Ｍ５をオンにし、Ｍ１のバックゲートを入力端子ＶＩＮと導通させることにより、ＳＷ−ＶＯＵＴ間に見えるＭ１のボディダイオードはＤ１となり、Ｄ１には逆方向バイアス電圧がかかるため、バックゲートを介した電流経路は遮断される。
A current path through the back gate of M1 in the
一方、状態１−２において、Ｍ４をオンにし、Ｍ１のバックゲートをノードＳＷと導通させることにより、ＳＷ−ＶＯＵＴ間に見えるＭ１のボディダイオードはＤ１となり、Ｄ１には逆方向バイアス電圧がかかるため、バックゲートを介した電流経路は遮断される。 On the other hand, in state 1-2, when M4 is turned on and the back gate of M1 is made conductive with the node SW, the body diode of M1 seen between SW and VOUT becomes D1, and a reverse bias voltage is applied to D1. Therefore, the current path through the back gate is interrupted.
上記状態２には、更に以下の２つの状態があり、状態２−１と状態２−２を交互にスイッチング動作することにより、ＶＯＵＴ電圧を上昇させることができる。
状態２−１ ⇒ Ｍ１：オフ、Ｍ２：オン、Ｔ１：オン、Ｔ２：オフ、Ｍ３：オン、Ｍ４：オフ、Ｍ５：オフ
状態２−２ ⇒ Ｍ１：オン、Ｍ２：オフ、Ｔ１：オン、Ｔ２：オフ、Ｍ３：オフ、Ｍ４：オン、Ｍ５：オフ
The
State 2-1 ⇒ M1: Off, M2: On, T1: On, T2: Off, M3: On, M4: Off, M5: Off State 2-2 ⇒ M1: On, M2: Off, T1: On, T2 : Off, M3: Off, M4: On, M5: Off
状態２の時におけるＭ２のバックゲートを介した電流経路について説明する。状態２−１において、Ｍ３をオンにし、Ｍ１のバックゲートを出力電圧ＶＯＵＴと導通させることにより、ＳＷ−ＶＯＵＴ間に見えるＭ１のボディダイオードはＤ２となり、Ｄ２には逆方向バイアス電圧がかかるため、バックゲートを介した電流経路は遮断される。
A current path through the back gate of M2 in the
一方、状態２−２において、Ｍ４をオンにし、Ｍ１のバックゲートをノードＳＷと導通させることにより、ＳＷ−ＶＯＵＴ間に見えるＭ１のボディダイオードはＤ１となり、Ｄ１には逆方向バイアス電圧がかかるため、バックゲートを介した電流経路は遮断される。 On the other hand, in state 2-2, when M4 is turned on and the back gate of M1 is made conductive with the node SW, the body diode of M1 seen between SW and VOUT becomes D1, and a reverse bias voltage is applied to D1. Therefore, the current path through the back gate is interrupted.
（第１の実施形態）
次に、上記状態１であるＶＩＮ＞ＶＯＵＴの時の具体的な動作例を説明する。インダクタＬ１にエネルギーを蓄積している状態１−１のときのインダクタ電流は、ＶＩＮ→Ｌ１→Ｍ２→ＧＮＤの電流経路で単調増加し、コンパレータＣＭＰＣにてインダクタ電流の上限電流値が検出される。
(First embodiment)
Next, a specific example of operation when the
また、インダクタＬ１のエネルギーを出力側に放出している状態１−２のときのインダクタ電流は、ＶＩＮ→Ｌ１→Ｍ１→ＶＯＵＴの電流経路で単調減少していき、その結果コンパレータＣＭＰＢにてインダクタ電流の下限電流値が検出される。 In addition, the inductor current in the state 1-2 in which the energy of the inductor L1 is discharged to the output side monotonously decreases in the current path of V IN → L1 → M1 → V OUT , and as a result, the comparator CMP B Thus, the lower limit current value of the inductor current is detected.
図５は、起動時ＶＩＮ＞ＶＯＵＴのときにおける本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの動作例を説明するためのタイミングチャートである。第１の実施形態では、インダクタ電流に基づく２つのコンパレータＣＭＰＢ及びＣＭＰＣの検出（出力）信号を利用してゲート信号ＮＧＡＴＥを生成する。ここで、状態１−１のとき、ＰＧＡＴＥ電圧はＶＩＮ固定であり、ＮＧＡＴＥ電圧はＨである。状態１−２のとき、ＰＧＡＴＥ電圧はＶＩＮ固定であり、ＮＧＡＴＥ電圧はＬである。 FIG. 5 is a timing chart for explaining an operation example of the DC-DC converter according to the first embodiment of the present invention when V IN > V OUT at startup. In the first embodiment, the gate signal N GATE is generated using the detection (output) signals of the two comparators CMP B and CMP C based on the inductor current. Here, in the state 1-1, the P GATE voltage is fixed to VIN and the N GATE voltage is H. In state 1-2, the P GATE voltage is fixed at VIN and the N GATE voltage is L.
図５に示されるように、インダクタ電流（コイル電流ＩＬ）が０Ａまで降下（図５（ｅ）のＧ）し、ＳＷ電圧がＶＩＮ電圧まで降下（図５（ｄ）のＥ）すると、コンパレータＣＭＰＢの出力信号である信号ＺＥＲＯ＿ＣＲＯＳＳが立ち上がり（図５（ａ）のＣ）、ＮＧＡＴＥ信号をＨ（図５（ｃ）のＡ）にする。このとき、図５（ｆ）に示されるように、制御信号Ｇ４はＨになり、制御信号Ｇ５はＬになり、制御信号Ｇ３はＨのままである。 As shown in FIG. 5, when the inductor current (coil current IL) drops to 0 A (G in FIG. 5E) and the SW voltage drops to the VIN voltage (E in FIG. 5D), the comparator The signal ZERO_CROSS which is the output signal of CMP B rises (C in FIG. 5A), and the N GATE signal is set to H (A in FIG. 5C). At this time, as shown in FIG. 5F, the control signal G4 becomes H, the control signal G5 becomes L, and the control signal G3 remains H.
次に、図５に示されるように、インダクタ電流（コイル電流ＩＬ）が設定電流値（上限値）まで上昇（図５（ｅ）のＨ）し、ＳＷ電圧が参照電圧（ＶＲＥＦ）まで上昇（図５（ｄ）のＦ）すると、コンパレータＣＭＰＣの出力信号である信号ＴＯＰ＿ＯＣＬが立ち上がり（図５（ｂ）のＤ）、ゲート信号ＮＧＡＴＥをＬ（図５（ｃ）のＢ）にする。このとき、図５（ｆ）に示されるように、制御信号Ｇ４はＬになり、制御信号Ｇ５はＨになり、制御信号Ｇ３はＨのままである。 Next, as shown in FIG. 5, the inductor current (coil current IL) rises to the set current value (upper limit value) (H in FIG. 5E), and the SW voltage rises to the reference voltage (V REF ). (F in FIG. 5D), the signal TOP_OCL that is the output signal of the comparator CMP C rises (D in FIG. 5B), and the gate signal N GATE is set to L (B in FIG. 5C). . At this time, as shown in FIG. 5F, the control signal G4 becomes L, the control signal G5 becomes H, and the control signal G3 remains H.
（第２の実施形態）
図６は、起動時ＶＩＮ＞ＶＯＵＴのときの本発明の第２の実施形態に係るＤＣ−ＤＣコンバータの動作を説明するためのタイミングチャートである。第２の実施形態では、インダクタ電流によらない固定周波数によってパルス信号ＣＬＫを用いてＮＧＡＴＥ信号を生成する。
(Second Embodiment)
FIG. 6 is a timing chart for explaining the operation of the DC-DC converter according to the second embodiment of the present invention when V IN > V OUT at startup. In the second embodiment, the N GATE signal is generated using the pulse signal CLK at a fixed frequency that does not depend on the inductor current.
図６に示されるように、固定周波数によるパルス信号であるＣＬＫ信号の立ち上がり（図６（ａ）のＣ）により、ゲート信号ＮＧＡＴＥをＨ（図６（ｂ）のＡ）にする。次に、固定周波数によるパルス信号であるＣＬＫ信号の立ち下がり（図６（ａ）のＤ）により、ゲート信号ＮＧＡＴＥをＬ（図６（ｂ）のＢ）にする。それ以外は図５に示される第１の実施形態における動作例と同じである。 As shown in FIG. 6, the gate signal N GATE is set to H (A in FIG. 6B) at the rising edge of the CLK signal (C in FIG. 6A), which is a pulse signal with a fixed frequency. Next, the gate signal N GATE is set to L (B in FIG. 6B) at the falling edge of the CLK signal which is a pulse signal with a fixed frequency (D in FIG. 6A). Other than that, it is the same as the operation example in the first embodiment shown in FIG.
なお、図５及び６に示される方法以外の方法として、これらを組み合わせて、インダクタ電流によるパルス信号と、インダクタ電流によらないパルス信号の両方を利用し、いずれかの信号に優先順位を付けて動作させる方法もある。 As a method other than the method shown in FIGS. 5 and 6, a combination of these methods is used, and both the pulse signal based on the inductor current and the pulse signal not based on the inductor current are used, and a priority is given to any one of the signals. There is also a way to make it work.
次に、上記状態２であるＶＩＮ＜ＶＯＵＴ（通常動作時）の時の具体的な動作例を説明する。図７は、ＶＩＮ＜ＶＯＵＴのときの本発明の第２の実施形態に係るＤＣ−ＤＣコンバータの動作を説明するためのタイミングチャートである。ここで、前記状態２−１のとき、ゲート信号ＰＧＡＴＥはＨ（出力ＰＭＯＳ：オフ）であり、ゲート信号ＮＧＡＴＥはＨ（出力ＮＭＯＳ：オン）である。また、前記状態２−２のとき、ゲート信号ＰＧＡＴＥはＬ（出力ＰＭＯＳ：オン)であり、ゲート信号ＮＧＡＴＥはＬ（出力ＮＭＯＳ：オフ）である。
Next, a specific example of operation when the
図７に示されるように、パルス信号ＣＬＫが立ち上がると（図７（ａ）のＣ）、ＰＧＡＴＥ信号及びＮＧＡＴＥ信号がＨ（図７（ｃ）のＡ、Ｂ）になる。このとき、制御信号Ｇ３はＬになり制御信号Ｇ４はＨになり、制御信号Ｇ５はＨである。次に、ＰＷＭ信号の立下り（図７（ｂ）のＤ）により、ＰＧＡＴＥ信号又はＮＧＡＴＥ信号がＬ（図７（ｃ）のＡ、Ｂ）になる。このとき、図７（ｅ）に示されるように、制御信号Ｇ３はＨになり、制御信号Ｇ４はＬになり、制御信号Ｇ５はＨのままである。 As shown in FIG. 7, when the pulse signal CLK rises (C in FIG. 7A), the P GATE signal and the N GATE signal become H (A and B in FIG. 7C). At this time, the control signal G3 becomes L, the control signal G4 becomes H, and the control signal G5 is H. Next, the P GATE signal or the N GATE signal becomes L (A, B in FIG. 7C) by the falling edge of the PWM signal (D in FIG. 7B). At this time, as shown in FIG. 7E, the control signal G3 becomes H, the control signal G4 becomes L, and the control signal G5 remains H.
なお、第１の実施形態のように、インダクタ電流に基づく２つのコンパレータＣＭＰＢ及びＣＭＰＣの検出信号を利用する場合、例えば、信号ＺＥＲＯ＿ＣＲＯＳＳの立ち上がりに基づいて、ＰＧＡＴＥ信号又はＮＧＡＴＥ信号をＨにし、信号ＴＯＰ＿ＯＣＬの立ち上がり、ＰＧＡＴＥ信号又はゲート信号ＮＧＡＴＥをＬにすればよい。 When the detection signals of the two comparators CMP B and CMP C based on the inductor current are used as in the first embodiment, for example, the P GATE signal or the N GATE signal is set to H based on the rising edge of the signal ZERO_CROSS. Then, the rising edge of the signal TOP_OCL and the P GATE signal or the gate signal N GATE may be set to L.
ＤＣ−ＤＣコンバータ １００、２００
制御部 １１０、２１０
ドライバ（ＤＲＶ） １１１、２１１
信号生成部 １１２、２１２
電圧変換部 １２０、２２０
バックゲートコントロール回路 １３０、２３０
ＳＲラッチ ２０１
セレクタ ２０２
バッファ部 ２０３
制御手段 ２０４
第１の制御回路 ２５１
第２の制御回路 ２５２
インダクタ Ｌ１
出力コンデンサ ＣＯＵＴ
同期整流用トランジスタ Ｍ１
スイッチングトランジスタ Ｍ２
ゲートスイッチ Ｍ３、Ｍ４、Ｍ５
スイッチ Ｔ１、Ｔ２
コンパレータ ＣＭＰＡ、ＣＭＰＢ、ＣＭＰＣ
論理ブロック ＬＯＧＩＣ
DC-
Driver (DRV) 111, 211
Voltage converter 120, 220
Back gate control circuit 130, 230
SR latch 201
Selector 202
Buffer unit 203
Control means 204
Inductor L1
Output capacitor C OUT
Synchronous rectification transistor M1
Switching transistor M2
Gate switch M3, M4, M5
Switch T1, T2
Comparators CMP A , CMP B , CMP C
Logic block LOGIC
Claims (6)
インダクタ及び同期整流用トランジスタを備え、起動時に第１の期間及び第２の期間を繰り返し遷移し、前記第１の期間において、前記インダクタに電流を流しエネルギーを蓄積し、前記第２の期間において、前記第１の期間の電流経路を遮断し、前記インダクタの逆起電圧を利用して前記同期整流用トランジスタをオンにすることにより、前記インダクタに蓄積されたエネルギーを出力側に放出する第１の制御回路と、
前記第１の期間において、前記同期整流用トランジスタのバックゲートを前記起動時の前記入力電圧以上の第１の電圧に設定し、前記第２の期間において、前記同期整流用トランジスタのバックゲートを前記逆起電圧以上の第２の電圧に設定する第２の制御回路と、
を備えたことを特徴とするＤＣ−ＤＣコンバータ。 A DC-DC converter that boosts an input voltage of an input terminal by a synchronous rectification method and outputs an output voltage to an output terminal,
An inductor and a transistor for synchronous rectification, the first period and the second period are repeatedly changed at the time of start-up, in the first period, a current is passed through the inductor to store energy, and in the second period, The current path in the first period is interrupted, and the synchronous rectification transistor is turned on using the back electromotive voltage of the inductor, thereby releasing the energy accumulated in the inductor to the output side. A control circuit;
In the first period, the back gate of the synchronous rectification transistor is set to a first voltage equal to or higher than the input voltage at the start-up, and in the second period, the back gate of the synchronous rectification transistor is A second control circuit for setting the second voltage equal to or higher than the back electromotive voltage;
A DC-DC converter comprising:
前記同期整流用トランジスタとグラウンドとの間に接続されるスイッチングトランジスタと、
前記同期整流用トランジスタと前記スイッチングトランジスタを相補的にオンオフするパルス信号を出力するドライバと、
前記パルス信号が出力される前記ドライバと前記同期整流用トランジスタのゲートとの間に接続され、前記起動時にオフする第１のスイッチと、
前記入力端子と前記同期整流用トランジスタのゲートとの間に接続され、前記起動時にオンする第２のスイッチと、
をさらに備えたことを特徴とする請求項１乃至３のいずれか１項に記載のＤＣ−ＤＣコンバータ。 The first control circuit includes:
A switching transistor connected between the synchronous rectification transistor and ground;
A driver that outputs a pulse signal that complementarily turns on and off the synchronous rectification transistor and the switching transistor;
A first switch connected between the driver to which the pulse signal is output and the gate of the synchronous rectification transistor and turned off at the time of startup;
A second switch connected between the input terminal and the gate of the synchronous rectification transistor and turned on at the start-up;
The DC-DC converter according to any one of claims 1 to 3, further comprising:
前記同期整流用トランジスタのバックゲートと前記出力端子との間に接続され、前記起動時にオフする第３のスイッチと、
前記同期整流用トランジスタのバックゲートと前記スイッチングトランジスタのドレインとの間に接続され、前記第１の期間にオフして前記第２の期間にオンする第４のスイッチと、
前記同期整流用トランジスタのバックゲートと前記同期整流用トランジスタのゲートとの間に接続され、前記第１の期間にオンして前記第２の期間にオフする第５のスイッチと、
を備えたことを特徴とする請求項１乃至４のいずれか１項に記載のＤＣ−ＤＣコンバータ。 The second control circuit includes:
A third switch connected between the back gate of the synchronous rectification transistor and the output terminal and turned off at the time of startup;
A fourth switch connected between the back gate of the synchronous rectification transistor and the drain of the switching transistor, and is turned off in the first period and turned on in the second period;
A fifth switch connected between the back gate of the synchronous rectification transistor and the gate of the synchronous rectification transistor, and is turned on in the first period and turned off in the second period;
The DC-DC converter according to any one of claims 1 to 4, wherein the DC-DC converter is provided.
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