JP6235423B2 - 半導体装置 - Google Patents

Description

本発明の実施形態は、半導体装置に関する。

コントローラと半導体メモリとを有したメモリカードが提供されている。

特開２００５−２２２２２８号公報

半導体装置は、製品の性能確認の容易化が要望されている。

本発明の目的は、製品の性能確認の容易化を図ることができる半導体装置を提供することである。

実施形態によれば、半導体装置は、第１面と、該第１面とは反対側に位置した第２面とを有した基板と、前記基板に設けられ、ホスト装置との間で信号が流れるインターフェース部と、前記基板の第１面に設けられ、前記インターフェース部に電気的に接続された複数の第１パッドと、前記基板の第１面に設けられ、前記インターフェース部とは電気的に絶縁された複数の第２パッドと、半導体パッケージと、前記基板の第２面に設けられ、前記複数の第２パッドに其々電気的に接続された複数の第３パッドと、前記複数の第３パッドを一体に覆うシートとを備える。前記半導体パッケージは、半導体メモリと、該半導体メモリを制御するコントローラと、前記半導体メモリ及び前記コントローラを一体に封止した封止部と、前記コントローラに電気的に接続されて前記第１パッドに載せられた複数の第１半田ボールと、前記コントローラに電気的に接続されて前記第２パッドに載せられた複数の第２半田ボールとを有する。

第１実施形態に係る半導体装置を例示した斜視図。 図１中に示された半導体装置を例示した図。 図２中に示された半導体パッケージのシステム構成を例示したブロック図。 図１中に示された半導体装置を例示した断面図。 図４中に示されたコントローラのシステム構成を例示したブロック図。 図１中に示された半導体装置の電気的接続間係を模式的に示した断面図。 図１中に示された半導体装置のテスト動作の一例を示したフローチャート。 図１中に示された半導体装置のテスト装置を模式的に例示した断面図。 図１中に示された半導体装置の第３パッドの周囲を例示した断面図。 図１中に示された半導体装置の裏面を例示した斜視図。 図１中に示された半導体装置の変形例の第３パッドの周囲を例示した断面図。 第２実施形態に係る半導体装置を例示した図。 第３実施形態に係る半導体装置の裏面を例示した斜視図。

以下、実施の形態について、図面を参照して説明する。
本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例はあくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。また、複数の表現が付されていない要素についても、別の表現で表現されてもよい。

また、図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異なる部分が含まれることもある。

（第１実施形態）
図１乃至図１１は、第１実施形態に係る半導体装置１を示す。半導体装置１は、「半導体モジュール」及び「半導体記憶装置」の其々一例である。本実施形態に係る半導体装置１は、例えばＳＳＤ（Solid State Drive）であるが、これに限られるものではない。

本実施形態に係る半導体装置１は、例えば比較的小型のモジュールであり、その外形寸法の一例は、２２ｍｍ×３０ｍｍである。なお半導体装置１の大きさはこれに限られるものではなく、本実施形態の構成は種々の大きさのものに適宜適用可能である。

図１に示すように、半導体装置１は、例えばサーバーのようなホスト装置２に装着されて使用可能である。ホスト装置２は、例えば上方に開口した複数のコネクタ３（例えばスロット）を有する。複数の半導体装置１は、ホスト装置２のコネクタ３に其々装着され、略鉛直方向に起立した姿勢で互いに並べて支持される。このような構成によれば、複数の半導体装置１をコンパクトに纏めて実装可能であり、ホスト装置２の小型化を図ることができる。なお半導体装置１は、例えばノートブック型ポータブルコンピュータやタブレット端末のような電子機器のストレージデバイスとして使用されるものでもよい。

図２は、半導体装置１の具体的な一例を示す。図２において、（ａ）は平面図、（ｂ）は下面図、（ｃ）は側面図である。図２に示すように、半導体装置１は、基板１１、半導体パッケージ１２、及び複数の電子部品１３を備える。

基板１１は、例えば略矩形状の回路基板であり、半導体装置１の外形寸法を規定する。基板１１は、第１面１１ａと、該第１面１１ａとは反対側に位置した第２面１１ｂとを有する。第１面１１ａは、半導体パッケージ１２及び電子部品１３が実装される部品実装面である。本実施形態に係る基板１１は、例えば片面実装基板であり、半導体パッケージ１２及び電子部品１３を含む略全ての部品が第１面１１ａに纏めて実装される。一方で、第２面１１ｂは、部品が実装されない非部品実装面である。これにより、半導体装置１の薄型化を図ることができる。

基板１１は、第１端部１１ｃと、該第１端部１１ｃとは反対側に位置した第２端部１１ｄとを有する。第１端部１１ｃは、インターフェース部１５（基板インターフェース部、端子部、接続部）を有する。インターフェース部１５は、例えば複数の接続端子１５ａ（金属端子）を有する。インターフェース部１５は、ホスト装置２のコネクタ３に差し込まれ、コネクタ３に電気的に接続される。インターフェース部１５は、該インターフェース部１５とホスト装置２との間で信号（制御信号及びデータ信号）をやり取りする。

本実施形態に係るインターフェース部１５は、例えばPCI Express（以下、PCIe）の規格に則したインターフェースである。すなわち、インターフェース部１５とホスト装置２との間には、PCIeの規格に則した高速信号（高速差動信号）が流れる。なお、インターフェース部１５は、例えば他の規格に則したものでもよい。半導体装置１は、インターフェース部１５を介してホスト装置２から電源の供給を受ける。

図２に示すように、基板１１の第１面１１ａは、例えば、第１部品実装領域２１と、一対の第２部品実装領域２２ａ，２２ｂとを有する。第１部品実装領域２１は、半導体パッケージ１２とインターフェース部１５との間に位置する。第２部品実装領域２２ａ，２２ｂは、半導体パッケージ１２と基板１１の第２端部１１ｄとの間に位置する。

基板１１に実装される電子部品１３は、電源部品２４（電源ＩＣ）、温度センサ２５、コンデンサ、及び抵抗などを含む。電源部品２４は、例えば第１部品実装領域２１に実装される。電源部品２４は、例えばＤＣ−ＤＣコンバータであり、ホスト装置２から供給される電源から半導体パッケージ１２などに必要な所定電圧を生成する。温度センサ２５は、例えば第２部品実装領域２２ａに実装される。なお、これらの部品配置は、上記例に限られるものではなく、種々変形して実施可能である。

次に、基板１１に搭載される半導体パッケージ１２について詳しく説明する。
本実施形態に係る半導体パッケージ１２は、ＳｉＰ(System in Package)タイプのモジュールであり、複数の半導体チップが１つのパッケージ内に封止されている。さらに言えば、半導体パッケージ１２は、いわゆるＢＧＡ−ＳＳＤ（Ball Grid Array - Solid State Drive）であり、複数の半導体メモリとコントローラとが一つのＢＧＡタイプのパッケージとして一体に構成されている。

図３は、半導体パッケージ１２のシステム構成の一例を示す。半導体パッケージ１２は、コントローラ３１、複数の半導体メモリ３２、ＤＲＡＭ３３(Dynamic Random Access Memory)、オシレータ３４(ＯＳＣ)、ＥＥＰＲＯＭ３５(Electrically Erasable and Programmable ROM)、及び温度センサ３６を有する。

コントローラ３１は、複数の半導体メモリ３２の動作を制御する。すなわち、コントローラ３１は、複数の半導体メモリ３２に対するデータの書き込み、読み出し、及び消去を制御する。複数の半導体メモリ３２は、其々、例えばＮＡＮＤメモリ（ＮＡＮＤ型フラッシュメモリ）である。ＮＡＮＤメモリは、不揮発性メモリの一例である。ＤＲＡＭ３３は、揮発性メモリの一例であり、半導体メモリ３２の管理情報の保管やデータのキャッシュなどに用いられる。

オシレータ３４は、所定周波数の動作信号をコントローラ３１に供給する。ＥＥＰＲＯＭ３５は、制御プログラム等を固定情報として格納している。温度センサ３６は、半導体パッケージ１２内の温度を検出し、コントローラ３１に通知する。

図４は、半導体パッケージ１２の断面を示す。半導体パッケージ１２は、基板４１（パッケージ基板）、コントローラ３１、複数の半導体メモリ３２、ボンディングワイヤ４２，４３、封止部４４、マウントフィルム４５、及び複数の半田ボール４６を有する。

基板４１は、例えば多層の配線基板であり、電源層４７ａ及びグランド層４７ｂを有する。基板４１は、第１面４１ａと、該第１面４１ａとは反対側に位置した第２面４１ｂとを有する。コントローラ３１は、基板４１の第１面４１ａに載せられ、例えばマウントフィルム４５によって基板４１に固定されている。コントローラ３１は、ボンディングワイヤ４２によって基板４１に電気的に接続されている。

複数の半導体メモリ３２は、基板４１の第１面４１ａに積層されている。複数の半導体メモリ３２は、マウントフィルム４５によって基板４１に固定されるとともに、ボンディングワイヤ４３によって基板４１に電気的に接続されている。半導体メモリ３２は、基板４１を介して、コントローラ３１に電気的に接続されている。

基板４１の第１面４１ａ上には、封止部４４（モールド材）が設けられている。封止部４４は、コントローラ３１、複数の半導体メモリ３２、ボンディングワイヤ４２，４３、ＤＲＡＭ３３、オシレータ３４、ＥＥＰＲＯＭ３５、及び温度センサ３６を纏めて封止する（一体に覆う）。

図４に示すように、基板４１の第２面４１ｂには、複数の半田ボール４６が設けられている。複数の半田ボール４６は、例えば基板４１の第２面４１ｂに格子状に配置されている。なお、複数の半田ボール４６は、基板４１の第２面４１ｂの全体にフルで配置される必要はなく、部分的に配置されてもよい。

図５は、コントローラ３１のシステム構成の一例を示す。図５に示すように、コントローラ３１は、バッファ５１、ＣＰＵ５２(Central Processing Unit)、ホストインターフェース部５３、及びメモリインターフェース部５４を有する。

バッファ５１は、ホスト装置２から送られてくるデータを半導体メモリ３２に書き込む際に、一定量のデータを一時的に記憶したり、半導体メモリ３２から読み出されるデータをホスト装置２へ送り出す際に、一定量のデータを一時的に記憶したりする。

ＣＰＵ５２は、半導体パッケージ１２及び半導体装置１の全体の制御を司る。ＣＰＵ５２は、例えばホスト装置２から書込コマンド、読出コマンド、消去コマンドを受けて半導体メモリ３２の該当領域に対するアクセスを実行したり、バッファ５１を通じたデータ転送処理を制御したりする。

ホストインターフェース部５３は、基板１１のインターフェース部１５と、ＣＰＵ５２及びバッファ５１との間に位置する。ホストインターフェース部５３は、コントローラ３１とホスト装置２との間のインターフェース処理を行う。ホストインターフェース部５３とホスト装置２との間には例えばＰＣＩｅ高速信号が流れる。

メモリインターフェース部５４は、半導体メモリ３２と、ＣＰＵ５２及びバッファ５１との間に位置する。ホストインターフェース部５３は、コントローラ３１と半導体メモリ３２との間のインターフェース処理を行う。

ここで、半導体パッケージ１２の複数の半田ボール４６は、複数の第１半田ボール６１と、複数の第２半田ボール６２とを含む。複数の第１半田ボール６１は、ホストインターフェース部５３を介して、コントローラ３１の内部に電気的に接続されている。いくつかの第１半田ボール６１には、ホスト装置２からＰＣＩｅ高速信号による制御信号やデータ信号が流れる。また別のいくつかの第１半田ボール６１には、電源電流が供給される。

例えば信号が流れる第１半田ボール６１は、基板４１の第２面４１ｂにおいて、半導体パッケージ１２の中心よりも基板１１のインターフェース部１５の近くに寄せて配置される。これにより、第１半田ボール６１と基板１１のインターフェース部１５との間の配線長を短くすることができ、半導体パッケージ１２の高速動作性を向上させることができる。

一方で、複数の第２半田ボール６２は、ホストインターフェース部５３には接続されていない。複数の第２半田ボール６２は、ホストインターフェース部５３を介さずに、コントローラ３１の内部に電気的に接続されている。第２半田ボール６２は、半導体パッケージ１２のテスト用の入力端子である。

詳しく述べると、第２半田ボール６２の少なくとも一つは、ホストインターフェース部５３を介さずにコントローラ３１の内部でメモリインターフェース部５４に電気的に接続可能である。すなわち、第２半田ボール６２の少なくとも一つは、例えば半導体パッケージ１２のテスト動作時に、例えばコントローラ３１の内部の電気的接続が切り替えられることで、ホストインターフェース部５３を介さずにメモリインターフェース部５４に電気的に接続される。

また別の観点では、第２半田ボール６２の少なくとも一つは、ＣＰＵ５２及びバッファ５１を介さずにコントローラ３１の内部でメモリインターフェース部５４に電気的に接続可能である。すなわち、第２半田ボール６２の少なくとも一つは、例えば半導体パッケージ１２のテスト動作時に、例えばコントローラ３１の内部の電気的接続が切り替えられることで、ＣＰＵ５２及びバッファ５１を介さずにメモリインターフェース部５４に電気的に接続される。

図４に示すように、基板１１の第１面１１ａは、半導体パッケージ１２の半田ボール４６が載せられる複数のパッド７０を有する。複数のパッド７０は、複数の第１パッド７１と、複数の第２パッド７２とを含む。第１パッド７１は、基板１１のインターフェース部１５に電気的に接続されている。第１パッド７１は、半導体パッケージ１２の第１半田ボール６１が載せられる。第２パッド７２は、基板１１のインターフェース部１５とは電気的に絶縁されている。第２パッド７２は、半導体パッケージ１２の第２半田ボール６２が載せられる。

図２及び図４に示すように、基板１１の第２面１１ｂは、複数の第３パッド７３を有する。複数の第３パッド７３は、複数の第２パッドの配置に対応して配置されている。すなわち、複数の第３パッド７３の大きさ及び配置は、例えば複数の第２パッド７２の大きさ及び配置と略同じである。換言すれば、第３パッド７３は、第２パッド７２の直下に位置する。複数の第３パッド７３は、基板１１において、半導体パッケージ１２に覆われる領域の裏側に位置する。

図６は、基板１１及び半導体パッケージ１２の電気的接続間係を模式的に示す。基板１１は、複数の第２パッド７２と複数の第３パッド７３とを１対１で電気的に接続する接続部７４を有する。接続部７４は、例えばスルーホールまたはビアである。これにより、複数の第３パッド７３は、複数の第２パッド７２に其々電気的に接続されている。すなわち、複数の第３パッド７３の各々は、接続部７４、第２パッド７２、及び第２半田ボール６２を介して、コントローラ３１に電気的に接続されている。

第３パッド７３は、「テストパッド」の一例である。すなわち、半導体装置１のテストを行う場合、第３パッド７３を介してコントローラ３１にテストコマンド（テスト信号）を入力する。例えば、第３パッド７３を介してコントローラ３１にテストコマンドを入力し、その応答を第３パッド７３から取得することで、半導体メモリ３２の書き込みや読み出しが正常に行われるかどうかを判定する。

詳しく述べると、コントローラ３１及び半導体メモリ３２は、例えば其々単体で、第３パッド７３の少なくとも一つから入力されるテストコマンドに基づいて動作可能である。半導体装置１は、第３パッド７３に種々のテストコマンドを入力することで、コントローラ３１が正常に動作するか、半導体メモリ３２が正常に動作するか、半導体パッケージ１２の電源が正常に機能するか、半導体パッケージ１２が全体として正常に機能するか、などの機能チェックや信頼性チェックを行うことができる。

本実施形態では、第３パッド７３の数は、第１パッド７１の数よりも多い。第３パッド７３は、例えば２０個以上設けられている。これにより、コントローラ３１に多くの種類のテストコマンドが入力可能であり、きめ細かなテストを実施することができる。

本実施形態では、半導体装置１のテストモードは、例えば第１モードと、第２モードとを含む。第１モードは、コントローラ３１の単体テストが可能な状態である。一方で、第２モードは、例えばコントローラ３１内部の電気的接続が切り替えられ、第３パッド７３の少なくとも一つがＣＰＵ５２及びバッファ５１を介さずにメモリインターフェース部５４に電気的に接続された状態である。すなわち、第２モードは、第３パッド７３の少なくとも一つから半導体メモリ３２に直接アクセス可能なアクセス経路が設定された状態であり、半導体メモリ３２の単体テストが可能な状態である。

図７は、半導体装置１のテスト動作の流れの一例を示す。
まず、ステップＳＴ１において、コントローラ３１では、半導体メモリ３２の単体テストを実行するか否かが判定される。半導体メモリ３２の単体テストを実行する場合（ステップＳＴ１：ＹＥＳ）、ステップＳＴ２に進む。半導体メモリ３２の単体テストを実行しない場合（ステップＳＴ１：ＮＯ）、ステップＳＴ５に進む。

ステップＳＴ１において、コントローラ３１は、該コントローラ３１の動作モードを上記第２モードに設定する。コントローラ３１の動作モードが第２モードに設定されると、ステップＳＴ３に進む。ステップＳＴ３において、半導体メモリ３２の単体テストが実行される。半導体メモリ３２の単体テストでは、例えば第３パッド７３から書き込みデータを入力し、同じまたは別の第３パッド７３から読み出しデータを取得し、書き込みデータと読み出しデータの整合性を確認することで半導体メモリ３２に不具合箇所が含まれるかどうかを判定する。

この結果、半導体メモリ３２において、誤ったデータが保持されるビット（フェイルビット）や、書き込みも読み出しもできないビット（バッドブロック）等の不具合が判定される。

半導体メモリ３２の単体テストが終わると、ステップＳＴ４に進む。ステップＳＴ４において、コントローラ３１は、該コントローラ３１の動作モードを上記第１モードに戻す。コントローラ３１の動作モードが第１モードに戻されると、ステップＳＴ５に進む。ステップＳＴ５において、コントローラ３１の単体テストを実行するか否かが判定される。コントローラ３１の単体テストを実行する場合（ステップＳＴ５：ＹＥＳ）、ステップＳＴ６に進む。コントローラ３１の単体テストを実行しない場合（ステップＳＴ５：ＮＯ）、ステップＳＴ７に進む。

ステップＳＴ６において、半導体装置１は、コントローラ３１の単体テストを実行する。その一例では、第３パッド７３からコントローラ３１に任意のコマンドを入力し、コントローラ３１が正常に応答するか、などのテストが実行される。コントローラ３１の単体テストが終わると、ステップＳＴ７に進む。

ステップＳＴ７において、コントローラ３１では、半導体メモリ３２の単体テストを実行するか否かが判定される。半導体メモリ３２の単体テストを実行する場合（ステップＳＴ７：ＹＥＳ）、ステップＳＴ２に戻る。半導体メモリ３２の単体テストを実行しない場合（ステップＳＴ７：ＮＯ）、テスト動作を終了する。なお、半導体装置１のテストは、上記に限られるものではなく、半導体パッケージ１２の全体としてのテストやその他のテストを行ってもよい。

なお図８は、半導体装置１のテストに用いられるテスト装置８１の一例を示す。テスト装置８１は、テスタ８２、ステージ８３、及び複数のテストピン８４（プローブ）を有する。テスタ８２は、ステージ８３に接続されている。複数のテストピン８４は、ステージ８３上に立設され、ステージ８３を介してテスタ８２に接続されている。複数のテストピン８４は、第３パッド７３に対応して配置されている。

半導体装置１のテストを行う場合、テストピン８４を第３パッド７３に接触させる。そして、テストコマンドをテスタ８２から第３パッド７３を介してコントローラ３１に入力し、コントローラ３１からの応答をテスタ８２にて判定する。半導体装置１は、例えばテスタ８２を交換することで複数種類のテストを行うことができる。半導体装置１は、例えばコントローラ３１のテストと半導体メモリ３２のテストとを分けて行うこともできる。

図９は、基板１１の一例を示す。図９に示すように、第３パッド７３は、基板１１の第２面１１ｂに設けられたソルダーレジスト９１の開口部９１ａから露出していてもよい。ソルダーレジスト９１は、「絶縁層」及び「絶縁部」の其々一例である。

図１０は、基板１１の第２面１１ｂを示す。図１０に示すように、基板１１の第２面１１ｂには、複数の第３パッド７３を一体に覆うラベル９２が取り付けられてもよい。ラベル９２は、「シート」、「絶縁シート」、及び「絶縁部」の其々一例である。ラベル９２は、例えばソルダーレジスト９１よりも熱伝導性が良い材料で形成される。ラベル９２は、例えばカーボングラファイト製である。

第３パッド７３は、例えば熱伝導性に優れた接続部７４でコントローラ３１の半田ボール４６に接続されるため、コントローラ３１から熱の一部が移動してきやすい。そのため、例えばソルダーレジスト９１に比べて熱伝導性が良いラベル９２が設けられると、半導体装置１の放熱性を高めることができる。

図１１は、基板１１の変形例を示す。図１１に示すように、第３パッド７３は、基板１１の第２面１１ｂに設けられたソルダーレジスト９１によって覆われているとともに、使用時に第３パッド７３を露出させるようにソルダーレジスト９１が取り除かれてもよい。また、第３パッド７３は、例えばテストが終わった後にソルダーレジスト９１によって覆われてもよい。

なお以上の構成において、説明の便宜上、第２パッド７２を「第１パッド」と称し、第３パッド７３を「第２パッド」と称してもよい。

このような構成の半導体装置１よれば、該半導体装置１の性能確認及び半導体装置１に含まれる各部品の性能確認の容易化を図ることができる。すなわち、本実施形態に係る半導体装置１は、基板１１と、半導体パッケージ１２と、パッド７２，７３とを備える。基板１１は、第１面１１ａと、該第１面１１ａとは反対側に位置した第２面１１ｂとを有する。パッド７２は、基板１１の第１面１１ａに設けられている。半導体パッケージ１２は、コントローラ３１と、パッド７２に載せられてコントローラ３１に電気的に接続された半田ボール６２とを有する。パッド７３は、基板１１の第２面１１ｂに設けられ、パッド７２に電気的に接続されている。

このような構成によれば、基板１１の第２面１１ｂに設けられたパッド７３を利用して、コントローラ３１の動作確認や、半導体パッケージ１２の動作確認を行うことができる。これにより、半導体装置１の信頼性の向上を図ることができる。

本実施形態では、半導体装置１は、基板１１に設けられ、ホスト装置２との間で信号が流れるインターフェース部１５を有する。パッド７２，７３は、インターフェース部１５とは電気的に絶縁されている。このような構成によれば、インターフェース部１５を介さずにコントローラ３１に直接にアクセス可能であるため、コントローラ３１のテストを容易に行うことができる。

本実施形態では、コントローラ３１は、パッド７３から入力されるテストコマンドに基づいて動作可能である。このような構成によれば、種々のテストコマンドをパッド７３に入力することで、半導体装置１のきめ細かなテスト動作を容易に行うことができる。これにより、半導体装置１のテストの容易化と信頼性の向上を図ることができる。

本実施形態では、パッド７３は、基板１１において半導体パッケージ１２に覆われる領域の裏側に位置する。このような構成によれば、パッド７３と半導体パッケージ１２の半田ボール６２との位置関係を単純化することができる。これは、半導体装置１のテストの容易化に貢献するとともに、テスト装置８１のテストピン８４の配置なども容易になる。

本実施形態では、パッド７３を覆う絶縁部（ラベル９２またはソルダーレジスト９１）をさらに備える。このような構成によれば、通常使用時にパッド７３から誤って信号が入力されてしまうことに基づく誤動作を防止することができる。

近年、半導体装置１のさらなる小型薄厚化、高密度実装が求められおり、例えば２２ｍｍ×３０ｍｍサイズの外形寸法で、且つ、片面実装が求められている。

ここで、比較のため、コントローラと半導体メモリとが別々に基板に実装された半導体装置について考える。このような半導体装置では、基板のサイズがある程度小さくなると、コントローラ及び半導体メモリを個別のパッケージで配置することは難しく、また仮に配置できたとしても、製品性能をテストするためのテストパッドを設けることが難しい。

そこで本実施形態では、半導体パッケージ１２は、半導体メモリ３２及びコントローラ３１が封止部４４によって纏めて封止されたいわゆるＳｉＰ部品である。このような構成によれば、基板１１のサイズがある程度小さくなっても、コントローラ３１及び半導体メモリ３２を高密度に配置することができる。

また本実施形態では、基板１１は、片面実装基板であり、第２面１１ｂは、非部品実装面である。すなわち本実施形態では、片面実装基板の非部品実装面を利用してテスト用のパッド７３が配置されている。このような構成によれば、比較的大きなエリアを利用してパッド７３を配置することができるので、十分に多い数のパッド７３を配置することができる。これにより、半導体装置１のよりきめ細かなテストを行うことができる。また、比較的大きなエリアを利用することで複数のパッド７３を余裕がある間隔で配置することができるので、テスト装置８１のテストピン８４の配置や、テストピン８４をパッド７３に接触させる作業などの容易化も図ることができる。

例えば本実施形態では、第３パッド７３の数は、第１パッド７１の数よりも多い。このような構成によれば、半導体装置１のさらにきめ細かなテストを行うことができる。また本実施形態では、複数の第３パッド７３の配置は、複数の第２パッド７２の配置に対応する。このような構成によれば、パッド７３と半導体パッケージ１２の半田ボール６２との位置関係をさらに単純化することができ、半導体装置１のテストをさらに容易化することができる。

ここで比較のため、基板１１のインターフェース部１５とコントローラ３１との間の信号ラインの途中からテスト用のパッドに繋がるラインが引き出された半導体装置について考える。このような構成によれば、上記テスト用のラインを設けることで信号ラインのインピーダンスが変化し、例えば高速差動信号が流れる場合などに、その信号の信号品質に影響が生じる可能性がある。

一方で、本実施形態では、コントローラ３１は、基板１１のインターフェース部１５に接続されるホストインターフェース部５３と、半導体メモリ３２に接続されるメモリインターフェース部５４とを有する。複数の第３パッド７３の少なくとも一つは、ホストインターフェース部５３を介さずにコントローラ３１の内部でメモリインターフェース部５４に電気的に接続可能である。このような構成によれば、基板１１のインターフェース部１５とコントローラ３１との間の信号ラインのインピーダンスに影響を及ぼさないので、信号ラインに流れる信号の信号品質を高く維持することができる。

本実施形態では、コントローラ３１は、ＣＰＵ５２と、半導体メモリ３２に電気的に接続されるメモリインターフェース部５４とを有する。複数の第３パッド７３の少なくとも一つは、ＣＰＵ５２を介さずにコントローラ３１の内部でメモリインターフェース部５４に電気的に接続可能である。このような構成によれば、メモリインターフェース部５４に直接にアクセスすることができるため、半導体メモリ３２の単体テストの容易化を図ることができるとともに、その精度を向上させることができる。

次に、第２及び第３実施形態に係る半導体装置１について説明する。なお、第１実施形態の構成と同一または類似の機能を有する構成は、同一の符号を付してその説明を省略する。また、下記に説明する以外の構成は、第１実施形態と同じである。

（第２実施形態）
図１２は、第２実施形態に係る半導体装置１の一例を示す。図２において、（ａ）は平面図、（ｂ）は下面図、（ｃ）は側面図である。本実施形態に係る基板１１の複数の第３パッド７３の各々は、角部に丸みを有した略矩形状に形成されている。このような構成によっても、第１実施形態と略同じ機能を実現することができる。

（第３実施形態）
図１３は、第３実施形態に係る半導体装置１の一例を示す。本実施形態に係る半導体装置１は、ラベル９２に代えて、金属製の放熱板９５を有する。放熱板９５は、例えばソルダーレジスト９１よりも熱伝導性が高い。放熱板９５は、例えば複数の第３パッド７３を一体に覆うとともに、第３パッド７３に熱的に接続されている。このような構成によれば、第２半田ボール６２、第２パッド７２、接続部７４、及び第３パッド７３を介して、コントローラ３１と放熱板９５とが熱的に比較的強固に接続可能であるため、半導体装置１の放熱性をさらに高めることができる。

以上、第１乃至第３の実施形態及び変形例について説明したが、半導体装置１の実施形態はこれらに限られない。例えば、コントローラ３１及び半導体メモリ３２は、個別に基板１１に実装されるものでもよい。第３パッド７３の数や配置は、特定のものに限定されるものではなく、適宜設定して実施可能である。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具現化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせてもよい。

１…半導体装置、２…ホスト装置、１１…基板、１１ａ…第１面、１１ｂ…第２面、１２…半導体パッケージ、１５…インターフェース部、３１…コントローラ、３２…半導体メモリ、４４…封止部、５２…ＣＰＵ、５３…ホストインターフェース部、５４…メモリインターフェース部、６１…第１半田ボール、６２…第２半田ボール、７１…第１パッド、７２…第２パッド、７３…第３パッド、９１…ソルダーレジスト、９２…ラベル

Claims (8)

1. 第１面と、該第１面とは反対側に位置した第２面とを有した基板と、
   前記基板に設けられ、ホスト装置との間で信号が流れるインターフェース部と、
   前記基板の第１面に設けられ、前記インターフェース部に電気的に接続された複数の第１パッドと、
   前記基板の第１面に設けられ、前記インターフェース部とは電気的に絶縁された複数の第２パッドと、
   半導体メモリと、該半導体メモリを制御するコントローラと、前記半導体メモリ及び前記コントローラを一体に封止した封止部と、前記コントローラに電気的に接続されて前記第１パッドに載せられた複数の第１半田ボールと、前記コントローラに電気的に接続されて前記第２パッドに載せられた複数の第２半田ボールとを有した半導体パッケージと、
   前記基板の第２面に設けられ、前記複数の第２パッドに其々電気的に接続された複数の第３パッドと、
   前記複数の第３パッドを一体に覆うシートと、
   を備えた半導体装置。
2. 請求項１の記載において、
   前記基板は、片面実装基板であり、前記第２面は、非部品実装面である半導体装置。
3. 請求項１または請求項２の記載において、
   前記コントローラは、前記複数の第３パッドの少なくとも一つから入力されるテストコマンドに基づいて動作可能である半導体装置。
4. 請求項１乃至請求項３のいずれかの記載において、
   前記複数の第３パッドは、前記基板において前記半導体パッケージに覆われる領域の裏側に位置した半導体装置。
5. 請求項１乃至請求項４のいずれかの記載において、
   前記第３パッドの数は、前記第１パッドの数よりも多い半導体装置。
6. 請求項１乃至請求項５のいずれかの記載において、
   前記複数の第３パッドの配置は、前記複数の第２パッドの配置に対応した半導体装置。
7. 請求項１乃至請求項６のいずれかの記載において、
   前記コントローラは、前記インターフェース部に接続されるホストインターフェース部と、前記半導体メモリに接続されるメモリインターフェース部とを有し、
   前記複数の第３パッドの少なくとも一つは、前記ホストインターフェース部を介さずに前記コントローラの内部で前記メモリインターフェース部に電気的に接続可能である半導体装置。
8. 請求項１乃至請求項６のいずれかの記載において、
   前記コントローラは、ＣＰＵと、前記半導体メモリに電気的に接続されるメモリインターフェース部とを有し、
   前記複数の第３パッドの少なくとも一つは、前記ＣＰＵを介さずに前記コントローラの内部で前記メモリインターフェース部に電気的に接続可能である半導体装置。

Images