JP6237697B2 - 電力変換装置の制御方法及び電力変換装置 - Google Patents

Description

本発明は、電力変換装置の制御方法及び電力変換装置に関する。

ブリッジ部分に変圧器の１次側コイルが設けられる１次側フルブリッジ回路と、ブリッジ部分に変圧器の２次側コイルが設けられる２次側フルブリッジ回路と、１次側フルブリッジ回路の正極母線に接続される第１のポートと、１次側コイルのタップに接続される第２のポートとを備える、電力変換装置が知られている（例えば、特許文献１，２を参照）。

特許文献１には、１次側フルブリッジ回路のスイッチングと２次側フルブリッジ回路のスイッチングとの間の位相差を制御するとともに、１次側フルブリッジ回路のスイッチングのデューティ比を制御する制御部が開示されている。

一方、特許文献２には、第１のポートの電圧の検出結果をフィードバックすることによって、第１のポートの実電圧を第１のポートの目標電圧に収束させるための位相差の指令値を生成するとともに、第２のポートの電圧の検出結果をフィードバックすることによって、第２のポートの実電圧を第２のポートの目標電圧に収束させるためのデューティ比の指令値を生成する制御部が開示されている。この制御部は、生成された位相差の指令値及びデューティ比の指令値に従って、１次側フルブリッジ回路及び２次側フルブリッジ回路のスイッチング制御を行うものである。

特開２０１１−１９３７１３号公報 特開２０１４−２３０３７１号公報

しかしながら、ポートの電圧を検出する電圧検出部に異常が発生すると、ポートの電圧の検出結果が正しくフィードバックされないため、１次側フルブリッジ回路及び２次側フルブリッジ回路のスイッチング制御が継続できなくなるおそれがある。

そこで、ポートの電圧を検出する電圧検出部に異常が発生しても、１次側フルブリッジ回路及び２次側フルブリッジ回路のスイッチング制御を継続できる、電力変換装置の制御方法及び電力変換装置の提供を目的とする。

一つの案では、
１次側コイルと２次側コイルとを有する変圧器と、
ブリッジ部分に前記１次側コイルが設けられる１次側フルブリッジ回路と、
ブリッジ部分に前記２次側コイルが設けられる２次側フルブリッジ回路と、
前記１次側フルブリッジ回路の正極母線に接続される第１のポートと、
前記１次側コイルのタップに接続される第２のポートと、
前記第１のポートの電圧を検出する第１の電圧検出部と、
前記第２のポートの電圧を検出する第２の電圧検出部とを備え、
前記第１の電圧検出部の異常及び前記第２の電圧検出部の異常が検出されない場合、前記第１の電圧検出部による前記第１のポートの電圧の検出結果をフィードバックすることによって、前記第１のポートの目標電圧に前記第１のポートの電圧を調整する指令位相差を導出し、且つ、前記第２の電圧検出部による前記第２のポートの電圧の検出結果をフィードバックすることによって、前記第２のポートの目標電圧に前記第２のポートの電圧を調整する指令デューティ比を導出し、前記１次側フルブリッジ回路のスイッチングと前記２次側フルブリッジ回路のスイッチングとの間の位相差を前記指令位相差に制御し、且つ、前記１次側フルブリッジ回路のスイッチングのデューティ比を前記指令デューティ比に制御する電力変換装置を制御する方法であって、
前記第１の電圧検出部及び前記第２の電圧検出部の異常を検出する異常検出ステップを有し、
前記第２の電圧検出部の異常が検出されずに前記第１の電圧検出部の異常が前記異常検出ステップで検出される場合、
前記第２の電圧検出部による前記第２のポートの電圧の検出結果をフィードバックすることによって、前記第２のポートの目標電圧に前記第２のポートの電圧を調整する第１の指令デューティ比を導出するステップと、
前記１次側フルブリッジ回路のスイッチングと前記２次側フルブリッジ回路のスイッチングとの間の位相差と、前記１次側フルブリッジ回路のスイッチングのデューティ比と、前記２次側フルブリッジ回路から前記１次側フルブリッジ回路に伝送される伝送電力との対応関係から、前記伝送電力の目標値である目標電力及び前記第１の指令デューティ比に対応する第１の推定位相差を導出するステップと、
前記位相差を前記第１の推定位相差に制御し、且つ、前記デューティ比を前記第１の指令デューティ比に制御するステップとが行われる、電力変換装置の制御方法が提供される。

また、他の一つの案では、
１次側コイルと２次側コイルとを有する変圧器と、
ブリッジ部分に前記１次側コイルが設けられる１次側フルブリッジ回路と、
ブリッジ部分に前記２次側コイルが設けられる２次側フルブリッジ回路と、
前記１次側フルブリッジ回路の正極母線に接続される第１のポートと、
前記１次側コイルのタップに接続される第２のポートと、
前記第１のポートの電圧を検出する第１の電圧検出部と、
前記第２のポートの電圧を検出する第２の電圧検出部とを備え、
前記第１の電圧検出部の異常及び前記第２の電圧検出部の異常が検出されない場合、前記第１の電圧検出部による前記第１のポートの電圧の検出結果をフィードバックすることによって、前記第１のポートの目標電圧に前記第１のポートの電圧を調整する指令位相差を導出し、且つ、前記第２の電圧検出部による前記第２のポートの電圧の検出結果をフィードバックすることによって、前記第２のポートの目標電圧に前記第２のポートの電圧を調整する指令デューティ比を導出し、前記１次側フルブリッジ回路のスイッチングと前記２次側フルブリッジ回路のスイッチングとの間の位相差を前記指令位相差に制御し、且つ、前記１次側フルブリッジ回路のスイッチングのデューティ比を前記指令デューティ比に制御する電力変換装置を制御する方法であって、
前記第１の電圧検出部及び前記第２の電圧検出部の異常を検出する異常検出ステップを有し、
前記第１の電圧検出部の異常が検出されずに前記第２の電圧検出部の異常が前記異常検出ステップで検出される場合、
前記第１の電圧検出部による前記第１のポートの電圧の検出結果をフィードバックすることによって、前記第１のポートの目標電圧に前記第１のポートの電圧を調整する第１の指令位相差を導出するステップと、
前記１次側フルブリッジ回路のスイッチングと前記２次側フルブリッジ回路のスイッチングとの間の位相差と、前記１次側フルブリッジ回路のスイッチングのデューティ比と、前記２次側フルブリッジ回路から前記１次側フルブリッジ回路に伝送される伝送電力との対応関係から、前記伝送電力の目標値である目標電力及び前記第１の指令位相差に対応する第１の推定デューティ比を導出するステップと、
前記位相差を前記第１の指令位相差に制御し、且つ、前記デューティ比を前記第１の推定デューティ比に制御するステップとが行われる、電力変換装置の制御方法が提供される。

一態様によれば、前記第１の電圧検出部に異常が発生しても、前記位相差は前記第１の推定位相差に制御され、且つ、前記デューティ比は前記第１の指令デューティ比に制御されるので、前記１次側フルブリッジ回路及び前記２次側フルブリッジ回路のスイッチング制御を継続することができる。また、一態様によれば、前記第２の電圧検出部に異常が発生しても、前記位相差は前記第１の指令位相差に制御され、且つ、前記デューティ比は前記第１の推定デューティ比に制御されるので、前記１次側フルブリッジ回路及び前記２次側フルブリッジ回路のスイッチング制御を継続することができる。

電力変換装置の一例を示す構成図である。 各アームのスイッチング動作の一例を示すタイミングチャートである。 制御部の一構成例を示すブロック図である。 ポート電圧と時間との関係の一例を示す図である。 位相差指令部の一構成例を示すブロック図である。 デューティ比指令部の一構成例を示すブロック図である。 伝送電力と位相差とデューティ比との対応関係の一例を示す特性図である。 マップデータが記録されるメモリの一例を概念的に示す図である。 複数のマップデータが記録されるメモリの一例を概念的に示す図である。 電力変換装置の制御方法の一例を示すフローチャートである。

以下、本発明の実施形態を図面に従って説明する。

図１は、電力変換装置の一実施形態である電源装置１０１の構成の一例を示す図である。電源装置１０１は、例えば、自動車等の車両に搭載され、車両に搭載される各負荷に配電する車両用電源システムの一例である。電源装置１０１は、例えば、電源回路１０と、制御部５０とを備える。

電源回路１０は、少なくとも２つ以上の複数のポートを備え、それらの複数のポートのうちから任意の２つのポートが選択され、選択された２つのポートの間で電力変換を行う機能を有する電力変換回路の一例である。本実施形態の電源回路１０は、４つのポート（第１のポート６０ａ、第２のポート６０ｃ、第３のポート６０ｂ、第４のポート６０ｄ）と、コンバータ１１とを備える。

第１のポート６０ａは、電源回路１０の第１の端子部の一例であり、例えば、負荷６１ａが接続される。第１のポート６０ａは、１次側フルブリッジ回路２００に接続され、１次側正極母線２９８と１次側負極母線２９９との間に設けられる入出力ポートである。第１のポート６０ａは、端子６１３と端子６１４とを含んで構成される。

第２のポート６０ｃは、電源回路１０の第２の端子部の一例であり、例えば、バッテリ６２ｃ及び負荷６１ｃが接続される。第２のポート６０ｃは、変圧器４００の１次側のタップ２０２ｍに接続され、１次側負極母線２９９と１次側コイル２０２のタップ２０２ｍとの間に設けられる入出力ポートである。第２のポート６０ｃは、端子６１４と端子６１６とを含んで構成される。

第３のポート６０ｂは、電源回路１０の第３の端子部の一例であり、例えば、バッテリ６２ｂ及び負荷６１ｂが接続される。第３のポート６０ｂは、２次側フルブリッジ回路３００に接続され、２次側正極母線３９８と２次側負極母線３９９との間に設けられる入出力ポートである。第３のポート６０ｂは、端子６１８と端子６２０とを含んで構成される。

第４のポート６０ｄは、電源回路１０の第４の端子部の一例であり、例えば、電源６２ｄ及び負荷６１ｄが接続される。第４のポート６０ｄは、変圧器４００の２次側のタップ３０２ｍに接続され、２次側負極母線３９９と２次側コイル３０２のタップ３０２ｍとの間に設けられる入出力ポートである。第４のポート６０ｄは、端子６２０と端子６２２とを含んで構成される。

ポート電圧Ｖａ，Ｖｂ，Ｖｃ，Ｖｄは、それぞれ、第１のポート６０ａ，第３のポート６０ｂ，第２のポート６０ｃ，第４のポート６０ｄにおける入力電圧又は出力電圧である。

コンバータ１１は、一方のポートに入力される直流電力を電圧変換し、電圧変換後の直流電力を他方のポートに出力するＤＣ−ＤＣコンバータの一例である。本実施形態のコンバータ１１は、例えば、変圧器４００と、１次側フルブリッジ回路２００と、２次側フルブリッジ回路３００とを備える。１次側フルブリッジ回路２００と２次側フルブリッジ回路３００とは、変圧器４００で磁気結合される。第１のポート６０ａ及び第２のポート６０ｃを含む１次側ポートと、第３のポート６０ｂ及び第４のポート６０ｄを含む２次側ポートとは、変圧器４００を介して接続される。

変圧器４００は、１次側コイル２０２と２次側コイル３０２を有し、１次側コイル２０２と２次側コイル３０２とが結合係数ｋ_Ｔで磁気結合することで、１次側コイル２０２と２次側コイル３０２との巻き数比が１：Ｎの変圧器として機能する。Ｎは、１よりも大きい正数である。

１次側コイル２０２は、１次側第１巻線２０２ａと、１次側第２巻線２０２ｂと、１次側第１巻線２０２ａと１次側第２巻線２０２ｂとの中間接続点から引き出されるタップ２０２ｍとを有する。タップ２０２ｍは、第２のポート６０ｃの高電位側の端子６１６に接続される。タップ２０２ｍは、例えば、互いに巻き数が等しい１次側第１巻線２０２ａと１次側第２巻線２０２ｂとの中間接続点から引き出されるセンタータップである。

２次側コイル３０２は、２次側第１巻線３０２ａと、２次側第２巻線３０２ｂと、２次側第１巻線２０２ａと２次側第２巻線３０２ｂとの中間接続点から引き出されるタップ３０２ｍとを有する。タップ３０２ｍは、第４のポート６０ｄの高電位側の端子６２２に接続される。タップ３０２ｍは、例えば、互いに巻き数が等しい２次側第１巻線３０２ａと２次側第２巻線３０２ｂとの中間接続点から引き出されるセンタータップである。

１次側フルブリッジ回路２００は、変圧器４００の１次側に設けられる。１次側フルブリッジ回路２００は、第１のポート６０ａの高電位側の端子６１３に接続される１次側正極母線２９８と、第１のポート６０ａ及び第２のポート６０ｃの低電位側の端子６１４に接続される１次側負極母線２９９とを有する。

１次側正極母線２９８と１次側負極母線２９９との間には、中間点２０７ｍのハイサイドに配置されるアームＳ１と中間点２０７ｍのローサイドに設けられるアームＳ２とが直列に接続されて構成される第１アーム回路２０７が接続される。中間点２０７ｍは、アームＳ１とアームＳ２とが接続される１次側第１接続点である。

１次側正極母線２９８と１次側負極母線２９９との間には、中間点２１１ｍのハイサイドに配置されるアームＳ３と中間点２１１ｍのローサイドに配置されるアームＳ４とが直列に接続されて構成される第２アーム回路２１１が接続される。第２アーム回路２１１は、第１アーム回路２０７と並列に接続される。中間点２１１ｍは、アームＳ３とアームＳ４との間の１次側第２接続点である。

１次側フルブリッジ回路２００は、第１アーム回路２０７の中間点２０７ｍと第２アーム回路２１１の中間点２１１ｍとを接続するブリッジ部分を有し、当該ブリッジ部分には、１次側コイル２０２と１次側磁気結合リアクトル２０４とが設けられる。１次側コイル２０２は、中間点２０７ｍと中間点２１１ｍとの間に直列に挿入される。１次側磁気結合リアクトル２０４は、中間点２０７ｍと１次側コイル２０２との間に直列に挿入される１次側第１リアクトル２０４ａと、中間点２１１ｍと１次側コイル２０２との間に直列に挿入される１次側第２リアクトル２０４ｂとを有する。１次側第１リアクトル２０４ａは、１次側第２リアクトル２０４ｂと結合係数ｋ_１で磁気結合する。

２次側フルブリッジ回路３００は、変圧器４００の２次側に設けられる。２次側フルブリッジ回路３００は、第３のポート６０ｂの高電位側の端子６１８に接続される２次側正極母線３９８と、第３のポート６０ｂ及び第４のポート６０ｄの低電位側の端子６２０に接続される２次側負極母線３９９とを有する。

２次側正極母線３９８と２次側負極母線３９９との間には、中間点３０７ｍのハイサイドに配置されるアームＳ５と中間点３０７ｍのローサイドに配置されるアームＳ６とが直列に接続されて構成される第３アーム回路３０７が接続される。中間点３０７ｍは、アームＳ５とアームＳ６とが接続される２次側第１接続点である。

２次側正極母線３９８と２次側負極母線３９９との間には、中間点３１１ｍのハイサイドに配置されるアームＳ７と中間点３１１ｍのローサイドに配置されるアームＳ８とが直列に接続されて構成される第４アーム回路３１１が接続される。第４アーム回路３１１は、第３アーム回路３０７と並列に接続される。中間点３１１ｍは、アームＳ７とアームＳ８との間の２次側第２接続点である。

２次側フルブリッジ回路３００は、第３アーム回路３０７の中間点３０７ｍと第４アーム回路３１１の中間点３１１ｍとを接続するブリッジ部分を有し、当該ブリッジ部分には、２次側コイル３０２と２次側磁気結合リアクトル３０４とが設けられる。２次側コイル３０２は、中間点３０７ｍと中間点３１１ｍとの間に直列に挿入される。２次側磁気結合リアクトル３０４は、中間点３０７ｍと２次側コイル３０２との間に直列に挿入される２次側第１リアクトル３０４ａと、中間点３１１ｍと２次側コイル３０２との間に直列に挿入される２次側第２リアクトル３０４ｂとを有する。２次側第１リアクトル３０４ａは、２次側第２リアクトル３０４ｂと結合係数ｋ_１で磁気結合する。

アームＳ１−Ｓ８は、それぞれ、例えば、Ｎチャネル型のＭＯＳＦＥＴと、当該ＭＯＳＦＥＴの寄生素子であるボディダイオード（寄生ダイオード）とを含んで構成されるスイッチング素子である。各アームに並列にダイオードが追加接続されてもよい。

なお、第４のポート６０ｄは無くてもよい。第４のポート６０ｄが無い場合、タップ３０２ｍ及び２次側磁気結合リアクトル３０４は無くてもよい。

制御部５０は、コンバータ１１の電圧変換動作を制御する制御部の一例であり、コンバータ１１を電圧変換動作させる制御信号を生成し、コンバータ１１に対して出力する。本実施形態の制御部５０は、１次側フルブリッジ回路２００及び２次側フルブリッジ回路３００内の各アームをオンオフさせる制御信号を出力する。制御部５０の具体例として、ＣＰＵ（Central Processing Unit）を備えるマイクロコンピュータ、マイクロコンピュータを備える制御回路、マイクロコンピュータとそのマイクロコンピュータに接続される制御回路とを備える制御装置（例えば、ＥＣＵ（Electronic Control Unit））などが挙げられる。

図２は、各アームＳ１−Ｓ８のスイッチング動作の一例を示すタイミングチャートである。各アームＳ１−Ｓ８のオンオフ波形において、ハイレベルがオン状態を示し、ローレベルがオフ状態を示す。Ｖ１は、変圧器４００の１次側コイル２０２の両端に発生する電圧を示し、Ｖ２は、変圧器４００の２次側コイル３０２の両端に発生する電圧を示す。

デューティ比Ｄ（＝δ／Ｔ）は、１次側フルブリッジ回路２００内のアームＳ１及びアームＳ３のスイッチング周期Ｔに占めるオン時間δの割合を表すとともに、２次側フルブリッジ回路３００内のアームＳ５及びアームＳ７のスイッチング周期Ｔに占めるオン時間δの割合を表す。１次側フルブリッジ回路２００に構成される各アームのスイッチング周期Ｔと２次側フルブリッジ回路３００に構成される各アームのスイッチング周期Ｔは、互いに等しい時間である。

１次側フルブリッジ回路２００と２次側フルブリッジ回路３００は、図１に示されるように、いずれも、昇降圧が可能な昇降圧回路の構成を含む回路である。したがって、制御部５０は、デューティ比Ｄを制御することによって、１次側フルブリッジ回路２００と２次側フルブリッジ回路３００の両方のフルブリッジ回路の昇降圧比を所望の値に調整できる。

本実施形態の制御部５０は、２次側フルブリッジ回路３００のスイッチングのデューティ比Ｄを、１次側フルブリッジ回路２００のスイッチングのデューティ比Ｄと同一の値に制御する。１次側フルブリッジ回路２００のデューティ比Ｄと２次側フルブリッジ回路３００のデューティ比Ｄとが同一の値に制御されることによって、１次側フルブリッジ回路２００の昇降圧比と２次側フルブリッジ回路３００の昇降圧比とが互いに等しくなる。

１次側フルブリッジ回路２００と２次側フルブリッジ回路３００は、いずれも、昇降圧が可能な昇降圧回路の構成を含む回路であるので、
ポート電圧Ｖｃ＝ポート電圧Ｖａ×デューティ比Ｄ
ポート電圧Ｖｄ＝ポート電圧Ｖｂ×デューティ比Ｄ
という関係が成立する。

一方、１次側フルブリッジ回路２００のブリッジ部分に設けられる１次側コイル２０２と、２次側フルブリッジ回路３００のブリッジ部分に設けられる２次側コイル３０２とは、磁気結合する。したがって、制御部５０は、１次側フルブリッジ回路２００のスイッチングと２次側フルブリッジ回路３００のスイッチングとの間の位相差φを制御することによって、２次側フルブリッジ回路３００と１次側フルブリッジ回路２００との間で変圧器４００を介して伝送される伝送電力Ｐを所望の値に調整できる。

位相差φは、１次側フルブリッジ回路２００と２次側フルブリッジ回路３００との間で対応するアーム回路間のスイッチングタイミングのずれである。位相差φには、第１位相差φｕ及び第２位相差φｖが含まれる。

第１位相差φｕは、第１アーム回路２０７のスイッチングタイミングと第３アーム回路３０７のスイッチングタイミングとの間の時間差であり、第２位相差φｖは、第２アーム回路２１１のスイッチングタイミングと第４アーム回路３１１のスイッチングタイミングとの間の時間差である。

図２に示されるように、例えば、第１位相差φｕは、アームＳ１のオンタイミングとアームＳ５のオンタイミングとの間の位相差であり、第２位相差φｖは、アームＳ３のオンタイミングとアームＳ７のオンタイミングとの間の位相差である。

なお、第１位相差φｕ及び第２位相差φｖは、１次側コイル２０２の両端の電圧Ｖ１と２次側コイル３０２の両端の電圧Ｖ２との位相差でもよい。この場合、例えば、第１位相差φｕは、アームＳ５のオンタイミングとアームＳ２のオフタイミングとの間の位相差であり、第２位相差φｖは、アームＳ７のオンタイミングとアームＳ４のオフタイミングとの間の位相差でもよい。

ここで、オンタイミングとは、アームがオフからオンに切り替わるタイミングのことを指し、オフタイミングとは、アームがオンからオフに切り替わるタイミングのことを指す。

また、制御部５０は、アームＳ１とアームＳ３との位相差αを、定常時、例えば、１８０度（π）で動作させ、アームＳ５とアームＳ７との位相差βも、１８０度（π）で動作させる。

本実施形態の制御部５０は、第１位相差φｕを正値に且つ第２位相差φｖを正値に制御することにより、２次側フルブリッジ回路３００から１次側フルブリッジ回路２００に伝送電力Ｐを伝送し、第１位相差φｕを負値に且つ第２位相差φｖを負値に制御することにより、１次側フルブリッジ回路２００から２次側フルブリッジ回路３００に伝送電力Ｐを伝送できる。つまり、１次側フルブリッジ回路２００と２次側フルブリッジ回路３００との間で対応するアーム回路間において、ハイサイドのアームが先にオンしたアーム回路を備えるフルブリッジ回路から、ハイサイドのアームが後にオンしたアーム回路を備えるフルブリッジ回路に、伝送電力Ｐが伝送される。

図２は、制御部５０が第１位相差φｕを正値に且つ第２位相差φｖを正値に制御する場合の一例を示し、この場合、伝送電力Ｐは、２次側フルブリッジ回路３００から１次側フルブリッジ回路２００に伝送される。

本実施形態の制御部５０は、第１位相差φｕと第２位相差φｖとを互いに同一の値に制御する。

図１において、電源装置１０１は、第１のポート６０ａのポート電圧Ｖａを検出し、ポート電圧Ｖａの検出値を出力する第１の電圧検出部７１と、第２のポート６０ｃのポート電圧Ｖｃを検出し、ポート電圧Ｖｃの検出値を出力する第２の電圧検出部７２とを備える。第１の電圧検出部７１及び第２の電圧検出部７２の具体例として、抵抗による分圧等によってポート電圧を検出する電圧センサ、ポート電圧のアナログ値をデジタル値に変換するＡＤ変換器などが挙げられる。

図１において、電源装置１０１は、第１のポート６０ａに流れるポート電流Ｉａを検出し、ポート電流Ｉａの検出値を出力する第１の電流検出部７３と、第２のポート６０ｃに流れるポート電流Ｉｃを検出し、ポート電流Ｉｃの検出値を出力する第２の電流検出部７４とを備える。ポート電流Ｉａは、第１のポート６０ａにおける入出力電流であり、ポート電流Ｉｃは、第２のポート６０ｃにおける入出力電流である。

第１の電流検出部７３の具体例として、端子６１３に流れる電流をモニタすることによってポート電流Ｉａを測定する電流センサ、負荷６１ａにより測定されるポート電流Ｉａの測定データを負荷６１ａから受信する受信回路などが挙げられる。第２の電流検出部７４の具体例として、端子６１６に流れる電流をモニタすることによってポート電流Ｉｃを測定する電流センサ、負荷６１ｃにより測定されるポート電流Ｉｃの測定データを負荷６１ｃから受信する受信回路などが挙げられる。

図３は、制御部５０の一構成例を示すブロック図である。制御部５０は、異常判定部４９と、位相差指令部５３と、デューティ比指令部５４と、位相差推定部５５と、デューティ比推定部５６と、第１の選択部５７と、第２の選択部５８と、スイッチング制御部５９とを備える。

異常判定部４９は、ポート電圧Ｖａを検出する第１の電圧検出部７１の異常の有無及びポート電圧Ｖｃを検出する第２の電圧検出部７２の異常の有無を判定する手段の一例である。電圧検出部の異常には、電圧検出部自体の故障等の異常だけでなく、電圧検出部に接続される配線の異常などが含まれてもよい。異常判定部４９は、第１の電圧検出部７１の異常を検出する第１の異常検出部５１と、第２の電圧検出部７２の異常を検出する第２の異常検出部５２とを備える。

図４は、ポート電圧と時間との関係の一例を示す図である。第１の異常検出部５１は、例えば、第１の電圧検出部７１の異常の誤検出を防ぐため、ポート電圧Ｖａが零から目標電圧Ｖａｏに立ち上がるまでの期間として予め定められた初期動作期間の経過後に、第１の電圧検出部７１が異常であるか否かを検出する。第１の異常検出部５１は、その初期動作期間経過後に、第１の電圧検出部７１により検出されるポート電圧Ｖａの検出値が所定の第１の電圧範囲を所定の第１の経過時間を超えて外れる場合、第１の電圧検出部７１が異常であると検出する。第１の電圧範囲の上限閾値Ｖａｔｈ１は、目標電圧Ｖａｏよりも高く設定される電圧であり、第１の電圧範囲の下限閾値Ｖａｔｈ２は、目標電圧Ｖａｏよりも低く設定される電圧である。

同様に、第２の異常検出部５２は、例えば、第２の電圧検出部７２の異常の誤検出を防ぐため、ポート電圧Ｖｃが零から目標電圧Ｖｃｏに立ち上がるまでの期間として予め定められた初期動作期間の経過後に、第２の電圧検出部７２が異常であるか否かを検出する。第２の異常検出部５２は、その初期動作期間の経過後に、第２の電圧検出部７２により検出されるポート電圧Ｖｃの検出値が所定の第２の電圧範囲を所定の第２の経過時間を超えて外れる場合、第２の電圧検出部７２が異常であると検出する。第２の電圧範囲の上限閾値Ｖｃｔｈ１は、目標電圧Ｖｃｏよりも高く設定される電圧であり、第２の電圧範囲の下限閾値Ｖｃｔｈ２は、目標電圧Ｖｃｏよりも低く設定される電圧である。

なお、第１の異常検出部５１は、第１の電圧検出部７１の異常が検出された後に、第１の電圧検出部７１の異常が検出されなくなっても、第１の電圧検出部７１が異常であると検出し続けてもよい。これにより、位相差φ又はデューティ比Ｄの制御精度が異常検出の繰り返しによって低下することを防ぐことができる。第２の異常検出部５２についても同様である。

また、第１の異常検出部５１は、ポート電圧の検出値とは異なる情報（例えば、ダイアグノーシスによる故障情報など）に基づいて、第１の電圧検出部７１の異常を検出してもよい。第２の異常検出部５２についても同様である。

図３において、位相差指令部５３は、第１の電圧検出部７１によるポート電圧Ｖａの検出結果をフィードバックすることによって、第１のポート６０ａに設定される目標電圧Ｖａｏにポート電圧Ｖａを調整する指令位相差φｏｒを導出する。目標電圧Ｖａｏは、例えば、４８ボルトである。

図５は、位相差指令部５３の一構成例を示すブロック図である。位相差指令部５３は、ポート電圧Ｖａが目標電圧Ｖａｏに一致するようにポート電圧Ｖａの検出結果をフィードバックして導出される位相差を、指令位相差φｏｒとして出力する。位相差指令部５３は、例えば、減算部２０と、ＰＩ演算部２１と、加算部２２と、フィードフォワード部２３とを有する。

減算部２０は、第１のポート６０ａの目標電圧Ｖａｏと第１の電圧検出部７１からフィードバック入力されるポート電圧Ｖａとの偏差ΔＶａを算出する。

ＰＩ演算部２１は、偏差ΔＶａについて比例動作（Ｐ動作）と積分動作（Ｉ動作）とを組み合わせたＰＩ制御を行うことにより、位相差φを調整する調整基準値φｒを導出する。ＰＩ演算部２１は、偏差ΔＶａについて比例動作と積分動作と微分動作（Ｄ動作）とを組み合わせたＰＩＤ制御を行うことにより、調整基準値φｒを導出してもよい。

フィードフォワード部２３は、ポート電圧Ｖａが目標電圧Ｖａｏに収束しやすくなるように、指令伝送電力Ｐｏを伝送するために必要な位相差φの制御中心値φｆｆを予め設定するフィードフォワード制御を行う。指令伝送電力Ｐｏは、１次側フルブリッジ回路２００と２次側フルブリッジ回路３００のいずれか一方のフルブリッジ回路が他方のフルブリッジ回路から必要とする伝送電力Ｐである。

加算部２２は、調整基準値φｒと制御中心値φｆｆとを加算することによって新たに導出される位相差を、指令位相差φｏｒとして出力する。

図３において、デューティ比指令部５４は、第２の電圧検出部７２によるポート電圧Ｖｃの検出結果をフィードバックすることによって、第２のポート６０ｃに設定される目標電圧Ｖｃｏにポート電圧Ｖｃを調整する指令デューティ比Ｄｏｒを導出する。目標電圧Ｖｃｏは、例えば、１２Ｖである。

図６は、デューティ比指令部５４の一構成例を示すブロック図である。デューティ比指令部５４は、ポート電圧Ｖｃが目標電圧Ｖｃｏに一致するようにポート電圧Ｖｃの検出結果をフィードバックして導出されるデューティ比を、指令デューティ比Ｄｏｒとして出力する。デューティ比指令部５４は、例えば、減算部２４と、ＰＩ演算部２５と、加算部２６と、フィードフォワード部２７とを有する。

減算部２４は、第２のポート６０ｃの目標電圧Ｖｃｏと第２の電圧検出部７２からフィードバック入力されるポート電圧Ｖｃとの偏差ΔＶｃを算出する。

ＰＩ演算部２５は、偏差ΔＶｃについて比例動作（Ｐ動作）と積分動作（Ｉ動作）とを組み合わせたＰＩ制御を行うことにより、デューティ比Ｄを調整する調整基準値Ｄｒを導出する。ＰＩ演算部２５は、偏差ΔＶｃについて比例動作と積分動作と微分動作（Ｄ動作）とを組み合わせたＰＩＤ制御を行うことにより、調整基準値Ｄｒを導出してもよい。

フィードフォワード部２７は、ポート電圧Ｖｃが目標電圧Ｖｃｏに収束しやすくなるように、ポート電圧Ｖｃを目標電圧Ｖｃｏに昇降圧調整するために必要なデューティ比Ｄの制御中心値Ｄｆｆを予め設定するフィードフォワード制御を行う。

加算部２６は、調整基準値Ｄｒと制御中心値Ｄｆｆとを加算することによって新たに導出されるデューティ比を、指令デューティ比Ｄｏｒとして出力する。

図３において、スイッチング制御部５９は、第１の異常検出部５１と第２の異常検出部５２の両方で異常が検出されない場合、位相差φを指令位相差φｏｒに制御し且つデューティ比Ｄを指令デューティ比Ｄｏｒに制御する制御信号５９ａを出力する。制御信号５９ａは、例えば、パルス幅変調（ＰＷＭ）方式の信号である。

スイッチング制御部５９は、各アームＳ１−Ｓ８（図１参照）を駆動する駆動回路でもよいし、当該駆動回路を駆動制御する駆動制御回路でもよい。つまり、制御信号５９ａは、当該駆動回路から各アームＳ１−Ｓ８に向けて出力される駆動信号でもよいし、当該駆動信号を生成するための駆動制御信号でもよい。

スイッチング制御部５９は、制御信号５９ａをコンバータ１１（図１参照）に対して出力することにより、各アームＳ１−Ｓ８をスイッチングさせる（つまり、１次側フルブリッジ回路２００及び２次側フルブリッジ回路３００のスイッチング制御を行う）。

ところが、上述の通り、指令位相差φｏｒの導出には、第１の電圧検出部７１によって検出されるポート電圧Ｖａが必要である。そのため、第１の電圧検出部７１に異常が発生すると、ポート電圧Ｖａの検出結果が正しくフィードバックされないので、指令位相差φｏｒを正しく導出することができなくなる。その結果、１次側フルブリッジ回路２００及び２次側フルブリッジ回路３００のスイッチング制御が継続できなくなるおそれがある。同様に、上述の通り、指令デューティ比Ｄｏｒの導出には、第２の電圧検出部７２によって検出されるポート電圧Ｖｃが必要である。そのため、第２の電圧検出部７２に異常が発生すると、ポート電圧Ｖｃの検出結果が正しくフィードバックされないので、指令デューティ比Ｄｏｒを正しく導出することができなくなる。その結果、１次側フルブリッジ回路２００及び２次側フルブリッジ回路３００のスイッチング制御が継続できなくなるおそれがある。

一方、図７は、位相差φと、１次側フルブリッジ回路２００のスイッチングのデューティ比Ｄと、２次側フルブリッジ回路３００から１次側フルブリッジ回路２００に伝送される伝送電力Ｐとの対応関係の一例を示す特性図である。伝送電力Ｐは、主に位相差φの制御によって調整可能であるが、図７に示されるように、デューティ比Ｄの影響も受ける。伝送電力Ｐは、位相差φが大きくなるにつれて大きくなる（φ１１＜φ１２＜φ１３＜φ１４）。しかしながら、位相差φが同じ値に固定されていても、伝送電力Ｐは、デューティ比Ｄが０．５よりも大きい場合、デューティ比Ｄが大きくなるにつれて小さくなり、デューティ比Ｄが０．５よりも小さい場合、デューティ比Ｄが小さくなるにつれて小さくなる。

そこで、制御部５０は、第１の電圧検出部７１に異常が発生しても、１次側フルブリッジ回路２００及び２次側フルブリッジ回路３００のスイッチング制御が継続できるように、位相差推定部５５を備える（図３参照）。位相差推定部５５は、位相差φとデューティ比Ｄと伝送電力Ｐとの対応関係（以下、「対応関係Ｘ」と称する）から、伝送電力Ｐの目標値として設定される目標電力Ｐｒ及び指令デューティ比Ｄｏｒに対応する位相差を推定し、その推定値を推定位相差φｏｅとして出力する。同様に、制御部５０は、第２の電圧検出部７２に異常が発生しても、１次側フルブリッジ回路２００及び２次側フルブリッジ回路３００のスイッチング制御が継続できるように、デューティ比推定部５６を備える（図３参照）。デューティ比推定部５６は、位相差φとデューティ比Ｄと伝送電力Ｐとの対応関係Ｘから、伝送電力Ｐの目標値として設定される目標電力Ｐｒ及び指令位相差φｏｒに対応するデューティ比を推定し、その推定値を推定デューティ比Ｄｏｅとして出力する。

対応関係Ｘは、位相差φと、１次側フルブリッジ回路２００のスイッチングのデューティ比Ｄと、２次側フルブリッジ回路３００から１次側フルブリッジ回路２００に伝送される伝送電力Ｐとの予め決められた対応関係を定義するものである。対応関係Ｘは、例えば、マップや演算式（回帰式）などの関係則によって規定可能である。

制御部５０は、推定位相差φｏｅ又は推定デューティ比Ｄｏｅを対応関係Ｘから推定するのに必要な目標電力Ｐｒを伝送電力Ｐの目標値として設定するため、例えば、電力算出部４８を備える。電力算出部４８は、例えば、目標電圧Ｖａｏとポート電流Ｉａの検出値との積と目標電圧Ｖｃｏとポート電流Ｉｃの検出値との積とを加算することによって、目標電力Ｐｒ（＝Ｖａｏ×Ｉａ＋Ｖｃｏ×Ｉｃ）を算出する。電力算出部４８は、第１の電流検出部７３により検出されるポート電流Ｉａの検出値を取得し、第２の電流検出部７４により検出されるポート電流Ｉｃの検出値を取得する。

目標電力Ｐｒがこのように算出されることにより、第１の電圧検出部７１又は第２の電圧検出部７２の異常により現在のポート電圧Ｖａ又はポート電圧Ｖｃが検出不能であっても、現在必要とする伝送電力Ｐが目標電力Ｐｒであると推定することができる。なお、目標電力Ｐｒは、予め決められた一定値でもよい。

図３において、第１の選択部５７は、第１の電圧検出部７１の異常が第１の異常検出部５１により検出されない場合、指令位相差φｏｒを選択し、第１の電圧検出部７１の異常が第１の異常検出部５１により検出される場合、推定位相差φｏｅを選択する。第１の選択部５７は、選択した方の位相差を、選択指令位相差φｏとして出力する。

一方、第２の選択部５８は、第２の電圧検出部７２の異常が第２の異常検出部５２により検出されない場合、指令デューティ比Ｄｏｒを選択し、第２の電圧検出部７２の異常が第２の異常検出部５２により検出される場合、推定デューティ比Ｄｏｅを選択する。第２の選択部５８は、選択した方のデューティ比を、選択指令デューティ比Ｄｏとして出力する。

第１の選択部５７及び第２の選択部５８は、例えば、異常判定部４９での異常判定値に従って選択動作を行う。異常判定部４９は、第１の電圧検出部７１の異常が第１の異常検出部５１により検出されず且つ第２の電圧検出部７２の異常が第２の異常検出部５２により検出されない場合、異常判定値「００」を出力する。異常判定部４９は、第１の電圧検出部７１の異常が第１の異常検出部５１により検出され且つ第２の電圧検出部７２の異常が第２の異常検出部５２により検出されない場合、異常判定値「０１」を出力する。異常判定部４９は、第１の電圧検出部７１の異常が第１の異常検出部５１により検出されず且つ第２の電圧検出部７２の異常が第２の異常検出部５２により検出される場合、異常判定値「１０」を出力する。異常判定部４９は、第１の電圧検出部７１の異常が第１の異常検出部５１により検出され且つ第２の電圧検出部７２の異常が第２の異常検出部５２により検出される場合、異常判定値「１１」を出力する。

第１の選択部５７は、異常判定値が「ｘ０」の場合（ｘは、１又は０を表す。以下同様）、指令位相差φｏｒを選択出力し、異常判定値が「ｘ１」の場合、推定位相差φｏｅを選択出力する。一方、第２の選択部５８は、異常判定値が「０ｘ」の場合、指令デューティ比Ｄｏｒを選択出力し、異常判定値が「１ｘ」の場合、推定デューティ比Ｄｏｅを選択出力する。

スイッチング制御部５９は、位相差φを第１の選択部５７により選択される位相差（つまり、指令位相差φｏｒ又は推定位相差φｏｅ）に制御し、且つ、デューティ比Ｄを第２の選択部５８により選択されるデューティ比（つまり、指令デューティ比Ｄｏｒ又は推定デューティ比Ｄｏｅ）に制御する制御信号５９ａを出力する。

したがって、本実施形態によれば、第１の電圧検出部７１に異常が発生しても、位相差φは推定位相差φｏｅに制御され、且つ、デューティ比Ｄは指令デューティ比Ｄｏｒに制御されるので、１次側フルブリッジ回路２００及び２次側フルブリッジ回路３００のスイッチング制御を継続することができる。一方、第２の電圧検出部７２に異常が発生しても、位相差φは指令位相差φｏｒに制御され、且つ、デューティ比Ｄは推定デューティ比Ｄｏｅに制御されるので、１次側フルブリッジ回路２００及び２次側フルブリッジ回路３００のスイッチング制御を継続することができる。

次に、第１の電圧検出部７１と第２の電圧検出部７２が両方とも異常である場合について説明する。ポート電圧Ｖｃを検出する第２の電圧検出部７２が異常であると、デューティ比指令部５４は指令デューティ比Ｄｏｒを正しく導出できないため、位相差推定部５５は、上述のように、推定位相差φｏｅの導出に指令デューティ比Ｄｏｒを利用できない。同様に、ポート電圧Ｖａを検出する第１の電圧検出部７１が異常であると、位相差指令部５３は指令位相差φｏｒを正しく導出できないため、デューティ比推定部５６は、上述のように、推定デューティ比Ｄｏｅの導出に指令位相差φｏｒを利用できない。

そこで、デューティ比推定部５６は、第１の電圧検出部７１の異常が第１の異常検出部５１により検出され且つ第２の電圧検出部７２の異常が第２の異常検出部５２により検出される場合、目標電圧Ｖｃｏを目標電圧Ｖａｏで除算して得られる算出デューティ比を推定デューティ比Ｄｏｅとして出力する。そして、位相差推定部５５は、上記の対応関係Ｘから、伝送電力の目標値として設定される目標電力Ｐｒ及びデューティ比推定部５６により得られる当該算出デューティ比に対応する位相差を推定し、その推定値を推定位相差φｏｅとして出力する。

「ポート電圧Ｖｃ＝ポート電圧Ｖａ×デューティ比Ｄ」という関係が成立するので、目標電圧Ｖｃｏを目標電圧Ｖａｏで除算して算出される推定デューティ比Ｄｏｅは、現在必要とするデューティ比Ｄであると仮に設定することができる。

したがって、本実施形態によれば、第１の電圧検出部７１と第２の電圧検出部７２の両方に異常が発生しても、位相差φは推定位相差φｏｅに制御され、且つ、デューティ比Ｄは推定デューティ比Ｄｏｅに制御されるので、１次側フルブリッジ回路２００及び２次側フルブリッジ回路３００のスイッチング制御を継続することができる。

次に、対応関係Ｘの生成について説明する。

制御部５０は、例えば、対応関係Ｘを生成する生成部４０を備える（図３参照）。生成部４０は、第１の電圧検出部７１の異常が第１の異常検出部５１により検出されず且つ第２の電圧検出部７２の異常が第２の異常検出部５２により検出されない非異常時に、指令位相差φｏｒ及び指令デューティ比Ｄｏｒを繰り返し取得する。そして、生成部４０は、非異常時の指令位相差φｏｒと、非異常時の指令デューティ比Ｄｏｒと、位相差φを非異常時の指令位相差φｏｒに制御し且つデューティ比Ｄを非異常時の指令デューティ比Ｄｏｒに制御するときの伝送電力Ｐの測定データとを用いて、対応関係Ｘを生成する。

つまり、生成部４０は、電圧検出部の異常が検出される前の非異常時に実際に得られるデータを用いて、対応関係Ｘを生成する。そして、スイッチング制御部５９は、このように生成される対応関係Ｘに基づき導出される推定位相差φｏｅ又は推定デューティ比Ｄｏｅに従って、位相差φ又はデューティ比Ｄを制御する。その結果、電圧検出部の異常時に制御結果として得られる伝送電力Ｐ及びデューティ比Ｄを、電圧検出部の非異常時に制御結果として得られる伝送電力Ｐ及びデューティ比Ｄにできるだけ近づけることができる。

生成部４０は、ポート電圧Ｖａの検出値とポート電流Ｉａの検出値との積とポート電圧Ｖｃの検出値とポート電流Ｉｃの検出値との積とを加算することによって、実際に伝送される伝送電力Ｐの測定データを算出できる。生成部４０は、電力算出部４８を利用して、実際に伝送される伝送電力Ｐの測定データを取得してもよい。

生成部４０は、第１の電圧検出部７１により検出されるポート電圧Ｖａの検出値を取得し、第２の電圧検出部７２により検出されるポート電圧Ｖｃの検出値を取得し、第１の電流検出部７３により検出されるポート電流Ｉａの検出値を取得し、第２の電流検出部７４により検出されるポート電流Ｉｃの検出値を取得する。

次に、対応関係Ｘの一例である回帰式の生成について説明する。生成部４０は、例えば図８に示されるように、非異常時に現在伝送されている伝送電力Ｐの測定データＰ１を算出し、測定データＰ１と、測定データＰ１の伝送時の指令位相差φｏｒ１と、測定データＰ１の伝送時の指令デューティ比Ｄｏｒ１との三つのデータを関連付けたマップデータ４１をメモリ４２に記録する。図８は、マップデータ４１が記録されるメモリ４２を概念的に示す図である。

生成部４０は、伝送電力Ｐの測定データが非異常時に変化する毎に、この記録動作を繰り返すことにより、図９に示されるように、伝送電力Ｐと位相差φとデューティ比Ｄとについての複数のマップデータ４１をメモリ４２に記録する。生成部４０は、最小二乗法などの回帰分析をこれらの複数のマップデータ４１に対して行うことによって、伝送電力Ｐ及び位相差φからデューティ比Ｄを算出可能な回帰式や、伝送電力Ｐ及びデューティ比Ｄから位相差φを算出可能な回帰式を生成できる。

図１０は、電源装置１０１の制御方法の一例を示すフローチャートである。本フローは、所定の周期で繰り返して実行される。図３等を参照して、図１０内の各ステップについて以下説明する。

ステップＳ１０において、異常判定部４９は、ポート電圧Ｖａを検出する第１の電圧検出部７１の異常の有無及びポート電圧Ｖｃを検出する第２の電圧検出部７２の異常の有無を判定する（異常検出方法の一例については、上述を参照）。

異常判定部４９は、ステップＳ１０において、第１の電圧検出部７１の異常が第１の異常検出部５１により検出され且つ第２の電圧検出部７２の異常が第２の異常検出部５２により検出されない場合、異常判定値「０１」を出力する。異常判定値が「０１」の場合、制御部５０は、ステップＳ３０，Ｓ３１，Ｓ３２を実行する。

ステップＳ３０において、デューティ比指令部５４は、第２の電圧検出部７２によるポート電圧Ｖｃの検出結果をフィードバックすることによって、目標電圧Ｖｃｏにポート電圧Ｖｃを調整する第１の指令デューティ比を導出し、第１の指令デューティ比を指令デューティ比Ｄｏｒとして出力する。

ステップＳ３１において、位相差推定部５５は、対応関係Ｘから、伝送電力Ｐの目標値として設定される目標電力Ｐｒ及び第１の指令デューティ比に対応する第１の推定位相差を導出し、第１の推定位相差を推定位相差φｏｅとして出力する。目標電力Ｐｒは、例えば、電力算出部４８が、ステップＳ３１において、目標電圧Ｖａｏとポート電流Ｉａの検出値との積と目標電圧Ｖｃｏとポート電流Ｉｃの検出値との積とを加算することによって、算出される。ステップＳ３１において、第１の電流検出部７３がポート電流Ｉａを検出し、第２の電流検出部７４がポート電流Ｉｃを検出する。

ステップＳ３２において、異常判定値が「０１」なので、スイッチング制御部５９は、位相差φを、推定位相差φｏｅに設定される第１の推定位相差に制御し、且つ、デューティ比Ｄを、指令デューティ比Ｄｏｒに設定される第１の指令デューティ比に制御する。これにより、第１の電圧検出部７１に異常が発生しても、位相差φは推定位相差φｏｅに制御され、且つ、デューティ比Ｄは指令デューティ比Ｄｏｒに制御されるので、１次側フルブリッジ回路２００及び２次側フルブリッジ回路３００のスイッチング制御を継続することができる。

異常判定部４９は、ステップＳ１０において、第１の電圧検出部７１の異常が第１の異常検出部５１により検出されず且つ第２の電圧検出部７２の異常が第２の異常検出部５２により検出される場合、異常判定値「１０」を出力する。異常判定値が「１０」の場合、制御部５０は、ステップＳ４０，Ｓ４１，Ｓ４２を実行する。

ステップＳ４０において、位相差指令部５３は、第１の電圧検出部７１によるポート電圧Ｖａの検出結果をフィードバックすることによって、目標電圧Ｖａｏにポート電圧Ｖａを調整する第１の指令位相差を導出し、第１の指令位相差を指令位相差φｏｒとして出力する。

ステップＳ４１において、デューティ比推定部５６は、対応関係Ｘから、伝送電力Ｐの目標値として設定される目標電力Ｐｒ及び第１の指令位相差に対応する第１の推定デューティ比を導出し、第１の推定デューティ比を推定デューティ比Ｄｏｅとして出力する。目標電力Ｐｒは、例えば、電力算出部４８が、ステップＳ４１において、目標電圧Ｖａｏとポート電流Ｉａの検出値との積と目標電圧Ｖｃｏとポート電流Ｉｃの検出値との積とを加算することによって、算出される。ステップＳ４１において、第１の電流検出部７３がポート電流Ｉａを検出し、第２の電流検出部７４がポート電流Ｉｃを検出する。

ステップＳ４２において、異常判定値が「１０」なので、スイッチング制御部５９は、位相差φを、指令位相差φｏｒに設定される第１の指令位相差に制御し、且つ、デューティ比Ｄを、推定デューティ比Ｄｏｅに設定される第１の推定デューティ比に制御する。これにより、第２の電圧検出部７２に異常が発生しても、位相差φは指令位相差φｏｒに制御され、且つ、デューティ比Ｄは推定デューティ比Ｄｏｅに制御されるので、１次側フルブリッジ回路２００及び２次側フルブリッジ回路３００のスイッチング制御を継続することができる。

異常判定部４９は、ステップＳ１０において、第１の電圧検出部７１の異常が第１の異常検出部５１により検出され且つ第２の電圧検出部７２の異常が第２の異常検出部５２により検出される場合、異常判定値「１１」を出力する。異常判定値が「１１」の場合、制御部５０は、ステップＳ５０，Ｓ５１，Ｓ５２を実行する。

ステップＳ５０において、デューティ比推定部５６は、目標電圧Ｖｃｏを目標電圧Ｖａｏで除算することにより、第２の推定デューティ比を算出し、第２の推定デューティ比を推定デューティ比Ｄｏｅとして出力する。

ステップＳ５１において、位相差推定部５５は、対応関係Ｘから、伝送電力Ｐの目標値として設定される目標電力Ｐｒ及び第２の推定デューティ比に対応する第２の推定位相差を導出し、第２の推定位相差を推定位相差φｏｅとして出力する。目標電力Ｐｒは、例えば、電力算出部４８が、ステップＳ５１において、目標電圧Ｖａｏとポート電流Ｉａの検出値との積と目標電圧Ｖｃｏとポート電流Ｉｃの検出値との積とを加算することによって、算出される。ステップＳ５１において、第１の電流検出部７３がポート電流Ｉａを検出し、第２の電流検出部７４がポート電流Ｉｃを検出する。

ステップＳ５２において、異常判定値が「１１」なので、スイッチング制御部５９は、位相差φを、推定位相差φｏｅに設定される第２の推定位相差に制御し、且つ、デューティ比Ｄを、推定デューティ比Ｄｏｅに設定される第２の推定デューティ比に制御する。これにより、第１の電圧検出部７１と第２の電圧検出部７２の両方に異常が発生しても、１次側フルブリッジ回路２００及び２次側フルブリッジ回路３００のスイッチング制御を継続することができる。

異常判定部４９は、ステップＳ１０において、第１の電圧検出部７１の異常が第１の異常検出部５１により検出されず且つ第２の電圧検出部７２の異常が第２の異常検出部５２により検出されない場合、異常判定値「００」を出力する。異常判定値が「００」の場合、制御部５０は、ステップＳ２０，Ｓ２１，Ｓ２２を実行する。

ステップＳ２０において、位相差指令部５３は、第１の電圧検出部７１によるポート電圧Ｖａの検出結果をフィードバックすることによって、目標電圧Ｖａｏにポート電圧Ｖａを調整する第２の指令位相差を導出し、第２の指令位相差を指令位相差φｏｒとして出力する。一方、デューティ比指令部５４は、第２の電圧検出部７２によるポート電圧Ｖｃの検出結果をフィードバックすることによって、目標電圧Ｖｃｏにポート電圧Ｖｃを調整する第２の指令デューティ比を導出し、第２の指令デューティ比を指令デューティ比Ｄｏｒとして出力する。

ステップＳ２１において、異常判定値が「００」なので、スイッチング制御部５９は、位相差φを、指令位相差φｏｒに設定される第２の指令位相差に制御し、且つ、デューティ比Ｄを、指令デューティ比Ｄｏｒに設定される第２の指令デューティ比に制御する。

ステップＳ２２において、生成部４０は、第２の指令位相差と、第２の指令デューティ比と、位相差φを第２の指令位相差に制御し且つデューティ比Ｄを第２の指令デューティ比に制御するときの伝送電力Ｐの測定データとを、対応関係Ｘの生成用にメモリ４２に記録する。これにより、電圧検出部の異常時に使用される対応関係Ｘを生成するために必要なマップデータ４１を、電圧検出部の非異常時に効率的に取得することができる。

なお、生成部４０は、例えば、電圧検出部の異常が検出された場合、異常が検出された電圧検出部に応じて必要な対応関係Ｘをマップデータ４１を用いて生成する。これにより、異常が検出された電圧検出部に応じて必要な対応関係Ｘを必要なタイミングで生成することができる。例えば、生成部４０は、異常判定値が「０１」の場合、目標電力Ｐｒ及び第１の指令デューティ比から第１の推定位相差を導出可能な対応関係Ｘを生成する。また、生成部４０は、異常判定値が「１０」の場合、目標電力Ｐｒ及び第１の指令位相差から第１の推定デューティ比を導出可能な対応関係Ｘを生成する。また、生成部４０は、異常判定値が「１１」の場合、目標電力Ｐｒ及び第２の推定デューティ比から第２の推定位相差を導出可能な対応関係Ｘを生成する。

あるいは、生成部４０は、所定の個数を超えるマップデータ４１がメモリ４２に記録された場合、対応関係Ｘを生成してもよい。

以上、電力変換装置の制御方法及び電力変換装置を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。

例えば、各アームは、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect transistor）や絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などの絶縁ゲート型の半導体スイッチング素子に限られず、オンオフ動作する他の半導体スイッチング素子でもよい。例えば、各アームは、ユニポーラトランジスタでもよいし、バイポーラトランジスタでもよい。

また、制御部５０は、位相差φの制御が可能な範囲内で、２次側フルブリッジ回路３００のデューティ比Ｄを、１次側フルブリッジ回路２００のデューティ比Ｄとは異なる値にずらして制御してもよい。また、制御部５０は、デューティ比Ｄの制御が可能な範囲内で、図２で示した第１位相差φｕと第２位相差φｖとを互いに異なる値にずらして制御してもよい。

また、上述の説明において、１次側を２次側と定義し、２次側を１次側と定義してもよい。

１０ 電源回路
１１ コンバータ
４０ 生成部
４１ マップデータ
４２ メモリ
４８ 電力算出部
４９ 異常判定部
５０ 制御部
５１ 第１の異常検出部
５２ 第２の異常検出部
５３ 位相差指令部
５４ デューティ比指令部
５５ 位相差推定部
５６ デューティ比推定部
５７ 第１の選択部
５８ 第２の選択部
５９ スイッチング制御部
６０ａ 第１のポート
６０ｃ 第２のポート
７１ 第１の電圧検出部
７２ 第２の電圧検出部
１０１ 電源装置
２００ １次側フルブリッジ回路
２０２ １次側コイル
２０２ｍ タップ
２０４ １次側磁気結合リアクトル
２０７ 第１アーム回路
２０７ｍ 中間点
２１１ 第２アーム回路
２１１ｍ 中間点
２９８ １次側正極母線
２９９ １次側負極母線
３００ ２次側フルブリッジ回路
３０２ ２次側コイル
３０７ 第３アーム回路
３０７ｍ 中間点
３１１ 第４アーム回路
３１１ｍ 中間点
３９８ ２次側正極母線
３９９ ２次側負極母線
４００ 変圧器
Ｓ１−Ｓ８ アーム

Claims (10)

1. １次側コイルと２次側コイルとを有する変圧器と、
   ブリッジ部分に前記１次側コイルが設けられる１次側フルブリッジ回路と、
   ブリッジ部分に前記２次側コイルが設けられる２次側フルブリッジ回路と、
   前記１次側フルブリッジ回路の正極母線に接続される第１のポートと、
   前記１次側コイルのタップに接続される第２のポートと、
   前記第１のポートの電圧を検出する第１の電圧検出部と、
   前記第２のポートの電圧を検出する第２の電圧検出部とを備え、
   前記第１の電圧検出部の異常及び前記第２の電圧検出部の異常が検出されない場合、前記第１の電圧検出部による前記第１のポートの電圧の検出結果をフィードバックすることによって、前記第１のポートの目標電圧に前記第１のポートの電圧を調整する指令位相差を導出し、且つ、前記第２の電圧検出部による前記第２のポートの電圧の検出結果をフィードバックすることによって、前記第２のポートの目標電圧に前記第２のポートの電圧を調整する指令デューティ比を導出し、前記１次側フルブリッジ回路のスイッチングと前記２次側フルブリッジ回路のスイッチングとの間の位相差を前記指令位相差に制御し、且つ、前記１次側フルブリッジ回路のスイッチングのデューティ比を前記指令デューティ比に制御する電力変換装置を制御する方法であって、
   前記第１の電圧検出部及び前記第２の電圧検出部の異常を検出する異常検出ステップを有し、
   前記第２の電圧検出部の異常が検出されずに前記第１の電圧検出部の異常が前記異常検出ステップで検出される場合、
   前記第２の電圧検出部による前記第２のポートの電圧の検出結果をフィードバックすることによって、前記第２のポートの目標電圧に前記第２のポートの電圧を調整する第１の指令デューティ比を導出するステップと、
   前記１次側フルブリッジ回路のスイッチングと前記２次側フルブリッジ回路のスイッチングとの間の位相差と、前記１次側フルブリッジ回路のスイッチングのデューティ比と、前記２次側フルブリッジ回路から前記１次側フルブリッジ回路に伝送される伝送電力との対応関係から、前記伝送電力の目標値である目標電力及び前記第１の指令デューティ比に対応する第１の推定位相差を導出するステップと、
   前記位相差を前記第１の推定位相差に制御し、且つ、前記デューティ比を前記第１の指令デューティ比に制御するステップとが行われる、電力変換装置の制御方法。
2. １次側コイルと２次側コイルとを有する変圧器と、
   ブリッジ部分に前記１次側コイルが設けられる１次側フルブリッジ回路と、
   ブリッジ部分に前記２次側コイルが設けられる２次側フルブリッジ回路と、
   前記１次側フルブリッジ回路の正極母線に接続される第１のポートと、
   前記１次側コイルのタップに接続される第２のポートと、
   前記第１のポートの電圧を検出する第１の電圧検出部と、
   前記第２のポートの電圧を検出する第２の電圧検出部とを備え、
   前記第１の電圧検出部の異常及び前記第２の電圧検出部の異常が検出されない場合、前記第１の電圧検出部による前記第１のポートの電圧の検出結果をフィードバックすることによって、前記第１のポートの目標電圧に前記第１のポートの電圧を調整する指令位相差を導出し、且つ、前記第２の電圧検出部による前記第２のポートの電圧の検出結果をフィードバックすることによって、前記第２のポートの目標電圧に前記第２のポートの電圧を調整する指令デューティ比を導出し、前記１次側フルブリッジ回路のスイッチングと前記２次側フルブリッジ回路のスイッチングとの間の位相差を前記指令位相差に制御し、且つ、前記１次側フルブリッジ回路のスイッチングのデューティ比を前記指令デューティ比に制御する電力変換装置を制御する方法であって、
   前記第１の電圧検出部及び前記第２の電圧検出部の異常を検出する異常検出ステップを有し、
   前記第１の電圧検出部の異常が検出されずに前記第２の電圧検出部の異常が前記異常検出ステップで検出される場合、
   前記第１の電圧検出部による前記第１のポートの電圧の検出結果をフィードバックすることによって、前記第１のポートの目標電圧に前記第１のポートの電圧を調整する第１の指令位相差を導出するステップと、
   前記１次側フルブリッジ回路のスイッチングと前記２次側フルブリッジ回路のスイッチングとの間の位相差と、前記１次側フルブリッジ回路のスイッチングのデューティ比と、前記２次側フルブリッジ回路から前記１次側フルブリッジ回路に伝送される伝送電力との対応関係から、前記伝送電力の目標値である目標電力及び前記第１の指令位相差に対応する第１の推定デューティ比を導出するステップと、
   前記位相差を前記第１の指令位相差に制御し、且つ、前記デューティ比を前記第１の推定デューティ比に制御するステップとが行われる、電力変換装置の制御方法。
3. 前記第１の電圧検出部の異常及び前記第２の電圧検出部の異常が前記異常検出ステップで検出される場合、
   前記第２のポートの目標電圧を前記第１のポートの目標電圧で除算することにより、第２の推定デューティ比を算出するステップと、
   前記対応関係から、前記伝送電力の目標値である目標電力及び前記第２の推定デューティ比に対応する第２の推定位相差を導出するステップと、
   前記位相差を前記第２の推定位相差に制御し、且つ、前記デューティ比を前記第２の推定デューティ比に制御するステップとが行われる、請求項１又は２に記載の電力変換装置の制御方法。
4. 前記第１のポートに流れる電流と前記第２のポートに流れる電流とを検出し、
   前記第１のポートの目標電圧と前記第１のポートに流れる電流の検出値との積と前記第２のポートの目標電圧と前記第２のポートに流れる電流の検出値との積とを加算して、前記目標電力を算出する、請求項１から３のいずれか一項に記載の電力変換装置の制御方法。
5. 前記第１の電圧検出部の異常及び前記第２の電圧検出部の異常が前記異常検出ステップで検出されない場合、
   前記指令位相差と、前記指令デューティ比と、前記位相差を前記指令位相差に制御し且つ前記デューティ比を前記指令デューティ比に制御するときの前記伝送電力の測定データとを、前記対応関係の生成用に記録するステップとが行われる、請求項１から４のいずれか一項に記載の電力変換装置の制御方法。
6. 前記異常検出ステップにおいて、
   前記第１のポートの電圧が零から前記第１のポートの目標電圧に立ち上がるまでの期間として予め定められた動作期間の経過後に、前記第１の電圧検出部より検出される前記第１のポートの電圧の検出値が所定の第１の電圧範囲を所定の第１の経過時間を超えて外れる場合、前記第１の電圧検出部が異常であると検出し、
   前記第２のポートの電圧が零から前記第２のポートの目標電圧に立ち上がるまでの期間として予め定められた動作期間の経過後に、前記第２の電圧検出部より検出される前記第２のポートの電圧の検出値が所定の第２の電圧範囲を所定の第２の経過時間を超えて外れる場合、前記第２の電圧検出部が異常であると検出し、
   前記第１の電圧範囲の上限値は、前記第１のポートの目標電圧よりも高く、前記第１の電圧範囲の下限値は、前記第１のポートの目標電圧よりも低く、
   前記第２の電圧範囲の上限値は、前記第２のポートの目標電圧よりも高く、前記第２の電圧範囲の下限値は、前記第２のポートの目標電圧よりも低い、請求項１又は２に記載の電力変換装置の制御方法。
7. １次側コイルと２次側コイルとを有する変圧器と、
   ブリッジ部分に前記１次側コイルが設けられる１次側フルブリッジ回路と、
   ブリッジ部分に前記２次側コイルが設けられる２次側フルブリッジ回路と、
   前記１次側フルブリッジ回路の正極母線に接続される第１のポートと、
   前記１次側コイルのタップに接続される第２のポートと、
   前記第１のポートの電圧を検出する第１の電圧検出部と、
   前記第２のポートの電圧を検出する第２の電圧検出部と、
   前記第１の電圧検出部の異常を検出する第１の異常検出部と、
   前記第２の電圧検出部の異常を検出する第２の異常検出部と、
   前記第１の電圧検出部による前記第１のポートの電圧の検出結果をフィードバックすることによって、前記第１のポートの目標電圧に前記第１のポートの電圧を調整する指令位相差を導出する位相差指令部と、
   前記第２の電圧検出部による前記第２のポートの電圧の検出結果をフィードバックすることによって、前記第２のポートの目標電圧に前記第２のポートの電圧を調整する指令デューティ比を導出するデューティ比指令部と、
   前記１次側フルブリッジ回路のスイッチングと前記２次側フルブリッジ回路のスイッチングとの間の位相差と、前記１次側フルブリッジ回路のスイッチングのデューティ比と、前記２次側フルブリッジ回路から前記１次側フルブリッジ回路に伝送される伝送電力との対応関係から、前記伝送電力の目標値である目標電力及び前記指令デューティ比に対応する位相差を推定し、推定位相差として出力する位相差推定部と、
   前記対応関係から、前記伝送電力の目標値である目標電力及び前記指令位相差に対応するデューティ比を推定し、推定デューティ比として出力するデューティ比推定部と、
   前記第１の電圧検出部の異常が前記第１の異常検出部により検出されない場合、前記指令位相差を選択し、前記第１の電圧検出部の異常が前記第１の異常検出部により検出される場合、前記推定位相差を選択する第１の選択部と、
   前記第２の電圧検出部の異常が前記第２の異常検出部により検出されない場合、前記指令デューティ比を選択し、前記第２の電圧検出部の異常が前記第２の異常検出部により検出される場合、前記推定デューティ比を選択する第２の選択部と、
   前記位相差を前記第１の選択部により選択される位相差に制御し、且つ、前記デューティ比を前記第２の選択部により選択されるデューティ比に制御するスイッチング制御部とを備える、電力変換装置。
8. 前記デューティ比推定部は、前記第１の電圧検出部の異常が前記第１の異常検出部により検出され且つ前記第２の電圧検出部の異常が前記第２の異常検出部により検出される場合、前記第２のポートの目標電圧を前記第１のポートの目標電圧で除算して得られる算出デューティ比を前記推定デューティ比として出力し、
   前記位相差推定部は、前記対応関係から、前記伝送電力の目標値である目標電力及び前記算出デューティ比に対応する位相差を推定し、前記推定位相差として出力する、請求項７に記載の電力変換装置。
9. 前記第１のポートに流れる電流を検出する第１の電流検出部と、
   前記第２のポートに流れる電流を検出する第２の電流検出部と、
   前記第１のポートの目標電圧と前記第１のポートに流れる電流の検出値との積と前記第２のポートの目標電圧と前記第２のポートに流れる電流の検出値との積とを加算して、前記目標電力を算出する電力算出部とを備える、請求項７又は８に記載の電力変換装置。
10. 前記第１の電圧検出部の異常が前記第１の異常検出部により検出されず且つ前記第２の電圧検出部の異常が前記第２の異常検出部により検出されない非異常時に、前記指令位相差及び前記指令デューティ比を取得し、
    前記非異常時の前記指令位相差と、前記非異常時の前記指令デューティ比と、前記位相差を前記非異常時の前記指令位相差に制御し且つ前記デューティ比を前記非異常時の前記指令デューティ比に制御するときの前記伝送電力の測定データとを用いて、前記対応関係を生成する生成部を備える、請求項７から９のいずれか一項に記載の電力変換装置。
    

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