JP5807659B2 - 電力変換装置及び電力変換方法 - Google Patents

Description

本発明は、１次側回路と、１次側回路と変圧器を介して磁気結合する２次側回路との間で電力変換する装置及び方法に関する。

従来、１次側回路のスイッチングと２次側回路のスイッチングとの位相差を変更することによって、１次側回路と２次側回路との間の電力伝送量を調整可能な、電力変換装置が知られている（例えば、特許文献１を参照）。

特開２０１１−１９３７１３号公報

しかしながら、１次側回路と２次側回路との間で伝送される伝送電力を精度良く調整できない場合があった。本発明は、１次側回路と２次側回路との間で伝送される伝送電力を精度良く調整できる、電力変換装置及び電力変換方法の提供を目的とする。

上記目的を達成するため、本発明は、
１次側回路と、
前記１次側回路と変圧器で磁気結合する２次側回路と、
前記１次側回路のスイッチングと前記２次側回路のスイッチングとの位相差を変更することによって、前記１次側回路と前記２次側回路との間で伝送される伝送電力を調整する制御部とを備える電力変換装置であって、
前記制御部は、前記１次側回路と前記２次側回路のスイッチングのデューティ比の変化を抑えることによって、前記伝送電力の変動を抑えることを特徴とする、電力変換装置を提供するものである。

また、上記目的を達成するため、本発明は、
１次側回路のスイッチングと、前記１次側回路と変圧器で磁気結合する２次側回路のスイッチングとの位相差を変更することによって、前記１次側回路と前記２次側回路との間で伝送される伝送電力を調整する、電力変換方法であって、
前記１次側回路と前記２次側回路のスイッチングのデューティ比の変化を抑えることによって、前記伝送電力の変動を抑えることを特徴とする、電力変換方法を提供するものである。

本発明によれば、１次側回路と２次側回路との間で伝送される伝送電力を精度良く調整できる。

電力変換装置の実施形態である電源装置の構成例を示したブロック図 制御部の構成例を示したブロック図 １次側回路及び２次側回路のスイッチング例を示したタイミングチャート 伝送電力Ｐと位相差φとデューティ比Ｄとの関係を示したグラフ 制御部の一構成例を示したブロック図 電力変換方法の一例を示したフローチャート デューティ比Ｄ（オン時間δ）を１スイッチング周期に１回更新した場合のタイミングチャート デューティ比Ｄ（オン時間δ）を２スイッチング周期に１回更新した場合のタイミングチャート 制御部の一構成例を示したブロック図 電力変換方法の一例を示したフローチャート

＜電源装置１０１の構成＞
図１は、電力変換装置の実施形態である電源装置１０１の構成例を示したブロック図である。電源装置１０１は、例えば、電源回路１０と、制御部５０と、センサ部７０とを備えた電源システムである。

電源装置１０１は、例えば、１次側高電圧系負荷６１ａが接続される第１入出力ポート６０ａと、１次側低電圧系負荷６１ｃ及び１次側低電圧系電源６２ｃが接続される第２入出力ポート６０ｃとを、１次側ポートとして有している。１次側低電圧系電源６２ｃは、１次側低電圧系電源６２ｃと同じ電圧系（例えば、１２Ｖ系）で動作する１次側低電圧系負荷６１ｃに電力を供給する。また、１次側低電圧系電源６２ｃは、１次側低電圧系電源６２ｃと異なる電圧系（例えば、１２Ｖ系よりも高い４８Ｖ系）で動作する１次側高電圧系負荷６１ａに、電源回路１０に構成される１次側変換回路２０によって昇圧された電力を供給する。１次側低電圧系電源６２ｃの具体例として、鉛バッテリ等の二次電池が挙げられる。

電源装置１０１は、例えば、２次側高電圧系負荷６１ｂ及び２次側高電圧系電源６２ｂが接続される第３入出力ポート６０ｂと、２次側低電圧系負荷６１ｄが接続される第４入出力ポート６０ｄとを、２次側ポートとして有している。２次側高電圧系電源６２ｂは、２次側高電圧系電源６２ｂと同じ電圧系（例えば、１２Ｖ系及び４８Ｖ系よりも高い２８８Ｖ系）で動作する２次側高電圧系負荷６１ｂに電力を供給する。また、２次側高電圧系電源６２ｂは、２次側高電圧系電源６２ｂと異なる電圧系（例えば、２８８Ｖ系よりも低い７２Ｖ系）で動作する２次側低電圧系負荷６１ｄに、電源回路１０に構成される２次側変換回路３０によって降圧された電力を供給する。２次側高電圧系電源６２ｂの具体例として、リチウムイオン電池等の二次電池が挙げられる。

電源回路１０は、上述の４つの入出力ポートを有し、それらの４つの入出力ポートのうちから任意の２つの入出力ポートが選択され、当該２つの入出力ポートの間で電力変換を行う機能を有する電力変換回路である。

ポート電力Ｐａ，Ｐｃ，Ｐｂ，Ｐｄは、それぞれ、第１入出力ポート６０ａ，第２入出力ポート６０ｃ，第３入出力ポート６０ｂ，第４入出力ポート６０ｄにおける入出力電力（入力電力又は出力電力）である。ポート電圧Ｖａ，Ｖｃ，Ｖｂ，Ｖｄは、それぞれ、第１入出力ポート６０ａ，第２入出力ポート６０ｃ，第３入出力ポート６０ｂ，第４入出力ポート６０ｄにおける入出力電圧（入力電圧又は出力電圧）である。ポート電流Ｉａ，Ｉｃ，Ｉｂ，Ｉｄは、それぞれ、第１入出力ポート６０ａ，第２入出力ポート６０ｃ，第３入出力ポート６０ｂ，第４入出力ポート６０ｄにおける入出力電流（入力電流又は出力電流）である。

電源回路１０は、第１入出力ポート６０ａに設けられるキャパシタＣ１と、第２入出力ポート６０ｃに設けられるキャパシタＣ３と、第３入出力ポート６０ｂに設けられるキャパシタＣ２と、第４入出力ポート６０ｄに設けられるキャパシタＣ４とを備えている。キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４の具体例として、フィルムコンデンサ、アルミニウム電解コンデンサ、セラミックコンデンサ、固体高分子コンデンサなどが挙げられる。

キャパシタＣ１は、第１入出力ポート６０ａの高電位側の端子６１３と、第１入出力ポート６０ａ及び第２入出力ポート６０ｃの低電位側の端子６１４との間に挿入される。キャパシタＣ３は、第２入出力ポート６０ｃの高電位側の端子６１６と、第１入出力ポート６０ａ及び第２入出力ポート６０ｃの低電位側の端子６１４との間に挿入される。キャパシタＣ２は、第３入出力ポート６０ｂの高電位側の端子６１８と、第３入出力ポート６０ｂ及び第４入出力ポート６０ｄの低電位側の端子６２０との間に挿入される。キャパシタＣ４は、第４入出力ポート６０ｄの高電位側の端子６２２と、第３入出力ポート６０ｂ及び第４入出力ポート６０ｄの低電位側の端子６２０との間に挿入される。

キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４は、電源回路１０の内部に設けられてもよいし、電源回路１０の外部に設けられてもよい。

電源回路１０は、１次側変換回路２０と、２次側変換回路３０とを含んで構成された電力変換回路である。なお、１次側変換回路２０と２次側変換回路３０とは、１次側磁気結合リアクトル２０４及び２次側磁気結合リアクトル３０４を介して接続され、且つ、変圧器４００（センタータップ式変圧器）で磁気結合されている。

１次側変換回路２０は、１次側フルブリッジ回路２００と、第１入出力ポート６０ａと、第２入出力ポート６０ｃとを含んで構成された１次側回路である。１次側フルブリッジ回路２００は、変圧器４００の１次側コイル２０２と、１次側磁気結合リアクトル２０４と、１次側第１上アームＵ１と、１次側第１下アーム／Ｕ１と、１次側第２上アームＶ１と、１次側第２下アーム／Ｖ１とを含んで構成された１次側電力変換部である。ここで、１次側第１上アームＵ１と、１次側第１下アーム／Ｕ１と、１次側第２上アームＶ１と、１次側第２下アーム／Ｖ１は、それぞれ、例えば、Ｎチャネル型のＭＯＳＦＥＴと、当該ＭＯＳＦＥＴの寄生素子であるボディダイオードとを含んで構成されたスイッチング素子である。当該ＭＯＳＦＥＴに並列にダイオードが追加接続されてもよい。

１次側フルブリッジ回路２００は、第１入出力ポート６０ａの高電位側の端子６１３に接続される１次側正極母線２９８と、第１入出力ポート６０ａ及び第２入出力ポート６０ｃの低電位側の端子６１４に接続される１次側負極母線２９９とを有している。

１次側正極母線２９８と１次側負極母線２９９との間には、１次側第１上アームＵ１と、１次側第１下アーム／Ｕ１とを直列接続した１次側第１アーム回路２０７が取り付けられている。１次側第１アーム回路２０７は、１次側第１上アームＵ１及び１次側第１下アーム／Ｕ１のオンオフのスイッチング動作による電力変換動作が可能な１次側第１電力変換回路部（１次側Ｕ相電力変換回路部）である。さらに、１次側正極母線２９８と１次側負極母線２９９との間には、１次側第２上アームＶ１と、１次側第２下アーム／Ｖ１とを直列接続した１次側第２アーム回路２１１が１次側第１アーム回路２０７と並列に取り付けられている。１次側第２アーム回路２１１は、１次側第２上アームＶ１及び１次側第２下アーム／Ｖ１のオンオフのスイッチング動作による電力変換動作が可能な１次側第２電力変換回路部（１次側Ｖ相電力変換回路部）である。

１次側第１アーム回路２０７の中点２０７ｍと１次側第２アーム回路２１１の中点２１１ｍを接続するブリッジ部分には、１次側コイル２０２と１次側磁気結合リアクトル２０４とが設けられている。ブリッジ部分についてより詳細に接続関係について説明すると、１次側第１アーム回路２０７の中点２０７ｍには、１次側磁気結合リアクトル２０４の１次側第１リアクトル２０４ａの一方端が接続される。そして、１次側第１リアクトル２０４ａの他方端には、１次側コイル２０２の一方端が接続される。さらに、１次側コイル２０２の他方端には、１次側磁気結合リアクトル２０４の１次側第２リアクトル２０４ｂの一方端が接続される。それから、１次側第２リアクトル２０４ｂの他方端が１次側第２アーム回路２１１の中点２１１ｍに接続される。なお、１次側磁気結合リアクトル２０４は、１次側第１リアクトル２０４ａと、１次側第１リアクトル２０４ａと結合係数ｋ_１で磁気結合する１次側第２リアクトル２０４ｂとを含んで構成される。

中点２０７ｍは、１次側第１上アームＵ１と１次側第１下アーム／Ｕ１との間の１次側第１中間ノードであり、中点２１１ｍは、１次側第２上アームＶ１と１次側第２下アーム／Ｖ１との間の１次側第２中間ノードである。

第１入出力ポート６０ａは、１次側正極母線２９８と１次側負極母線２９９との間に設けられるポートである。第１入出力ポート６０ａは、端子６１３と端子６１４とを含んで構成される。第２入出力ポート６０ｃは、１次側負極母線２９９と１次側コイル２０２のセンタータップ２０２ｍとの間に設けられるポートである。第２入出力ポート６０ｃは、端子６１４と端子６１６とを含んで構成される。

センタータップ２０２ｍは、第２入出力ポート６０ｃの高電位側の端子６１６に接続されている。センタータップ２０２ｍは、１次側コイル２０２に構成される１次側第１巻線２０２ａと１次側第２巻線２０２ｂとの中間接続点である。

２次側変換回路３０は、２次側フルブリッジ回路３００と、第３入出力ポート６０ｂと、第４入出力ポート６０ｄとを含んで構成された２次側回路である。２次側フルブリッジ回路３００は、変圧器４００の２次側コイル３０２と、２次側磁気結合リアクトル３０４と、２次側第１上アームＵ２と、２次側第１下アーム／Ｕ２と、２次側第２上アームＶ２と、２次側第２下アーム／Ｖ２とを含んで構成された２次側電力変換部である。ここで、２次側第１上アームＵ２と、２次側第１下アーム／Ｕ２と、２次側第２上アームＶ２と、２次側第２下アーム／Ｖ２は、それぞれ、例えば、Ｎチャネル型のＭＯＳＦＥＴと、当該ＭＯＳＦＥＴの寄生素子であるボディダイオードとを含んで構成されたスイッチング素子である。当該ＭＯＳＦＥＴに並列にダイオードが追加接続されてもよい。

２次側フルブリッジ回路３００は、第３入出力ポート６０ｂの高電位側の端子６１８に接続される２次側正極母線３９８と、第３入出力ポート６０ｂ及び第４入出力ポート６０ｄの低電位側の端子６２０に接続される２次側負極母線３９９とを有している。

２次側正極母線３９８と２次側負極母線３９９との間には、２次側第１上アームＵ２と、２次側第１下アーム／Ｕ２とを直列接続した２次側第１アーム回路３０７が取り付けられている。２次側第１アーム回路３０７は、２次側第１上アームＵ２及び２次側第１下アーム／Ｕ２のオンオフのスイッチング動作による電力変換動作が可能な２次側第１電力変換回路部（２次側Ｕ相電力変換回路部）である。さらに、２次側正極母線３９８と２次側負極母線３９９との間には、２次側第２上アームＶ２と、２次側第２下アーム／Ｖ２とを直列接続した２次側第２アーム回路３１１が２次側第１アーム回路３０７と並列に取り付けられている。２次側第２アーム回路３１１は、２次側第２上アームＶ２及び２次側第２下アーム／Ｖ２のオンオフのスイッチング動作による電力変換動作が可能な２次側第２電力変換回路部（２次側Ｖ相電力変換回路部）である。

２次側第１アーム回路３０７の中点３０７ｍと２次側第２アーム回路３１１の中点３１１ｍを接続するブリッジ部分には、２次側コイル３０２と２次側磁気結合リアクトル３０４とが設けられている。ブリッジ部分についてより詳細に接続関係について説明すると、２次側第１アーム回路３０７の中点３０７ｍには、２次側磁気結合リアクトル３０４の２次側第１リアクトル３０４ａの一方端が接続される。そして、２次側第１リアクトル３０４ａの他方端には、２次側コイル３０２の一方端が接続される。さらに、２次側コイル３０２の他方端には、２次側磁気結合リアクトル３０４の２次側第２リアクトル３０４ｂの一方端が接続される。それから、２次側第２リアクトル３０４ｂの他方端が２次側第２アーム回路３１１の中点３１１ｍに接続される。なお、２次側磁気結合リアクトル３０４は、２次側第１リアクトル３０４ａと、２次側第１リアクトル３０４ａと結合係数ｋ_２で磁気結合する２次側第２リアクトル３０４ｂとを含んで構成される。

中点３０７ｍは、２次側第１上アームＵ２と２次側第１下アーム／Ｕ２との間の２次側第１中間ノードであり、中点３１１ｍは、２次側第２上アームＶ２と２次側第２下アーム／Ｖ２との間の２次側第２中間ノードである。

第３入出力ポート６０ｂは、２次側正極母線３９８と２次側負極母線３９９との間に設けられるポートである。第３入出力ポート６０ｂは、端子６１８と端子６２０とを含んで構成される。第４入出力ポート６０ｄは、２次側負極母線３９９と２次側コイル３０２のセンタータップ３０２ｍとの間に設けられるポートである。第４入出力ポート６０ｄは、端子６２０と端子６２２とを含んで構成される。

センタータップ３０２ｍは、第４入出力ポート６０ｄの高電位側の端子６２２に接続されている。センタータップ３０２ｍは、２次側コイル３０２に構成される２次側第１巻線３０２ａと２次側第２巻線３０２ｂとの中間接続点である。

図１において、電源装置１０１は、センサ部７０を備えている。センサ部７０は、第１乃至第４入出力ポート６０ａ，６０ｃ，６０ｂ，６０ｄの少なくとも一つのポートにおける入出力値Ｙを所定の検出周期で検出し、その検出した入出力値Ｙに対応する検出値Ｙｄを制御部５０に対して出力する検出手段である。検出値Ｙｄは、入出力電圧を検出して得られた検出電圧でもよいし、入出力電流を検出して得られた検出電流でもよいし、入出力電力を検出して得られた検出電力でもよい。センサ部７０は、電源回路１０の内部に備えられても外部に備えられてもよい。

センサ部７０は、例えば、第１乃至第４入出力ポート６０ａ，６０ｃ，６０ｂ，６０ｄの少なくとも一つのポートに生ずる入出力電圧を検出する電圧検出部を有している。センサ部７０は、例えば、入出力電圧Ｖａと入出力電圧Ｖｃの少なくとも一方の検出電圧を１次側電圧検出値として出力する１次側電圧検出部と、入出力電圧Ｖｂと入出力電圧Ｖｄの少なくとも一方の検出電圧を２次側電圧検出値として出力する２次側電圧検出部とを有している。

センサ部７０の電圧検出部は、例えば、少なくとも一つのポートの入出力電圧値をモニタする電圧センサと、該電圧センサによってモニタされた入出力電圧値に対応する検出電圧を制御部５０に対して出力する電圧検出回路とを有している。

センサ部７０は、例えば、第１乃至第４入出力ポート６０ａ，６０ｃ，６０ｂ，６０ｄの少なくとも一つのポートに流れる入出力電流を検出する電流検出部を有している。センサ部７０は、例えば、入出力電流Ｉａと入出力電流Ｉｃの少なくとも一方の検出電流を１次側電流検出値として出力する１次側電流検出部と、入出力電流Ｉｂと入出力電流Ｉｄの少なくとも一方の検出電流を２次側電流検出値として出力する２次側電流検出部とを有している。

センサ部７０の電流検出部は、例えば、少なくとも一つのポートの入出力電流値をモニタする電流センサと、該電流センサによってモニタされた入出力電流値に対応する検出電流を制御部５０に対して出力する電流検出回路とを有している。

電源装置１０１は、制御部５０を備えている。制御部５０は、例えば、ＣＰＵを内蔵するマイクロコンピュータを備えた電子回路である。制御部５０は、電源回路１０の内部に備えられても外部に備えられてもよい。

制御部５０は、第１乃至第４入出力ポート６０ａ，６０ｃ，６０ｂ，６０ｄの少なくとも一つのポートにおける入出力値Ｙの検出値Ｙｄが、該ポートに設定された目標値Ｙｏに収束するように、電源回路１０による電力変換動作をフィードバック制御する。目標値Ｙｏは、例えば、各入出力ポートに接続される負荷（例えば、１次側低電圧系負荷６１ｃ等）毎に規定される駆動条件に基づいて、制御部５０又は制御部５０以外の所定の装置によって設定される指令値である。目標値Ｙｏは、電力がポートから出力されるときには出力目標値として機能し、電力がポートに入力されるときには入力目標値として機能し、目標電圧値でもよいし、目標電流値でもよいし、目標電力値でもよい。

また、制御部５０は、１次側変換回路２０と２次側変換回路３０との間で変圧器４００を介して伝送される伝送電力Ｐが、設定された目標伝送電力Ｐｏに収束するように、電源回路１０による電力変換動作をフィードバック制御する。伝送電力は、電力伝送量とも呼ばれる。目標伝送電力Ｐｏは、例えば、いずれかのポートにおける検出値Ｙｄと目標値Ｙｏとの偏差に基づいて、制御部５０又は制御部５０以外の所定の装置によって設定される指令値である。

制御部５０は、所定の制御パラメータＸの値を変化させることによって、電源回路１０で行われる電力変換動作をフィードバック制御し、電源回路１０の第１乃至第４の各入出力ポート６０ａ，６０ｃ，６０ｂ，６０ｄにおける入出力値Ｙを調整できる。主な制御パラメータＸとして、位相差φ及びデューティ比Ｄ（オン時間δ）の２種類の制御変数が挙げられる。

位相差φは、１次側フルブリッジ回路２００と２次側フルブリッジ回路３００との間で同じ相の電力変換回路部間でのスイッチングタイミングのずれ（タイムラグ）である。デューティ比Ｄ（オン時間δ）は、１次側フルブリッジ回路２００及び２次側フルブリッジ回路３００に構成される各電力変換回路部でのスイッチング波形のデューティ比（オン時間）である。

これらの２つの制御パラメータＸは、互いに独立に制御されることが可能である。制御部５０は、位相差φ及びデューティ比Ｄ（オン時間δ）を用いた１次側フルブリッジ回路２００及び２次側フルブリッジ回路３００のデューティ比制御及び／又は位相制御によって、電源回路１０の各入出力ポートにおける入出力値Ｙを変化させる。

図２は、制御部５０のブロック図である。制御部５０は、１次側変換回路２０の１次側第１上アームＵ１等の各スイッチング素子と２次側変換回路３０の２次側第１上アームＵ２等の各スイッチング素子のスイッチング制御を行う機能を有する制御部である。制御部５０は、電力変換モード決定処理部５０２と、位相差φ決定処理部５０４と、オン時間δ決定処理部５０６と、１次側スイッチング処理部５０８と、２次側スイッチング処理部５１０とを含んで構成される。制御部５０は、例えば、ＣＰＵを内蔵するマイクロコンピュータを備えた電子回路である。

電力変換モード決定処理部５０２は、例えば、所定の外部信号（例えば、いずれかのポートにおける検出値Ｙｄと目標値Ｙｏとの偏差を表す信号）に基づいて、次に述べる電源回路１０の電力変換モードＡ〜Ｌの中から動作モードを選択して決定する。電力変換モードは、第１入出力ポート６０ａから入力された電力を変換して第２入出力ポート６０ｃへ出力するモードＡと、第１入出力ポート６０ａから入力された電力を変換して第３入出力ポート６０ｂへ出力するモードＢと、第１入出力ポート６０ａから入力された電力を変換して第４入出力ポート６０ｄへ出力するモードＣがある。

そして、第２入出力ポート６０ｃから入力された電力を変換して第１入出力ポート６０ａへ出力するモードＤと、第２入出力ポート６０ｃから入力された電力を変換して第３入出力ポート６０ｂへ出力するモードＥと、第２入出力ポート６０ｃから入力された電力を変換して第４入出力ポート６０ｄへ出力するモードＦがある。

さらに、第３入出力ポート６０ｂから入力された電力を変換して第１入出力ポート６０ａへ出力するモードＧと、第３入出力ポート６０ｂから入力された電力を変換して第２入出力ポート６０ｃへ出力するモードＨと、第３入出力ポート６０ｂから入力された電力を変換して第４入出力ポート６０ｄへ出力するモードＩがある。

それから、第４入出力ポート６０ｄから入力された電力を変換して第１入出力ポート６０ａへ出力するモードＪと、第４入出力ポート６０ｄから入力された電力を変換して第２入出力ポート６０ｃへ出力するモードＫと、第４入出力ポート６０ｄから入力された電力を変換して第３入出力ポート６０ｂへ出力するモードＬがある。

位相差φ決定処理部５０４は、電源回路１０をＤＣ−ＤＣコンバータ回路として機能させるために、１次側変換回路２０と２次側変換回路３０との間でのスイッチング素子のスイッチング周期運動の位相差φを設定する機能を有する。

オン時間δ決定処理部５０６は、１次側変換回路２０と２次側変換回路３０をそれぞれ昇降圧回路として機能させるために、１次側変換回路２０と２次側変換回路３０のスイッチング素子のオン時間δを設定する機能を有する。

１次側スイッチング処理部５０８は、電力変換モード決定処理部５０２と位相差φ決定処理部５０４とオン時間δ決定処理部５０６の出力に基づいて、１次側第１上アームＵ１と、１次側第１下アーム／Ｕ１と、１次側第２上アームＶ１と、１次側第２下アーム／Ｖ１の各スイッチング素子をスイッチング制御する機能を有する。

２次側スイッチング処理部５１０は、電力変換モード決定処理部５０２と位相差φ決定処理部５０４とオン時間δ決定処理部５０６の出力に基づいて、２次側第１上アームＵ２と、２次側第１下アーム／Ｕ２と、２次側第２上アームＶ２と、２次側第２下アーム／Ｖ２の各スイッチング素子をスイッチング制御する機能を有する。

＜電源装置１０１の動作＞
上記電源装置１０１の動作について、図１及び図２を用いて説明する。例えば、電源回路１０の電力変換モードをモードＦとして動作させることを要求する外部信号が入力されてきた場合には、制御部５０の電力変換モード決定処理部５０２は、電源回路１０の電力変換モードをモードＦとして決定する。このとき、第２入出力ポート６０ｃに入力された電圧が１次側変換回路２０の昇圧機能によって昇圧され、その昇圧された電圧の電力が電源回路１０のＤＣ−ＤＣコンバータ回路としての機能によって第３入出力ポート６０ｂ側へと伝送され、さらに、２次側変換回路３０の降圧機能によって降圧されて第４入出力ポート６０ｄから出力される。

ここで、１次側変換回路２０の昇降圧機能について詳細に説明する。第２入出力ポート６０ｃと第１入出力ポート６０ａについて着目すると、第２入出力ポート６０ｃの端子６１６は、１次側第１巻線２０２ａと、１次側第１巻線２０２ａに直列接続される１次側第１リアクトル２０４ａを介して、１次側第１アーム回路２０７の中点２０７ｍに接続される。そして、１次側第１アーム回路２０７の両端は、第１入出力ポート６０ａに接続されているため、第２入出力ポート６０ｃの端子６１６と第１入出力ポート６０ａとの間には昇降圧回路が取り付けられていることとなる。

さらに、第２入出力ポート６０ｃの端子６１６は、１次側第２巻線２０２ｂと、１次側第２巻線２０２ｂに直列接続される１次側第２リアクトル２０４ｂを介して、１次側第２アーム回路２１１の中点２１１ｍに接続される。そして、１次側第２アーム回路２１１の両端は、第１入出力ポート６０ａに接続されているため、第２入出力ポート６０ｃの端子６１６と第１入出力ポート６０ａとの間には、昇降圧回路が並列に取り付けられていることとなる。なお、２次側変換回路３０は、１次側変換回路２０とほぼ同様の構成を有する回路であるため、第４入出力ポート６０ｄの端子６２２と第３入出力ポート６０ｂとの間には、２つの昇降圧回路が並列に接続されていることとなる。したがって、２次側変換回路３０は、１次側変換回路２０と同様に昇降圧機能を有する。

次に、電源回路１０のＤＣ−ＤＣコンバータ回路としての機能について詳細に説明する。第１入出力ポート６０ａと第３入出力ポート６０ｂについて着目すると、第１入出力ポート６０ａには、１次側フルブリッジ回路２００が接続され、第３入出力ポート６０ｂは、２次側フルブリッジ回路３００が接続されている。そして、１次側フルブリッジ回路２００のブリッジ部分に設けられる１次側コイル２０２と、２次側フルブリッジ回路３００のブリッジ部分に設けられる２次側コイル３０２とが結合係数ｋ_Ｔで磁気結合することで、変圧器４００が巻き数１：Ｎのセンタータップ式変圧器として機能する。したがって、１次側フルブリッジ回路２００と２次側フルブリッジ回路３００でのスイッチング素子のスイッチング周期運動の位相差φを調整することで、第１入出力ポート６０ａに入力された電力を変換して第３入出力ポート６０ｂに伝送させ、あるいは、第３入出力ポート６０ｂに入力された電力を変換して第１入出力ポート６０ａに伝送させることができる。

図３は、制御部５０の制御によって、電源回路１０に構成される各アームのオンオフのスイッチング波形のタイミングチャートを示す図である。図３において、Ｕ１は、１次側第１上アームＵ１のオンオフ波形であり、Ｖ１は、１次側第２上アームＶ１のオンオフ波形であり、Ｕ２は、２次側第１上アームＵ２のオンオフ波形であり、Ｖ２は、２次側第２上アームＶ２のオンオフ波形である。１次側第１下アーム／Ｕ１、１次側第２下アーム／Ｖ１、２次側第１下アーム／Ｕ２、２次側第２下アーム／Ｖ２のオンオフ波形は、それぞれ、１次側第１上アームＵ１、１次側第２上アームＶ１、２次側第１上アームＵ２、２次側第２上アームＶ２のオンオフ波形を反転した波形である（図示省略）。なお、上下アームの両オンオフ波形間には、上下アームの両方がオンすることで貫通電流が流れないようにデッドタイムが設けられているとよい。また、図３において、ハイレベルがオン状態を表し、ローレベルがオフ状態を表している。

ここで、Ｕ１とＶ１とＵ２とＶ２の各オン時間δを変更することで、１次側変換回路２０と２次側変換回路３０の昇降圧比を変更することができる。例えば、Ｕ１とＶ１とＵ２とＶ２の各オン時間δを互いに等しくすることで、１次側変換回路２０の昇降圧比と２次側変換回路３０の昇降圧比を等しくできる。

オン時間δ決定処理部５０６は、１次側変換回路２０と２次側変換回路３０の昇降圧比が互いに等しくなるように、Ｕ１とＶ１とＵ２とＶ２の各オン時間δを互いに等しくする（各オン時間δ＝１次側オン時間δ１１＝２次側オン時間δ１２＝時間値α）。

１次側変換回路２０の昇降圧比は、１次側フルブリッジ回路２００に構成されるスイッチング素子（アーム）のスイッチング周期Ｔに占めるオン時間δの割合であるデューティ比Ｄによって決まる。同様に、２次側変換回路３０の昇降圧比は、２次側フルブリッジ回路３００に構成されるスイッチング素子（アーム）のスイッチング周期Ｔに占めるオン時間δの割合であるデューティ比Ｄによって決まる。１次側変換回路２０の昇降圧比は、第１入出力ポート６０ａと第２入出力ポート６０ｃとの間の変圧比であり、２次側変換回路３０の昇降圧比は、第３入出力ポート６０ｂと第４入出力ポート６０ｄとの間の変圧比である。

したがって、例えば、
１次側変換回路２０の昇降圧比
＝第２入出力ポート６０ｃの電圧／第１入出力ポート６０ａの電圧
＝δ１１／Ｔ＝α／Ｔ
２次側変換回路３０の昇降圧比
＝第４入出力ポート６０ｄの電圧／第３入出力ポート６０ｂの電圧
＝δ１２／Ｔ＝α／Ｔ
と表される。つまり、１次側変換回路２０と２次側変換回路３０の昇降圧比は互いに同じ値（＝α／Ｔ）である。

なお、図３のオン時間δは、１次側第１上アームＵ１及び１次側第２上アームＶ１のオン時間δ１１を表すとともに、２次側第１上アームＵ２及び２次側第２上アームＶ２のオン時間δ１２を表す。また、１次側フルブリッジ回路２００に構成されるアームのスイッチング周期Ｔと２次側フルブリッジ回路３００に構成されるアームのスイッチング周期Ｔは等しい時間である。

また、Ｕ１とＶ１との位相差は、１８０度（π）で動作させ、Ｕ２とＶ２との位相差も１８０度（π）で動作させる。さらに、Ｕ１とＵ２の位相差φを変更することで、１次側変換回路２０と２次側変換回路３０の間の電力伝送量Ｐを調整することができ、位相差φ＞０であれば、１次側変換回路２０から２次側変換回路３０に伝送し、位相差φ＜０であれば、２次側変換回路３０から１次側変換回路２０に伝送することができる。

位相差φは、１次側フルブリッジ回路２００と２次側フルブリッジ回路３００との間で同じ相の電力変換回路部間でのスイッチングタイミングのずれ（タイムラグ）である。例えば、位相差φは、１次側第１アーム回路２０７と２次側第１アーム回路３０７との間でのスイッチングタイミングのずれであり、１次側第２アーム回路２１１と２次側第２アーム回路３１１との間でのスイッチングタイミングのずれである。それらのずれは互いに等しいまま制御される。つまり、Ｕ１とＵ２の位相差φ及びＶ１とＶ２の位相差φは、同じ値に制御される。

したがって、例えば、電源回路１０の電力変換モードをモードＦとして動作させることを要求する外部信号が入力されてきた場合に、電力変換モード決定処理部５０２はモードＦを選択することを決定する。そして、オン時間δ決定処理部５０６は、１次側変換回路２０を第２入出力ポート６０ｃに入力された電圧を昇圧して第１入出力ポート６０ａに出力する昇圧回路として機能させる場合の昇圧比を規定するオン時間δを設定する。なお、２次側変換回路３０では、オン時間δ決定処理部５０６によって設定されたオン時間δによって規定された降圧比で第３入出力ポート６０ｂに入力された電圧を降圧して第４入出力ポート６０ｄに出力する降圧回路として機能する。さらに、位相差φ決定処理部５０４は、第１入出力ポート６０ａに入力された電力を所望の電力伝送量Ｐで第３入出力ポート６０ｂに伝送するための位相差φを設定する。

１次側スイッチング処理部５０８は、１次側変換回路２０を昇圧回路として、かつ、１次側変換回路２０をＤＣ−ＤＣコンバータ回路の一部として機能させるように、１次側第１上アームＵ１と、１次側第１下アーム／Ｕ１と、１次側第２上アームＶ１と、１次側第２下アーム／Ｖ１の各スイッチング素子をスイッチング制御する。

２次側スイッチング処理部５１０は、２次側変換回路３０を降圧回路として、かつ、２次側変換回路３０をＤＣ−ＤＣコンバータ回路の一部として機能させるように、２次側第１上アームＵ２と、２次側第１下アーム／Ｕ２と、２次側第２上アームＶ２と、２次側第２下アーム／Ｖ２の各スイッチング素子をスイッチング制御する。

上記のように、１次側変換回路２０および２次側変換回路３０を昇圧回路あるいは降圧回路として機能させることができ、かつ、電源回路１０を双方向ＤＣ−ＤＣコンバータ回路としても機能させることができる。したがって、電力変換モードＡ〜Ｌの全てのモードの電力変換を行うことができ、換言すれば、４つの入出力ポートのうちから選択された２つの入出力ポート間で電力変換をすることができる。

制御部５０により位相差φに応じて調整される伝送電力Ｐ（電力伝送量Ｐともいう）は、１次側変換回路２０と２次側変換回路３０において一方の変換回路から他方の変換回路に変圧器４００を介して送られる電力であり、
Ｐ＝（Ｎ×Ｖａ×Ｖｂ）／（π×ω×Ｌ）×Ｆ（Ｄ，φ）
・・・式１
で表される。

なお、Ｎは、変圧器４００の巻き数比、Ｖａは、第１入出力ポート６０ａの入出力電圧、Ｖｂは、第３入出力ポート６０ｂの入出力電圧、πは円周率、ω（＝２π×ｆ＝２π／Ｔ）は１次側変換回路２０及び２次側変換回路３０のスイッチングの角周波数、ｆは、１次側変換回路２０及び２次側変換回路３０のスイッチング周波数、Ｔは、１次側変換回路２０及び２次側変換回路３０のスイッチング周期、Ｌは、磁気結合リアクトル２０４，３０４と変圧器４００の電力伝送に関わる等価インダクタンス、Ｆ（Ｄ，φ）は、デューティ比Ｄと位相差φを変数とする関数であり、デューティ比Ｄに依存せずに、位相差φが増加するにつれて単調増加する変数である。

ところで、伝送電力Ｐは、制御部５０による位相差φの変更によって調整されるが、式１及び図４に示されるように、デューティ比Ｄの影響を受ける。図４は、伝送電力Ｐと位相差φとデューティ比Ｄとの関係を示したグラフである。伝送電力Ｐは、位相差φを大きくするにつれて大きくなる（φ１１＜φ１２＜φ１３＜φ１４）。しかしながら、位相差φが同じ値に固定されていても、伝送電力Ｐは、デューティ比Ｄが０．５よりも大きい場合、デューティ比Ｄが大きくなるにつれて小さくなり、デューティ比Ｄが０．５よりも小さい場合、デューティ比Ｄが小さくなるにつれて小さくなる。

そのため、制御部５０は、伝送電力Ｐが目標伝送電力Ｐｏに収束するように位相差φの指令値φｏを変更しても、デューティ比Ｄの指令値Ｄｏによっては、伝送電力Ｐを目標伝送電力Ｐｏに精度良く調整できないことがある。同様に、制御部５０は、所定の入出力ポートにおける入出力値Ｙが目標値Ｙｏに収束するように位相差φの指令値φｏを変更しても、デューティ比Ｄの指令値Ｄｏによっては、入出力値Ｙを目標値Ｙｏに精度良く調整できないことがある。伝送電力Ｐ又は入出力値Ｙを精度良く調整できなければ、伝送電力Ｐ又は入出力値Ｙの制御が発振しやすくなる。

このような発振現象は、例えば、各入出力ポートに接続される負荷の消費電力が急変又は電源回路１０が起動する場合において、ポート電圧と目標電圧との間に所定値以上の差が存在する時に発生しやすい。なぜならば、ポート電圧と目標電圧との間に所定値以上の差が存在する時、制御部５０は、位相差φとデューティ比Ｄを同時に変化させるため、位相差φの変化がデューティ比Ｄの変化に妨げられるからである。

そこで、制御部５０は、デューティ比Ｄの変化を抑えることによって、伝送電力Ｐの変動を抑える抑制手段を有している。これにより、伝送電力Ｐの調整がデューティ比Ｄの影響を受けにくくなるので、伝送電力Ｐを精度良く調整できる。制御部５０は、例えば、位相差φの変更時にデューティ比Ｄの変化を抑えることによって、デューティ比Ｄの変化が位相差φの変化に影響しにくくなるため、位相差φを滑らかに変更できる。その結果、伝送電力Ｐをその変動を抑えながら滑らかに所望の値に調整でき、ポート電圧を目標電圧に滑らかに収束させることができる。

図５は、制御部５０の第１の構成例を示したブロック図である。制御部５０は、ＰＩＤ制御部５１と、変更幅検出部５２と、更新タイミング制御部５３とを有している。

ＰＩＤ制御部５１は、ＰＩＤ制御によって、１次側ポートと２次側ポートの少なくとも一つのポートのポート電圧を目標電圧に収束させるための位相差φの指令値φｏを、スイッチング周期Ｔ毎に生成する位相差指令値生成部を有する。例えば、ＰＩＤ制御部５１の位相差指令値生成部は、ポート電圧Ｖａの目標電圧とセンサ部７０によって取得されたポート電圧Ｖａの検出電圧との偏差に基づいてＰＩＤ制御を行うことによって、当該偏差を零に収束させるための指令値φｏをスイッチング周期Ｔ毎に生成する。

制御部５０は、ＰＩＤ制御部５１によって生成された指令値φｏに従って、１次側変換回路２０及び２次側変換回路３０のスイッチング制御を行うことによって、ポート電圧が目標電圧に収束するように、式１によって定められる伝送電力Ｐを調整する。

また、ＰＩＤ制御部５１は、ＰＩＤ制御によって、１次側ポートと２次側ポートの少なくとも一つのポートのポート電圧を目標電圧に収束させるためのデューティ比Ｄの指令値Ｄｏを、スイッチング周期Ｔ毎に生成するデューティ比指令値生成部を有する。例えば、ＰＩＤ制御部５１のデューティ比指令値生成部は、ポート電圧Ｖｃの目標電圧とセンサ部７０によって取得されたポート電圧Ｖｃの検出電圧との偏差に基づいてＰＩＤ制御を行うことによって、当該偏差を零に収束させるための指令値Ｄｏをスイッチング周期Ｔ毎に生成する。

なお、ＰＩＤ制御部５１は、デューティ比Ｄの指令値Ｄｏに代えて、オン時間δの指令値δｏを生成するオン時間指令値生成部を有してもよい。

変更幅検出部５２は、位相差φが変更前の値から変更後の値に変更される際の位相差φの変更幅（変更量）を検出する手段である。位相差φの変更幅とは、位相差φの変更前の値と位相差φの変更後の値との差を表す値である。変更幅検出部５２は、例えば、ＰＩＤ制御部５１によってスイッチング周期Ｔ毎に生成された位相差φの指令値φｏの変更幅を実際の位相差φの変更幅として検出する。

更新タイミング制御部５３は、変更幅検出部５２によって検出された位相差φの変更幅に応じて、ＰＩＤ制御部５１によって生成されたデューティ比Ｄの指令値Ｄｏの更新タイミングを次回以降のスイッチング周期Ｔまで遅らせることが可能な手段である。更新タイミング制御部５３は、指令値Ｄｏの更新タイミングを遅らせることによって、実際のデューティ比Ｄの変化タイミングを遅らせることができる。これにより、デューティ比Ｄの変化を抑えることができる。

更新タイミング制御部５３は、例えば、位相差φの変更幅が所定値Ｚ以上であるとき、デューティ比Ｄの指令値Ｄｏを更新するタイミングを遅らせることにより、デューティ比Ｄの指令値Ｄｏが更新する頻度を低くすることによって、デューティ比Ｄの変化を抑える。更新タイミング制御部５３は、例えば、今回のスイッチング周期Ｔでのデューティ比Ｄを定める指令値Ｄｏを、今回のスイッチング周期Ｔに生成されたデューティ比Ｄの最新指令値ではなく、前回以前のスイッチング周期Ｔに生成されたデューティ比Ｄの旧指令値に設定する。

一方、更新タイミング制御部５３は、例えば、位相差φの変更幅が所定値Ｚ未満であるとき、デューティ比Ｄの指令値Ｄｏの更新タイミングを遅らせず、デューティ比Ｄの変化を抑えない（デューティ比Ｄの変化を抑えた状態のときには、抑えることを解除する）。更新タイミング制御部５３は、例えば、今回のスイッチング周期Ｔでのデューティ比Ｄを定める指令値Ｄｏを、今回のスイッチング周期Ｔに生成されたデューティ比Ｄの最新指令値に設定する。これにより、デューティ比Ｄの指令値Ｄｏが更新される頻度が通常値になる。

制御部５０は、更新タイミング制御部５３によって設定された指令値Ｄｏに従って、１次側変換回路２０及び２次側変換回路３０のスイッチング制御を行うことによって、ポート電圧が目標電圧に収束するように、１次側変換回路２０と２次側変換回路３０の昇降圧比を調整する。

図６は、電力変換方法の第１例を示したフローチャートである。図６の電力変換方法は、制御部５０によって実行される。

ステップＳ１０において、更新タイミング制御部５３は、変更幅検出部５２によって検出された位相差φの変更幅が所定値Ｚ以上であるか否かを判定する。位相差φの指令値φｏの変更幅が所定値Ｚ以上であるか否かを判定することによって、指令値φｏが発振しかけているか否かを判定できる。更新タイミング制御部５３は、位相差φの変更幅が所定値Ｚ以上である場合、ステップＳ２０の処理を実行し、位相差φの変更幅が所定値Ｚ未満である場合、ステップＳ３０の処理を実行する。

ステップＳ２０において、更新タイミング制御部５３は、デューティ比Ｄの指令値Ｄｏ（オン時間δの指令値δｏ）の更新タイミングを１スイッチング周期（１Ｔ）に１回設定する（図７参照）。

図７は、デューティ比Ｄ（＝δ／Ｔ）の更新タイミングを１スイッチング周期（１Ｔ）に１回設定した場合のタイミングチャートである。

制御部５０は、位相差φを、１スイッチング周期毎に変更する。制御部５０は、ｉ回目の今回のスイッチング周期Ｔでの位相差φを、ｉ回目の今回のスイッチング周期Ｔで生成された位相差φ１に設定し、ｉ＋１回目の次回のスイッチング周期Ｔでの位相差φを、ｉ＋１回目の次回のスイッチング周期Ｔで生成された位相差φ２に設定する。このように、制御部５０は、１スイッチング周期毎に、位相差φを順に大きくする（φ１＜φ２）。なお、ｉは自然数である。

一方、制御部５０は、デューティ比Ｄ（オン時間δ）も、１スイッチング周期毎に変更する。制御部５０は、ｉ回目の今回のスイッチング周期Ｔでのデューティ比Ｄ（オン時間δ）を、ｉ回目の今回のスイッチング周期Ｔで生成されたデューティ比Ｄ１（オン時間δ１）に設定し、ｉ＋１回目の次回のスイッチング周期Ｔでのデューティ比Ｄ（オン時間δ）を、ｉ＋１回目の次回のスイッチング周期Ｔで生成されたデューティ比Ｄ２（オン時間δ２）に設定する。

他方、図６のステップＳ３０において、更新タイミング制御部５３は、デューティ比Ｄの指令値Ｄｏ（オン時間δの指令値δｏ）の更新タイミングをＮスイッチング周期（Ｎ×Ｔ）に１回設定する（図８参照）。なお、Ｎは自然数である。

図８は、デューティ比Ｄ（＝δ／Ｔ）の更新タイミングを２スイッチング周期（２Ｔ）に１回設定した場合のタイミングチャートである。つまり、Ｎ＝２の場合である。

制御部５０は、図７の場合と同様、位相差φを、１スイッチング周期毎に変更する。制御部５０は、１スイッチング周期毎に、位相差φを順に大きくする（φ１＜φ２＜φ３＜φ４）。

一方、制御部５０は、デューティ比Ｄ（オン時間δ）を、２スイッチング周期毎に変更する。制御部５０は、ｉ回目のスイッチング周期Ｔでのデューティ比Ｄ（オン時間δ）を、ｉ回目のスイッチング周期Ｔで生成されたデューティ比Ｄ１（オン時間δ１）に設定し、ｉ＋１回目のスイッチング周期Ｔでのデューティ比Ｄ（オン時間δ）を、ｉ回目のスイッチング周期Ｔで生成されたデューティ比Ｄ１（オン時間δ１）に設定する。そして、制御部５０は、ｉ＋３回目のスイッチング周期Ｔでのデューティ比Ｄ（オン時間δ）を、ｉ＋３回目のスイッチング周期Ｔで生成されたデューティ比Ｄ２（オン時間δ２）に設定し、ｉ＋４回目のスイッチング周期Ｔでのデューティ比Ｄ（オン時間δ）を、ｉ＋３回目のスイッチング周期Ｔで生成されたデューティ比Ｄ２（オン時間δ２）に設定する。

このように、制御部５０は、複数の連続するスイッチング周期Ｔにわたって、デューティ比Ｄ（オン時間δ）を強制的に同じ値で連続させることで、デューティ比Ｄが変化する状況でも、デューティ比Ｄの変化を抑えることができる。

図６のステップＳ４０において、制御部５０は、ステップＳ３０又はＳ４０の処理を所定時間（少なくとも、Ｎ×Ｔ以上の時間）実行した後に、ステップＳ１０以降の処理を繰り返す。

なお、図７及び図８は、位相差φ及びデューティ比Ｄが漸増する例を示しているが、位相差φ又はデューティ比Ｄが漸減する場合も同様である。

図９は、制御部５０の第２の構成例を示したブロック図である。制御部５０は、ＰＩＤ制御部５１と、変更幅検出部５２と、ゲイン制御部５４とを有している。上述の構成例と同様の構成についての説明は省略する。

ゲイン制御部５４は、変更幅検出部５２によって検出された位相差φの変更幅に応じて、ＰＩＤ制御部５１に入力される所定の入力値の増幅率（ゲイン）を調整することによって、当該入力値に対するデューティ比Ｄの指令値Ｄｏの変化率Ｒを抑えることが可能な手段である。ゲイン制御部５４は、指令値Ｄｏの変化率Ｒを抑えることによって、実際のデューティ比Ｄの変化率を抑えることができる。変化率Ｒは、デューティ比Ｄが当該入力値の変化量に対してどれくらいの割合で変化したのかを表す指標である。

ＰＩＤ制御部５１に入力される所定の入力値は、例えば、１次側ポートと２次側ポートの少なくとも一つのポートのポート電圧と目標電圧との偏差である。図９には、その具体例として、ポート電圧Ｖｃの目標電圧とセンサ部７０によって取得されたポート電圧Ｖｃの検出電圧との偏差が例示されている。また、所定の増幅率（ゲイン）として、図９には、ＰＩＤ制御部５１の比例動作を決める定数である比例ゲインＰ２が例示されている。

制御部５０は、ゲイン制御部５４によって抑制された比例ゲインＰ２に基づき設定された指令値Ｄｏに従って、１次側変換回路２０及び２次側変換回路３０のスイッチング制御を行うことによって、ポート電圧が目標電圧に収束するように、１次側変換回路２０と２次側変換回路３０の昇降圧比を調整する。

図１０は、電力変換方法の第２例を示したフローチャートである。図１０の電力変換方法は、制御部５０によって実行される。

ステップＳ５０において、ゲイン制御部５４は、変更幅検出部５２によって検出された位相差φの変更幅が所定値Ｚ以上であるか否かを判定する。位相差φの指令値φｏの変更幅が所定値Ｚ以上であるか否かを判定することによって、指令値φｏが発振しかけているか否かを判定できる。ゲイン制御部５４は、位相差φの変更幅が所定値Ｚ以上である場合、ステップＳ６０の処理を実行し、位相差φの変更幅が所定値Ｚ未満である場合、ステップＳ７０の処理を実行する。

ステップＳ６０において、ゲイン制御部５４は、比例ゲインＰ２を通常値（例えば、初期値）に設定する。この場合、デューティ比Ｄの変化は抑えられていない。

一方、ステップＳ７０において、ゲイン制御部５４は、比例ゲインＰ２を、通常値（例えば、初期値）×定数βに設定する。βは、１未満の値である。これにより、比例ゲインＰ２を通常値より小さくできるため、デューティ比Ｄの変化を抑えることができる。

ステップＳ８０において、制御部５０は、ステップＳ６０又はＳ７０の処理を所定時間実行した後に、ステップＳ５０以降の処理を繰り返す。

以上、電力変換装置及び電力変換方法を実施形態例により説明したが、本発明は上記実施形態例に限定されるものではない。他の実施形態例の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。

例えば、上述の実施形態では、スイッチング素子の一例として、オンオフ動作する半導体素子であるＭＯＳＦＥＴを挙げた。しかしながら、スイッチング素子は、例えば、ＩＧＢＴ、ＭＯＳＦＥＴなどの絶縁ゲートによる電圧制御型パワー素子でもよいし、バイポーラトランジスタでもよい。

また、第１入出力ポート６０ａに電源が接続されてもよいし、第４入出力ポート６０ｄに電源が接続されてもよい。また、第２入出力ポート６０ｃに電源が接続されなくてもよいし、第３入出力ポート６０ｂに電源が接続されなくてもよい。

また、制御部５０は、位相差φの指令値φｏの変化を抑えることによって、デューティ比Ｄの変更によって調整される伝送電力Ｐの変動を抑えてもよい。例えば、制御部５０は、位相差φの指令値φｏを更新するタイミングを遅らせることにより、指令値φｏが更新する頻度を低くすることによって、位相差φの変化を抑える。

１０ 電源回路
２０ １次側変換回路
３０ ２次側変換回路
５０ 制御部
５１ ＰＩＤ制御部
５２ 変更幅検出部
５３ 更新タイミング制御部
５４ ゲイン制御部
６０ａ 第１入出力ポート
６０ｂ 第３入出力ポート
６０ｃ 第２入出力ポート
６０ｄ 第４入出力ポート
７０ センサ部
１０１ 電源装置（電力変換装置の一例）
２００ １次側フルブリッジ回路
２０２ １次側コイル
２０４ １次側磁気結合リアクトル
２０７ １次側第１アーム回路
２１１ １次側第２アーム回路
２０７ｍ，２１１ｍ 中点
２９８ １次側正極母線
２９９ １次側負極母線
３００ ２次側フルブリッジ回路
３０２ ２次側コイル
３０４ ２次側磁気結合リアクトル
３０７ ２次側第１アーム回路
３１１ ２次側第２アーム回路
３０７ｍ，３１１ｍ 中点
３９８ ２次側正極母線
３９９ ２次側負極母線
４００ 変圧器
Ｕ＊，Ｖ＊ 上アーム
／Ｕ＊，／Ｖ＊ 下アーム

Claims (10)

1. １次側コイルと２次側コイルとを有する変圧器と、
   第１上アームと第１下アームとが直列に接続される第１アーム回路と、第２上アームと第２下アームとが直列に接続される第２アーム回路とを有し、前記第１上アームと前記第１下アームとの中点と前記第２上アームと前記第２下アームとの中点を接続するブリッジ部分に、前記１次側コイルと、前記１次側コイルの両端に接続される２つのリアクトルが磁気結合して構成される１次側磁気結合リアクトルとが設けられる、１次側フルブリッジ回路と、
   第３上アームと第３下アームとが直列に接続される第３アーム回路と、第４上アームと第４下アームとが直列に接続される第４アーム回路とを有し、前記第３上アームと前記第３下アームとの中点と前記第４上アームと前記第４下アームとの中点を接続するブリッジ部分に、前記２次側コイルが設けられる、２次側フルブリッジ回路と、
   前記１次側フルブリッジ回路の正極母線に接続される第１のポートと、前記１次側コイルのタップに接続される第２のポートとを有する１次側ポートと、
   前記２次側フルブリッジ回路の正極母線に接続される２次側ポートと、
   前記第１アーム回路のスイッチングと前記第３アーム回路のスイッチングとの間の第１位相差と、前記第２アーム回路のスイッチングと前記第４アーム回路のスイッチングとの間の第２位相差とを制御して、前記１次側ポートと前記２次側ポートとの間で伝送される伝送電力を調整し、前記１次側フルブリッジ回路のデューティ比を制御して、前記第１のポートと前記第２のポートとの間の昇降圧比を調整する、制御部とを備える、電力変換装置であって、
   前記制御部は、前記１次側フルブリッジ回路と前記２次側フルブリッジ回路のデューティ比の変化を抑えることによって、前記伝送電力の変動を抑えることを特徴とする、電力変換装置。
2. 前記制御部は、前記第１位相差及び前記第２位相差の変更時に、前記デューティ比の変化を抑える、請求項１に記載の電力変換装置。
3. 前記制御部は、前記第１位相差及び前記第２位相差の変更幅に応じて、前記デューティ比の変化を抑える、請求項１又は２に記載の電力変換装置。
4. 前記制御部は、前記変更幅が所定値以上のとき、前記デューティ比の変化を抑える、請求項３に記載の電力変換装置。
5. 前記制御部は、前記変更幅が前記所定値未満のとき、前記デューティ比の変化を抑えることを解除する、請求項４に記載の電力変換装置。
6. 前記制御部は、前記デューティ比が変化する頻度を低くする、請求項１から５のいずれか一項に記載の電力変換装置。
7. 前記制御部は、前記デューティ比が変化するタイミングを遅らせる、請求項１から６のいずれか一項に記載の電力変換装置。
8. 前記制御部は、前記デューティ比を同じ値で連続させる、請求項１から７のいずれか一項に記載の電力変換装置。
9. 前記制御部は、所定の入力値の増幅率を調整することによって、前記入力値に対する前記デューティ比の変化率を抑える、請求項１から５のいずれか一項に記載の電力変換装置。
10. １次側コイルと２次側コイルとを有する変圧器と、
    第１上アームと第１下アームとが直列に接続される第１アーム回路と、第２上アームと第２下アームとが直列に接続される第２アーム回路とを有し、前記第１上アームと前記第１下アームとの中点と前記第２上アームと前記第２下アームとの中点を接続するブリッジ部分に、前記１次側コイルと、前記１次側コイルの両端に接続される２つのリアクトルが磁気結合して構成される１次側磁気結合リアクトルとが設けられる、１次側フルブリッジ回路と、
    第３上アームと第３下アームとが直列に接続される第３アーム回路と、第４上アームと第４下アームとが直列に接続される第４アーム回路とを有し、前記第３上アームと前記第３下アームとの中点と前記第４上アームと前記第４下アームとの中点を接続するブリッジ部分に、前記２次側コイルが設けられる、２次側フルブリッジ回路と、
    前記１次側フルブリッジ回路の正極母線に接続される第１のポートと、前記１次側コイルのタップに接続される第２のポートとを有する１次側ポートと、
    前記２次側フルブリッジ回路の正極母線に接続される２次側ポートとを備え、
    前記第１アーム回路のスイッチングと前記第３アーム回路のスイッチングとの間の第１位相差と、前記第２アーム回路のスイッチングと前記第４アーム回路のスイッチングとの間の第２位相差とを制御して、前記１次側ポートと前記２次側ポートとの間で伝送される伝送電力を調整し、前記１次側フルブリッジ回路のデューティ比を制御して、前記第１のポートと前記第２のポートとの間の昇降圧比を調整する電力変換装置の電力変換方法であって、
    前記１次側フルブリッジ回路と前記２次側フルブリッジ回路のデューティ比の変化を抑えることによって、前記伝送電力の変動を抑えることを特徴とする、電力変換方法。

Images