JP6248574B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関する。

窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。

窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。

特開２０１１−１９９２８６号公報 特開２０１０−５０２８０号公報

ゲート電極下にゲート絶縁膜を備えた、いわゆるＭＩＳ型のＧａＮ−ＨＥＭＴ等では、実際に高電圧を印加して動作させると、動作中の閾値が設計値よりも正側又は負側に変動（シフト）することがある。この場合、スイッチ動作が不完全になりデバイス破壊が生じるという問題がある。閾値のシフトは、ゲート絶縁膜のトラップ準位が電子を放出するか、或いは捕獲するかによって発生し、ゲート絶縁膜の絶縁材料によってシフトする方向（正側又は負側）が異なる。

本発明は、上記の課題に鑑みてなされたものであり、絶縁膜における閾値変動を実質的に抑制し、不完全なスイッチ動作を低減してデバイス破壊を抑止する信頼性の高い半導体装置及びその製造方法を提供することを目的とする。

半導体装置の一態様は、窒化物半導体領域と、前記窒化物半導体領域の上方に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上方に形成されたゲート電極とを含み、前記ゲート絶縁膜は、当該ゲート絶縁膜の主面内において、前記ゲート電極からの電圧の印加により生じる閾値変動の方向が正である第１の部分と、前記閾値変動の方向が負である第２の部分とが交互に並列配置されてなり、前記ゲート絶縁膜は、前記ゲート電極下の全域に亘って均一な厚みとされている。

半導体装置の製造方法の一態様は、窒化物半導体領域の上方にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上方にゲート電極を形成する工程とを含み、前記ゲート絶縁膜は、当該ゲート絶縁膜の主面内において、前記ゲート電極からの電圧の印加により生じる閾値変動の方向が正である第１の部分と、前記閾値変動の方向が負である第２の部分とが交互に並列配置されてなり、前記ゲート絶縁膜は、前記ゲート電極下の全域に亘って均一な厚みとされている。

上記の諸態様によれば、絶縁膜における閾値変動を実質的に抑制し、不完全なスイッチ動作を低減してデバイス破壊を抑止する信頼性の高い半導体装置が実現する。

第１の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図１に引き続き、ＭＩＳ型の第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 第１の実施形態におけるゲート絶縁膜の形成方法を工程順に示す概略断面図である。 比較例によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおけるゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示す特性図である。 第１の実施形態の一例によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおけるゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示す特性図である。 第１の実施形態の他の例によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおけるゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示す特性図である。 第１の実施形態の他の例によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおける閾値変動の表を示す図である。 第１の実施形態により奏される作用効果のメカニズムについて説明するための模式図である。 第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第２の実施形態におけるゲート絶縁膜の形成方法を工程順に示す概略断面図である。 第３の実施形態による電源装置の概略構成を示す結線図である。 第４の実施形態による高周波増幅器の概略構成を示す結線図である。

（第１の実施形態）
本実施形態では、化合物半導体装置として、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図２は、第１の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。

先ず、図１（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、化合物半導体積層構造２を形成する。成長用基板としては、Ｓｉ基板の代わりに、ＳｉＣ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、及び電子供給層２ｃを有して構成される。

完成したＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、その動作時において、電子走行層２ｂの電子供給層２ｃとの界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層２ｂの化合物半導体（ここではＧａＮ）と電子供給層２ｃの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。

詳細には、Ｓｉ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
Ｓｉ基板１上に、ＡｌＮを１００ｎｍ程度の厚みに、ｉ（インテンショナリ・アンドープ）−ＧａＮを１μｍ程度の厚みに、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに順次成長する。これにより、バッファ層２ａ、電子走行層２ｂ、電子供給層２ｃが形成される。バッファ層２ａとしては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長するようにしても良い。また、電子走行層２ｂと電子供給層２ｃとの間に、スペーサ層として例えば薄いＡｌＧａＮを形成しても良い。電子供給層２ｃ上に、キャップ層として例えば薄いｎ−ＧａＮを形成しても良い。

ＡｌＮの成長条件としては、原料ガスとしてトリメチルアルミニウム（ＴＭＡｌ）ガス及びアンモニア（ＮＨ₃）ガスの混合ガスを用いる。ＧａＮの成長条件としては、原料ガスとしてトリメチルガリウム（ＴＭＧａ）ガス及びＮＨ₃ガスの混合ガスを用いる。ＡｌＧａＮの成長条件としては、原料ガスとしてＴＭＡｌガス、ＴＭＧａガス、及びＮＨ₃ガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるＴＭＡｌガス、Ｇａ源であるＴＭＧａガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ₃ガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。

ＡｌＧａＮ等をｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ₄ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０¹⁸／ｃｍ³程度〜１×１０²⁰／ｃｍ³程度、例えば５×１０¹⁸／ｃｍ³程度とする。

続いて、図１（ｂ）に示すように、素子分離構造３を形成する。図１（ｃ）以降では、素子分離構造３の図示を省略する。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２及びＳｉ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。

続いて、図１（ｃ）に示すように、化合物半導体積層構造２上にゲート絶縁膜４を形成する。
ゲート絶縁膜４は、その主面内において、ゲート電極からの電圧の印加により生じる閾値変動の方向が正である第１の部分４ａと、閾値変動の方向が負である第２の部分４ｂとが交互に並列配置されて構成されている。本実施形態では、ゲート絶縁膜４におけるゲート電極の形成予定部位でゲート電極の短手方向（ゲート長方向）に、長手方向（ゲート幅方向）に沿って第１の部分４ａと第２の部分４ｂとが交互に並列配置されている。

第１の部分４ａの絶縁材料は、閾値変動の方向が正となる材料として、ＳｉＯ₂，ＡｌＮ，Ａｌ₂Ｏ₃，ＨｆＯ₂から選ばれた１種とされる。本実施形態では、例えばＳｉＯ₂とする。第２の部分４ｂの絶縁材料は、閾値変動の方向が負となる材料として、例えばＳｉＮとされる。

以下、ゲート絶縁膜４の形成方法について、図３を用いて詳述する。図３の各図では、化合物半導体積層構造２の電子供給層２ｃから上方の部位のみを図示する。
先ず、図３（ａ）に示すように、電子供給層２ｃ上に第１の絶縁膜１１を形成する。
詳細には、例えばプラズマＣＶＤ法により、第２の部分の絶縁材料であるＳｉＮを例えば１００ｎｍ程度の厚みに堆積する。これにより、第１の絶縁膜１１が形成される。

次に、図３（ｂ）に示すように、第１の絶縁膜１１に複数の貫通溝１１ａを形成する。
詳細には、第１の絶縁膜１１の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、貫通溝の形成予定部位に相当する第１の絶縁膜１１の表面を露出する複数の開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを用いて、電子供給層２ｃの表面が露出するまで、第１の絶縁膜１１をドライエッチングして除去する。以上により、第１の絶縁膜１１のゲート電極の形成予定部位に、複数の貫通溝１１ａが形成される。貫通溝１１ａは、例えば１００ｎｍ程度〜１５０ｎｍ程度のピッチ（貫通溝１１ａの幅及び貫通溝１１ａ間の距離を共に１００ｎｍ程度〜１５０ｎｍ程度の略同一値とする。）で、ゲート電極のゲート長方向に、ゲート幅方向に沿ったストライプ状に並列形成される。
レジストマスクは、アッシング処理又はウェット処理により除去される。

次に、図３（ｃ）に示すように、第１の絶縁膜１１上に第２の絶縁膜１２を形成する。
詳細には、例えばプラズマＣＶＤ法により、第１の部分の絶縁材料であるＳｉＯ₂を貫通溝１１ａ内を充填するように第１の絶縁膜１１上に堆積する。これにより、第２の絶縁膜１２が形成される。

次に、図３（ｄ）に示すように、第１の絶縁膜１１上の第２の絶縁膜１２を除去する。
詳細には、例えばプラズマエッチングにより、第２の絶縁膜１２について、貫通溝１１ａ内を充填する部分のみを残して、第１の絶縁膜１１上の部分をエッチングして除去する。貫通溝１１ａ内をＳｉＯ₂で充填してなる部位が第１の部分４ａ、第１の部分４ａ間のＳｉＮの部位が第２の部分４ｂとなる。
以上により、ゲート電極の形成予定部位に第１の部分４ａと第２の部分４ｂとが交互に並列配置されてなるゲート絶縁膜４が形成される。

続いて、図２（ａ）に示すように、ソース電極５及びドレイン電極６を形成する。
詳細には、先ず、ゲート絶縁膜４におけるソース電極及びドレイン電極の形成予定部位に電極用貫通溝４Ａ，４Ｂを形成する。
化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ソース電極及びドレイン電極の形成予定部位に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。

このレジストマスクを用いて、電子供給層２ｃの表面が露出するまで、ゲート絶縁膜４のソース電極及びドレイン電極の形成予定部位をドライエッチングして除去する。以上により、ゲート絶縁膜４には、電子供給層２ｃの表面のソース電極及びドレイン電極の形成予定部位を露出する電極用貫通溝４Ａ，４Ｂが形成される。
レジストマスクは、アッシング処理又はウェット処理により除去される。

ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電極用貫通溝４Ａ，４Ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌ（下層がＴａ、上層がＡｌ）を、例えば蒸着法により、電極用貫通溝４Ａ，４Ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴａ／Ａｌを電子供給層２ｃとオーミックコンタクトさせる。Ｔａ／Ａｌの電子供給層２ｃとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用貫通溝４Ａ，４Ｂを電極材料の一部で埋め込むソース電極５及びドレイン電極６が形成される。

続いて、図２（ｂ）に示すように、ゲート電極７を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをゲート絶縁膜４上に塗布し、ゲート絶縁膜４の第１及び第２の部分４ａ，４ｂ（ゲート電極の形成予定部位）を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。

このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕ（下層がＮｉ、上層がＡｕ）を、例えば蒸着法により、ゲート絶縁膜４の第１及び第２の部分４ａ，４ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ゲート絶縁膜４の第１及び第２の部分４ａ，４ｂ上にゲート電極７が形成される。

しかる後、層間絶縁膜の形成、ソース電極５、ドレイン電極６、ゲート電極７と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。

以下、本実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの奏する作用効果を、比較例との比較に基づいて説明するために行ったシミュレーション実験について説明する。

先ず、本実施形態の比較例として、比較例１及び比較例２を提示する。比較例１では、電圧印加により生じる閾値変動の方向が負である単一の絶縁材料、ここではＳｉＮからなる単層のゲート絶縁膜を有するＡｌＧａＮ／ＧａＮ・ＨＥＭＴを用いた。比較例２では、閾値変動の方向が正である単一の絶縁材料、ここではＳｉＯ₂と同じ性質を有するＡｌＮからなる単層のゲート絶縁膜を有するＡｌＧａＮ／ＧａＮ・ＨＥＭＴを用いた。

ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおけるゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を、シミュレーションにより調べた。
比較例１では、図４（ａ）に示すように、ドレイン電極の端子に４００Ｖ程度の電圧を印加すると、閾値が負側に大きくシフトすることが確認された。比較例２では、図４（ｂ）に示すように、ドレイン電極の端子に４００Ｖ程度の電圧を印加すると、閾値が正側に大きくシフトすることが確認された。

本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴとして、閾値変動の方向が正である第１の部分がＡｌＮであり、閾値変動の方向が負である第２の部分がＳｉＮであるゲート絶縁膜を有するＨＥＭＴを提示する。本実施形態では、図５に示すように、ドレイン電極の端子に４００Ｖ程度の電圧を印加しても閾値には変化が殆ど見られず、電圧印加の前後で閾値の変動が抑えられていることが確認された。

更に、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴとして、閾値変動の方向が正である第１の部分がＳｉＯ₂であり、閾値変動の方向が負である第２の部分がＳｉＮであるゲート絶縁膜を有するＨＥＭＴを提示する。本実施形態では、ゲート絶縁膜の厚みを５０ｎｍ程度で第１の部分と第２の部分とを１００ｎｍ程度のピッチで交互に配置した。ドレイン電圧を２０Ｖとし、ゲート電圧を＋１Ｖから−１５Ｖにスイープして、ドレイン電流を計算した。計算結果からドレイン電流が１μＡ／ｍｍとなるゲート電圧を閾値とした。

シミュレーション結果を図６に示す。図６では、初期状態の特性と、第１の部分のＳｉＯ₂が＋１Ｖ、第２の部分のＳｉＮが−１Ｖだけ閾値がシフトした状態の特性と、第１の部分のＳｉＯ₂が＋２Ｖ、第２の部分のＳｉＮが−２Ｖだけ閾値がシフトした状態の特性とを示している。本実施形態のように、ゲート絶縁膜を第１の部分及び第２の部分を交互に配置した構造とすることで、第１の部分及び第２の部分において２Ｖの閾値変動が発生したとしても、閾値の変動量が低減し、初期状態からの閾値変動が抑えられることが確認された。

本実施形態のゲート絶縁膜において、第１の部分及び第２の部分で正負同じ大きさの閾値シフトが生じるとは限らない。そのため、第１の部分のＳｉＯ₂と第２の部分のＳｉＮで閾値のシフト量が異なる場合について、シフト量が２Ｖ以内の範囲で閾値を計算した。その結果を図７に示す。図７では、（ａ）が閾値のシフト量を、（ｂ）が初期値との差をそれぞれ示している。図７のように、第１の部分及び第２の部分の夫々に、異なる大きさの閾値シフトが生じている場合では、初期状態からの閾値変動が小さく抑えられていることが確認された。

以上のシミュレーション実験の結果を踏まえ、本実施形態により奏される作用効果のメカニズムについて説明する。
図８に示すように、第２の部分の絶縁材料であるＳｉＮ等は、トラップ準位に電子がトラップされている状態で安定している。これに高い電圧が印加されるとトラップされていた電子が放出される。電子が抜ける影響でチャネルに電子が引き寄せられ易くなり、結果的に閾値は初期値から負側にシフトする。
一方、第１の部分の絶縁材料であるＳｉＯ₂やＡｌＮ等は、トラップ準位に電子がない状態で安定している。これに高い電圧が印加されると電子がトラップされる。電子がトラップされる影響でチャネルの電子が遠ざけられ、結果的に閾値は初期値から正側にシフトする。

閾値変動は、ゲート絶縁膜の電子捕獲又は電子放出により発生する。上述した比較例１，２のように、ゲート絶縁膜は、その絶縁材料により、電圧印加により正又は負の閾値変動が生じる。ゲート絶縁膜にはトラップ順位が不可避であり、この閾値変動を０に近づけることは極めて困難である。本実施形態では、この事実に着目して、電圧印加により正の閾値変動が生じる第１の部分と、負の閾値変動が生じる第２の部分とを交互に配置してゲート絶縁膜を構成し、隣接する部分同士で閾値変動を相殺して膜全体で閾値変動を抑止する。

以上説明したように、本実施形態によれば、ゲート絶縁膜における閾値変動を実質的に抑制し、不完全なスイッチ動作を低減してデバイス破壊を抑止する信頼性の高いＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。

（第２の実施形態）
本実施形態では、第１の実施形態と同様に、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて開示するが、ゲート絶縁膜の構成が異なる点で相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図９は、第２の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。

本実施形態では、第１の実施形態と同様に、先ず図１（ａ）〜図１（ｂ）の諸工程を経る。このとき、化合物半導体積層構造２上で活性領域を画定する素子分離構造３が形成される。
続いて、図９（ａ）に示すように、化合物半導体積層構造２上にゲート絶縁膜２１を形成する。
ゲート絶縁膜２１は、その主面内において、ゲート電極からの電圧の印加により生じる閾値変動の方向が正である第１の部分２１ａと、閾値変動の方向が負である第２の部分２１ｂとが交互に並列配置されて構成されている。本実施形態では、ゲート絶縁膜２１におけるゲート電極の形成予定部位でゲート電極の短手方向（ゲート長方向）に、長手方向（ゲート幅方向）に沿って第１の部分２１ａと第２の部分２１ｂとが交互に並列配置されている。

第１の部分２１ａ及び第２の部分２１ｂの絶縁材料は、共にＳｉＯＮとされる。ＳｉＯＮは、その酸素含有量が多いほど正方向に閾値のシフトが大きくなり、酸素含有量が少ないほど負方向に閾値のシフトが大きくなる。第１の部分２１ａのＳｉＯＮは、第２の部分２１ｂのＳｉＯＮよりも酸素含有量が多い。例えば、第１の部分２１ａの酸素含有量は５０％以上とされており、第２の部分２１ｂの酸素含有量は５０％未満とされている。

以下、ゲート絶縁膜２１の形成方法について、図１０を用いて詳述する。図１０の各図では、化合物半導体積層構造２の電子供給層２ｃから上方の部位のみを図示する。
先ず、図１０（ａ）に示すように、電子供給層２ｃ上に第１の絶縁膜２２を形成する。
詳細には、例えばプラズマＣＶＤ法により、第２の部分の絶縁材料である酸素含有量の少ないＳｉＯＮを例えば１００ｎｍ程度の厚みに堆積する。これにより、第１の絶縁膜２２が形成される。

次に、図１０（ｂ）に示すように、第１の絶縁膜２２に複数の貫通溝２２ａを形成する。
詳細には、第１の絶縁膜２２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、貫通溝の形成予定部位に相当する第１の絶縁膜２２の表面を露出する複数の開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを用いて、電子供給層２ｃの表面が露出するまで、第１の絶縁膜２２をドライエッチングして除去する。以上により、第１の絶縁膜２２のゲート電極の形成予定部位に、複数の貫通溝２２ａが形成される。貫通溝２２ａは、例えば１００ｎｍ程度〜１５０ｎｍ程度のピッチ（貫通溝２２ａの幅及び貫通溝２２ａ間の距離を共に１００ｎｍ程度〜１５０ｎｍ程度の略同一値とする。）で、ゲート電極のゲート長方向に、ゲート幅方向に沿ったストライプ状に並列形成される。
レジストマスクは、アッシング処理又はウェット処理により除去される。

次に、図１０（ｃ）に示すように、第１の絶縁膜２２上に第２の絶縁膜２３を形成する。
詳細には、例えばプラズマＣＶＤ法により、第１の部分の絶縁材料である酸素含有量の多いＳｉＯＮを貫通溝２２ａ内を充填するように第１の絶縁膜２２上に堆積する。これにより、第２の絶縁膜２３が形成される。

次に、図１０（ｄ）に示すように、第１の絶縁膜２２上の第２の絶縁膜２３を除去する。
詳細には、例えばプラズマエッチングにより、第２の絶縁膜２３について、貫通溝２２ａ内を充填する部分のみを残して、第１の絶縁膜２２上の部分をエッチングして除去する。貫通溝２２ａ内を酸素含有量の多いＳｉＯＮで充填してなる部位が第１の部分２１ａ、第１の部分２１ａ間の酸素含有量の少ないＳｉＯＮの部位が第２の部分２１ｂとなる。
以上により、ゲート電極の形成予定部位に第１の部分２１ａと第２の部分２１ｂとが交互に並列配置されてなるゲート絶縁膜２１が形成される。

その後、第１の実施形態と同様に、図２（ａ）〜図２（ｂ）の諸工程を経る。図２（ｂ）に対応する様子を図１０（ｂ）に示す。

しかる後、層間絶縁膜の形成、ソース電極５、ドレイン電極６、ゲート電極７と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。

以上説明したように、本実施形態によれば、ゲート絶縁膜における閾値変動を実質的に抑制し、不完全なスイッチ動作を低減してデバイス破壊を抑止する信頼性の高いＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。

（第３の実施形態）
本実施形態では、第１又は第２の実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した電源装置を開示する。
図１１は、第３の実施形態による電源装置の概略構成を示す結線図である。

本実施形態による電源装置は、高圧の一次側回路３１及び低圧の二次側回路３２と、一次側回路３１と二次側回路３２との間に配設されるトランス３３とを備えて構成される。
一次側回路３１は、交流電源３４と、いわゆるブリッジ整流回路３５と、複数（ここでは４つ）のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄとを備えて構成される。また、ブリッジ整流回路３５は、スイッチング素子３６ｅを有している。
二次側回路３２は、複数（ここでは３つ）のスイッチング素子３７ａ，３７ｂ，３７ｃを備えて構成される。

本実施形態では、一次側回路３１のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅが、第１又は第２の実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路３２のスイッチング素子３７ａ，３７ｂ，３７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。

本実施形態では、ゲート絶縁膜における閾値変動を実質的に抑制し、不完全なスイッチ動作を低減してデバイス破壊を抑止する信頼性の高いＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。

（第４の実施形態）
本実施形態では、第１又は第２の実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した高周波増幅器を開示する。
図１２は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。

本実施形態による高周波増幅器は、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、第１又は第２の実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１２では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。

本実施形態では、ゲート絶縁膜における閾値変動を実質的に抑制し、不完全なスイッチ動作を低減してデバイス破壊を抑止する信頼性の高いＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。

（他の実施形態）
第１〜第４の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。

・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がｉ−ＧａＮ、電子供給層がｎ−ＩｎＡｌＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。

本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、ゲート絶縁膜における閾値変動を実質的に抑制し、不完全なスイッチ動作を低減してデバイス破壊を抑止する信頼性の高いＭＩＳ型のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。

・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がｉ−ＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮで形成される。

本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、ゲート絶縁膜における閾値変動を実質的に抑制し、不完全なスイッチ動作を低減してデバイス破壊を抑止する信頼性の高いＭＩＳ型のＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。

以下、半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。

（付記１）半導体領域と、
前記半導体領域の上方に形成された絶縁膜と、
前記絶縁膜の上方に形成された電極と
を含み、
前記絶縁膜は、当該絶縁膜の主面内において、前記電極からの電圧の印加により生じる閾値変動の方向が正である第１の部分と、前記閾値変動の方向が負である第２の部分とが交互に並列配置されてなることを特徴とする半導体装置。

（付記２）前記絶縁膜は、前記第１の部分と前記第２の部分とが前記電極の短手方向に沿って交互に並列配置されてなることを特徴とする付記１に記載の半導体装置。

（付記３）前記絶縁膜は、前記第１の部分の絶縁材料がＳｉＯ₂，ＡｌＮ，Ａｌ₂Ｏ₃，ＨｆＯ₂から選ばれた１種であり、前記第２の部分がＳｉＮであることを特徴とする付記１又は２に記載の半導体装置。

（付記４）前記絶縁膜は、前記第１の部分及び前記第２の部分の絶縁材料が共にＳｉＯＮであり、前記第１の部分が前記第２の部分よりも酸素の含有率が高いことを特徴とする付記１又は２に記載の半導体装置。

（付記５）半導体領域の上方に絶縁膜を形成する工程と、
前記絶縁膜の上方に電極を形成する工程と
を含み、
前記絶縁膜は、当該絶縁膜の主面内において、前記電極からの電圧の印加により生じる閾値変動の方向が正である第１の部分と、前記閾値変動の方向が負である第２の部分とが交互に並列配置されてなることを特徴とする半導体装置の製造方法。

（付記６）前記絶縁膜は、前記第１の部分と前記第２の部分とが前記電極の短手方向に沿って交互に並列配置されてなることを特徴とする付記５に記載の半導体装置の製造方法。

（付記７）前記絶縁膜は、前記第１の部分の絶縁材料がＳｉＯ₂，ＡｌＮ，Ａｌ₂Ｏ₃，ＨｆＯ₂から選ばれた１種であり、前記第２の部分の絶縁材料がＳｉＮであることを特徴とする付記５又は６に記載の半導体装置の製造方法。

（付記８）前記絶縁膜は、前記第１の部分及び前記第２の部分の絶縁材料が共にＳｉＯＮであり、前記第１の部分が前記第２の部分よりも酸素の含有率が高いことを特徴とする付記５又は６に記載の半導体装置の製造方法。

（付記９）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
半導体領域と、
前記半導体領域の上方に形成された絶縁膜と、
前記絶縁膜の上方に形成された電極と
を含み、
前記絶縁膜は、当該絶縁膜の主面内において、前記電極からの電圧の印加により生じる閾値変動の方向が正である第１の部分と、前記閾値変動の方向が負である第２の部分とが交互に並列配置されてなることを特徴とする電源回路。

（付記１０）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
半導体領域と、
前記半導体領域の上方に形成された絶縁膜と、
前記絶縁膜の上方に形成された電極と
を含み、
前記絶縁膜は、当該絶縁膜の主面内において、前記電極からの電圧の印加により生じる閾値変動の方向が正である第１の部分と、前記閾値変動の方向が負である第２の部分とが交互に並列配置されてなることを特徴とする高周波増幅器。

１ Ｓｉ基板
２ 化合物半導体積層構造
２ａ バッファ層
２ｂ 電子走行層
２ｃ 電子供給層
３ 素子分離構造
４，２１ ゲート絶縁膜
４ａ，２１ａ 第１の部分
４ｂ，２１ｂ 第２の部分
４Ａ，４Ｂ，２１Ａ，２１Ｂ 電極用貫通溝
５ ソース電極
６ ドレイン電極
７ ゲート電極
１１，２２ 第１の絶縁膜
１１ａ，２２ａ 貫通溝
１２，２３ 第２の絶縁膜
３１ 一次側回路
３２ 二次側回路
３３ トランス
３４ 交流電源
３５ ブリッジ整流回路
３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３７ａ，３７ｂ，３７ｃ スイッチング素子
４１ ディジタル・プレディストーション回路
４２ａ，４２ｂ ミキサー
４３ パワーアンプ

Claims (8)

1. 窒化物半導体領域と、
   前記窒化物半導体領域の上方に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜の上方に形成されたゲート電極と
   を含み、
   前記ゲート絶縁膜は、当該ゲート絶縁膜の主面内において、前記ゲート電極からの電圧の印加により生じる閾値変動の方向が正である第１の部分と、前記閾値変動の方向が負である第２の部分とが交互に並列配置されてなり、
   前記ゲート絶縁膜は、前記ゲート電極下の全域に亘って均一な厚みとされていることを特徴とする半導体装置。
2. 前記ゲート絶縁膜は、前記第１の部分と前記第２の部分とが前記ゲート電極の短手方向に沿って交互に並列配置されてなることを特徴とする請求項１に記載の半導体装置。
3. 前記ゲート絶縁膜は、前記第１の部分の絶縁材料がＳｉＯ₂，ＡｌＮ，Ａｌ₂Ｏ₃，ＨｆＯ₂から選ばれた１種であり、前記第２の部分がＳｉＮであることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記ゲート絶縁膜は、前記第１の部分及び前記第２の部分の絶縁材料が共にＳｉＯＮであり、前記第１の部分が前記第２の部分よりも酸素の含有率が高いことを特徴とする請求項１又は２に記載の半導体装置。
5. 窒化物半導体領域の上方にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜の上方にゲート電極を形成する工程と
   を含み、
   前記ゲート絶縁膜は、当該ゲート絶縁膜の主面内において、前記ゲート電極からの電圧の印加により生じる閾値変動の方向が正である第１の部分と、前記閾値変動の方向が負である第２の部分とが交互に並列配置されてなり、
   前記ゲート絶縁膜は、前記ゲート電極下の全域に亘って均一な厚みとされていることを特徴とする半導体装置の製造方法。
6. 前記ゲート絶縁膜は、前記第１の部分と前記第２の部分とが前記ゲート電極の短手方向に沿って交互に並列配置されてなることを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記ゲート絶縁膜は、前記第１の部分の絶縁材料がＳｉＯ₂，ＡｌＮ，Ａｌ₂Ｏ₃，ＨｆＯ₂から選ばれた１種であり、前記第２の部分の絶縁材料がＳｉＮであることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
8. 前記ゲート絶縁膜は、前記第１の部分及び前記第２の部分の絶縁材料が共にＳｉＯＮであり、前記第１の部分が前記第２の部分よりも酸素の含有率が高いことを特徴とする請求項５又は６に記載の半導体装置の製造方法。

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