JP6307791B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

周期的に配列された同種の半導体素子を備えた半導体装置がある（特許文献１参照）。
［特許文献１］ 特開２００６−０４９３６１号公報

基板自体に生じた機械的特性または光学的特性の分布に応じて半導体素子の特性にばらつきが生じる場合がある。

本発明の第一態様においては、基板と、基板の面方向に形成された複数の受光素子とを備える半導体装置であって、基板には、他の基板への基板の積層により起伏が生じ、複数の受光素子の光学条件は、起伏により変化し、複数の受光素子の各々は、起伏が生じたときの光学条件が等しくなる位置に配置され、基板と他の基板との電気的な接続を形成する複数の接続部を備え、複数の受光素子の少なくとも一つと複数の接続部の少なくとも一つとの相対位置が、複数の受光素子の他の少なくとも一つと複数の接続部の他の少なくとも一つとの相対位置と同じになるように、複数の受光素子が配置されており、複数の受光素子は、それぞれ複数の接続部のいずれかと、面方向について同じ位置に配され、面方向において、起伏の分布周期と複数の受光素子の配列周期との比の値が、１を除く整数である半導体装置が提供される。

本発明の第二態様においては、基板と、基板の面方向に配列された複数の受光素子とを備える半導体装置であって、基板には、他の基板への基板の積層により応力が生じ、複数の受光素子の光学条件は、応力により変化し、複数の受光素子の各々は、応力が生じたときの光学条件が等しくなる位置に配置され、基板と他の基板との電気的な接続を形成する複数の接続部を備え、複数の受光素子の少なくとも一つと複数の接続部の少なくとも一つとの相対位置が、複数の受光素子の他の少なくとも一つと複数の接続部の他の少なくとも一つとの相対位置と同じになるように、複数の受光素子が配置されており、複数の受光素子は、それぞれ複数の接続部のいずれかと、面方向について同じ位置に配され、面方向において、応力の分布周期と複数の受光素子の配列周期との比の値が、１を除く整数である半導体装置が提供される。

本発明の第三態様においては、基板と、基板の面方向に配列された複数の半導体素子とを備える半導体装置であって、複数の半導体素子の各々は、基板を他の基板に積層した場合に基板に生じる応力が等しく作用する位置に配置され、基板と他の基板との電気的な接続を形成する複数の接続部を備え、複数の半導体素子の少なくとも一つと複数の接続部の少なくとも一つとの相対位置が、複数の半導体素子の他の少なくとも一つと複数の接続部の他の少なくとも一つとの相対位置と同じになるように、複数の半導体素子が配置されており、複数の半導体素子は、それぞれ複数の接続部のいずれかと、面方向について同じ位置に配され、面方向において、応力の分布周期と複数の半導体素子の配列周期との比の値が、１を除く整数である半導体装置が提供される。

上記した発明の概要は、本発明の必要な特徴の全てを列挙したものではない。これら特徴群のサブコンビネーションも発明となり得る。

受光基板１００の断面図である。 処理基板２００の断面図である。 積層基板３００の断面図である。 積層半導体装置４００の断面図である。 積層基板３００の製造過程を示す模式的断面図である。 積層基板３００の製造過程を示す模式的断面図である。 積層基板３００の製造過程を示す模式的断面図である。 積層基板３００の製造過程を示す模式的断面図である。 積層半導体装置４００の模式的断面図である。 積層半導体装置４００の模式的断面図である。 積層半導体装置４０１の模式的断面図である。 積層半導体装置４０１の模式的平面図である。 積層半導体装置４０１の模式的断面図である。 積層半導体装置４０２の模式的断面図である。 積層半導体装置４０２の模式的平面図である。 積層半導体装置４０３の模式的断面図である。 積層半導体装置４０３の製造過程を示す模式的断面図である。 積層半導体装置４０３の製造過程を示す模式的断面図である。 積層半導体装置４０３の製造過程を示す模式的断面図である。 積層半導体装置４０３の模式的断面図である。 積層半導体装置４０４の模式的断面図である。 積層半導体装置４０５の模式的断面図である。 積層半導体装置４０６の模式的断面図である。 積層半導体装置４０７の模式的断面図である。

以下、発明の実施の形態を通じて本発明を説明する。下記の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、積層半導体装置４００の一部をなす受光基板１００の断面図である。受光基板１００は、支持基板１１０、半導体ウェル１３０および多層配線層１５０を備える。

支持基板１１０は、受光基板１００の製造プロセスに耐える機械的強度を担う厚さを有する。支持基板１１０の一面には、絶縁層１２０を介して半導体ウェル１３０が配される。半導体ウェル１３０には、支持基板１１０の面方向に配列された複数のフォトダイオード１３２が配される。また、半導体ウェル１３０には、隣接して形成されたゲート電極１４０等により複数の電界効果トランジスタが形成される。

多層配線層１５０は、半導体ウェル１３０の表面に交互に積層された層間絶縁材１５２および配線材１５４により形成される。配線材１５４としては、チタン、タングステン等の金属材料を使用できる。層間絶縁材１５２は、珪素酸化物等により形成できる。

フォトダイオード１３２および電界効果トランジスタは、多層配線層１５０により相互に接続されて受光回路１１１を形成する。多層配線層１５０における配線材１５４の一端は、支持基板１１０と反対側の一面において外部に露出した接続パッド１６０に電気的に接続される。

受光回路１１１においては、フォトダイオード１３２の各々が画素に対応し、電界効果トランジスタが画素毎にリセット、選択および増幅を担う。フォトダイオード１３２が入射光を受けて蓄積した電荷は、電界効果トランジスタによるソースフォロワを通じて電圧信号として接続パッド１６０から外部に出力される。

図２は、積層半導体装置４００の一部をなす処理基板２００の断面図である。処理基板２００は、支持基板２１０、半導体ウェル２３０および多層配線層２５０を備える。

支持基板２１０は、処理基板２００の製造プロセスに耐える機械的強度を担う厚さを有する。支持基板２１０の一面には、半導体ウェル２３０が配される。半導体ウェル２３０には、半導体ウェル２３０に隣接して形成されたゲート電極２４０等により複数の電界効果トランジスタが作り込まれている。

多層配線層２５０は、半導体ウェル２３０の表面に交互に積層された層間絶縁材２５２および配線材２５４により形成される。複数の電界効果トランジスタは、多層配線層２５０により相互に接続されて処理回路２１１を形成する。

また、多層配線層２５０における配線材２５４の一端は、支持基板２１０と反対側の一面において外部に露出した接続パッド２６０に電気的に接続される。処理基板２００の接続パッド２６０は、受光基板１００と積層された場合に、受光基板１００の接続パッド１６０に接続される。これにより、処理回路２１１が、受光基板１００の受光回路１１１の出力信号を処理する。処理回路２１１においては、アナログ／デジタル変換、ノイズ抑圧、ファイル生成等の処理が実行される。

更に、処理基板２００は、支持基板２１０に嵌入した貫通電極２５６を有する。貫通電極２５６の一端は、多層配線層２５０の配線材２５４に電気的に接続される。貫通電極２５６の他端は、図示の段階では、支持基板２１０の内部に埋没している。

図３は、イメージセンサとして用い得る積層半導体装置４００を製造する過程で形成される積層基板３００の断面図である。積層基板３００において、受光基板１００は、図１に示した状態に対して表裏が反転されて処理基板２００に積層される。積層基板３００においては、受光基板１００の接続パッド１６０と、処理基板２００の接続パッド２６０とが互いに当接して電気的に接続される。

受光基板１００および処理基板２００を積層する場合は、それぞれの基板において予め定めた数箇所の位置合わせ指標の位置ずれに基づいて、受光基板１００および処理基板２００が位置合わせされる。位置合わせにおいては、例えば、全体の位置ずれが最小になる位置を算出するグローバルアライメント法により、積層基板３００の歩留りを向上させることができる。更に、位置合わせ指標の位置に基づいて、オフセット補正、回転補正、直交度補正、スケーリング補正等を加えて、位置合わせ精度をより向上させることもできる。

位置合わせの指標としては、接続パッド１６０、２６０そのものを利用してもよいし、受光基板１００および処理基板２００に形成された配線、基板等を利用してもよい。更に、位置合わせに利用する目的で受光基板１００および処理基板２００に設けたアライメントマークを利用してもよい。

図４は、積層基板３００を更に加工して作製された積層半導体装置４００の断面図である。積層半導体装置４００において、処理基板２００の支持基板２１０は薄化され、図中下面に露出した貫通電極２５６の下端に、バンプ２２０が設けられる。これにより、積層半導体装置４００は、他の基板、リードフレーム等に電気的に接続できる。

また、積層半導体装置４００において、受光基板１００の支持基板１１０は除去され、露出した絶縁層１２０に、遮光層１７０、平坦化層１７２、有機平坦化層１７４、１８２、オンチップカラーフィルタ１８０およびオンチップレンズ１９０等が順次積層される。

これにより、受光基板１００のフォトダイオード１３２は、オンチップレンズ１９０およびオンチップカラーフィルタ１８０を通じて入射した光を、多層配線層１５０を通すことなく受光する。このように、積層半導体装置４００は、裏面照射型イメージセンサを形成する。

積層半導体装置４００において、受光基板１００および処理基板２００は、接続パッド１６０、２６０を通じて電気的に結合されている。よって、受光基板１００においてフォトダイオード１３２への入射光により発生した電荷は、電圧信号として処理基板２００側の処理回路２１１に受け渡され、更に、デジタル変換等の処理を経て、バンプ２２０から外部に出力される。

なお、受光基板１００および処理基板２００のそれぞれは、図１または図２に示した構造をそれぞれの面方向に繰り返し有する。よって、受光基板１００および処理基板２００を積層することにより、多数の積層半導体装置４００が一括して製造される。

よって、積層基板３００は、ダイシングにより切り分けられて多数のダイとなる。こうして得られたダイのそれぞれは、受光基板１００および処理基板２００を積層して製造したことにより、高い歩留りと高い集積密度とを有する。

図５から図８は、積層基板３００の製造過程の一部を、受光基板１００および処理基板２００の接合段階に注目して詳細に示す模式的断面図である。図中においては、受光基板１００および処理基板２００を単純化して、絶縁物である層間絶縁材１５２、２５２と導体である接続パッド１６０、２６０とにより示している。

図５に示すように、積層基板３００の製造過程においては、受光基板１００において層間絶縁材１５２の中に接続パッド１６０が露出した表面１５８と、処理基板２００において層間絶縁材２５２の中に接続パッド２６０が露出した表面２５８とが接合される。続いて説明するように、受光基板１００および処理基板２００の接合においては、まず層間絶縁材１５２、２５２が相互に接合され、続いて接続パッド１６０、２６０が相互に接合される。

受光基板１００および処理基板２００の接合においては、まず、図６に示すように、受光基板１００および処理基板２００の表面を平滑化して、層間絶縁材１５２、２５２の表面に、接合面１５９、２５９を形成する。接合面１５９、２５９は、研磨によっても平滑化できるが、研磨に先立ってエッチングを併用してもよい。接合面１５９、２５９は、それぞれ１ｎｍ未満まで平滑化することが好ましい。平滑化された受光基板１００および処理基板２００は、研磨に伴って生じた残留物を洗浄により除去した後乾燥される。

なお、接合面１５９、２５９を研磨する場合、接合面１５９、２５９を形成する層間絶縁材１５２、２５２と、接続パッド１６０、２６０を形成する金属等との物性の相違により、接続パッド１６０、２６０の研磨量が、層間絶縁材１５２、２５２よりも多くなる。このため、研磨後は、接続パッド１６０、２６０の先端面が、接合面１５９、２５９の表面よりも、層間絶縁材１５２、２５２の内部に沈み込んでいる。

また、金属製の接続パッド１６０、２６０は、研磨される場合の圧力により不可避に弾性変形する。このため、研磨後の接続パッド１６０、２６０の先端表面は平坦ではなく、中央が窪んだ形状になる。

次に、受光基板１００および処理基板２００の接合面１５９、２５９を活性化処理する。接合面１５９、２５９は、例えば、反応性イオンエッチング、誘導結合プラズマ等により接合面１５９、２５９の表面を処理して活性化できる。更に、活性化処理された接合面１５９、２５９を、ＮＨ_４ＯＨ、ＮＨ_４Ｆ、ＨＦ等の溶液に短時間浸漬する処理をしてもよい。

こうして、絶縁体である層間絶縁材１５２、２５２の表面に形成された接合面１５９、２５９を活性化された受光基板１００および処理基板２００は、対向して接近させることにより、図７に示すように、自ずから吸着して接合され、積層基板３００を形成する。更に、受光基板１００および処理基板２００が相互に吸着した状態で２４時間程度静置することにより、受光基板１００および処理基板２００の接合強度は、支持基板１１０、２１０の化学機械研磨等の処理に耐え得るものとなる。

なお、図７に示した段階では、接合面１５９、２５９から沈み込んだ接続パッド１６０、２６０の間には間隙が残る。また、既に説明した通り、接続パッド１６０、２６０の先端表面は中央が窪んだ形状を有するので、接続パッド１６０、２６０相互の間隙は、中央においてより広い。このため、受光基板１００と処理基板２００との間に、十分な電気的接続はまだ形成されていない。

次に、積層基板３００をリフロー処理することにより、図８に示すように、接続パッド１６０、２６０が一体化されて、接続部３６０が形成される。接続パッド１６０、２６０を、インジウム、錫−銀合金のように低温で溶融する材料で形成することにより、２００度以下の低い温度で積層基板３００をリフロー処理できる。こうして形成された接続部３６０は、受光基板１００および処理基板２００の間で、これら基板の厚さ方向に電気的接続を形成する。

接続部３６０が形成されてリフロー処理が完了すると、積層基板３００は自然に冷却されて室温に戻る。金属により形成された接続部３６０と、絶縁物により形成された層間絶縁材１５２との間には熱膨張率に差がある。このため、冷却の過程で、接続部３６０がより大きく収縮し、積層基板３００に熱応力が作用する。

図中に誇張して描かれた陥没部１５５の形状が示すように、基板の熱応力は、接続部３６０が存在する位置において最も大きい。また、接続部３６０は、積層基板３００の面方向について一定の間隔で複数配置されているので、積層基板３００に作用する熱応力も、積層基板３００の面方向に周期的に分布する。

更に、図４に示したように、積層基板３００を用いて形成された積層半導体装置４００において、受光基板１００側では支持基板２１０が取り除かれているが、処理基板２００側では支持基板２１０の一部が残されている。このため、接続部３６０において生じた応力は、受光基板１００においてより強く影響する。このため、受光基板１００には、接続部３６０の配置に応じた周期的な光学特性の分布が生じる。

また、半導体に応力が作用した場合、抵抗値等の電気的特性が変化する。このため、接続部３６０により受光基板１００に生じた応力が作用した場合、フォトダイオード１３２、電界効果トランジスタ等の半導体素子の特性も変化する。

図９は、積層半導体装置４００の模式的断面図であり、接続部３６０、フォトダイオード１３２およびゲート電極１４０の相対位置に着目して描かれている。なお、図面を簡潔にする目的で、配線層等の一部の断面は簡略化されている。

積層半導体装置４００においては、積層半導体装置４００の面方向についてフォトダイオード１３２の各々と同じ位置に、換言すれば、積層半導体装置４００の厚さ方向についてフォトダイオード１３２と重なる位置に、接続部３６０がそれぞれ配されている。これは、図１に示した受光基板１００を製造する場合に、支持基板１１０の面方向について、フォトダイオード１３２と同じ位置に接続パッド１６０を形成したことを意味する。

このような配置により、接続部３６０において生じた熱応力がフォトダイオード１３２を含む受光基板１００全体に作用して、図８に示した陥没部１５５が生じた場合であっても、それにより生じた受光基板１００の光学特性の変動は各フォトダイオード１３２に対して等しく作用する。よって、積層半導体装置４００においては、熱応力に起因するフォトダイオード１３２の特性のばらつきが抑制される。

更に、受光基板１００においては、フォトダイオード１３２の各々に隣接して配置されたゲート電極１４０を含む電界効果トランジスタ等の半導体素子のそれぞれも、接続部３６０から等しい間隔をおいた位置に配される。このような配置により、接続部３６０において生じた熱応力が受光基板１００全体に作用して半導体素子の容量値等が変動した場合であっても、その変動は周期的に配された半導体素子の全てに対して等しく作用する。よって、積層半導体装置４００においては、周期的に配された半導体素子について、熱応力に起因する特性のばらつきが抑制される。

図１０は、図９に示した積層半導体装置４００の一部を詳細に示す模式的断面図であり、接続部３６０に起因する熱応力の作用を誇張して描いている。図５から図８までを参照して説明したように、周囲と異なる材料で形成された接続部３６０の存在により、積層半導体装置４００に熱応力が生じる場合がある。図１０は、そのような熱応力の作用を、受光基板１００に生じた厚さの変化により表している。

図示のように、積層半導体装置４００においては、受光基板１００の厚さに周期的な変動が生じ、フォトダイオード１３２が設けられた位置に複数の陥没部１５５が形成されている。フォトダイオード１３２の各々は、オンチップレンズ１９０を通じて入射光を受光する。オンチップレンズ１９０は、受光基板１００および処理基板２００を接合した後に受光基板１００の表面を平坦化して形成するので、陥没部１５５が生じている位置では、オンチップレンズ１９０とフォトダイオード１３２との間隔が広くなる。

フォトダイオード１３２と受光基板１００の間隔が変化した場合は、オンチップレンズさ１９０を通じたフォトダイオード１３２の受光量も変化する。しかしながら、積層半導体装置４００においては、接続部３６０とフォトダイオード１３２とが、受光基板１００の面方向について同じ位置に配されているので、フォトダイオード１３２の各々は、いずれもが陥没部１５５の底部に位置している。

これにより、図中の底面中央によりフォトダイオード１３２の各々の位置を代表させた場合、積層半導体装置４００におけるフォトダイオード１３２の入射面は、単一の配列平面Ｐ_１上に配列される。よって、フォトダイオード１３２に対して、オンチップレンズ１９０は同じ光学的作用を生じ、受光基板１００の熱応力によるフォトダイオード１３２の光学特性のばらつきは抑制される。

なお、受光基板１００における熱応力の分布は、受光基板１００の厚さの変動として現れるとは限らない。例えば、受光基板１００の厚さが外見上均一であっても、受光基板１００の屈折率に分布が生じている場合がある。また、フォトダイオード１３２以外の半導体素子においても、熱応力の分布が容量等のばらつきとして顕在化する場合がある。このような特性のばらつきも、フォトダイオード１３２と接続部３６０との位置関係を一定にすることにより抑制される。

このように、積層半導体装置４００においては、研磨、接合等に伴う処理により積層半導体装置４００に不均一な応力が生じて光学特性に分布が形成される場合であっても、その原因となる接続部３６０とフォトダイオード１３２とを同じ位置に配することにより、当該分布を補償している。また、周期的に配置する半導体素子も、厚さが等しくなる位置に配置することにより特性のばらつきを抑制している。

なお、上記の例では、フォトダイオード１３２と接続部３６０とを、受光基板１００の面方向について同じ位置に配置した。しかしながら、フォトダイオード１３２と接続部３６０との位置が同じ位置に配されていない場合であっても、フォトダイオード１３２と接続部３６０との相対位置が一定であれば、上記の場合と同様に、熱応力がフォトダイオード１３２等に及ぼす影響が均一化され、特性のばらつきを抑制できる。

図１１は、他の積層半導体装置４０１の模式的断面図である。積層半導体装置４０１の受光基板１０１においては、接続部３６０のそれぞれが、積層半導体装置４０１の面方向についてそれぞれ隣あったフォトダイオード１３２の中間に配される。これにより、接続部３６０の配列周期と、フォトダイオード１３２の配列周期との比は２：１になる。

フォトダイオード１３２および接続部３６０を上記のように配置することにより、熱応力の原因となる接続部３６０と、個々のフォトダイオード１３２との、受光基板１０１の面方向に係る相対位置は均一になる。よって、熱応力がフォトダイオード１３２に及ぼす影響も均一になり、熱応力に起因する受光基板１０１の特性の分布が補償される。

図１２は、積層半導体装置４０１の模式的平面図である。積層半導体装置４０１の受光基板１０１はオンチップカラーフィルタを備えており、フォトダイオード１３２の各々は、互いに異なる特定の帯域、例えば、赤、青または緑のいずれかを含む帯域を選択的に受光するサブピクセルを形成する。

また、積層半導体装置４０１においては、複数のサブピクセルを組み合わせてカラー画素１３４が形成される。図示の例では、カラー画素１３４の各々において、図中左下に位置して赤を含む帯域を受光するサブピクセルＲと、図中右上に位置して青を含む帯域を受光するサブピクセルＢと、図中左上および右下に位置して緑を含む帯域を受光するサブピクセルＧ_１、Ｇ_２とを組み合わせてひとつのカラー画素１３４が形成される。

積層半導体装置４０１におけるカラー画素１３４に着目した場合、接続部３６０は、積層半導体装置４０１の面方向についてカラー画素１３４の中心と同じ位置に配される。これにより、カラー画素１３４の各々の内部において、接続部３６０により生じた応力は、４つのサブピクセルＲ、Ｂ、Ｇ_１、Ｇ_２に対して均等に作用する。これにより、カラー画素１３４の各々の内部における熱応力に起因するサブピクセルＲ、Ｂ、Ｇ_１、Ｇ_２相互の特性のばらつきは抑制される。

図１３は、図１２に示した積層半導体装置４０１の一部を詳細に示す模式的断面図であり、接続部３６０に起因する熱応力の作用を誇張して描いている。積層半導体装置４０１のカラー画素１３４の各々においては、接続部３６０が、カラー画素１３４各々の中央であって、サブピクセルＲ、Ｂ、Ｇ_１、Ｇ_２を形成するフォトダイオード１３２相互の中間の位置に配されている。よって、フォトダイオード１３２の各々は、接続部３６０の熱膨張率差に起因して生じた陥没部１５５の斜面において、同じ高さになる部分に位置している。

これにより、図中の底面中央によりフォトダイオード１３２の各々の位置を代表させた場合、積層半導体装置４０１におけるフォトダイオード１３２の入射面は、単一の配列平面Ｐ_２上に配置される。よって、フォトダイオード１３２に対して、オンチップレンズ１９０は同じ光学的作用を生じ、熱応力によるフォトダイオード１３２の光学特性のばらつきは抑制される。

このように、フォトダイオード１３２の配列周期と、接続部３６０の配列周期とを整数比にすることにより、接続部３６０により生じた応力がフォトダイオード１３２に及ぼす影響を、積層半導体装置４０１全体で均一にして、フォトダイオード１３２の特性を安定させることができる。上記の例では、説明のために配列周期の比が２：１の場合を示したが、イメージセンサにおけるフォトダイオード１３２の集積密度を考えると、配列周期の比は更に大きくなる場合もあり得る。

なお、積層半導体装置４０１は、図中左側に位置する最外側のフォトダイオード１３２よりも更に外側（図中左側）に追加された接続部３６０を備える。これにより、最外側のフォトダイオード１３２にも、他のフォトダイオード１３２と変わらない応力が作用する。積層半導体装置４０１においては、接続部３６０の配置の周期性を維持する目的で、電気的な接続には用いないダミーの接続部３６０を配置してもよい。

図１４は、積層半導体装置４０２の模式的断面図である。積層半導体装置４０１の受光基板１０１において、接続部３６０のそれぞれは、周期的に配された複数のフォトダイオード１３２のうち、隣り合った一対のフォトダイオード１３２の一方の直下に配される。これにより、接続部３６０の配列周期と、フォトダイオード１３２の配列周期との比は２：１となる。

積層半導体装置４０２においては、複数のフォトダイオード１３２のうち、積層半導体装置４０２の面方向について、接続部３６０と同じ位置に配されたフォトダイオード１３２と、接続部３６０に対して一定の相対位置で配置されたフォトダイオード１３２とが混在する。これら２種類のフォトダイオード１３２に対しては、接続部３６０に起因する熱応力の作用も相互に異なる。しかしながら、積層半導体装置４０２全体では、受光基板１０２の面方向に係る熱応力の影響は略均一になる。よって、熱応力に起因する受光基板１０２の特性のばらつきが抑制される。

図１５は、積層半導体装置４０２の模式的平面図である。積層半導体装置４０２においても、積層半導体装置４０１と同様に、フォトダイオード１３２の各々はオンチップカラーフィルタによりサブピクセルを形成し、複数のサブピクセルがカラー画素１３４を形成する。

積層半導体装置４０２においてひとつのカラー画素１３４に着目すると、積層半導体装置４０２においては、一方の緑のサブピクセルＧ_１と赤のサブピクセルＲとの中間に接続部３６０が配される。よって、図中に一点鎖線Ｓ_１で示す断面においては、図１３に示した積層半導体装置４０１のフォトダイオード１３２の場合と同様に、サブピクセルＧ_１、Ｒを形成するフォトダイオード１３２が、単一の配列平面上に配置される。

また、積層半導体装置４０２における他のサブピクセルＢ、Ｇ_２を形成するフォトダイオード１３２は、図中に一点鎖線Ｓ_２により示すように、接続部３６０が存在していない領域に配される。接続部３６０が存在していない領域では積層半導体装置４０２に光学特性の分布が生じないので、サブピクセルＢ、Ｇ_２の特性にはばらつきが生じ難い。

更に、積層半導体装置４０２において特定の帯域に対応するフォトダイオード１３２、例えば、赤を含む帯域に対応するサブピクセルＲを形成するフォトダイオード１３２に着目すると、積層半導体装置４０２全体で接続部３６０に対する相対位置は一定になる。よって、積層半導体装置４０２全体では、サブピクセルＲの特性のばらつきが抑制される。同様に、他の帯域に対応するサブピクセルＢ、Ｇ_１、Ｇ_２に関しても、積層半導体装置４０２全体で特性のばらつきが抑制される。

このように、積層半導体装置４０２においては、接続部３６０がカラー画素１３４の位置に対して偏った配置となっているにもかかわらず、個々の種類のサブピクセルＲ、Ｂ、Ｇ_１、Ｇ_２に着目すると、接続部３６０に対する相対位置が一定に保たれている。また、個々の種類のサブピクセルＲ、Ｂ、Ｇ_１、Ｇ_２の配列周期は、接続部３６０の配列周期と整数比をなす。これにより、積層半導体装置４０２においても、接続部３６０により生じた応力がフォトダイオード１３２に及ぼす影響を、積層半導体装置４０２全体で均一にして、フォトダイオード１３２の特性を安定させることができる。

図１６は、他の積層半導体装置４０３の断面図である。積層半導体装置４０３は、次に説明する部分を除くと、図４に示した積層半導体装置４００と共通の構造を有する。よって、共通部分には同じ参照番号を付して重複する説明を省く。

積層半導体装置４０３は、互いに接合された受光基板１０３および処理基板２０１を含む。受光基板１０３は、図４に示した受光基板１００における接続パッド１６０に代えてバンプ１６２を有する。処理基板２０１は、図４に示した処理基板２００における接続パッド２６０に代えてバンプ２６２を有する。積層半導体装置４０３においては、これらのバンプ１６２、２６２が、受光基板１０３と処理基板２０１とを電気的に接続している。

図１７から図１９は、積層半導体装置４０３の製造過程の一部を、受光基板１００および処理基板２００の接合段階に注目して詳細に示す模式的断面図である。図中において、受光基板１０３および処理基板２０１を単純化して示している。

図１７に示すように、積層半導体装置４０３を製造する場合は、受光基板１００の図中下面、即ち、処理基板２０１に接合する側の表面１５８に、突出したバンプ１６２を形成する。また、処理基板２０１の上面、即ち、受光基板１０３に接合する側の表面２５８にもバンプ２６２を形成する。バンプ１６２、２６２は、はんだ等の金属により形成できる。

次に、図１８に示すように、受光基板１０３および処理基板２０１を重ねてバンプ１６２、２６２どうしを当接させた状態で、加圧または加熱加圧して、バンプ１６２、２６２を融合させる。これにより、受光基板１０３および処理基板２０１の間には基板の厚さ方向の電気的接続が形成され、受光基板１０３および処理基板２０１は積層基板３０１となる。

なお、少なくとも、上記のように受光基板１０３および処理基板２０１を接合するまでの段階では、受光基板１０３および処理基板２０１のそれぞれに、支持基板１１０、２１０が残されている。これにより、受光基板１０３および処理基板２０１のそれぞれは、接合に係る機械的な負荷に耐えることができる。

図１６に示した積層半導体装置４０３を製造する場合、受光基板１０３および処理基板２０１を接合した後に、受光基板１０３の支持基板１１０を除去し、処理基板２０１の支持基板２１０を薄化する。支持基板１１０、２１０は、例えば、化学機械研磨により除去または薄化される。

化学機械研磨においては、研磨工具から支持基板１１０、２１０にかかる圧力も、研磨効率に影響する。一方、積層基板３０１においては、支持基板１１０、２１０の研磨される面に対する裏面が、バンプ１６２、２６２に支持された領域と、バンプ１６２、２６２が存在せずに浮いた領域とがある。このため、平坦な研磨工具を用いても、支持基板１１０、２１０の研磨量に分布が生じる。

図１９は、受光基板１０３の支持基板１１０を研磨した後の状態を示す模式的断面図である。図示のように、バンプ１６２、２６２が存在する領域は、バンプ１６２、２６２により裏面から強固に支持されるので、研磨効率が上昇して研磨量が増加する。これに対して、バンプ１６２、２６２が存在しない領域は、研磨量が少ない。このため、積層半導体装置４０２の面方向について、バンプ１６２、２６２が存在する領域には陥没部１５５が形成される。

このように、バンプ１６２、２６２により接合された受光基板１０３および処理基板２０１を有する積層基板３０１を研磨した場合、基板に厚さの分布が生じる。このため、入射光を透過させる受光基板１０３においては、受光基板１０３および処理基板２０１の厚さの分布に応じて光学特性が変化する。また、受光基板１０３および処理基板２０１含まれる半導体素子の特性も、基板の厚さの分布に応じて変化する。

図２０は、積層半導体装置４０３の模式的断面図であり、積層半導体装置４０３の面方向について、バンプ１６２、２６２、フォトダイオード１３２およびゲート電極１４０の相対位置に着目して描かれている。図面を簡潔にする目的で、配線層等の一部の断面は簡略化されている。

積層半導体装置４０３においては、積層半導体装置４０３の面方向についてフォトダイオード１３２と同じ位置に、換言すれば、積層半導体装置４０３の厚さ方向についてフォトダイオード１３２と重なる位置に、バンプ１６２、２６２が配されている。よって、支持基板１１０、２１０の研磨により生じる厚さ分布の周期と、基板の光学的特性の影響を受けるフォトダイオード１３２の配列周期とが一致する。これにより、フォトダイオード１３２の特性のばらつきが抑制される。

同様に、フォトダイオード１３２の各々に隣接して配置された電界効果トランジスタ等の半導体素子のそれぞれも、基板の厚さ分布の周期と等しい周期で配置される。よって、半導体素子の特性のばらつきも抑制される。

図２１は、他の積層半導体装置４０４の模式的断面図である。積層半導体装置４０４においては、受光基板１０４および処理基板２０２が、バンプ１６２、２６２により接合されている。

積層半導体装置４０４におけるバンプ１６２、２６２は、積層半導体装置４０４の面方向について、それぞれ隣あったフォトダイオード１３２の中間に配される。これにより、バンプ１６２、２６２の配列周期は、フォトダイオード１３２の配列周期のちょうど２倍になる。よって、バンプ１６２、２６２の存在により生じた厚さ分布による光学特性の変化は、フォトダイオード１３２の各々に対して等しく影響し、フォトダイオード１３２の特性のばらつきは抑制される。

図２２は、また他の積層半導体装置４０５の模式的断面図である。積層半導体装置４０５においては、受光基板１０５および処理基板２０３が、バンプ１６２、２６２により接合されている。

積層半導体装置４０５の受光基板１０５においては、隣接する一対のフォトダイオード１３２の一方の直下に接続部３６０が配される。ただし、積層半導体装置４０５は、図１５に示した積層半導体装置４０２の受光基板１０２と同様に、ベイヤー配列のオンチップカラーフィルタ１８０を備えてカラーイメージセンサを形成する。よって、各帯域に対応したサブピクセルに着目すると、フォトダイオード１３２は、積層半導体装置４０２の面方向について、バンプ１６２、２６２に対して一定の相対位置を有する。よって、基板の厚さの分布に起因するフォトダイオード１３２の特性のばらつきは抑制される。

図２３は、また、他の積層半導体装置４０６の模式的断面図である。図２３は、積層半導体装置４０６における処理基板２００側に着目して描かれている。

積層半導体装置４０６においても、接続部３６０からの熱応力が多層配線層２５０を通じて半導体ウェル２３０に作用する。しかしながら、既に説明したように、処理基板２００は、支持基板２１０の一部に支持されて高い剛性を有する。よって、接続部３６０の熱応力は、専ら受光基板１００に影響する。

一方、処理基板２００は、支持基板２１０を貫通して、支持基板２１０の厚さ方向に電気的接続を形成する貫通電極２５６を有する。貫通電極２５６は、厚い支持基板２１０を貫通する長さを有するので、処理基板２００の半導体ウェル２３０に応力を及ぼす。

そこで、積層半導体装置４０６の処理基板では、電界効果トランジスタ等の半導体素子を形成するゲート電極２４０を、積層半導体装置４０６の面方向について、貫通電極２５６の直近の位置に、貫通電極２５６と同じ数配置している。これにより、貫通電極２５６から半導体素子に作用する応力は略均一になり、支持基板２１０の応力分布に起因する半導体素子の特性のばらつきが抑制される。

図２４は、また他の積層半導体装置４０７の模式的断面図である。図２４は、積層半導体装置４０７における処理基板２０４に着目して描かれている。

積層半導体装置４０７の処理基板２０４においては、貫通電極２５６のそれぞれが、積層半導体装置４０７の面方向についてそれぞれ隣あったゲート電極２４０の中間に配される。これにより、貫通電極２５６の配列周期は、半導体素子の配列周期の２倍になる。しかしながら、貫通電極２５６の各々からゲート電極２４０までの間隔はいずれも等しい。よって、貫通電極２５６により生じた応力は、半導体素子の各々に対して等しく作用し、半導体素子の特性のばらつきが抑制される。

なお、処理基板２０４に形成される処理回路２１１の構造は、受光基板１００に形成される受光回路１１１に比較すると周期性が低い。しかしながら、特性を揃えることが望ましい一部の半導体素子を選択して、貫通電極２５６から等間隔になる位置に配置することにより、素子特性のばらつきを抑制できる。

また、フォトダイオード１３２、ゲート電極２４０、接続部３６０等の配置の周期性が、積層半導体装置４００、４０１、４０２、４０３、４０４、４０５、４０６、４０７全体で一定ではない場合であっても、例えば、特性を揃えることが望ましい半導体素子を、接続部３６０の配置間隔が等しい領域に配置することにより、特性のばらつきを抑制できる。更に、半導体素子の特性のばらつきを抑制する目的で、接続部３６０の配置間隔を調整してもよい。また更に、半導体素子の特性のばらつきを抑制する目的で、電気的接続には用いないダミーの接続部３６０を配置してもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

１００、１０１、１０２、１０３、１０４、１０５ 受光基板、１１０、２１０ 支持基板、１１１ 受光回路、１２０ 絶縁層、１３０、２３０ 半導体ウェル、１３２ フォトダイオード、１３４ カラー画素、１４０、２４０ ゲート電極、１５０、２５０ 多層配線層、１５２、２５２ 層間絶縁材、１５４、２５４ 配線材、１５５ 陥没部、１５８、２５８ 表面、１５９、２５９ 接合面、１６０、２６０ 接続パッド、１６２、２２０、２６２ バンプ、１７０ 遮光層、１７２ 平坦化層、１７４、１８２ 有機平坦化層、１８０ オンチップカラーフィルタ、１９０ オンチップレンズ、２００、２０１、２０２、２０３、２０４ 処理基板、２１１ 処理回路、２５６ 貫通電極、３００、３０１ 積層基板、３６０ 接続部、４００、４０１、４０２、４０３、４０４、４０５、４０６、４０７ 積層半導体装置

Claims (12)

1. 基板と、前記基板の面方向に形成された複数の受光素子とを備える半導体装置であって、
   前記基板には、他の基板への前記基板の積層により起伏が生じ、
   前記複数の受光素子の光学条件は、前記起伏により変化し、
   前記複数の受光素子の各々は、前記起伏が生じたときの前記光学条件が等しくなる位置に配置され、
   前記基板と他の基板との電気的な接続を形成する複数の接続部を備え、
   前記複数の受光素子の少なくとも一つと前記複数の接続部の少なくとも一つとの相対位置が、前記複数の受光素子の他の少なくとも一つと前記複数の接続部の他の少なくとも一つとの相対位置と同じになるように、前記複数の受光素子が配置されており、
   前記複数の受光素子は、それぞれ前記複数の接続部のいずれかと、前記面方向について同じ位置に配され、
   前記面方向において、前記起伏の分布周期と前記複数の受光素子の配列周期との比の値が、１を除く整数である半導体装置。
2. 前記光学条件は、前記複数の受光素子のそれぞれの受光量であり、前記複数の受光素子は、前記受光量が等しくなるように配置されている請求項１に記載の半導体装置。
3. 前記複数の受光素子の上方に配置されたレンズを備え、
   前記光学条件は、前記複数の受光素子と前記レンズとの間隔であり、前記複数の受光素子は、前記間隔が等しくなるように配置されている請求項１または２に記載の半導体装置。
4. 前記起伏は複数の陥没部を有し、
   前記複数の受光素子は、前記複数の陥没部内、および、前記複数の陥没部の間のいずれか一方に配置されており、他方には配置されていない請求項１から３のいずれか一項に記載の半導体装置。
5. 基板と、前記基板の面方向に配列された複数の受光素子とを備える半導体装置であって、
   前記基板には、他の基板への前記基板の積層により応力が生じ、
   前記複数の受光素子の光学条件は、前記応力により変化し、
   前記複数の受光素子の各々は、前記応力が生じたときの前記光学条件が等しくなる位置に配置され、
   前記基板と他の基板との電気的な接続を形成する複数の接続部を備え、
   前記複数の受光素子の少なくとも一つと前記複数の接続部の少なくとも一つとの相対位置が、前記複数の受光素子の他の少なくとも一つと前記複数の接続部の他の少なくとも一つとの相対位置と同じになるように、前記複数の受光素子が配置されており、
   前記複数の受光素子は、それぞれ前記複数の接続部のいずれかと、前記面方向について同じ位置に配され、
   前記面方向において、前記応力の分布周期と前記複数の受光素子の配列周期との比の値が、１を除く整数である半導体装置。
6. 前記応力は、前記半導体装置に対する熱履歴により生じた熱応力を含む請求項５に記載の半導体装置。
7. 前記基板に積層された前記他の基板を更に備える請求項１から６のいずれか一項に記載の半導体装置。
8. 前記複数の受光素子は、それぞれ前記複数の接続部のいずれかと、前記面方向について重なる位置に配される請求項１から７のいずれか一項に記載の半導体装置。
9. 前記複数の受光素子を有し、それぞれ第１の受光帯域に対応する複数の第１のサブピクセルと、複数の他の受光素子を有し、それぞれ第２の受光帯域に対応する複数の第２のサブピクセルとを備え、前記複数の第１のサブピクセルおよび前記複数の第２のサブピクセルで画素を形成している請求項１から８のいずれか一項に記載の半導体装置。
10. 前記画素を形成する前記複数の第１のサブピクセルおよび前記複数の第２のサブピクセルにおいて、前記複数の受光素子と前記複数の他の受光素子は、互いに同じ高さ位置に配置されている請求項９に記載の半導体装置。
11. 基板と、前記基板の面方向に配列された複数の半導体素子とを備える半導体装置であって、
    前記複数の半導体素子の各々は、前記基板を他の基板に積層した場合に前記基板に生じる応力が等しく作用する位置に配置され、
    前記基板と他の基板との電気的な接続を形成する複数の接続部を備え、
    前記複数の半導体素子の少なくとも一つと前記複数の接続部の少なくとも一つとの相対位置が、前記複数の半導体素子の他の少なくとも一つと前記複数の接続部の他の少なくとも一つとの相対位置と同じになるように、前記複数の半導体素子が配置されており、
    前記複数の半導体素子は、それぞれ前記複数の接続部のいずれかと、前記面方向について同じ位置に配され、
    前記面方向において、前記応力の分布周期と前記複数の半導体素子の配列周期との比の値が、１を除く整数である半導体装置。
12. 前記基板の厚さ方向の接続を形成する複数の接続部を備え、
    前記複数の半導体素子の少なくとも一つと前記複数の接続部のいずれか一つとの相対位置が、前記複数の半導体素子の他の少なくとも一つと前記複数の接続部の他のいずれか一つとの相対位置と同じになるように、前記複数の半導体素子が配置されている請求項１１に記載の半導体装置。

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