JP6324838B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造方法に関し、例えば、トレンチゲート型電界効果トランジスタを備えた半導体装置およびその製造方法に好適に利用できるものである。

トレンチゲート型の電界効果トランジスタは、半導体基板の主面に掘られた溝内にゲート絶縁膜を介してゲート電極を埋め込んだ構造を有している。

特開平７−２６３６９２号公報（特許文献１）には、トレンチＭＯＳゲートに関する技術が記載されている。

特開２００６−３２４５７０号公報（特許文献２）には、トレンチゲート構成のパワーＭＩＳＦＥＴを有する半導体装置に関する技術が記載されている。

特開平７−２６３６９２号公報 特開２００６−３２４５７０号公報

トレンチゲート型のＭＩＳＦＥＴを備えた半導体装置においても、できるだけ信頼性を向上させることが望まれる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、半導体基板と、前記半導体基板に形成された溝と、前記溝内にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の主面上に形成された層間絶縁膜と、を有している。そして、前記ゲート電極の上面は、前記溝に隣接する領域の前記半導体基板の上面よりも低い位置にあり、前記ゲート電極上でかつ前記溝の側壁上に側壁絶縁膜が形成され、前記ゲート電極と前記側壁絶縁膜とは前記層間絶縁膜で覆われている。

また、一実施の形態によれば、半導体装置の製造方法は、（ａ）前記半導体基板を準備する工程、（ｂ）前記（ａ）工程後、前記半導体基板に溝を形成する工程、（ｃ）前記（ｂ）工程後、前記溝内にゲート絶縁膜を介してゲート電極を形成する工程、（ｄ）前記（ｃ）工程後、前記半導体基板の主面上に層間絶縁膜を形成する工程、を有している。前記（ｃ）工程で形成された前記ゲート電極の上面は、前記溝に隣接する領域の前記半導体基板の上面よりも低い位置にある。そして、前記（ｃ）工程後で、前記（ｄ）工程前に、（ｃ１）前記ゲート電極上でかつ前記溝の側壁上に側壁絶縁膜を形成する工程を更に有し、前記（ｄ）工程では、前記ゲート電極と前記側壁絶縁膜とは前記層間絶縁膜で覆われる。

一実施の形態によれば、半導体装置の性能を向上させることができる。

一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 図１の一部を拡大して示す部分拡大断面図である。 変形例の半導体装置を示す部分拡大断面図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 検討例の半導体装置の部分拡大断面図である。 図２２の検討例の半導体装置の製造工程中の要部断面図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 他の実施の形態の半導体装置の製造工程中の要部断面図である。 図１１および図２５に続く半導体装置の製造工程中の要部断面図である。 図２６と同じ半導体装置の製造工程中の要部断面図である。 図２６および図２７に続く半導体装置の製造工程中の要部断面図である。 図２８と同じ半導体装置の製造工程中の要部断面図である。 図２８および図２９に続く半導体装置の製造工程中の要部断面図である。 図３０と同じ半導体装置の製造工程中の要部断面図である。 図３０および図３１に続く半導体装置の製造工程中の要部断面図である。 図３２と同じ半導体装置の製造工程中の要部断面図である。 図３３に続く半導体装置の製造工程中の要部断面図である。 図３４に続く半導体装置の製造工程中の要部断面図である。 図３５に続く半導体装置の製造工程中の要部断面図である。 図３６に続く半導体装置の製造工程中の要部断面図である。 図３７に続く半導体装置の製造工程中の要部断面図である。 図３８に続く半導体装置の製造工程中の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の製造工程中の要部断面図である。 図４１に続く半導体装置の製造工程中の要部断面図である。 図４２に続く半導体装置の製造工程中の要部断面図である。 図４３に続く半導体装置の製造工程中の要部断面図である。 図４４に続く半導体装置の製造工程中の要部断面図である。 図４５に続く半導体装置の製造工程中の要部断面図である。 図４６に続く半導体装置の製造工程中の要部断面図である。 図４７に続く半導体装置の製造工程中の要部断面図である。 図４８に続く半導体装置の製造工程中の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の製造工程中の要部断面図である。 図５１に続く半導体装置の製造工程中の要部断面図である。 図５２に続く半導体装置の製造工程中の要部断面図である。 図５３に続く半導体装置の製造工程中の要部断面図である。 図５４に続く半導体装置の製造工程中の要部断面図である。 図５５に続く半導体装置の製造工程中の要部断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

（実施の形態１）
＜半導体装置の構造について＞
図１および図２は、本実施の形態の半導体装置の要部断面図である。図３は、図１の一部を拡大して示す部分拡大断面図である。図１は、トランジスタセル形成領域を横切る断面図に対応し、図２は、ゲート用のボンディングパッドＰＤＧを横切る断面図に対応している。

本実施の形態の半導体装置は、トレンチゲート型の電界効果トランジスタ、例えばトレンチゲート型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、を備えた半導体装置である。このため、本実施の形態の半導体装置を構成する半導体基板ＳＢには、トレンチゲート型のＭＩＳＦＥＴが形成されている。トレンチゲート型のＭＩＳＦＥＴは、トレンチ型ゲート構造（基板に設けた溝に埋め込まれたゲート電極構造）を有するＭＩＳＦＥＴである。

半導体基板ＳＢに形成されたトレンチゲート型ＭＩＳＦＥＴは、パワートランジスタ（パワー半導体素子）とみなすこともできる。このため、本実施の形態の半導体装置は、パワートランジスタ（パワー半導体素子）としてトレンチゲート型のＭＩＳＦＥＴを備えた半導体装置と言うこともできる。

図１および図２に示されるように、本実施の形態の半導体装置を構成する半導体基板ＳＢは、例えばヒ素（Ａｓ）が導入されたｎ^＋型の単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）ＳＢ１と、基板本体ＳＢ１の主面上に形成された、例えばｎ⁻型の単結晶シリコンからなる半導体層（エピタキシャル層、エピタキシャル半導体層）ＥＰと、を有している。半導体層ＥＰは、エピタキシャル層（エピタキシャル半導体層）であり、基板本体ＳＢ１の主面上にエピタキシャル成長により形成されている。このため、半導体基板ＳＢは、いわゆるエピタキシャルウエハである。基板本体ＳＢ１と半導体層ＥＰとは、同じ導電型（ここではｎ型）であるが、基板本体ＳＢ１の不純物濃度（ｎ型不純物濃度）は、半導体層ＥＰの不純物濃度（ｎ型不純物濃度）よりも高くなっている。このため、基板本体ＳＢ１の抵抗率（比抵抗）は、半導体層ＥＰの抵抗率（比抵抗）よりも低い。

半導体基板ＳＢに形成されたトレンチゲート型ＭＩＳＦＥＴの具体的な構成について、以下に説明する。

半導体基板ＳＢの主面に、パワートランジスタ（パワー半導体素子）を構成するトレンチゲート型のＭＩＳＦＥＴが形成されている。具体的には、半導体基板ＳＢの主面には、複数の単位トランジスタセルＱ１が形成されており、半導体基板ＳＢに形成された複数の単位トランジスタセルＱ１が並列に接続されることで、１つのパワートランジスタが形成されている。図３には、繰り返し単位である１つの単位トランジスタセルＱ１が示されており、この図３の構造（単位トランジスタセルＱ１）が、図１の横方向に繰り返されている。

各単位トランジスタセルＱ１は、トレンチゲート型のＭＩＳＦＥＴで構成されている。なお、トレンチゲート型のＭＩＳＦＥＴは、トレンチ型ゲート構造（基板に設けた溝に埋め込まれたゲート電極構造）を有するＭＩＳＦＥＴである。ここで、半導体基板ＳＢの主面において、パワートランジスタを構成する複数の単位トランジスタセルＱ１が形成（配置）されている平面領域を、トランジスタセル形成領域と称することとする。

基板本体ＳＢ１および半導体層ＥＰ（ｎ型半導体領域ＥＰＮ）は、上記単位トランジスタセルＱ１のドレイン領域としての機能を有している。

半導体基板ＳＢの裏面（すなわち基板本体ＳＢ１の裏面）全面に、ドレイン電極用の裏面電極（裏面ドレイン電極、ドレイン電極）ＢＥが形成されている。この裏面電極ＢＥは、例えば、半導体基板ＳＢの裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層の積層膜により、形成することができる。

なお、半導体基板ＳＢにおいて、半導体層ＥＰが形成されている側とは反対側の主面を、半導体基板ＳＢの裏面と称することとする。また、基板本体ＳＢ１において、半導体層ＥＰが形成されている側とは反対側の主面を、基板本体ＳＢ１の裏面と称することとする。このため、半導体基板ＳＢの裏面と、基板本体ＳＢ１の裏面とは、同じものである。また、半導体基板ＳＢにおいて、溝ＴＲが形成されている側の主面を、半導体基板ＳＢの上面と称することとする。また、半導体層ＥＰにおいて、溝ＴＲが形成されている側の主面を、半導体層ＥＰの上面と称することとする。このため、半導体基板ＳＢの上面と半導体層ＥＰの上面とは、同じものである。

また、トランジスタセル形成領域の半導体層ＥＰ中には、ｐ型半導体領域ＰＲ１が形成されており、このｐ型半導体領域ＰＲ１は、上記単位トランジスタセルＱ１のチャネル形成領域としての機能を有している。

また、トランジスタセル形成領域の半導体層ＥＰにおいて、ｐ型半導体領域ＰＲ１の上部にｎ^＋型半導体領域ＮＲが形成されており、このｎ^＋型半導体領域ＮＲは、上記単位トランジスタセルＱ１のソース領域としての機能を有している。従って、ｎ^＋型半導体領域ＮＲはソース用の半導体領域である。ｎ^＋型半導体領域ＮＲの下には、ｐ型半導体領域ＰＲ１が存在している。

ここで、半導体層ＥＰのうち、ｎ型のエピタキシャル半導体層として形成されたときのｎ型の状態が維持されている領域を、ｎ型半導体領域（ｎ型半導体層）ＥＰＮと称することとする。半導体層ＥＰには、ｎ^＋型半導体領域ＮＲ、ｐ型半導体領域ＰＲ１およびｐ^＋型半導体領域ＰＲ２が形成されているが、それらを除く領域であって、ｎ型の半導体層ＥＰを形成した後に不純物の注入が行われていない領域が、ｎ型半導体領域ＥＰＮに対応している。ｐ型半導体領域ＰＲ１の下にはｎ型半導体領域ＥＰＮが存在している。このｎ型半導体領域ＥＰＮが、上記単位トランジスタセルＱ１のドレイン領域として機能することができる。

また、半導体基板ＳＢ（具体的には半導体層ＥＰ）には、その主面から半導体基板ＳＢの厚さ方向に延びる溝（トレンチ）ＴＲが形成されており、溝ＴＲ内には、ゲート絶縁膜ＧＦを介してゲート電極ＧＥが形成されている（埋め込まれている）。半導体基板ＳＢ（半導体層ＥＰ）に形成された溝ＴＲの底面および側面には、酸化シリコン膜などの絶縁膜からなるゲート絶縁膜ＧＦが形成されているため、溝ＴＲに埋め込まれたゲート電極ＧＥと半導体基板ＳＢ（半導体層ＥＰ）との間には、ゲート絶縁膜ＧＦが介在した状態になっている。すなわち、ゲート電極ＧＥと溝の底面および側面との間には、ゲート絶縁膜ＧＦが介在している。

ゲート電極ＧＥは、半導体基板ＳＢの溝ＴＲ内に埋め込まれた導電膜（導電体膜）からなり、例えばｎ型不純物（例えばリン）が導入された多結晶シリコン膜（ドープトシリコン膜）からなる。ゲート電極ＧＥは、上記単位トランジスタセルＱ１のゲート電極としての機能を有している。

溝ＴＲは、半導体基板ＳＢの上面から、ｎ^＋型半導体領域ＮＲとｐ型半導体領域ＰＲ１とを貫通し（通り抜け）、ｎ型の半導体層ＥＰ中（すなわちｎ型半導体領域ＥＰＮ中）で終端するように形成されている。このため、溝ＴＲの底面は、ｎ^＋型半導体領域ＮＲの底面（すなわちｎ^＋型半導体領域ＮＲとｐ型半導体領域ＰＲ１との境界面）よりも深く、かつ、ｐ型半導体領域ＰＲ１の底面（すなわちｐ型半導体領域ＰＲ１とｎ型半導体領域ＥＰＮとの境界面）よりも深いが、基板本体ＳＢ１には達しておらず、ｎ型の半導体層ＥＰ（すなわちｎ型半導体領域ＥＰＮ）の途中（深さ方向の途中）に位置している。

このため、溝ＴＲに隣接する領域の半導体基板ＳＢ（半導体層ＥＰ）には、ソース用のｎ^＋型半導体領域ＮＲと、ｎ^＋型半導体領域ＮＲの下に位置するチャネル形成用のｐ型半導体領域ＰＲ１と、ｐ型半導体領域ＰＲ１の下に位置するドレイン用のｎ型半導体領域ＥＰＮとが存在している。

なお、本願において、「深さ」または「深さ位置」に言及する場合、「深さ」または「深さ位置」とは、半導体基板ＳＢの上面を基準とし、半導体基板ＳＢの上面からの距離（半導体基板ＳＢの上面に垂直な方向の深さ）に対応している。そして、半導体基板ＳＢの上面から遠い側（換言すれば半導体基板ＳＢの裏面に近い側）を深い側とし、半導体基板ＳＢの上面に近い側を浅い側とする。

また、本願において、「高さ」または「高さ位置」に言及する場合、「高さ」または「高さ位置」とは、半導体基板ＳＢの裏面を基準とし、半導体基板ＳＢの裏面からの距離（半導体基板ＳＢの裏面に垂直な方向の高さ）に対応している。そして、半導体基板ＳＢの裏面から遠い側を高い側とし、半導体基板ＳＢの裏面に近い側を低い側とする。

また、図１および図３に示される各溝ＴＲおよびそれに埋め込まれた各ゲート電極ＧＥは、図１および図３の紙面に垂直な方向に延在しているが、ゲート電極ＧＥ同士は、図１および図３の断面図には示されない領域において一体的に連結されている。このため、トランジスタセル形成領域に形成されている複数の単位トランジスタセルＱ１のゲート電極ＧＥは、互いに電気的に接続されるとともに、後述のゲート用配線Ｍ１Ｇに電気的に接続されている。

ゲート絶縁膜ＧＦを介して溝ＴＲに埋め込まれたゲート電極ＧＥの上面は、溝ＴＲに隣接する領域の半導体基板ＳＢの上面（半導体層ＥＰの上面）よりも低い位置にある。なお、溝ＴＲに隣接する領域においては、半導体基板ＳＢ（半導体層ＥＰ）の上層部にソース用のｎ^＋型半導体領域ＮＲが形成されているため、溝ＴＲに隣接する領域の半導体基板ＳＢの上面（半導体層ＥＰの上面）は、溝ＴＲに隣接する領域におけるソース用のｎ^＋型半導体領域ＮＲの上面と同じである。このため、ゲート絶縁膜ＧＦを介して溝ＴＲに埋め込まれたゲート電極ＧＥの上面は、溝ＴＲに隣接する領域のｎ^＋型半導体領域ＮＲの上面よりも低い位置にある。

但し、ゲート絶縁膜ＧＦを介して溝ＴＲに埋め込まれたゲート電極ＧＥの上面は、ｎ^＋型半導体領域ＮＲの底面（すなわちｎ^＋型半導体領域ＮＲとｐ型半導体領域ＰＲ１との境界面）よりも高い位置にあることが望ましい。換言すれば、半導体基板ＳＢの厚み方向に見たときに、溝ＴＲ内に形成されたゲート電極ＧＥが、ソース用のｎ^＋型半導体領域ＮＲと部分的に重なっていることが望ましい。これにより、ゲート電極ＧＥに所定の電圧を印加してチャネルを反転したときに、ソース用のｎ^＋型半導体領域ＮＲとドレイン用のｎ型半導体領域ＥＰＮ（ｎ型の半導体層ＥＰ）との間に、ゲート電極ＧＥの側面（すなわち溝ＴＲの側面）に沿って電流を的確に流すことができるようになる。

このように、本実施の形態の半導体装置は、溝ＴＲ内にゲート絶縁膜ＧＦを介して形成されたゲート電極ＧＥと、半導体基板ＳＢにおける溝ＴＲに隣接する領域に形成された、ソース用のｎ^＋型半導体領域ＮＲ、ｎ^＋型半導体領域ＮＲの下に位置するチャネル形成用のｐ型半導体領域ＰＲ１、および、ｐ型半導体領域ＰＲ１の下に位置するドレイン用のｎ型半導体領域ＥＰＮとを有している。

ゲート絶縁膜ＧＦを介して溝ＴＲに埋め込まれたゲート電極ＧＥ上で、かつ、溝ＴＲの側壁上に、側壁絶縁膜（サイドウォールスペーサ）ＳＷが形成されている。すなわち、側壁絶縁膜ＳＷは、溝ＴＲの側壁（ゲート電極ＧＥの上面よりも高い部分の溝ＴＲの側壁）に隣接するように、ゲート電極ＧＥの上面上に形成されている。側壁絶縁膜ＳＷは、ゲート電極ＧＥの上面よりも高い部分の溝ＴＲの側壁上に、サイドウォールスペーサ状に形成されている。なお、溝ＴＲの側面と、溝ＴＲの側壁とは、同義である。

次に、半導体基板ＳＢよりも上層の構造について説明する。

半導体基板ＳＢの上面（すなわち半導体層ＥＰの上面）上には、ゲート電極ＧＥおよび側壁絶縁膜ＳＷを覆うように、絶縁膜（層間絶縁膜）ＩＬが形成されている。絶縁膜ＩＬは、層間絶縁膜であり、例えば酸化シリコン膜からなる。ゲート電極ＧＥおよび側壁絶縁膜ＳＷは、絶縁膜ＩＬによって覆われている。

絶縁膜ＩＬにはコンタクトホール（開口部、貫通孔）ＣＴ１，ＣＴ２が形成されている。コンタクトホールＣＴ１は、ソース用のコンタクトホールであり、トランジスタセル形成領域において、平面視で隣り合う溝ＴＲの間に形成（配置）されている。コンタクトホールＣＴ１は、絶縁膜ＩＬを貫通して半導体層ＥＰに達している。

図１および図３に示されるように、コンタクトホールＣＴ１は、絶縁膜ＩＬを貫通するとともに、更に半導体基板ＳＢ（半導体層ＥＰ）の一部を掘り込んでおり、ｎ^＋型半導体領域ＮＲを貫通している。コンタクトホールＣＴ１の底面は、ｎ^＋型半導体領域ＮＲの底面（すなわちｎ^＋型半導体領域ＮＲとｐ型半導体領域ＰＲ１との境界面）よりも深いが、かつ、ｐ型半導体領域ＰＲ１の底面（すなわちｐ型半導体領域ＰＲ１とｎ型の半導体層ＥＰとの境界面）よりも浅い位置にある。ｐ型半導体領域ＰＲ１内において、コンタクトホールＣＴ１の底面に隣接する位置には、ｐ型半導体領域ＰＲ１よりも高不純物濃度のｐ^＋型半導体領域ＰＲ２が形成されている。このため、コンタクトホールＣＴ１からは、ｎ^＋型半導体領域ＮＲとｐ^＋型半導体領域ＰＲ２とが露出されている。

コンタクトホールＣＴ２は、ゲート用のコンタクトホールであり、図２に示されている。図２の場合は、ゲート電極ＧＥと一体的に形成されたゲート引き出し用配線部（ゲート引き出し部）ＧＥ１を溝ＴＲの外部の半導体基板ＳＢ上に延在させて、そのゲート引き出し用配線部ＧＥ１の上にコンタクトホールＣＴ２を形成しており、コンタクトホールＣＴ２の底部では、ゲート引き出し用配線部ＧＥ１の一部が露出されている。ゲート引き出し用配線部ＧＥ１は、溝ＴＲ内のゲート電極ＧＥを溝ＴＲ外の半導体基板ＳＢの上面上に引き出して半導体基板ＳＢの表面上に延在させた部分であり、ゲート引き出し部とみなすことができる。すなわち、ゲート引き出し用配線部ＧＥ１は、溝ＴＲ内に埋め込まれたゲート電極ＧＥと一体的に形成されて溝ＴＲ外の半導体基板ＳＢ上に延在するゲート引き出し部である。

図１の場合は、ゲート引き出し用配線部ＧＥ１は、半導体層ＥＰ上にゲート絶縁膜ＧＦと同層の絶縁膜を介して形成されている。他の形態として、半導体層ＥＰ上に形成したフィールド絶縁膜（図示せず）上にゲート引き出し用配線部ＧＥ１を形成する（延在させる）こともできる。

コンタクトホールＣＴ１，ＣＴ２内には、導電体部（接続用導体部）として導電性のプラグＰＧが埋め込まれている。

プラグＰＧは、コンタクトホールＣＴ１，ＣＴ２の底部および側壁（側面）上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールＣＴ１，ＣＴ２を埋め込むように形成された主導体膜とで形成されているが、図面の簡略化のために、図１〜図３では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。なお、プラグＰＧを構成するバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜を用いることができ、プラグＰＧを構成する主導体膜は、例えばタングステン膜を用いることができる。ここで、ソース用のコンタクトホールＣＴ１に埋め込まれたプラグＰＧを、符号ＰＧＳを付してソース用プラグＰＧＳと称することとし、また、ゲート用のコンタクトホールＣＴ２に埋め込まれたプラグＰＧを、符号ＰＧＧを付してゲート用プラグＰＧＧと称することとする。

ゲート用のコンタクトホールＣＴ２内に埋め込まれているゲート用プラグＰＧＧは、その底部でゲート引き出し用配線部ＧＥ１に接している。このため、ゲート用プラグＰＧＧは、ゲート引き出し用配線部ＧＥ１に電気的に接続されている。

ソース用のコンタクトホールＣＴ１は、トランジスタセル形成領域において、平面視で溝ＴＲの間の半導体基板ＳＢの上方に形成されており、絶縁膜ＩＬおよびｎ^＋型半導体領域ＮＲを貫通して、ソース用のコンタクトホールＣＴ１の底面がｐ^＋型半導体領域ＰＲ２に接している。このため、ソース用のコンタクトホールＣＴ１内に埋め込まれたソース用プラグＰＧＳは、絶縁膜ＩＬおよびｎ^＋型半導体領域ＮＲを貫通し、ソース用プラグＰＧＳの底面がｐ^＋型半導体領域ＰＲ２に接し、ソース用プラグＰＧＳの側面の一部（具体的には底部近傍の側面）が、ｎ^＋型半導体領域ＮＲに接している。従って、ソース用プラグＰＧＳは、ｎ^＋型半導体領域ＮＲとｐ^＋型半導体領域ＰＲ２との両方に電気的に接続されている。

ソース用プラグＰＧＳは、ソース用のｎ^＋型半導体領域ＮＲに電気的に接続されるとともに、ｐ^＋型半導体領域ＰＲ２にも電気的に接続されているが、このｐ^＋型半導体領域ＰＲ２は、ｐ型半導体領域ＰＲ１に接して電気的に接続されている。このため、ソース用プラグＰＧＳは、ｐ^＋型半導体領域ＰＲ２を通じて、チャネル形成用のｐ型半導体領域ＰＲ１と電気的に接続されていることになる。ソース用プラグＰＧＳは、後述のソース用配線Ｍ１Ｓに電気的に接続されているため、ソース用配線Ｍ１Ｓが、ソース用のｎ^＋型半導体領域ＮＲだけでなく、チャネルとなるｐ型半導体領域ＰＲ１にも電気的に接続されていることになり、これにより、ベース電位を一定とすることができる。

プラグＰＧが埋め込まれた絶縁膜ＩＬ上には、導電膜（導電体）からなる配線Ｍ１が形成されている。配線Ｍ１は、ソース用配線Ｍ１Ｓとゲート用配線Ｍ１Ｇとを含んでいる。ソース用配線Ｍ１Ｓとゲート用配線Ｍ１Ｇとは、同工程で同層に形成されている。

配線Ｍ１のうちのゲート用配線Ｍ１Ｇは、ゲート用プラグＰＧＧ上にも延在してゲート用プラグＰＧＧ（の上面）に接することで、ゲート用プラグＰＧＧに電気的に接続されている。このため、ゲート用配線Ｍ１Ｇは、ゲート用プラグＰＧＧを介して、ゲート引き出し用配線部ＧＥ１に電気的に接続されている。従って、ゲート用配線Ｍ１Ｇは、ゲート用プラグＰＧＧおよびゲート引き出し用配線部ＧＥ１を介して、トランジスタセル形成領域のゲート電極ＧＥと電気的に接続されている。

ソース用配線Ｍ１Ｓは、複数の単位トランジスタセルＱ１が形成されている平面領域（トランジスタセル形成領域）のほぼ全体に形成されており、各ソース用プラグＰＧＳの上面はソース用配線Ｍ１Ｓの下面に接している。このため、各ソース用プラグＰＧＳはソース用配線Ｍ１Ｓと電気的に接続されている。すなわち、トランジスタセル形成領域に形成された複数のソース用プラグＰＧＳは、共通のソース用配線Ｍ１Ｓに電気的に接続されている。ゲート用配線Ｍ１Ｇは、平面視において、ソース用配線Ｍ１Ｓと重ならない位置に形成されており、例えば、平面視においてソース用配線Ｍ１Ｓ（トランジスタセル形成領域）の周囲に形成されている。

ソース用のコンタクトホールＣＴ１は、トランジスタセル形成領域において、平面視で溝ＴＲの間の半導体基板ＳＢの上方に形成されている。このため、コンタクトホールＣＴ１はトランジスタセル形成領域において複数形成され、それら複数のコンタクトホールＣＴ１に埋め込まれたソース用プラグＰＧＳを介して、トランジスタセル形成領域に設けられた複数の単位トランジスタセルＱ１のソース領域（ｎ^＋型半導体領域ＮＲ）とチャネル形成領域（ｐ型半導体領域ＰＲ１）とが、共通のソース用配線Ｍ１Ｓに電気的に接続されている。従って、ソース用配線Ｍ１Ｓは、ソース用プラグＰＧＳを介して、トランジスタセル形成領域に設けられた複数の単位トランジスタセルＱ１のソース領域（ｎ^＋型半導体領域ＮＲ）およびチャネル形成領域（ｐ型半導体領域ＰＲ１）に電気的に接続されている。

また、図２の場合は、ゲート電極ＧＥと一体的に形成されたゲート引き出し用配線部ＧＥ１を溝ＴＲの外部の半導体基板ＳＢ上に延在させて、そのゲート引き出し用配線部ＧＥ１上にゲート用のコンタクトホールＣＴ２およびそれを埋めるゲート用プラグＰＧＧを配置することで、ゲート引き出し用配線部ＧＥ１をゲート用プラグＰＧＧに接続している。この場合、ゲート電極ＧＥは、ゲート引き出し用配線部ＧＥ１およびゲート用プラグＰＧＧを介して、ゲート用配線Ｍ１Ｇに電気的に接続される。他の形態として、トランジスタセル形成領域の周囲において、溝ＴＲに埋め込まれたゲート電極ＧＥ上にゲート用のコンタクトホールＣＴ２およびそれを埋めるゲート用プラグＰＧＧを配置することで、溝ＴＲに埋め込まれたゲート電極ＧＥをゲート用プラグＰＧＧに接続することもできる。この場合、トランジスタセル形成領域の周囲において、ゲート用プラグＰＧＧがゲート電極ＧＥ上に配置されて、ゲート電極ＧＥと接して電気的に接続され、それによって、ゲート電極ＧＥは、ゲート用プラグＰＧＧを介してゲート用配線Ｍ１Ｇに電気的に接続される。いずれにしても、ゲート用配線Ｍ１Ｇは、ゲート用プラグＰＧＧを介して、トランジスタセル形成領域に設けられた複数の単位トランジスタセルＱ１のゲート電極ＧＥに電気的に接続されている。

ゲート用配線Ｍ１Ｇおよびソース用配線Ｍ１Ｓは、プラグＰＧが埋め込まれた絶縁膜ＩＬ上に導電膜（導電体膜）を形成し、この導電膜をパターニングすることにより形成されている。すなわち、ゲート用配線Ｍ１Ｇおよびソース用配線Ｍ１Ｓは、パターニングされた導電膜により形成されている。このため、ゲート用配線Ｍ１Ｇとソース用配線Ｍ１Ｓとは、同層の導電膜からなる。但し、ゲート用配線Ｍ１Ｇとソース用配線Ｍ１Ｓとは、互いに分離されている。配線Ｍ１（ゲート用配線Ｍ１Ｇおよびソース用配線Ｍ１Ｓ）を構成する導電膜は、金属膜からなり、好ましくはアルミニウム膜またはアルミニウム合金膜からなる。アルミニウム合金膜を用いる場合は、例えば、Ａｌ（アルミニウム）を主成分とし、Ｓｉ（シリコン）およびＣｕ（銅）のどちらか一方または両方を添加した合金膜などを用いることができる。

また、図１および図３の場合は、ソース用プラグＰＧＳの底面に接しかつｐ型半導体領域ＰＲ１に内包される位置に、ｐ型半導体領域ＰＲ１よりも高不純物濃度のｐ^＋型半導体領域ＰＲ２を設け、そのｐ^＋型半導体領域ＰＲ２を介してソース用プラグＰＧＳをｐ型半導体領域ＰＲ１に電気的に接続している。他の形態として、ｐ^＋型半導体領域ＰＲ２の形成を省略し、ソース用プラグＰＧＳがｐ型半導体領域ＰＲ１と直接的に接するようにすることで、ソース用プラグＰＧＳをｐ型半導体領域ＰＲ１と電気的に接続することもできる。但し、ソース用プラグＰＧＳとｐ型半導体領域ＰＲ１との間にｐ^＋型半導体領域ＰＲ２を介在させた場合は、ソース用プラグＰＧＳのコンタクト抵抗を低減することができるため、ソース用プラグＰＧＳとｐ型半導体領域ＰＲ１との間を低抵抗で接続することができるようになる。

また、図１〜図３では、プラグＰＧと配線Ｍ１とを別々に形成した場合が示されている。他の形態として、プラグＰＧと配線Ｍ１とを一体的に形成することもできる。その場合、ゲート用プラグＰＧＧとゲート用配線Ｍ１Ｇとが一体的に形成され、ソース用プラグＰＧＳとソース用配線Ｍ１Ｓとが一体的に形成される。

配線Ｍ１（ゲート用配線Ｍ１Ｇおよびソース用配線Ｍ１Ｓ）は、表面保護のための絶縁膜（保護膜、表面保護膜）ＰＡにより覆われている。すなわち、絶縁膜ＩＬ上に、配線Ｍ１（ゲート用配線Ｍ１Ｇおよびソース用配線Ｍ１Ｓ）を覆うように、絶縁膜ＰＡが形成されている。この絶縁膜ＰＡは、半導体装置の最上層の膜（絶縁膜）である。絶縁膜ＰＡは、パッシベーション膜とみなすこともできる。絶縁膜ＰＡは、例えば、ポリイミド系の樹脂などからなる。

絶縁膜ＰＡには複数の開口部ＯＰが形成されており、各開口部ＯＰからは、配線Ｍ１の一部が露出されている。開口部ＯＰから露出する配線Ｍ１が、ボンディングパッド（パッド電極）となっている。

すなわち、図１に示されるように、絶縁膜ＰＡに形成された開口部ＯＰ（開口部ＯＰのうち、ゲート用のボンディングパッドを形成するための開口部ＯＰ）から露出するゲート用配線Ｍ１Ｇによって、ゲート用のボンディングパッドＰＤＧが形成される。また、図２に示されるように、絶縁膜ＰＡに形成された開口部ＯＰ（開口部ＯＰのうち、ソース用のボンディングパッドを形成するための開口部ＯＰ）から露出するソース用配線Ｍ１Ｓによって、ソース用のボンディングパッドＰＤＳが形成される。

このような構成の半導体装置においては、半導体基板ＳＢのトランジスタセル形成領域に形成されたトレンチゲート型ＭＩＳＦＥＴの動作電流は、ドレイン用のｎ型の半導体層ＥＰ（ｎ型半導体領域ＥＰＮ）とソース用のｎ^＋型半導体領域ＮＲとの間をゲート電極ＧＥの側面（すなわち、溝ＴＲの側面）に沿って半導体基板ＳＢの厚さ方向に流れるようになっている。すなわち、チャネルが半導体基板ＳＢの厚さ方向に沿って形成される。ｐ型半導体領域ＰＲ１のうち、ゲート絶縁膜ＧＦを介してゲート電極ＧＥに隣接する領域、すなわち、ｎ^＋型半導体領域ＮＲとｎ型の半導体層ＥＰ（ｎ型半導体領域ＥＰＮ）との間で溝ＴＲに沿った領域が、チャネル形成領域（チャネル層）となる。

このため、半導体基板ＳＢのトランジスタセル形成領域に形成されたトレンチゲート型ＭＩＳＦＥＴは、縦型のＭＩＳＦＥＴでもある。ここで、縦型のＭＩＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板（ここでは半導体基板ＳＢ）の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＩＳＦＥＴに対応する。

トレンチゲート型ＭＩＳＦＥＴに電流を流すには、ソース用のボンディングパッドＰＤＳ（ソース用配線Ｍ１Ｓ）よりも高電位を裏面電極ＢＥに印加した状態で、ゲート用配線Ｍ１Ｇなどを介して、ゲート電極ＧＥにしきい値電圧以上のゲート電圧を印加する。すると、トレンチゲート型ＭＩＳＦＥＴがオンして、ソース用のボンディングパッドＰＤＳと裏面電極ＢＥとの間に、ソース用配線Ｍ１Ｓ、ソース用プラグＰＧＳ、ソース領域（ｎ^＋型半導体領域ＮＲ）、チャネル層、半導体層ＥＰ（ドレイン領域）および基板本体ＳＢ１を介して、電流を流すことができる。

また、ここでは、ｎチャネル型のトレンチゲート型ＭＩＳＦＥＴを形成した場合について説明した。他の形態として、ｎ型とｐ型の導電型を逆にすることもできる。

図４は、本実施の形態の半導体装置の変形例を示す部分拡大断面図（要部断面図）であり、上記図３に対応するものである。上記図３の場合は、側壁絶縁膜ＳＷと溝ＴＲの側面（側壁）との間には、ゲート絶縁膜ＧＦは介在しておらず、側壁絶縁膜ＳＷは溝ＴＲの側面（側壁）に接していた。それに対して、図４の場合は、側壁絶縁膜ＳＷと溝ＴＲの側面（側壁）との間にも、ゲート絶縁膜ＧＦが延在している。すなわち、図４の場合、ゲート絶縁膜ＧＦは、ゲート電極ＧＥと溝ＴＲの底面および側面（側壁）との間だけでなく、側壁絶縁膜ＳＷと溝ＴＲの側面（側壁）との間にも形成されている。このため、図４の場合は、側壁絶縁膜ＳＷはゲート絶縁膜ＧＦを介して溝ＴＲの側面（側壁）に隣接している。図４の変形例の半導体装置の他の構成は、図３の半導体装置と基本的には同じであるので、ここではその繰り返しの説明は省略する。

なお、図４を参照して説明した変形例は、後述の実施の形態２，３，４に適用することもできる。

＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造工程について、図５〜図２１を参照して説明する。図５〜図２１は、半導体装置の製造工程中の要部断面図であり、上記図１に対応する領域の断面図が示されている。

本実施の形態の半導体装置を製造するには、まず、図５に示されるように、半導体基板ＳＢを準備する。

半導体基板（半導体ウエハ）ＳＢは、例えばヒ素（Ａｓ）などのｎ型不純物が導入されたｎ^＋型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）である基板本体ＳＢ１の主面上に、例えばリン（Ｐ）などのｎ型不純物が導入されたｎ⁻型単結晶シリコンからなる半導体層ＥＰをエピタキシャル成長させることにより、形成することができる。半導体基板ＳＢは、いわゆるエピタキシャルウエハである。基板本体ＳＢ１の不純物濃度（ｎ型不純物濃度）は、半導体層ＥＰの不純物濃度（ｎ型不純物濃度）よりも高くなっており、基板本体ＳＢ１の抵抗率（比抵抗）は、半導体層ＥＰの抵抗率（比抵抗）よりも低い。半導体層ＥＰの厚みは、例えば２．５μｍ〜１０μｍ程度とすることができる。

次に、半導体基板ＳＢの主面に（すなわち半導体層ＥＰの主面に）、溝（トレンチ）ＴＲを形成する。溝ＴＲは、フォトリソグラフィ技術およびエッチング技術を用いて形成することができる。

具体的には、溝ＴＲは、例えば次のようにして形成することができる。

まず、図６に示されるように、半導体基板ＳＢ上に、ハードマスク用の絶縁膜ＨＤを形成する。絶縁膜ＨＤは、単層絶縁膜または積層絶縁膜であり、例えば窒化シリコン膜などからなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。この段階では、絶縁膜ＨＤは、半導体基板ＳＢの主面（上面）全体に形成されている。それから、絶縁膜ＨＤ上にフォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンは、溝ＴＲ形成予定領域に開口部を有している。それから、このフォトレジストパターンをエッチングマスクとして用いて絶縁膜ＨＤをエッチング（例えばドライエッチング）することで、溝ＴＲ形成予定領域の絶縁膜ＨＤを選択的に除去する。それから、このフォトレジストパターンを除去する。図６には、この段階が示されている。絶縁膜ＨＤは、溝ＴＲ形成予定領域に開口部を有した状態となっている。それから、この絶縁膜ＨＤをエッチングマスク（ハードマスク）として用いて、半導体層ＥＰをエッチング（例えばドライエッチング）することにより、図７に示されるように、半導体層ＥＰに溝ＴＲを形成する。その後、図８に示されるように、絶縁膜ＨＤをエッチング（例えばウェットエッチング）などにより除去する。このようにして、溝ＴＲを形成することができる。溝ＴＲの深さは、例えば０．５μｍ〜３．０μｍ程度とすることができる。

絶縁膜ＨＤをエッチングマスクとして半導体層ＥＰをエッチングすることにより、半導体層ＥＰに溝ＴＲを形成した後で、熱酸化などの酸化処理により溝ＴＲの内面（側面および底面）に犠牲酸化膜を形成する工程と、その犠牲酸化膜をエッチングなどにより除去する工程とを行うこともできる。この犠牲酸化膜形成工程と犠牲酸化膜除去工程とを行うことにより、溝ＴＲの底面角部に丸みを持たせることができる。この場合、犠牲酸化膜除去工程の後で、絶縁膜ＨＤを除去すればよい。

また、他の形態として、半導体基板ＳＢ上にフォトリソグラフィ技術を用いて形成したフォトレジストパターンをエッチングマスクとして用いて、半導体層ＥＰをドライエッチングすることにより、溝ＴＲを形成することもできる。

次に、図９に示されるように、例えば熱酸化法などを用いて、溝ＴＲの内面（側面および底面）に、比較的薄い酸化シリコン膜などからなる絶縁膜ＧＦａを形成する。この絶縁膜ＧＦａは、後でゲート絶縁膜ＧＦとなる絶縁膜であり、溝ＴＲの内面（側面および底面）と、半導体層ＥＰの露出する上面とに形成される。

次に、図１０に示されるように、半導体基板ＳＢの主面上に、すなわち絶縁膜ＧＦａ上に、溝ＴＲ内を埋めるように、不純物（例えばｎ型不純物）が導入された多結晶シリコン膜（ドープトポリシリコン膜）などからなる導電膜（導体膜）ＣＤを形成する。導電膜ＣＤは、ゲート電極ＧＥ形成用の導電膜である。導電膜ＣＤは、ＣＶＤ法などを用いて形成することができる。

次に、ゲート引き出し用配線部ＧＥ１形成予定領域を覆いかつそれ以外の領域を露出するようなフォトレジストパターン（図示せず）を導電膜ＣＤ上に形成してから、このフォトレジストパターンをエッチングマスクとして用いて、導電膜ＣＤをエッチバック（エッチング、異方性エッチング）する。このエッチバックにより、図１１に示されるように、溝ＴＲ内と上記フォトレジストパターンの下に導電膜ＣＤを残し、それ以外の導電膜ＣＤを除去する。その後、フォトレジストパターンは除去する。溝ＴＲ内に残存する絶縁膜ＧＦａがゲート絶縁膜ＧＦとなり、溝ＴＲ内に残存する導電膜ＣＤがゲート電極ＧＥとなり、上記フォトレジストパターンの下に残存する導電膜ＣＤがゲート引き出し用配線部ＧＥ１となる。なお、ゲート引き出し用配線部ＧＥ１は、図１１には示されていないが、上記図２に示されている。

また、導電膜ＣＤのエッチバック工程で、半導体層ＥＰの上面の絶縁膜ＧＦａ（溝ＴＲの内面以外の絶縁膜ＧＦａ）を除去することもできる。

このようにして、溝ＴＲ内に埋め込まれた導電膜ＣＤからなるゲート電極ＧＥと、ゲート電極ＧＥと一体的に形成されたゲート引き出し用配線部ＧＥ１とが形成される。ゲート電極ＧＥは、絶縁膜ＧＦａ（すなわちゲート絶縁膜ＧＦ）を介して溝ＴＲ内に埋め込まれた状態となっている。

なお、図１１にも示されるように、導電膜ＣＤのエッチバック工程では、オーバーエッチングを行うことにより、溝ＴＲに埋め込まれたゲート電極ＧＥの上面が、半導体層ＥＰの上面よりも後退する（高さが低くなる）ようにしている。図１１では、溝ＴＲに埋め込まれたゲート電極ＧＥの上面が、半導体層ＥＰの上面よりも距離Ｌ_１だけ低くなっている。ここで、半導体基板ＳＢの裏面に近い側を低い側とし、半導体基板ＳＢの裏面から遠い側を高い側としている。但し、この距離Ｌ_１は、後で形成されるｎ^＋型半導体領域ＮＲの深さ（厚み）よりも小さくする。すなわち、ゲート電極ＧＥの上面が、後で形成されるｎ^＋型半導体領域ＮＲの底面（下面）よりも高い位置になるようにする。これにより、ゲート電極ＧＥに所定の電圧を印加してチャネルを反転したときに、ソース用のｎ^＋型半導体領域ＮＲとドレイン用の半導体層ＥＰ（ｎ型半導体領域ＥＰＮ）との間に、ゲート電極ＧＥの側面（すなわち溝ＴＲの側面）に沿って電流を的確に流すことができるようになる。

次に、図１２に示されるように、半導体基板ＳＢの上面（半導体層ＥＰの上面）上に、ゲート電極ＧＥを覆うように、絶縁膜ＺＭを形成する。絶縁膜ＺＭは、酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。

次に、絶縁膜ＺＭをエッチバック（エッチング、異方性エッチング）する。このエッチバック工程により、図１３に示されるように、ゲート電極ＧＥの上面よりも高い部分の溝ＴＲの側壁上に、絶縁膜ＺＭが局所的に残存して、側壁絶縁膜（サイドウォールスペーサ）ＳＷが形成される。すなわち、側壁絶縁膜ＳＷは、ゲート電極ＧＥの上面よりも高い部分の溝ＴＲの側壁上に、サイドウォールスペーサ状に残存する絶縁膜ＺＭからなる。つまり、側壁絶縁膜ＳＷは、サイドウォールスペーサ状に形成される。側壁絶縁膜ＳＷは、ゲート電極ＧＥの上面よりも高い部分の溝ＴＲの側壁上に、自己整合的に形成される。

側壁絶縁膜ＳＷは、溝ＴＲの側壁（ゲート電極ＧＥの上面よりも高い部分の溝ＴＲの側壁）に隣接するように、ゲート電極ＧＥの上面上に形成される。絶縁膜ＺＭのエッチバック工程において、側壁絶縁膜ＳＷとなる部分以外の絶縁膜ＺＭは、エッチングされて除去される。

また、絶縁膜ＺＭのエッチバック工程においては、絶縁膜ＺＭよりも半導体層ＥＰおよびゲート電極ＧＥがエッチングされにくいエッチング条件を用いる。これにより、絶縁膜ＺＭのエッチバック工程において、半導体層ＥＰやゲート電極ＧＥがエッチングされるのを抑制または防止することができる。

次に、図１４に示されるように、半導体基板ＳＢの主面（上面）に対してｐ型の不純物（例えばホウ素（Ｂ））をイオン注入することにより、半導体層ＥＰにｐ型半導体領域ＰＲ１を形成する。ｐ型半導体領域ＰＲ１は、トランジスタセル形成領域における半導体基板ＳＢの上層部に形成される。ｐ型半導体領域ＰＲ１は、溝ＴＲに隣接する領域の半導体層ＥＰに形成される。

次に、半導体基板ＳＢの主面（上面）に対してｎ型の不純物（例えばヒ素（Ａｓ））をイオン注入することにより、半導体層ＥＰにｎ^＋型半導体領域ＮＲを形成する。ｎ^＋型半導体領域ＮＲは、溝ＴＲに隣接する領域の半導体層ＥＰに形成される。

ｎ^＋型半導体領域ＮＲの深さ（下面の深さ位置）は、ｐ型半導体領域ＰＲ１の深さ（下面の深さ位置）よりも浅い。このため、ｐ型半導体領域ＰＲ１およびｎ^＋型半導体領域ＮＲは、トランジスタセル形成領域における半導体層ＥＰの上層部（表層部）に形成されるが、ｎ^＋型半導体領域ＮＲはｐ型半導体領域ＰＲ１の上部に形成され、ｎ^＋型半導体領域ＮＲの下にｐ型半導体領域ＰＲ１が存在し、ｐ型半導体領域ＰＲ１の上にｎ^＋型半導体領域ＮＲが存在する状態になる。ｎ^＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲ１は、溝ＴＲよりも浅く形成されるため、溝ＴＲは、ｎ^＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲ１を貫通して、ｎ型の半導体層ＥＰ中で終端した状態となっている。ｎ^＋型半導体領域ＮＲは、トレンチゲート型ＭＩＳＦＥＴのソース領域としての機能を有しており、ソース用の半導体領域とみなすことができる。ｐ型半導体領域ＰＲ１は、トレンチゲート型ＭＩＳＦＥＴのチャネル形成領域としての機能を有している。

また、ここでは、ｐ型半導体領域ＰＲ１を先に形成してから、ｎ^＋型半導体領域ＮＲを形成する場合について説明したが、他の形態として、ｎ^＋型半導体領域ＮＲを先に形成してから、ｐ型半導体領域ＰＲ１を形成することもできる。図１４には、ｐ型半導体領域ＰＲ１とｎ^＋型半導体領域ＮＲとの両方を形成した段階が示されている。

次に、導入された不純物を活性化するための熱処理である活性化アニールを行う。この活性化アニールは、例えば８００〜１０００℃程度で行うことができる。これにより、半導体基板ＳＢ（半導体層ＥＰ）に形成した各半導体領域（ｐ型半導体領域ＰＲ１およびｎ^＋型半導体領域ＮＲなど）に導入された不純物を活性化させることができる。

次に、図１５に示されるように、半導体基板ＳＢの主面（上面）上に、ゲート電極ＧＥ、ゲート引き出し用配線部ＧＥ１および側壁絶縁膜ＳＷを覆うように、層間絶縁膜として絶縁膜ＩＬを形成する。絶縁膜ＩＬは、例えば酸化シリコン膜からなる。

次に、図１６に示されるように、フォトリソグラフィ法を用いて絶縁膜ＩＬ上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬをエッチング（例えばドライエッチング）し、更に、半導体層ＥＰをエッチング（例えばドライエッチング）することにより、コンタクトホールＣＴ１を形成する。コンタクトホールＣＴ１は、平面視で隣り合う溝ＴＲの間に配置され、絶縁膜ＩＬおよびｎ^＋型半導体領域ＮＲを貫通して、コンタクトホールＣＴ１の底部がｐ型半導体領域ＰＲ１に達している。このため、コンタクトホールＣＴ１の底面では、ｐ型半導体領域ＰＲ１が露出され、コンタクトホールＣＴ１の側面の下部では、ｎ^＋型半導体領域ＮＲが露出される。

次に、図１７に示されるように、コンタクトホールＣＴ１の底面から露出するｐ型半導体領域ＰＲ１に対してｐ型不純物をイオン注入することにより、コンタクトホールＣＴ１の底面に接する位置に、ｐ型半導体領域ＰＲ１よりも高不純物濃度のｐ^＋型半導体領域ＰＲ２を形成する。

ｐ^＋型半導体領域ＰＲ２の形成を省略することも可能であり、その場合は、後で形成するソース用プラグＰＧＳは、ｐ型半導体領域ＰＲ１と直接的に接することになる。但し、ｐ^＋型半導体領域ＰＲ２を形成し、ソース用プラグＰＧＳとｐ型半導体領域ＰＲ１との間にｐ^＋型半導体領域ＰＲ２を介在させた場合は、ソース用プラグＰＧＳのコンタクト抵抗を低減することができる。

次に、フォトリソグラフィ法を用いて絶縁膜ＩＬ上に形成した他のフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬをエッチング（例えばドライエッチング）することにより、コンタクトホールＣＴ２を形成する。コンタクトホールＣＴ２は、図１７には示されていないが、上記図２に示されている。コンタクトホールＣＴ２は、ゲート引き出し用配線部ＧＥ１の上に形成され、コンタクトホールＣＴ２の底部ではゲート引き出し用配線部ＧＥ１が露出される。コンタクトホールＣＴ２をコンタクトホールＣＴ１と同工程で形成する場合もあり得る。

次に、図１８に示されるように、コンタクトホールＣＴ１，ＣＴ２内に、導電体部（接続用導体部）として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。

プラグＰＧを形成するには、例えば、コンタクトホールＣＴ１，ＣＴ２の内部（底面および側壁上）を含む絶縁膜ＩＬ上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＴ１，ＣＴ２内を埋めるように形成する。その後、コンタクトホールＣＴ１，ＣＴ２の外部の不要な主導体膜およびバリア導体膜をＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図１８では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。他の形態として、絶縁膜ＩＬ上にプラグＰＧ用のバリア導体膜を残存させて、そのバリア導体膜を配線Ｍ１の下地膜として用いることも可能である。

コンタクトホールＣＴ１内に埋め込まれたプラグＰＧが、ソース用プラグＰＧＳであり、コンタクトホールＣＴ２内に埋め込まれたプラグＰＧが、ゲート用プラグＰＧＧである。ゲート用プラグＰＧＧは、コンタクトホールＣＴ１の底部でゲート引き出し用配線部ＧＥ１に接して電気的に接続される。ソース用プラグＰＧＳは、コンタクトホールＣＴ１の底部でｎ^＋型半導体領域ＮＲおよびｐ^＋型半導体領域ＰＲ２に接して、それらと電気的に接続される。

次に、図１９に示されるように、半導体基板ＳＢの主面（上面）上に、すなわちプラグＰＧが埋め込まれた絶縁膜ＩＬ上に、導電体膜（例えばアルミニウム膜またはアルミニウム合金膜を主体とする金属膜）をスパッタリング法などにより形成してから、この導電体膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ１を形成する。

配線Ｍ１のうちのソース用配線Ｍ１Ｓは、ソース用プラグＰＧＳを介して、ｎ^＋型半導体領域ＮＲおよびｐ^＋型半導体領域ＰＲ２と電気的に接続される。また、配線Ｍ１のうちのゲート用配線Ｍ１Ｇは、ゲート用プラグＰＧＧを介して、ゲート引き出し用配線部ＧＥ１に電気的に接続される。ゲート用配線Ｍ１Ｇおよびゲート用プラグＰＧＧは、図１９には示されていないが、上記図２に示されている。

また、ここでは、プラグＰＧと配線Ｍ１とを別々に形成する場合について説明した。他の形態として、プラグＰＧと配線Ｍ１とを一体的に形成することもできる。この場合、プラグＰＧを形成せずに、半導体基板ＳＢの主面上に（すなわち絶縁膜ＩＬ上に）、コンタクトホールＣＴ１，ＣＴ２内を埋めるように、導電体膜（例えばアルミニウム膜またはアルミニウム合金膜を主体とする金属膜）を形成し、この導電体膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ１を形成する。この場合は、プラグＰＧが配線Ｍ１の一部で形成された状態（すなわちプラグＰＧが配線Ｍ１と一体的に形成された状態）となる。

次に、図２０に示されるように、半導体基板ＳＢの主面上に、すなわち絶縁膜ＩＬ上に、配線Ｍ１を覆うように、絶縁膜ＰＡを形成する。絶縁膜ＰＡは、例えばポリイミド系の樹脂などからなり、表面保護のために形成する。

次に、フォトリソグラフィ技術およびエッチング技術を用いて絶縁膜ＰＡをパターニングすることにより、配線Ｍ１の一部が露出するような開口部ＯＰを絶縁膜ＰＡに形成することで、ボンディングパッド（パッド電極）を形成する。

絶縁膜ＰＡの開口部ＯＰから露出するソース用配線Ｍ１Ｓが、ソース用のボンディングパッドＰＤＳとなり、絶縁膜ＰＡの開口部ＯＰから露出するゲート用配線Ｍ１Ｇが、ゲート用のボンディングパッドＰＤＧとなる。

また、開口部ＯＰから露出する配線Ｍ１の表面（すなわちボンディングパッドの表面）上には、メッキ法などで更に金属層（図示せず）を形成する場合もある。この金属層は、例えば、下から順に形成された銅（Ｃｕ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜や、あるいは、下から順に形成されたチタン（Ｔｉ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜などからなる。この金属層を形成したことにより、下地のアルミニウム（配線Ｍ１）の表面の酸化を抑制または防止することができる。

次に、必要に応じて、半導体基板ＳＢの裏面を研削または研磨して、半導体基板ＳＢの厚みを薄くする。その後、半導体基板ＳＢの裏面（基板本体ＳＢ１の裏面）全体に金属層を蒸着法などによって被着することにより、図２１に示されるように、裏面電極（ドレイン電極）ＢＥを形成する。裏面電極ＢＥは、トレンチゲート型ＭＩＳＦＥＴのドレインに電気的に接続されており、ドレイン電極（ドレイン用裏面電極）として機能することができる。基板本体ＳＢ１および半導体層ＥＰは、トレンチ型ゲート構造を有する縦型のＭＩＳＦＥＴのドレイン領域としての機能を有している。裏面電極ＢＥは、例えば、半導体基板ＳＢの裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層の積層膜により形成することができる。

このようにして、本実施の形態の半導体装置が製造される。その後、半導体基板ＳＢをダイシングなどによって分割（分離、切断）することにより、半導体基板ＳＢから個々の半導体チップ（半導体装置）が取得される。

＜検討例について＞
図２２は、本発明者が検討した検討例の半導体装置の部分拡大断面図であり、上記図３に対応するものである。

図２２に示される検討例の半導体装置は、上記半導体層ＥＰに相当するｎ型の半導体層ＥＰ１０１に、上記溝ＴＲに相当する溝ＴＲ１０１が形成され、溝ＴＲ１０１内にゲート絶縁膜ＧＦ１０１を介してゲート電極ＧＥ１０１が埋め込まれている。溝ＴＲ１０１に隣接する領域の半導体層ＥＰ１０１には、上記ｎ^＋型半導体領域ＮＲに相当するソース用のｎ^＋型半導体領域ＮＲ１０１と、ｎ^＋型半導体領域ＮＲ１０１の下に位置し、上記ｐ型半導体領域ＰＲ１に相当するチャネル形成用のｐ型半導体領域ＰＲ１０１とが形成されている。半導体層ＥＰ１０１上に、ゲート電極ＧＥ１０１を覆うように、上記絶縁膜ＩＬに相当する層間絶縁膜ＩＬ１０１が形成され、層間絶縁膜ＩＬ１０１には上記コンタクトホールＣＴ１に相当するコンタクトホールＣＴ１０１が形成され、コンタクトホールＣＴ１０１内には、上記ソース用プラグＰＧＳに相当するソース用プラグＰＧＳ１０１が埋め込まれている。ｐ型半導体領域ＰＲ１０１内において、ソース用プラグＰＧＳ１０１の底面に隣接する位置には、上記ｐ^＋型半導体領域ＰＲ２に相当するｐ^＋型半導体領域ＰＲ１０２が形成されている。ソース用プラグＰＧＳが埋め込まれた層間絶縁膜ＩＬ１０１上には、上記ソース用配線Ｍ１Ｓに相当するソース用配線Ｍ１Ｓ１０１が形成されている。

図２３は、図２２の検討例の半導体装置の製造工程中の要部断面図であり、半導体基板ＳＢ１００の半導体層ＥＰ１０１に溝ＴＲ１０１を形成してから、溝ＴＲ１０１内にゲート絶縁膜ＧＦ１０１を介してゲート電極ＧＥ１０１を埋め込んだ段階が示されている。なお、図２３において、半導体基板ＳＢ１００は、上記半導体基板ＳＢに相当し、基板本体ＳＢ１０１は上記基板本体ＳＢ１に相当している。

図２３の構造を得た後、半導体基板ＳＢ１００に対して、ソース用のｎ^＋型半導体領域ＮＲ１０１を形成するためのイオン注入工程と、チャネル形成用のｐ型半導体領域ＰＲ１０１を形成するためのイオン注入工程を行う。これらのイオン注入工程において、ゲート電極ＧＥ１０１と半導体層ＥＰ１０１との間に介在するゲート絶縁膜ＧＦ１０１の上部（図２３に示される領域ＲＧ１０１内に位置する部分のゲート絶縁膜ＧＦ１０１に対応）が、イオン注入によるダメージを受けてしまい、絶縁耐圧が低下してしまう。これにより、ゲート電極ＧＥ１０１とｎ^＋型半導体領域ＮＲ１０１またはｐ型半導体領域ＰＲ１０１との間の耐圧が低下してしまい、半導体装置の信頼性の低下を招いてしまう。ゲート絶縁膜ＧＦ１０１の厚みを薄くする仕様においては、ゲート電極ＧＥ１０１とｎ^＋型半導体領域ＮＲ１０１またはｐ型半導体領域ＰＲ１０１との間に印加される電位差が大きいと、ゲート電極ＧＥ１０１と半導体層ＥＰ１０１との間に介在するゲート絶縁膜ＧＦ１０１が絶縁破壊してしまうことに繋がってしまう。

＜主要な特徴と効果について＞
本実施の形態の半導体装置は、半導体基板ＳＢに形成されたトレンチゲート型電界効果トランジスタを有する半導体装置であり、半導体基板ＳＢに形成された溝ＴＲと、溝ＴＲ内にゲート絶縁膜ＧＦを介して形成されたゲート電極ＧＥと、半導体基板ＳＢの主面（上面）上に形成された絶縁膜（層間絶縁膜）ＩＬとを有している。そして、ゲート電極ＧＥの上面は、溝ＴＲに隣接する領域の半導体基板ＳＢの上面よりも低い位置にあり、ゲート電極ＧＥ上でかつ溝ＴＲの側壁（側面）上に側壁絶縁膜ＳＷが形成され、ゲート電極ＧＥと側壁絶縁膜ＳＷとは絶縁膜（層間絶縁膜）ＩＬで覆われている。

また、本実施の形態の半導体装置の製造方法は、（ａ）半導体基板ＳＢを準備する工程と、（ｂ）前記（ａ）工程後、半導体基板ＳＢに溝ＴＲを形成する工程と、（ｃ）前記（ｂ）工程後、溝ＴＲ内にゲート絶縁膜ＧＦを介してゲート電極ＧＥを形成する工程と、（ｄ）前記（ｃ）工程後、半導体基板ＳＢの主面(上面)上に絶縁膜（層間絶縁膜）ＩＬを形成する工程とを有している。そして、前記（ｃ）工程で形成されたゲート電極ＧＥの上面は、溝ＴＲに隣接する領域の半導体基板ＳＢの上面よりも低い位置にあり、前記（ｃ）工程後で、前記（ｄ）工程前に、（ｃ１）ゲート電極ＧＥ上でかつ溝ＴＲの側壁（側面）上に側壁絶縁膜ＳＷを形成する工程を更に有し、前記（ｄ）工程では、ゲート電極ＧＥと側壁絶縁膜ＳＷとは絶縁膜（層間絶縁膜）ＩＬで覆われる。

本実施の形態の主要な特徴のうちの一つは、溝ＴＲ内にゲート絶縁膜ＧＦを介して形成された（埋め込まれた）ゲート電極ＧＥの上面が、溝ＴＲに隣接する領域の半導体基板ＳＢの上面（ここでは半導体層ＥＰの上面）よりも低い位置にあることである。

本実施の形態の主要な特徴のうちの他の一つは、ゲート電極ＧＥ上でかつ溝ＴＲの側壁（側面）上に側壁絶縁膜ＳＷが形成されていることである。ゲート電極ＧＥと側壁絶縁膜ＳＷとは絶縁膜（層間絶縁膜）ＩＬで覆われている。

半導体基板ＳＢ上に、溝ＴＲ内を埋めるように、ゲート電極用の導電膜ＣＤを形成した後、エッチバックにより溝ＴＲの外部の導電膜ＣＤを除去し、溝ＴＲ内に導電膜ＣＤを残すことにより、ゲート電極ＧＥを形成することができる。この際、溝ＴＲの外部の半導体基板ＳＢ上に意図せずして導電膜ＣＤが残存してしまうと、その残存部が不良を招く虞があるため、溝ＴＲの外部の半導体基板ＳＢ上に意図せずして導電膜ＣＤが残存しないようにすることが望ましい。このため、エッチバックにより溝ＴＲの外部の導電膜ＣＤを除去する際に、溝ＴＲ内に残存する導電膜ＣＤ（すなわちゲート電極ＧＥ）の上面が、溝ＴＲに隣接する領域の半導体基板ＳＢの上面（ここでは半導体層ＥＰの上面）よりも低くなるようにすれば、溝ＴＲの外部の半導体基板ＳＢ上に意図せずして導電膜ＣＤが残存してしまうのを防止することができる。

しかしながら、ゲート電極ＧＥの上面が、溝ＴＲに隣接する領域の半導体基板ＳＢの上面（ここでは半導体層ＥＰの上面）よりも低い位置にあるか否かにかかわらず、上記図２３を参照して説明したように、ゲート電極ＧＥと半導体基板ＳＢ（ここでは半導体層ＥＰ）との間に介在するゲート絶縁膜ＧＦに、イオン注入によるダメージが入ると、ゲート絶縁膜ＧＦの絶縁耐圧が低下してしまう。

それに対して、本実施の形態では、溝ＴＲ内にゲート絶縁膜ＧＦを介して形成された（埋め込まれた）ゲート電極ＧＥの上面が、溝ＴＲに隣接する領域の半導体基板ＳＢの上面（ここでは半導体層ＥＰの上面）よりも低い位置にあり、ゲート電極ＧＥ上でかつ溝ＴＲの側壁（側面）上に側壁絶縁膜ＳＷが形成されている。

本実施の形態では、側壁絶縁膜ＳＷを形成したことにより、側壁絶縁膜ＳＷを形成した後のイオン注入工程において、ゲート電極ＧＥと半導体基板ＳＢ（ここでは半導体層ＥＰ）との間に介在するゲート絶縁膜ＧＦにイオン注入によるダメージが入るのを抑制または防止することができる。すなわち、本実施の形態とは異なり、側壁絶縁膜ＳＷを形成しない場合には、ゲート電極ＧＥと半導体基板ＳＢとの間に介在するゲート絶縁膜ＧＦの上部において、イオン注入工程中にゲート絶縁膜ＧＦにも不純物イオンが打ち込まれてゲート絶縁膜ＧＦがダメージを受けてしまう。それに対して、本実施の形態のように側壁絶縁膜ＳＷが形成されていると、不純物の注入が側壁絶縁膜ＳＷによって遮られる分、イオン注入工程中にゲート絶縁膜ＧＦに打ち込まれる不純物イオンの量が少なくなり、イオン注入によりゲート絶縁膜ＧＦがダメージを受けるのを防止することができる。

このため、本実施の形態では、ゲート電極ＧＥと半導体基板ＳＢとの間に介在するゲート絶縁膜ＧＦの絶縁耐圧がイオン注入のダメージにより低下してしまうのを防止することができる。すなわち、製造された半導体装置における、ゲート電極ＧＥと半導体基板ＳＢとの間に介在するゲート絶縁膜ＧＦの絶縁耐圧を向上させることができる。従って、半導体装置の信頼性を向上させることができる。例えば、ゲート絶縁膜ＧＦの厚みを薄くする仕様であっても、ゲート電極ＧＥと半導体基板ＳＢとの間に介在するゲート絶縁膜ＧＦの絶縁耐圧を向上させることができたことで、ゲート電極ＧＥとｎ^＋型半導体領域ＮＲまたはｐ型半導体領域ＰＲ１との間に印加される電位差が大きくとも、ゲート絶縁膜ＧＦが絶縁破壊してしまうのを抑制または防止できるようになる。また、ゲート絶縁膜ＧＦを介して流れるリーク電流を低減することもできる。

本実施の形態では、ｐ型半導体領域ＰＲ１形成用のイオン注入を行う前に側壁絶縁膜ＳＷを形成したことにより、ｐ型半導体領域ＰＲ１形成用のイオン注入工程において、ゲート電極ＧＥと半導体基板ＳＢ（ここでは半導体層ＥＰ）との間に介在するゲート絶縁膜ＧＦにイオン注入によるダメージが入るのを抑制または防止することができる。また、本実施の形態では、ｎ^＋型半導体領域ＮＲ形成用のイオン注入を行う前に側壁絶縁膜ＳＷを形成したことにより、ｎ^＋型半導体領域ＮＲ形成用のイオン注入工程において、ゲート電極ＧＥと半導体基板ＳＢ（ここでは半導体層ＥＰ）との間に介在するゲート絶縁膜ＧＦにイオン注入によるダメージが入るのを抑制または防止することができる。ソース用のｎ^＋型半導体領域ＮＲを形成するためのイオン注入は、ドーズ量が特に大きいため、本実施の形態とは異なり、側壁絶縁膜ＳＷを形成していない状態でソース用のｎ^＋型半導体領域ＮＲを形成するためのイオン注入を行った場合は、ゲート電極ＧＥと半導体基板ＳＢとの間に介在するゲート絶縁膜ＧＦが受けるダメージは非常に大きなものとなり、信頼性の低下が強く懸念される。本実施の形態では、ソース用のｎ^＋型半導体領域ＮＲを形成するためのイオン注入の前に、側壁絶縁膜ＳＷを形成しておくことで、そのような懸念を回避することができる。

また、本実施の形態では、側壁絶縁膜ＳＷを形成したことにより、側壁絶縁膜ＳＷを形成した後の各種工程で、ゲート電極ＧＥと半導体基板ＳＢ（ここでは半導体層ＥＰ）との間に介在するゲート絶縁膜ＧＦがエッチングされてしまうのを抑制または防止することができ、それによって、半導体装置の信頼性を向上させることができる。

すなわち、本実施の形態とは異なり、側壁絶縁膜ＳＷを形成しない場合には、何らかのエッチング工程などが行われた際に、ゲート電極ＧＥと半導体基板ＳＢとの間に介在するゲート絶縁膜ＧＦの上部において、ゲート絶縁膜ＧＦがエッチングによるダメージを受ける虞がある。ゲート電極ＧＥと半導体基板ＳＢとの間に介在するゲート絶縁膜ＧＦに対してエッチングによるダメージが入ると、ゲート絶縁膜ＧＦの絶縁耐圧の低下につながる虞がある。それに対して、本実施の形態のように側壁絶縁膜ＳＷが形成されていると、何らかのエッチング工程などが行われた際に、側壁絶縁膜ＳＷによって遮られる（保護される）分、ゲート電極ＧＥと半導体基板ＳＢとの間に介在するゲート絶縁膜ＧＦがエッチングによるダメージを受けるのを防止することができる。

このため、本実施の形態では、ゲート電極ＧＥと半導体基板ＳＢとの間に介在するゲート絶縁膜ＧＦの絶縁耐圧がエッチングのダメージにより低下してしまうのを防止することができる。すなわち、製造された半導体装置における、ゲート電極ＧＥと半導体基板ＳＢとの間に介在するゲート絶縁膜ＧＦの絶縁耐圧を向上させることができる。従って、半導体装置の信頼性を向上させることができる。

このように、本実施の形態では、ゲート電極ＧＥの上面を、溝ＴＲに隣接する領域の半導体基板ＳＢの上面（ここでは半導体層ＥＰの上面）よりも低くしているだけではなく、ゲート電極ＧＥ上でかつ溝ＴＲの側壁（側面）上に側壁絶縁膜ＳＷを成していることで、上述のようにゲート絶縁膜ＧＦにダメージが入りにくくし、ゲート絶縁膜ＧＦの絶縁耐圧を向上させているのである。つまり、側壁絶縁膜ＳＷは、ゲート電極ＧＥと半導体基板ＳＢ（半導体層ＥＰ）との間に介在するゲート絶縁膜ＧＦの保護膜としての機能を有している。

また、側壁絶縁膜ＳＷの保護膜としての機能を考慮すると、側壁絶縁膜ＳＷの厚み（高さ）Ｔ１は、５０ｎｍ以上であることが好ましい（すなわちＴ１≧５０ｎｍ）。これにより、ゲート電極ＧＥと半導体基板ＳＢとの間に介在するゲート絶縁膜ＧＦのダメージ（イオン注入やエッチングによるダメージ）を、側壁絶縁膜ＳＷによってより的確に防ぐことができるようになる。ここで、側壁絶縁膜ＳＷの厚みＴ１は、上記図３に示されており、高さ方向の厚み（すなわち半導体基板ＳＢの主面に略垂直な方向の厚み）に対応している。

また、側壁絶縁膜ＳＷの厚みＴ１は、溝ＴＲ内にゲート絶縁膜ＧＦを介して形成された（埋め込まれた）ゲート電極ＧＥの上面と、溝ＴＲに隣接する領域の半導体基板ＳＢ（半導体層ＥＰ）の上面との高さの差Ｈ１と同じかそれよりも小さくなる（すなわちＴ１≦Ｈ１）。このため、ゲート電極ＧＥの上面と、溝ＴＲに隣接する領域の半導体基板ＳＢの上面との高さの差Ｈ１は、５０ｎｍ以上であることが好ましいことになる（すなわちＨ１≧５０ｎｍ）。ここで、ゲート電極ＧＥの上面と、溝ＴＲに隣接する領域の半導体基板ＳＢ（半導体層ＥＰ）の上面との高さの差Ｈ１は、上記図３に示されており、ゲート電極ＧＥの上面は、溝ＴＲに隣接する領域の半導体基板ＳＢ（半導体層ＥＰ）の上面よりも、差Ｈ１の分だけ低い位置にある。差Ｈ１は、上記図１１の距離Ｌ_１と概ね一致している。このため、上記図１１の距離Ｌ_１は、５０ｎｍ以上であることが好ましい（すなわちＬ_１≧５０ｎｍ）。

また、溝ＴＲ内にゲート絶縁膜ＧＦを介して形成された（埋め込まれた）ゲート電極ＧＥの上面は、ソース用のｎ^＋型半導体領域ＮＲの上面よりも低く、かつ、ソース用のｎ^＋型半導体領域ＮＲの下面（すなわちｎ^＋型半導体領域ＮＲとｐ型半導体領域ＰＲ１との境界）よりも高い位置にあることが好ましい。これにより、ｐ型半導体領域ＰＲ１において、ソース用のｎ^＋型半導体領域ＮＲとドレイン用のｎ型半導体領域ＥＰＮとの間に、溝ＴＲの側面に沿うようにチャネル（ｎ型反転層）が形成され、そのチャネルを介して、ソース用のｎ^＋型半導体領域ＮＲとドレイン用のｎ型半導体領域ＥＰＮとの間に的確に電流を流すことができるようになる。

また、ゲート電極ＧＥの上面は、ソース用のｎ^＋型半導体領域ＮＲの上面よりも低く、かつ、ソース用のｎ^＋型半導体領域ＮＲの下面よりも高い位置にある場合、ｎ^＋型半導体領域ＮＲの厚みＴ２は、上記差Ｈ１よりも大きく（Ｔ２＞Ｈ１）、また、側壁絶縁膜ＳＷの厚みＴ１よりも大きくなる（Ｔ２＞Ｔ１）。ここで、ｎ^＋型半導体領域ＮＲの厚みＴ２は、上記図３に示してある。

また、本実施の形態では、側壁絶縁膜ＳＷを形成したことにより、ソース用のｎ^＋型半導体領域ＮＲをより的確に形成できるという効果も得ることができる。これについて、図２４を参照して説明する。図２４は、半導体装置の製造工程中の要部断面図であり、イオン注入によりソース用のｎ^＋型半導体領域ＮＲを形成した段階が示されている。なお、図２４は、断面図であるが、ハッチングは省略している。

ゲート電極ＧＥの上面が、溝ＴＲに隣接する領域の半導体層ＥＰの上面ＳＦ１よりも低い位置にある場合に、本実施の形態とは異なり、側壁絶縁膜ＳＷを形成しなければ、ソース用のｎ^＋型半導体領域ＮＲを形成するためのイオン注入工程で、半導体層ＥＰの上面ＳＦ１からだけでなく、溝ＴＲの側壁から露出する半導体層ＥＰの側面ＳＦ２からも、ｎ型不純物イオンが注入されてしまう懸念がある。半導体層ＥＰの上面ＳＦ１からだけでなく、溝ＴＲの側壁から露出する半導体層ＥＰの側面ＳＦ２からも、ソース領域形成用のｎ型不純物が注入されてしまうと、ソース用のｎ^＋型半導体領域ＮＲにおける不純物プロファイルが乱れ、ソース用のｎ^＋型半導体領域ＮＲの下面の位置は、図２４において、点線で示された位置になる。この場合、しきい値電圧の低下あるいはしきい値電圧のばらつきを招き、リーク電流の増加、あるいは、オン抵抗の増加などを招く虞がある。これは、半導体装置の信頼性を低下させる。

それに対して、ゲート電極ＧＥの上面が半導体層ＥＰの上面ＳＦ１よりも低い位置にある場合に、本実施の形態のように側壁絶縁膜ＳＷを形成しておけば、ソース用のｎ^＋型半導体領域ＮＲを形成するためのイオン注入工程において、半導体層ＥＰの上面ＳＦ１から半導体層ＥＰ内に不純物が注入され、半導体層ＥＰの側面ＳＦ２側からの不純物の注入は、側壁絶縁膜ＳＷによって遮ることができる。このため、半導体層ＥＰの側面ＳＦ２側からの不純物イオンが注入されることに起因してソース用のｎ^＋型半導体領域ＮＲにおける不純物プロファイルが乱れるのを防止することができる。これにより、ソース用のｎ^＋型半導体領域ＮＲの下面の位置は、図２４において、実線で示された位置になる。すなわち、ソース用のｎ^＋型半導体領域ＮＲの下面は、半導体層ＥＰの上面に対して、ほぼ平行になる。なお、図２４では、側壁絶縁膜ＳＷは図示していない。従って、本実施の形態では、側壁絶縁膜ＳＷを形成したことにより、ソース用のｎ^＋型半導体領域ＮＲをより的確に形成できるという効果も得ることができる。これに伴い、半導体装置の信頼性を更に向上させることができる。例えば、しきい値電圧の低下あるいはしきい値電圧のばらつき、リーク電流の増加、あるいは、オン抵抗の増加などを防ぎ、半導体装置の信頼性を向上させることができる。

また、本実施の形態では、半導体基板ＳＢにトレンチゲート型のＭＩＳＦＥＴを形成した場合について説明した。他の形態として、半導体基板ＳＢに、トレンチゲート型のＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）を形成することもできる。その場合は、半導体基板ＳＢにおいて、裏面電極ＢＥに隣接する位置にｐ型半導体領域（ｐ型コレクタ領域）を形成する（すなわち裏面電極ＢＥとｎ型半導体領域ＥＰＮとの間にｐ型半導体領域（ｐ型コレクタ領域）を設ける）こと以外は、上記図１〜図３（または図１、図２および図４）の断面構造と基本的には同じになる。その場合、ドレイン用の裏面電極ＢＥは、コレクタ用の裏面電極として機能し、ソース用のボンディングパッドＰＤＳは、エミッタ用のボンディングパッドとして機能し、ソース用配線Ｍ１Ｓは、エミッタ用配線として機能する。

（実施の形態２）
本実施の形態２の半導体装置は、ダイオード素子ＤＤを更に有している点が、上記実施の形態１の半導体装置と相違している。ダイオード素子ＤＤは、例えば、ゲート保護ダイオードであり、上記ソース用配線Ｍ１Ｓと上記ゲート電極ＧＥとの間に接続されている。その場合、ダイオード素子ＤＤは、パワートランジスタのソースとゲートとの間に設けられた静電破壊防止用の保護ダイオードとして機能することができる。

以下、本実施の形態２の半導体装置の製造工程について、図２５〜図３９を参照しながら説明する。

図２５〜図３９は、本実施の形態２の半導体装置の製造工程中の要部断面図である。図２５〜図３９のうち、図２６、図２８、図３０および図３２には、トランジスタセル形成領域の断面図が示されており、ここでは、上記図１の左半分に対応する領域の断面図が示されている。また、図２５〜図３９のうち、図２５、図２７、図２９、図３１および図３３〜図３９には、ダイオード形成領域の断面図が示されている。なお、半導体基板ＳＢの主面において、ダイオード素子ＤＤが形成（配置）される平面領域を、ダイオード形成領域と称することとする。

本実施の形態２の製造工程も、上記図１１に示される構造を得るまでは、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。図２５（ダイオード形成領域）は、上記図１１と同じ工程段階が示されている。図２５に示されるように、ダイオード形成領域には、溝ＴＲや、溝ＴＲ内にゲート絶縁膜ＧＦを介して埋め込まれたゲート電極ＧＥは、形成されない。

次に、本実施の形態２においても、上記実施の形態１と同様に、上記図１２に示されるように、半導体基板ＳＢの上面（半導体層ＥＰの上面）上に、ゲート電極ＧＥを覆うように、絶縁膜ＺＭを形成する。絶縁膜ＺＭは、酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。

次に、本実施の形態２では、上記実施の形態１とは異なり、図２６（トランジスタセル形成領域）および図２７（ダイオード形成領域）に示されるように、絶縁膜ＺＭ上にシリコン膜ＰＳを形成する。シリコン膜ＰＳは、多結晶シリコン膜（ポリシリコン膜）からなる。

次に、シリコン膜ＰＳ全体に、イオン注入などを用いてｐ型不純物を導入する。これにより、シリコン膜ＰＳは、ドープトポリシリコン膜となる。イオン注入の代わりに、シリコン膜ＰＳの成膜時にシリコン膜ＰＳ中にｐ型不純物を導入することも可能である。

次に、シリコン膜ＰＳ上に、フォトリソグラフィ技術を用いてフォトレジストパターン（レジストパターン、マスク層）ＲＰ１を形成する。フォトレジストパターンＲＰ１は、トランジスタセル形成領域（図２６）には形成されず、ダイオード形成領域（図２７）に形成される。

次に、図２８（トランジスタセル形成領域）および図２９（ダイオード形成領域）に示されるように、フォトレジストパターンＲＰ１をエッチングマスクとして用いて、シリコン膜ＰＳをエッチングする。このエッチングは、シリコン膜ＰＳよりも絶縁膜ＺＭがエッチングされにくいエッチング条件を用いる。これにより、フォトレジストパターンＲＰ１で覆われていない領域のシリコン膜ＰＳを選択的にエッチングして除去するとともに、フォトレジストパターンＲＰ１の下にシリコン膜ＰＳを残存させる。シリコン膜ＰＳは、ダイオード形成領域に残存するが（図２９参照）、トランジスタセル形成領域では、シリコン膜ＰＳは除去される（図２８参照）。

次に、フォトレジストパターンＲＰ１を除去してから、図３０（トランジスタセル形成領域）および図３１（ダイオード形成領域）に示されるように、絶縁膜ＺＭ上に、フォトリソグラフィ技術を用いてフォトレジストパターン（レジストパターン、マスク層）ＲＰ２を形成する。このフォトレジストパターンＲＰ２は、トランジスタセル形成領域（図３０）には形成されず、ダイオード形成領域（図３１）に形成され、ダイオード形成領域に残存するシリコン膜ＰＳを平面視で内包している。このため、フォトレジストパターンＲＰ２は、絶縁膜ＺＭ上に、ダイオード形成領域に残存するシリコン膜ＰＳを覆うように形成される。トランジスタセル形成領域における絶縁膜ＺＭは、フォトレジストパターンＲＰ２で覆われずに露出される。

次に、図３２（トランジスタセル形成領域）および図３３（ダイオード形成領域）に示されるように、フォトレジストパターンＲＰ２をエッチングマスクとして用いて、絶縁膜ＺＭをエッチバック（エッチング、異方性エッチング）する。

この絶縁膜ＺＭのエッチバック工程は、上記実施の形態１における絶縁膜ＺＭのエッチバック工程に対応しており、トランジスタセル形成領域（図３２に対応）では、フォトレジストパターンＲＰ２が形成されていない状態で、絶縁膜ＺＭがエッチバックされる。このため、上記実施の形態１と本実施の形態２とで、トランジスタセル形成領域（上記図１３および図３２に対応）における絶縁膜ＺＭのエッチバック工程に違いはない。このため、上記実施の形態１と同様に、本実施の形態２においても、絶縁膜ＺＭのエッチバック工程により、トランジスタセル形成領域（図３２に対応）において、ゲート電極ＧＥの上面よりも高い部分の溝ＴＲの側壁上に、側壁絶縁膜ＳＷが形成される。形成された側壁絶縁膜ＳＷについては、本実施の形態２も上記実施の形態１と基本的には同じであるので、ここではその繰り返しの説明は省略する。

一方、本実施の形態２では、ダイオード形成領域（図３３）においては、フォトレジストパターンＲＰ２が形成されている状態で、絶縁膜ＺＭがエッチバックされるため、フォトレジストパターンＲＰ２の下に絶縁膜ＺＭが残存し、フォトレジストパターンＲＰ２で覆われない部分の絶縁膜ＺＭがエッチバックされて除去される。絶縁膜ＺＭのエッチバック工程の後、図３４（ダイオード形成領域）に示されるように、フォトレジストパターンＲＰ２は除去される。

このようにして、トランジスタセル形成領域においては、上記図１３に示されるように、ゲート電極ＧＥ上でかつ溝ＴＲの側壁上に側壁絶縁膜ＳＷが形成され、ダイオード形成領域においては、図３４に示されるように、半導体基板ＳＢ（半導体層ＥＰ）上に、絶縁膜ＺＭを介してシリコン膜ＰＳが形成された構造が得られる。シリコン膜ＰＳは、ダイオード素子ＤＤ用のシリコン膜である。

次に、上記実施の形態１と同様に、本実施の形態２においても、上記図１４に示されるように、トランジスタセル形成領域において、半導体層ＥＰにチャネル形成用のｐ型半導体領域ＰＲ１とソース用のｎ^＋型半導体領域ＮＲとを、それぞれイオン注入により形成する。ｐ型半導体領域ＰＲ１とｎ^＋型半導体領域ＮＲの形成法については、本実施の形態２も、上記実施の形態１と基本的には同じである。但し、本実施の形態２では、図３５（ダイオード形成領域）に示されるように、ｐ型半導体領域ＰＲ１を形成するイオン注入工程で、ダイオード形成領域におけるシリコン膜ＰＳにｐ型半導体領域ＰＳ１が形成され、また、ｎ^＋型半導体領域ＮＲを形成するイオン注入工程で、ダイオード形成領域におけるシリコン膜ＰＳにｎ^＋型半導体領域ＰＳ２が形成される。なお、図３５は、上記図１４と同じ工程段階のダイオード形成領域が示されている。

すなわち、本実施の形態２では、トランジスタセル形成領域におけるｐ型半導体領域ＰＲ１とダイオード形成領域におけるｐ型半導体領域ＰＳ１とを、同じ（共通の）イオン注入により形成する。また、本実施の形態２では、トランジスタセル形成領域におけるｎ^＋型半導体領域ＮＲとダイオード形成領域におけるｎ^＋型半導体領域ＰＳ２とを、同じ（共通の）イオン注入により形成する。

これにより、ダイオード形成領域のシリコン膜ＰＳに、ｐ型半導体領域ＰＳ１とｎ^＋型半導体領域ＰＳ２とが形成されることで、ダイオード素子ＤＤが形成される。すなわち、ｐ型半導体領域ＰＳ１とｎ^＋型半導体領域ＰＳ２とのＰＮ接合により、ＰＮ接合ダイオードが形成される。ｐ型半導体領域ＰＳ１とｎ^＋型半導体領域ＰＳ２とは、ダイオード素子ＤＤの構成要素である。

次に、上記実施の形態１と同様に、本実施の形態２においても、活性化アニールを行う。

次に、上記実施の形態１と同様に、本実施の形態２においても、上記図１５および図３６（ダイオード形成領域）に示されるように、半導体基板ＳＢの主面（上面）上に、ゲート電極ＧＥ、ゲート引き出し用配線部ＧＥ１および側壁絶縁膜ＳＷを覆うように、層間絶縁膜として絶縁膜ＩＬを形成する。ダイオード形成領域（図３５）においては、絶縁膜ＩＬは、半導体基板ＳＢの主面（上面）上に、絶縁膜ＺＭおよびシリコン膜ＰＳを覆うように、形成される。

次に、本実施の形態２においても、上記実施の形態１と同様に上記図１６に示されるように、トランジスタセル形成領域にコンタクトホールＣＴ１を形成するが、その際、図３７に示されるように、ダイオード形成領域においてコンタクトホールＣＴ３を形成する。コンタクトホールＣＴ３は、絶縁膜ＩＬを貫通し、シリコン膜ＰＳの一部を露出する。

コンタクトホールＣＴ３が、絶縁膜ＩＬを貫通し、更にシリコン膜ＰＳを貫通することもできるが、その場合でも、コンタクトホールＣＴ３は絶縁膜ＺＭは貫通せずに、コンタクトホールＣＴ３の底部に絶縁膜ＺＭが残存する。すなわち、コンタクトホールＣＴ３は、半導体層ＥＰには到達していない。これは、エッチングによりコンタクトホールＣＴ３を形成する際に、絶縁膜ＺＭをエッチングストッパとして機能させることで実現できる。

次に、上記実施の形態１と同様に、本実施の形態２においても、上記図１７に示されるように、トランジスタセル形成領域において、イオン注入によりｐ^＋型半導体領域ＰＲ２を形成する。

次に、本実施の形態２においても、上記実施の形態１と同様に上記コンタクトホールＣＴ２を形成するが、コンタクトホールＣＴ１，ＣＴ３と同工程でコンタクトホールＣＴ２を形成する場合もあり得る。

次に、本実施の形態２においても、上記実施の形態１と同様に、上記図１９および図３８（ダイオード形成領域）に示されるように、コンタクトホールＣＴ１，ＣＴ２，ＣＴ３内に、導電体部（接続用導体部）として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。プラグＰＧの形成法は、本実施の形態２も、上記実施の形態１と基本的には同じである。

次に、本実施の形態２においても、上記実施の形態１と同様に、上記図１９および図３８（ダイオード形成領域）に示されるように、配線Ｍ１を形成する。配線Ｍ１は、半導体基板ＳＢの主面上に、すなわちプラグＰＧが埋め込まれた絶縁膜ＩＬ上に、導電体膜（例えばアルミニウム膜またはアルミニウム合金膜を主体とする金属膜）をスパッタリング法などにより形成してから、この導電体膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、形成することができる。

本実施の形態２においても、上記実施の形態１と同様に、配線Ｍ１は、上記ソース用配線Ｍ１Ｓおよびゲート用配線Ｍ１Ｇを含んでいる。本実施の形態２では、配線Ｍ１は、更に、プラグＰＧを介してシリコン膜ＰＳのｎ^＋型半導体領域ＰＳ２に電気的に接続された配線を含んでいてもよく、また、プラグＰＧを介してシリコン膜ＰＳのｐ型半導体領域ＰＳ１に電気的に接続された配線を含んでいてもよい。

次に、本実施の形態２においても、上記実施の形態１と同様に、上記図２１および図３９（ダイオード形成領域）に示されるように、半導体基板ＳＢの主面上に、すなわち絶縁膜ＩＬ上に、配線Ｍ１を覆うように、絶縁膜ＰＡを形成してから、絶縁膜ＰＡに開口部ＯＰを形成する。

次に、本実施の形態２においても、上記実施の形態１と同様に、上記図２１および図３９（ダイオード形成領域）に示されるように、必要に応じて半導体基板ＳＢの裏面を研削または研磨して半導体基板ＳＢの厚みを薄くしてから、半導体基板ＳＢの裏面（基板本体ＳＢ１の裏面）全体に裏面電極（ドレイン電極）ＢＥを形成する。

このようにして、本実施の形態２の半導体装置が製造される。その後、半導体基板ＳＢをダイシングなどによって分割（分離、切断）することにより、半導体基板ＳＢから個々の半導体チップ（半導体装置）が取得される。

本実施の形態２の半導体装置では、トランジスタセル形成領域の構成は、上記実施の形態１と基本的には同じであるが、本実施の形態２では、図３９に示されるように、半導体基板ＳＢ上に、絶縁膜ＺＭを介してダイオード素子ＤＤが形成されている。半導体基板ＳＢとダイオード素子ＤＤとの間に介在する絶縁膜ＺＭは、半導体基板ＳＢとダイオード素子ＤＤとを電気的に分離する機能を有している。そして、本実施の形態２では、側壁絶縁膜ＳＷは、絶縁膜ＺＭ（半導体基板ＳＢとダイオード素子ＤＤとの間に介在する絶縁膜ＺＭ）と同層の絶縁膜により形成されている。

本実施の形態２においても、側壁絶縁膜ＳＷを形成したことにより、上記実施の形態１とほぼ同様の効果を得ることができる。

更に、本実施の形態２では、半導体基板ＳＢとダイオード素子ＤＤとを分離するために用いた絶縁膜ＺＭを利用して、側壁絶縁膜ＳＷを形成している。このため、側壁絶縁膜ＳＷを形成するために新たな絶縁膜を形成する必要が無いので、半導体装置の製造工程数を抑制することができる。すなわち、半導体装置の製造工程数を増加させずに、側壁絶縁膜ＳＷを形成することができる。このため、半導体装置の製造コストの低減に有利である。

また、本実施の形態２とは異なり、絶縁膜ＺＭのエッチバック工程で側壁絶縁膜ＳＷを形成しなかった場合には、その絶縁膜ＺＭのエッチバック工程で、ゲート電極ＧＥと半導体基板ＳＢとの間に介在するゲート絶縁膜ＧＦの上部において、ゲート絶縁膜ＧＦがエッチングによるダメージを受ける虞がある。それに対して、本実施の形態２では、絶縁膜ＺＭのエッチバック工程で側壁絶縁膜ＳＷを形成しているため、その絶縁膜ＺＭのエッチバック工程で、ゲート電極ＧＥと半導体基板ＳＢとの間に介在するゲート絶縁膜ＧＦがエッチングによるダメージを受けるのを防止することができる。従って、半導体装置の信頼性を向上させることができる。

なお、本実施の形態２は、後述の実施の形態３，４に適用することもできる。

（実施の形態３）
図４０は、本実施の形態３の半導体装置の要部断面図であり、上記実施の形態１の上記図３に対応するものである。

本実施の形態３の半導体装置が、上記実施の形態１の半導体装置と相違しているのは、本実施の形態３では、ゲート電極ＧＥとは溝ＴＲの内面（側壁および底面）との間に介在するゲート絶縁膜ＧＦの厚みが、均一ではなく、溝ＴＲの上部におけるゲート絶縁膜ＧＦの厚みＴ３が、溝ＴＲの下部におけるゲート絶縁膜ＧＦの厚みＴ４よりも小さい（すなわちＴ３＜Ｔ４）ことである。

より特定的には、本実施の形態３では、図４０に示されるように、ｎ^＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲ１と、ゲート電極ＧＥとの間に介在する部分のゲート絶縁膜ＧＦの厚み（厚みＴ３に対応）が、ｎ型半導体領域ＥＰＮとゲート電極ＧＥとの間に介在する部分のゲート絶縁膜ＧＦの厚み（厚みＴ４に対応）よりも小さく（薄く）なっている。

これ以外の構成は、本実施の形態３の半導体装置も、上記実施の形態１の半導体装置と基本的には同じであるので、ここではその繰り返しの説明は省略する。

本実施の形態３では、上記実施の形態１で得られる効果に加えて、更に次のような効果を得ることができる。

すなわち、本実施の形態３では、ドレイン領域として機能するｎ型半導体領域ＥＰＮとゲート電極ＧＥとの間に介在する部分のゲート絶縁膜ＧＦの厚み（厚みＴ４に対応）を厚くすることにより、ゲート（ゲート電極ＧＥ）とドレイン（ｎ型半導体領域ＥＰＮ）との間の耐圧を高めることができる。

しかしながら、ｎ型半導体領域ＥＰＮとゲート電極ＧＥとの間に介在する部分のゲート絶縁膜ＧＦの厚み（厚みＴ４に対応）に合わせて、ｐ型半導体領域ＰＲ１とゲート電極ＧＥとの間に介在する部分のゲート絶縁膜ＧＦの厚み（厚みＴ３に対応）も厚くしてしまうと、ｐ型半導体領域ＰＲ１にチャネル（反転層）を形成しづらくなる。

それに対して、本実施の形態３では、厚みＴ３を厚みＴ４よりも小さく（Ｔ３＜Ｔ４）しているため、厚みＴ３を抑制しながら厚みＴ４を厚くすることができる。このため、ｐ型半導体領域ＰＲ１とゲート電極ＧＥとの間に介在する部分のゲート絶縁膜ＧＦの厚み（厚みＴ３に対応）を抑制してｐ型半導体領域ＰＲ１にチャネルを的確に形成できるようにするとともに、ｎ型半導体領域ＥＰＮとゲート電極ＧＥとの間に介在する部分のゲート絶縁膜ＧＦの厚み（厚みＴ４に対応）を厚くして、ゲートとドレインとの間の耐圧を高めることができる。従って、半導体装置の信頼性をより向上させることができる。

また、溝ＴＲの上部におけるゲート絶縁膜ＧＦの厚みＴ３を薄くした場合には、厚みが薄い分絶縁耐圧が低くなるが、その薄い部分のゲート絶縁膜ＧＦにイオン注入やエッチングなどに起因したダメージが入ると、薄い部分のゲート絶縁膜ＧＦの絶縁耐圧が更に低下してしまう。

それに対して、本実施の形態３では、上記実施の形態１と同様に側壁絶縁膜ＳＷを形成しているため、溝ＴＲの上部におけるゲート絶縁膜ＧＦの厚みＴ３を薄くした場合であっても、その薄い部分のゲート絶縁膜ＧＦを側壁絶縁膜ＳＷによって保護することができ、ゲート絶縁膜ＧＦにイオン注入やエッチングなどに起因したダメージが入るのを防止することができる。このため、溝ＴＲの上部におけるゲート絶縁膜ＧＦの厚みＴ３を薄くした場合であっても、その薄い部分のゲート絶縁膜ＧＦの絶縁耐圧を確保することができるようになる。従って、半導体装置の信頼性をより向上させることができる。

図４１〜図４９は、本実施の形態３の半導体装置の製造工程中の要部断面図である。図４１〜図４９には、トランジスタセル形成領域の断面図が示されており、ここでは、上記図１の左半分に対応する領域の断面図が示されている。

本実施の形態３においても、上記実施の形態１と同様にして上記図６の構造を得る。

次に、本実施の形態３においても、上記実施の形態１と同様に、図４１に示されるように、窒化シリコン膜などからなる絶縁膜ＨＤをエッチングマスク（ハードマスク）として用いて、半導体層ＥＰをエッチング（例えばドライエッチング）することにより、半導体層ＥＰに溝ＴＲを形成する。但し、この図４１の段階で形成した溝ＴＲの深さは、上記図７の段階で形成した溝ＴＲの深さよりも浅く、図４１における溝ＴＲの底面の位置は、後で形成するｐ型半導体領域ＰＲ１の下面（底面）の位置と概ね一致している。

次に、図４２に示されるように、溝ＴＲの底面および側壁上を含む絶縁膜ＨＤ上に、窒化シリコン膜などからなる絶縁膜ＳＮをＣＶＤ法などを用いて形成する。絶縁膜ＳＮは比較的薄く形成され、溝ＴＲ内が絶縁膜ＳＮで充填されないようにする。

次に、図４３に示されるように、溝ＴＲの底部の絶縁膜ＳＮと、絶縁膜ＨＤ上の絶縁膜ＳＮとを、異方性エッチングにより除去する。このときのエッチングは異方性エッチングであるため、図４３に示されるように、溝ＴＲの側壁上には絶縁膜ＳＮが残存する。溝ＴＲの底部では、半導体層ＥＰが露出される。溝ＴＲ以外の半導体層ＥＰの上面は絶縁膜ＨＤで覆われているため、露出されない。

次に、図４４に示されるように、絶縁膜ＨＤをエッチングマスク（ハードマスク）として用いて、溝ＴＲの底部で露出する半導体層ＥＰをエッチング（例えばドライエッチング）することにより、溝ＴＲの深さを深くする。このエッチングによって深さが深くなった溝ＴＲにおいては、溝ＴＲの下部の側壁と溝ＴＲの底部で半導体層ＥＰが露出され、溝ＴＲの上部の側壁が絶縁膜ＳＮで覆われた状態になっている。

次に、図４５に示されるように、溝ＴＲの下部の側壁と溝ＴＲの底部で露出する半導体層ＥＰの露出面を酸化（例えば熱酸化）することにより、酸化膜（酸化シリコン膜）ＯＸを形成する。酸化膜ＯＸは、溝ＴＲの内面（側壁および底面）のうち、絶縁膜ＳＮで覆われていない部分に形成される。このため、酸化膜ＯＸは、溝ＴＲの底面上と溝ＴＲの下部の側壁上とに形成される。

次に、図４６に示されるように、絶縁膜ＨＤおよび絶縁膜ＳＮを、エッチングによって除去する。これにより、半導体層ＥＰの上面が露出されるとともに、溝ＴＲの側壁の上部で半導体層ＥＰが露出される。溝ＴＲの側壁の下部と溝の底面では、酸化膜ＯＸが形成されているため、半導体層ＥＰは露出されない。なお、絶縁膜ＨＤおよび絶縁膜ＳＮを除去するためのエッチング工程は、絶縁膜ＨＤおよび絶縁膜ＳＮに比べて半導体層ＥＰおよび酸化膜ＯＸがエッチングされにくいエッチング条件で行うことが好ましい。これにより、絶縁膜ＨＤおよび絶縁膜ＳＮを選択的に除去することができる。絶縁膜ＨＤと絶縁膜ＳＮとを同じ絶縁材料（例えば窒化シリコン）により形成しておけば、絶縁膜ＨＤおよび絶縁膜ＳＮの除去工程を行いやすくなる。

次に、図４７に示されるように、酸化処理（例えば熱酸化処理）を行うことにより、溝ＴＲの内面（側壁および底面）と半導体層ＥＰの上面に、酸化膜（酸化シリコン膜）からなる絶縁膜ＧＦｂを形成する。

この酸化処理によって、半導体層ＥＰの上面と、溝ＴＲの側壁の上部（酸化膜ＯＸが形成されていなかった部分）で露出する半導体層ＥＰの露出面とが酸化されて絶縁膜ＧＦｂが形成されるとともに、溝ＴＲの底面上と溝ＴＲの側壁の下部上では、酸化膜ＯＸの厚みがこの酸化処理によって増加し、厚みが増加した酸化膜ＯＸも絶縁膜ＧＦｂの一部となる。このため、絶縁膜ＧＦｂは、半導体層ＥＰの上面上と、溝ＴＲの側壁および底面上とに形成されるが、溝ＴＲの底面上と側壁の下部上とに形成されている部分の絶縁膜ＧＦｂの厚みＴ４ａは、溝ＴＲの側壁の上部上に形成されている部分の絶縁膜ＧＦｂの厚みＴ３ａよりも厚くなる（Ｔ４ａ＞Ｔ３ａ）。すなわち、溝ＴＲの下部における絶縁膜ＧＦｂの厚みＴ４ａが、溝ＴＲの上部における絶縁膜ＧＦｂの厚みＴ３ａよりも大きくなる（すなわちＴ４ａ＞Ｔ３ａ）。なお、溝ＴＲの下部における絶縁膜ＧＦｂの厚みＴ４ａが、上述した溝ＴＲの下部におけるゲート絶縁膜ＧＦの厚みＴ４に対応し、溝ＴＲの上部における絶縁膜ＧＦｂの厚みＴ３ａが、上述した溝ＴＲの上部におけるゲート絶縁膜ＧＦの厚みＴ３に対応している。

次に、図４８に示されるように、半導体基板ＳＢの主面上に、すなわち絶縁膜ＧＦｂ上に、溝ＴＲ内を埋めるように、導電膜ＣＤを形成する。

次に、上記実施の形態１と同様にして、導電膜ＣＤをエッチバックすることにより、図４９に示されるように、ゲート電極ＧＥを形成する。ゲート電極ＧＥは、溝ＴＲ内に埋め込まれた導電膜ＣＤからなり、絶縁膜ＧＦｂ（すなわちゲート絶縁膜ＧＦ）を介して溝ＴＲ内に埋め込まれた状態となっている。溝ＴＲ内に残存する絶縁膜ＧＦｂがゲート絶縁膜ＧＦとなる。

形成されたゲート電極ＧＥおよびゲート絶縁膜ＧＦについては、溝ＴＲの上部におけるゲート絶縁膜ＧＦの厚み（Ｔ３）が、溝ＴＲの下部におけるゲート絶縁膜ＧＦの厚み（Ｔ４）よりも小さいこと以外は、上記実施の形態１と基本的には同じである。

以降の工程は、上記実施の形態１と同様であり、上記図１２〜図２１の工程を行えばよい。

（実施の形態４）
図５０は、本実施の形態４の半導体装置の要部断面図であり、上記実施の形態１の上記図３に対応するものである。

本実施の形態４の半導体装置が、上記実施の形態１の半導体装置と相違しているのは、本実施の形態４では、溝ＴＲ内に、ゲート電極ＧＥだけでなく、制御電極（電極、ゲート電極）ＣＧも形成されている（埋め込まれている）ことである。ゲート電極ＧＥは、溝ＴＲ内の上部に形成され、制御電極ＣＧは、溝ＴＲ内の下部に形成されている。制御電極ＣＧとゲート電極ＧＥとは、共に、導電体からなり、例えば低抵抗な多結晶シリコン（ドープトポリシリコン）からなる。

ゲート電極ＧＥと制御電極ＣＧとは、ゲート絶縁膜ＧＦを介して溝ＴＲ内に形成されている（埋め込まれている）。また、溝ＴＲ内において、制御電極ＣＧ上にゲート電極ＧＥが存在し、ゲート電極ＧＥの下に制御電極ＣＧが存在しているが、制御電極ＣＧとゲート電極ＧＥとは、互いに接しておらず、制御電極ＣＧとゲート電極ＧＥとの間にも、ゲート絶縁膜ＧＦが介在している。このため、溝ＴＲの側壁（側面）および底面と制御電極ＣＧとの間と、溝ＴＲの側壁（側面）とゲート電極ＧＥとの間と、制御電極ＣＧとゲート電極ＧＥとの間とに、ゲート絶縁膜ＧＦが介在している。溝ＴＲの側壁（側面）および底面と制御電極ＣＧとの間に介在する部分のゲート絶縁膜ＧＦと、溝ＴＲの側壁（側面）とゲート電極ＧＥとの間に介在する部分のゲート絶縁膜ＧＦと、制御電極ＣＧとゲート電極ＧＥとの間に介在する部分のゲート絶縁膜ＧＦとは、別々の膜であっても、一体的な膜であってもよい。

このように、本実施の形態４の半導体装置は、溝ＴＲの上部に形成されたゲート電極ＧＥと、溝ＴＲ内の下部に形成された制御電極ＣＧとを有しており、ゲート絶縁膜ＧＦは、溝ＴＲの側壁（側面）および底面と制御電極ＣＧとの間と、溝ＴＲの側壁（側面）とゲート電極ＧＥとの間と、制御電極ＣＧとゲート電極ＧＥとの間とに形成されている。

制御電極ＣＧとゲート電極ＧＥとの間にゲート絶縁膜ＧＦが介在しているため、制御電極ＣＧとゲート電極ＧＥとは、短絡されておらず、互いに絶縁されている。このため、制御電極ＣＧとゲート電極ＧＥとは、互いに独立に制御可能であり、制御電極ＣＧとゲート電極ＧＥとに、同電位を印加することも異電位を印加することも可能である。

溝ＴＲ内に形成されたゲート電極ＧＥの上面の高さ位置は、本実施の形態４においても、上記実施の形態１と同様である。また、本実施の形態４においても、上記実施の形態１と同様に側壁絶縁膜ＳＷが形成されているが、ここではその繰り返しの説明は省略する。

また、溝ＴＲ内に形成されたゲート電極ＧＥの底面（下面）の位置は、ｐ型半導体領域ＰＲ１の底面と同じか、あるいはｐ型半導体領域ＰＲ１の底面よりも低い位置にあり、これについては、本実施の形態４も、上記実施の形態１と共通である。

このため、溝ＴＲ内のゲート電極ＧＥの側面は、ｎ^＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲ１にゲート絶縁膜ＧＦを介して対向している。具体的には、溝ＴＲ内のゲート電極ＧＥの側面の上部は、ゲート絶縁膜ＧＦを介してｎ^＋型半導体領域ＮＲに対向し、溝ＴＲ内のゲート電極ＧＥの側面の中間部は、ゲート絶縁膜ＧＦを介してｐ型半導体領域ＰＲ１に対向し、溝ＴＲ内のゲート電極ＧＥの側面の下部は、ゲート絶縁膜ＧＦを介してドレイン用半導体領域（ここではｎ型半導体領域ＥＰＮ）に対向している。これについては、本実施の形態４も上記実施の形態１と共通である。

一方、溝ＴＲ内に形成された制御電極ＣＧの上面の位置と底面の位置とは、どちらもｐ型半導体領域ＰＲ１の底面よりも低い位置にあり、ドレイン用の半導体領域（ここではｎ型半導体領域ＥＰＮ）の厚みの途中に位置している。このため、半導体基板ＳＢの厚み方向に見ると、溝ＴＲ内に形成された制御電極ＣＧは、ドレイン用の半導体領域（ここではｎ型半導体領域ＥＰＮ）と重なっているが、ソース用のｎ^＋型半導体領域ＮＲとチャネル用のｐ型半導体領域ＰＲ１とには重なっていない。従って、溝ＴＲ内の制御電極ＣＧの側面および底面は、ｎ^＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲ１には対向しておらず、ドレイン用半導体領域（ここではｎ型半導体領域ＥＰＮ）にゲート絶縁膜ＧＦを介して対向している。

溝ＴＲ内に埋め込まれたゲート電極ＧＥは、トレンチゲート型ＭＩＳＦＥＴのゲート電極として機能し、溝ＴＲ内に埋め込まれた制御電極ＣＧは、トレンチゲート型ＭＩＳＦＥＴの制御電極として機能することができる。すなわち、溝ＴＲ内に埋め込まれたゲート電極ＧＥは、ｐ型半導体領域ＰＲ１におけるチャネル領域の形成を制御し、トレンチゲート型ＭＩＳＦＥＴのオン／オフを制御する。また、溝ＴＲ内に埋め込まれた制御電極ＣＧは、ドレイン用半導体領域（ここではｎ型半導体領域ＥＰＮ）を制御し、ドレイン用半導体領域の導通抵抗やトレンチゲート型ＭＩＳＦＥＴの寄生容量を制御する。制御電極ＣＧもゲート電極とみなすこともできるが、チャネルのオン／オフ（すなわちトレンチゲート型ＭＩＳＦＥＴのオン／オフ）を制御するのは、ゲート電極ＧＥである。

また、上記配線Ｍ１は、ソース用配線Ｍ１Ｓおよびゲート用配線Ｍ１Ｇだけでなく、制御電極ＣＧに電気的にされた配線（制御電極用配線）を有することもできる。例えば、ゲート電極ＧＥと同様に、制御電極ＣＧも半導体基板ＳＢ上に引き出され、絶縁膜ＩＬに形成されたコンタクトホールに埋め込まれたプラグ（上記プラグＰＧに相当するもの）を介して、制御電極用配線に電気的に接続されている。

これ以外の構成は、本実施の形態４の半導体装置も、上記実施の形態１の半導体装置と基本的には同じであるので、ここではその繰り返しの説明は省略する。

本実施の形態４においても、側壁絶縁膜ＳＷを形成したことにより、上記実施の形態１とほぼ同様の効果を得ることができる。

図５１〜図５６は、本実施の形態４の半導体装置の製造工程中の要部断面図である。図５１〜図５６には、トランジスタセル形成領域の断面図が示されており、ここでは、上記図１の左半分に対応する領域の断面図が示されている。

本実施の形態４においても、上記実施の形態１と同様にして上記図８の構造を得る。但し、本実施の形態４では、溝ＴＲ内にゲート電極ＧＥだけでなく制御電極ＣＧも形成する分、溝ＴＲの深さを、上記実施の形態１における溝ＴＲの深さよりも深くすることもできる。

次に、図５２に示されるように、例えば熱酸化法などを用いて、溝ＴＲの内面（側壁および底面）を含む半導体基板ＳＢの主面（上面）に、酸化シリコン膜などからなる絶縁膜ＧＦｃを形成する。

次に、半導体基板ＳＢの主面（上面）上に、すなわち絶縁膜ＧＦｃ上に、溝ＴＲ内を埋めるように、導電膜ＣＤ１を形成する。導電膜ＣＤ１は、制御電極ＣＧ１形成用の導電膜であり、例えば不純物（例えばｎ型不純物）が導入された多結晶シリコン膜（ドープトポリシリコン膜）などからなり、ＣＶＤ法などを用いて形成することができる。

次に、導電膜ＣＤ１をエッチバックすることで、図５３に示されるように、溝ＴＲの外部の導電膜ＣＤ１を除去し、溝ＴＲ内に導電膜ＣＤ１を残して制御電極ＣＧを形成する。制御電極ＣＧの上面の高さ位置は、半導体層ＥＰの上面よりも低く、溝ＴＲの深さの途中に位置している。それから、制御電極ＣＧで覆われずに露出する絶縁膜ＧＦｃをエッチングにより除去するが、この際、溝ＴＲ内において、制御電極ＣＧと溝ＴＲの内面（側壁および底面）との間に介在する部分の絶縁膜ＧＦｃは、除去されずに残存する。これにより、溝ＴＲ内に絶縁膜ＧＦｃを介して制御電極ＣＧが埋め込まれた構造が得られる。

次に、図５４に示されるように、例えば熱酸化法などを用いて、溝ＴＲの側壁および制御電極ＣＧの表面（露出表面）を含む半導体基板ＳＢの主面に、酸化シリコン膜などからなる絶縁膜ＧＦｄを形成する。

次に、図５５に示されるように、半導体基板ＳＢの主面（上面）上に、すなわち絶縁膜ＧＦｄ上に、溝ＴＲ内を埋めるように、導電膜ＣＤ２を形成する。導電膜ＣＤ２は、ゲート電極ＧＥ形成用の導電膜であり、例えば不純物（例えばｎ型不純物）が導入された多結晶シリコン膜（ドープトポリシリコン膜）などからなり、ＣＶＤ法などを用いて形成することができる。

次に、図５６に示されるように、導電膜ＣＤ２をエッチバックすることで、溝ＴＲの外部の導電膜ＣＤ２を除去し、溝ＴＲ内に導電膜ＣＤ２を残してゲート電極ＧＥを形成する。溝ＴＲ内において、ゲート電極ＧＥと制御電極ＣＧとの間と、ゲート電極ＧＥと溝ＴＲの側壁との間とに介在する絶縁膜ＧＦｄと、制御電極ＣＧと溝ＴＲの側壁および底面との間に介在する絶縁膜ＧＦｃとにより、ゲート絶縁膜ＧＦが形成される。ゲート電極ＧＥの上面は、半導体層ＥＰの上面よりも低くなっている。

以降の工程は、上記実施の形態１と同様であり、上記図１２〜図２１の工程を行えばよい。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

ＧＥ ゲート電極
ＧＦ ゲート絶縁膜
ＩＬ 絶縁膜
ＳＷ 側壁絶縁膜
ＴＲ 溝

Claims (17)

1. 半導体基板に形成されたトレンチゲート型電界効果トランジスタを有する半導体装置であって、
   前記半導体基板に形成された溝と、
   前記溝内にゲート絶縁膜を介して形成された、前記トレンチゲート型電界効果トランジスタ用のゲート電極と、
   前記半導体基板上に、第１絶縁膜を介して形成されたダイオード素子と、
   前記半導体基板の主面上に形成された層間絶縁膜と、
   を有し、
   前記ゲート電極の上面は、前記溝に隣接する領域の前記半導体基板の上面よりも低い位置にあり、
   前記ゲート電極上でかつ前記溝の側壁上に、側壁絶縁膜が形成され、
   前記ゲート電極と前記側壁絶縁膜とは前記層間絶縁膜で覆われており、
   前記側壁絶縁膜は、前記第１絶縁膜と同層の絶縁膜により形成されている、半導体装置。
2. 請求項１記載の半導体装置において、
   前記半導体基板における前記溝に隣接する領域に形成された、第１導電型のソース用半導体領域、前記ソース用半導体領域の下に位置する前記第１導電型とは反対の第２導電型のチャネル形成用半導体領域、および、前記チャネル形成用半導体領域の下に位置する前記第１導電型のドレイン用半導体領域を有する、半導体装置。
3. 請求項２記載の半導体装置において、
   前記側壁絶縁膜は、サイドウォールスペーサ状に形成されている、半導体装置。
4. 請求項２記載の半導体装置において、
   前記ゲート電極の上面は、前記ソース用半導体領域の上面よりも低く、かつ、前記ソース用半導体領域と前記チャネル形成用半導体領域との境界よりも高い位置にある、半導体装置。
5. 請求項１記載の半導体装置において、
   前記側壁絶縁膜と前記溝の側壁との間にも、前記ゲート絶縁膜が延在している、半導体装置。
6. 請求項１記載の半導体装置において、
   前記ダイオード素子は、前記第１絶縁膜上に形成されたシリコン膜により形成されている、半導体装置。
7. 請求項１記載の半導体装置において、
   前記溝の上部における前記ゲート絶縁膜の厚みは、前記溝の下部における前記ゲート絶縁膜の厚みよりも小さい、半導体装置。
8. 請求項１記載の半導体装置において、
   前記溝内の下部に形成された第１電極を更に有し、
   前記ゲート電極は、前記溝内の上部に形成されており、
   前記ゲート絶縁膜は、前記溝の側壁および底面と前記第１電極との間と、前記溝の側壁と前記ゲート電極との間と、前記第１電極と前記ゲート電極との間とに形成されている、半導体装置。
9. 請求項２記載の半導体装置において、
   前記層間絶縁膜を貫通するコンタクトホールと、
   前記コンタクトホールを埋め込む導体部と、
   前記層間絶縁膜上に形成された配線と、
   を更に有し、
   前記配線は、ソース用配線を含み、
   前記ソース用配線は、前記導体部を介して、前記ソース用半導体領域および前記チャネル形成用半導体領域と電気的に接続されている、半導体装置。
10. 半導体基板に形成されたトレンチゲート型電界効果トランジスタを有する半導体装置の製造方法であって、
    （ａ）前記半導体基板を準備する工程、
    （ｂ）前記（ａ）工程後、前記半導体基板に溝を形成する工程、
    （ｃ）前記（ｂ）工程後、前記溝内にゲート絶縁膜を介して前記トレンチゲート型電界効果トランジスタ用のゲート電極を形成する工程、
    （ｄ）前記（ｃ）工程後、前記半導体基板の主面上に層間絶縁膜を形成する工程、
    を有し、
    前記（ｃ）工程で形成された前記ゲート電極の上面は、前記溝に隣接する領域の前記半導体基板の上面よりも低い位置にあり、
    前記（ｃ）工程後で、前記（ｄ）工程前に、
    （ｃ１）前記ゲート電極上でかつ前記溝の側壁上に、側壁絶縁膜を形成する工程、
    を更に有し、
    前記（ｄ）工程では、前記ゲート電極と前記側壁絶縁膜とは前記層間絶縁膜で覆われ、
    前記（ｃ１）工程は、
    （ｃ２）前記半導体基板の主面上に、前記ゲート電極を覆うように、第１絶縁膜を形成する工程、
    （ｃ３）前記（ｃ２）工程後、前記第１絶縁膜を異方性エッチングして、前記ゲート電極上でかつ前記溝の側壁上に、前記第１絶縁膜をサイドウォールスペーサ状に残すことにより、前記側壁絶縁膜を形成する工程、
    を有し、
    前記（ｃ２）工程後で、前記（ｃ３）工程前に、
    （ｃ６）前記第１絶縁膜上に、ダイオード素子用のシリコン膜を形成する工程、
    を更に有し、
    前記（ｃ３）工程では、前記シリコン膜がレジスト層で覆われ、かつ、前記トレンチゲート型電界効果トランジスタが形成される領域は、前記レジスト層で覆われない状態で、前記第１絶縁膜を異方性エッチングし、
    前記シリコン膜の下には前記第１絶縁膜が残存する、半導体装置の製造方法。
11. 請求項１０記載の半導体装置の製造方法において、
    前記（ｃ１）工程後で、前記（ｄ）工程前に、
    （ｃ４）前記溝に隣接する領域の前記半導体基板に、イオン注入法を用いて、第１導電型のソース用半導体領域を形成する工程、
    を更に有する、半導体装置の製造方法。
12. 請求項１１記載の半導体装置の製造方法において、
    前記（ｃ１）工程後で、前記（ｄ）工程前に、
    （ｃ５）前記溝に隣接する領域の前記半導体基板に、イオン注入法を用いて、前記第１導電型とは反対の第２導電型のチャネル形成用半導体領域を形成する工程、
    を更に有する、半導体装置の製造方法。
13. 請求項１２記載の半導体装置の製造方法において、
    前記ゲート電極の上面は、前記ソース用半導体領域の上面よりも低く、かつ、前記ソース用半導体領域と前記チャネル形成用半導体領域との境界よりも高い位置にある、半導体装置の製造方法。
14. 請求項１０記載の半導体装置の製造方法において、
    前記（ｃ１）工程で形成された前記側壁絶縁膜と前記溝の側壁との間にも、前記ゲート絶縁膜が延在している、半導体装置の製造方法。
15. 請求項１０記載の半導体装置の製造方法において、
    前記（ｃ１）工程後で、前記（ｄ）工程前に、
    （ｃ４）前記溝に隣接する領域の前記半導体基板に、イオン注入法を用いて、第１導電型のソース用半導体領域を形成する工程、
    （ｃ５）前記溝に隣接する領域の前記半導体基板に、イオン注入法を用いて、前記第１導電型とは反対の第２導電型のチャネル形成用半導体領域を形成する工程、
    を更に有し、
    前記（ｃ４）工程では、前記ダイオード素子を構成する前記第１導電型の第１半導体領域が前記シリコン膜に形成され、
    前記（ｃ５）工程では、前記ダイオード素子を構成する前記第２導電型の第２半導体領域が前記シリコン膜に形成される、半導体装置の製造方法。
16. 請求項１０記載の半導体装置の製造方法において、
    前記溝の上部における前記ゲート絶縁膜の厚みは、前記溝の下部における前記ゲート絶縁膜の厚みよりも小さい、半導体装置の製造方法。
17. 請求項１０記載の半導体装置の製造方法において、
    前記（ｃ）工程では、前記溝内に前記ゲート絶縁膜を介して前記ゲート電極および第１電極が形成され、
    前記第１電極は、前記溝内の下部に形成され、
    前記ゲート電極は、前記溝内の上部に形成され、
    前記ゲート絶縁膜は、前記溝の側壁および底面と前記第１電極との間と、前記溝の側壁と前記ゲート電極との間と、前記第１電極と前記ゲート電極との間とに介在する、半導体装置の製造方法。

Images