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JP5729331B2 - 半導体装置の製造方法及び半導体装置 - Google Patents
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Description

本発明は、トレンチゲート構造の半導体装置の製造方法及び半導体装置に関するものである。
トレンチゲート構造の半導体装置及びその製造方法として、例えば特許文献１に記載のものが知られている。特許文献１では、トレンチを形成した後、半導体基板の全面にＣＶＤ酸化膜を堆積して、トレンチの内部をＣＶＤ酸化膜で完全に埋める。次いで、ＣＶＤ酸化膜をトレンチの底部のみに残るようにエッチングして、トレンチの底部に埋め込み酸化膜（以下、底壁絶縁膜と示す）を残す。そして、底壁絶縁膜をマスクとして半導体基板にイオンを注入し、トレンチの側面に沿ってチャネル層を形成するようにしている。
特許第３７５４２６６号公報
ところで、トレンチゲート構造の半導体装置では、図３４に示すトレンチ３の下端部とチャネル層４ａの下端部９との間隔であるゲート突出長ｔ１、換言すればチャネル層４ａの下端部９の深さ方向の位置、が性能とコストの両面において重要である。安定した特性の半導体装置を高い歩留りで製造するためには、オーバーラップマージンであるゲート突出長ｔ１を、十分に大きくする必要がある。一方、ゲート突出長ｔ１が大きすぎると、ミラー容量の増大を招き、スイッチング遅延および発熱の要因となる。すなわち、性能や信頼性が低下することが懸念される。
したがって、半導体装置の性能とコストを両立するためには、必要十分な大きさのゲート突出長ｔ１が、ばらつきなく安定して得られる製造方法でなければならない。これに対し、例えば特許文献１に記載の製造方法では、図３４に示す底壁絶縁膜６ｂの厚さｔ２にばらつきが発生し易く、これにより、ゲート突出長ｔ１にもばらつきが起きてしまう。
本発明は上記問題点に鑑み、トレンチゲート構造の半導体装置において、ゲート突出長のばらつきを抑制することを目的とする。
上記目的を達成するため、請求項１に記載の発明は、
半導体基板の一方の主面側にトレンチが形成されると共に、前記トレンチ内において前記半導体基板との間にゲート絶縁膜を介在させてゲート電極が埋め込まれてなる半導体装置の製造方法であって、
前記トレンチが形成されるべき領域の少なくともトレンチ底壁側に第１導電型のドリフト層が設けられた前記半導体基板を用い、前記半導体基板の前記一方の主面側から前記トレンチを形成する工程と、
前記半導体基板における前記トレンチの底壁に、第１導電型の不純物が前記ドリフト層よりも高濃度で導入された調整層を形成する工程と、
前記トレンチの側壁及び底壁を覆う構成で前記ゲート絶縁膜を形成する工程と、
前記半導体基板内の少なくとも前記トレンチの前記側壁側における前記調整層と前記一方の主面との間に第２導電型の不純物を導入することで、チャネル層を、前記調整層によって深さ方向への広がりを抑えつつ形成する工程と、
前記ゲート絶縁膜を形成した後に、前記トレンチ内に前記ゲート電極を埋め込む工程と、
を含むことを特徴とする。
これによれば、トレンチ形成後にチャネル層を形成して半導体装置を得る方法において、チャネル層と極性が異なる第１導電型の不純物が高濃度で導入された調整層の存在により、チャネル層が沈み込むことを効果的に抑えることができる。なお、調整層は、チャネル層の形成時だけでなく、それ以後の工程においても、チャネル層が沈み込むのを抑制する効果を発揮する。このように、チャネル層の深さのばらつき、すなわちゲート突出長のばらつきを抑制することができる。
次に、請求項２に記載の発明は、
半導体基板の一方の主面側にトレンチが形成されると共に、前記トレンチ内において前記半導体基板との間にゲート絶縁膜を介在させてゲート電極が埋め込まれてなる半導体装置の製造方法であって、
前記トレンチが形成されるべき領域の少なくともトレンチ底壁側に第１導電型のドリフト層が配される前記半導体基板を用い、前記半導体基板の前記一方の主面側から前記トレンチを形成する工程と、
前記トレンチの形成前又は形成後において、前記半導体基板の前記一方の主面側から第２導電型の不純物を導入することで、チャネル層を、前記トレンチの形成領域の深さよりも浅く形成する工程と、
前記半導体基板内の前記トレンチの底壁において前記チャネル層に隣接する位置に、第１導電型の不純物を前記ドリフト層よりも高濃度で導入して調整層を形成する工程と、
前記トレンチの側壁及び底壁を覆う構成で前記ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を形成した後に、前記トレンチ内に前記ゲート電極を埋め込む工程と、
を含み、
前記調整層によって前記チャネル層の深さ方向への広がりを抑えることを特徴とする。
これによれば、半導体基板の一方の主面側から第２導電型の不純物を導入し、トレンチよりも浅いチャネル層を形成して半導体装置を得る方法において、調整層の存在により、チャネル層が沈み込むことを効果的に抑えることができる。このように、チャネル層の深さのばらつき、すなわちゲート突出長のばらつきを抑制することができる。
請求項３に記載のように、
前記チャネル層を形成する工程では、前記トレンチの側壁に対して斜めに不純物を注入すると良い。
これによれば、トレンチの側壁に対して効率的に不純物を注入することができる。特に、半導体基板の一方の主面側から不純物を導入してチャネル層を形成する方法に較べて、深さ方向における不純物濃度の勾配やばらつきを小さくでき、ゲート閾値電圧のばらつきを抑制できる。
請求項４に記載のように、
前記ゲート絶縁膜を形成した後に、前記チャネル層を形成し、
前記ゲート絶縁膜を形成する工程では、前記トレンチの側壁側よりも底壁側の方が膜厚が大きくなるように前記ゲート絶縁膜を形成すると良い。
これによれば、チャネル層を形成する際のトレンチ底壁のゲート絶縁膜のマスク性を高くすることができ、底壁への不純物の導入を抑えてチャネル層を形成することができる。このため、チャネル層を形成するためのレジスト工程を不要とすることができる。また、上記マスクによりセルフアラインで形成されるチャネル層により、チャネル層形成時においてゲート突出長が決定される。このため、レジスト工程に伴うゲート突出長の製造ばらつきを排除することもできる。このように、チャネル層の形成時において、トレンチ底壁のゲート絶縁膜により、チャネル層を位置精度よく形成し、チャネル層の形成後においては、主として調整層により、チャネル層の沈み込みを抑制することができる。したがって、本発明によれば、ゲート突出長のばらつきを効果的に抑制することができる。
請求項５に記載のように、
前記ゲート絶縁膜を形成する工程として、
前記トレンチの側壁に側壁絶縁膜を形成する工程と、
前記トレンチの底壁を選択的に酸化して、該底壁に前記側壁絶縁膜よりも膜厚の厚い底壁絶縁膜を形成する工程と、
を含み、
前記チャネル層を形成する工程では、前記底壁絶縁膜をマスクとして不純物を導入し、前記チャネル層を形成しても良い。
これによれば、半導体基板の全面へのＣＶＤ酸化膜の堆積と、エッチバックの組合せにより、トレンチ底壁に底壁絶縁膜を形成する従来の方法に較べて、底壁絶縁膜の膜厚制御を一つの工程に単純化することができる。これにより、底壁絶縁膜の厚さばらつきを小さくし、ひいては、ゲート突出長のばらつきを抑制することができる。
また、請求項６に記載のように、
前記底壁絶縁膜を形成する工程として、
前記側壁絶縁膜形成工程後において、前記半導体基板の前記一方の主面全面に窒化膜を堆積する工程と、
前記深さ方向に異方性エッチングして、前記トレンチの側壁に形成されている前記窒化膜を残し、前記トレンチの底壁に形成されている前記窒化膜を選択的に除去する工程と、
前記半導体基板を熱酸化して、前記窒化膜が除去された前記トレンチの底壁を選択的に酸化する工程と、
を含むようにしても良い。
これによれば、底壁絶縁膜の膜厚を、側壁の窒化膜除去後に行う熱酸化条件だけで制御することができる。このように、底壁絶縁膜の膜厚制御を一つの工程に単純化できるため、膜厚制御が二つの工程に亘る上記方法に較べて、底壁絶縁膜の厚さばらつきを小さくすることができる。
請求項７に記載のように、
前記底壁絶縁膜を形成する工程では、前記深さ方向に酸素プラズマを導入して、前記トレンチの底壁を選択的に酸化しても良い。
これによっても、底壁絶縁膜の膜厚を、酸素プラズマの導入条件だけで制御することができ、底壁絶縁膜の膜厚制御を一つの工程に単純化できる。このため、底壁絶縁膜の厚さばらつきを小さくすることができる。
請求項８に記載のように、
前記ゲート電極を埋め込む工程では、前記ゲート電極における前記一方の主面側の端部が、前記トレンチ内において当該トレンチの開口位置よりも深い位置となるように形成し、
前記ゲート電極を埋め込んだ後に、少なくとも前記トレンチの側壁から第１導電型の不純物を注入することでソース層又はエミッタ層を形成する工程を行うと良い。
これによれば、埋め込まれたゲート電極の端部（一方の主面側の端部）をソース層又はエミッタ層の深さの基準とすることができ、ゲート電極及びトレンチ上端部に整合させたソース層又はエミッタ層の形成が可能となる。
請求項９に記載のように、
前記半導体基板において、前記チャネル層に隣接する位置に、第２導電型の不純物が前記チャネル層よりも高濃度で導入された高濃度ボディ領域を形成する工程を備えると良い。
これによれば、高濃度ボディ領域を形成しない場合に較べて、チャネル層の電位を安定化することができる。また、トレンチの側壁に沿ってチャネル層を形成する場合において、ＪＦＥＴとしての効果を抑制することができる。
請求項１０に記載のように、前記高濃度ボディ領域を形成する工程では、注入深さを変えてイオン注入を多段に行っても良い。また、請求項１１に記載のように、前記高濃度ボディ領域を形成する工程では、前記高濃度ボディ領域を形成する位置の上方に第２のトレンチを形成し、該第２のトレンチを介してイオン注入を行なっても良い。
請求項１２に記載のように、
前記チャネル層を形成する工程では、前記チャネル層を前記トレンチの側壁に沿って形成し、
前記トレンチの形成前において、前記半導体基板の前記一方の主面側から第２導電型の不純物を導入することで、前記チャネル層より低濃度の低濃度ボディ層を、前記トレンチの形成領域の深さよりも浅く形成しても良い。
これによれば、低濃度ボディ層を形成しない場合に較べて、チャネル層の電位を安定化することができる。また、ＪＦＥＴとしての効果を抑制することができる。
請求項１３に記載のように、
前記トレンチを形成する工程では、前記低濃度ボディ層におけるエッチングレートに較べて、前記ドリフト層におけるエッチングレートのほうが小さいエッチャントを選択することが好ましい。
これによれば、低濃度ボディ層を大きいエッチングレートでエッチングし、トレンチの先端がドリフト層との境界面（ＰＮ接合面）に到達した時、エッチングレートが急に小さくなる。このように、上記境界面がエッチングのストッパとなり、以降の半導体基板のエッチングレートは小さいため、トレンチの最終的な深さを、高精度に制御することができる。
次に、請求項１４に記載の発明は、
半導体基板の一方の主面側にトレンチが形成されると共に、前記トレンチ内において前記半導体基板との間にゲート絶縁膜を介在させてゲート電極が埋め込まれてなる半導体装置であって、
前記半導体基板内において前記トレンチの底壁側に設けられた第１導電型のドリフト層と、
前記半導体基板において前記トレンチの底壁に形成されると共に、不純物が前記ドリフト層よりも高濃度で導入された第１導電型の調整層と、
前記半導体基板内の少なくとも前記トレンチの前記側壁側において前記調整層と前記一方の主面との間に形成された第２導電型のチャネル層と、
前記トレンチの内壁部における前記一方の主面側に設けられ、不純物が前記ドリフト層よりも高濃度に導入された第１導電型のソース層又はエミッタ層と、
前記半導体基板において前記チャネル層に隣接する位置であって且つ前記チャネル層の下端部よりも深い位置まで形成されると共に、不純物が前記チャネル層よりも高濃度で導入された第２導電型の高濃度ボディ領域と、
を備え、
前記調整層によって前記チャネル層の深さ方向への広がりが抑えられていることを特徴とする。
本発明の作用効果は、請求項１，２に記載の発明の作用効果と同じであるので、その記載を省略する。
また、本発明によれば、請求項９に記載の発明と同等の作用効果を奏することができる。さらに、調整層の効果により、チャネル層より深い位置まで高濃度ボディ領域を設けても、高濃度ボディ領域の形成に伴ってチャネル層の下端部の位置が深くなる、すなわちチャネル層が沈み込むのを抑制することができる。
また、請求項１５に記載のように、
前記高濃度ボディ領域が、前記トレンチよりも深い位置まで形成された構成としても良い。
これによれば、アバランシェブレークダウン時のブレークポイントがトレンチ下端ではなく、高濃度ボディ領域の下端となる。これにより、アバランシェブレークダウン時に生じたキャリアは、高濃度ボディ領域を介して引き抜かれることとなる。したがって、チャネル層の沈み込みを抑制しつつ、リカバリー耐量を向上させることができる。
第１実施形態に係る半導体装置の概略構成を示す断面図である。 図１に示す半導体装置の製造方法を説明する断面図である。 図１に示す半導体装置の製造方法を説明する断面図である。 図１に示す半導体装置の製造方法を説明する断面図である。 図１に示す半導体装置の製造方法を説明する断面図である。 図１に示す半導体装置の製造方法を説明する断面図である。 図１に示す半導体装置の製造方法を説明する断面図である。 図１に示す半導体装置の製造方法を説明する断面図である。 （ａ），（ｂ）は、ともに第２実施形態に係る半導体装置の製造方法を説明する断面図である。 トレンチ形成工程におけるエッチングレートの変化を説明する説明図である。 （ａ），（ｂ）は、ともに第２実施形態に係る半導体装置の製造方法を説明する断面図である。 （ａ），（ｂ）は、ともに第２実施形態に係る半導体装置の製造方法を説明する断面図である。 第３実施形態に係る半導体装置の概略構成を示す断面図である。 （ａ）〜（ｃ）は、ともに図１３に示す半導体装置の製造方法を説明する断面図である。 （ａ）〜（ｃ）は、図１４（ｃ）に示した底壁絶縁膜の形成工程の一例を示す断面図である。 図１４（ｃ）に示した底壁絶縁膜の形成工程の別の例を示す断面図である。 図１３に示す半導体装置の製造方法を説明する断面図である。 （ａ），（ｂ）は、ともに図１３に示す半導体装置の製造方法を説明する断面図である。 （ａ），（ｂ）は、ともに図１３に示す半導体装置の製造方法を説明する断面図である。 第４実施形態に係る半導体装置の概略構成を示す断面図である。 図２０に示す半導体装置の製造方法を説明する断面図である。 （ａ）〜（ｃ）は、ともに図２０に示す半導体装置の製造方法を説明する断面図である。 （ａ），（ｂ）は、ともに図２０に示す半導体装置の製造方法を説明する断面図である。 （ａ），（ｂ）は、ともに図２０に示す半導体装置の製造方法を説明する断面図である。 第５実施形態に係る半導体装置の概略構成を示す断面図である。 図２５に示す半導体装置の製造方法を説明する断面図である。 半導体装置の変形例を示す断面図である。 図２７に示す半導体装置の製造方法を説明する断面図である。 半導体装置のその他変形例を示す断面図である。 半導体装置のその他変形例を示す断面図である。 半導体装置のその他変形例を示す断面図である。 半導体装置のその他変形例を示す断面図である。 半導体装置のその他変形例を示す断面図である。 従来のトレンチゲート構造を有する半導体装置ついて、トレンチの周りを拡大した断面図である。
以下、本発明の実施の形態を、図面を参照して説明する。なお、各図において、共通乃至関連する要素には同一の符号を付与するものとする。本発明に係る半導体装置は、パワーＭＯＳＦＥＴ、ＩＧＢＴなどのトレンチゲート構造を持つトランジスタを有している。そして、半導体基板の一方の主面側にトレンチが形成されると共に、トレンチ内において半導体基板との間にゲート絶縁膜を介在させてゲート電極が埋め込まれた構造となっている。なお、以下に示す実施形態では、ｎチャネル型の縦型のＭＯＳＦＥＴを例に示す。
（第１実施形態）
図１に示す半導体装置１００は、シリコン基板１、ドリフト層２、ベース層４、ソース層５などによって構成される半導体基板１０を備えており、この半導体基板１０の第１主面１０ａ側に、当該半導体基板１０の厚さ方向を深さ方向とするように掘り下げられたトレンチ３が形成されている。このトレンチ３は、ソース層５及びベース層４を貫通し、ドリフト層２の深さまで達するように構成されている。なお、第１主面１０ａが、特許請求の範囲に記載の、一方の主面に相当する。
シリコン基板１は、ＭＯＳＦＥＴのドレインとして機能するｎ導電型（ｎ＋）の基板として構成されている。このシリコン基板１上に、エピタキシャル成長によって、ｎ導電型（ｎ−）のドリフト層２が形成されている。そして、ドリフト層２は、上端がトレンチ３の底壁３ｂよりも上方となっており、トレンチ３は、第１主面１０ａから、ドリフト層２に達するように掘り下げられている。
なお、本実施形態ではｎ導電型が特許請求の範囲に記載の第１導電型に相当し、ｐ導電型が特許請求の範囲に記載の第２導電型に相当する。また、図１等の例では、半導体基板１０の厚さ方向を上下方向とし、第１主面１０ａ側を上方、第１主面１０ａと反対の第２主面１０ｂ側を下方として説明する。
ドリフト層２の上には、チャネル領域を設定するｐ導電型のベース層４が形成されている。ベース層４の所定位置には、ｐ導電型（ｐ＋）の高濃度ボディ領域４ｂが形成されており、トレンチ３に隣接する位置には、チャネル領域として機能するｐ導電型（ｐ）のチャネル層４ａが形成されている。チャネル層４ａは、半導体基板１０内の少なくともトレンチ３の側壁３ａ側において後述する調整層８と第１主面１０ａとの間に形成されており、上端側がソース層５に隣接し、下端側が調整層８に隣接するように配置されている。このように、トレンチ３の側壁３ａに沿ってチャネル層４ａが形成されており、隣り合うトレンチ３の互いに対向する側壁３ａに沿って形成されたチャネル層４ａ間に、高濃度ボディ領域４ｂが形成されている。この高濃度ボディ領域４ｂは、チャネル層４ａの下端部とほぼ同じ深さまで形成されている。なお、半導体基板１０の第１主面１０ａ側表層には、トレンチ３に隣接する部分よりも浅いチャネル層４ａが形成されている。
ソース層５は、ｎ導電型（ｎ＋）の半導体領域として構成され、トレンチ３の内壁における第１主面１０ａ側に設けられている。このソース層５は、ベース層４の上端寄りの位置に配置されており、その上端部が半導体基板１０の第１主面１０ａに位置し、下端部が後述するゲート電極７の上端部よりも深い位置となるように配置されている。
また、トレンチ３の内壁を覆う構成でゲート絶縁膜６が形成されている。このゲート絶縁膜６は、例えばシリコン酸化膜によって構成されており、トレンチ３の側壁３ａ、底壁３ｂ、上部（開口部周辺）３ｃを覆う構成で配置されている。また、ゲート絶縁膜６のうち、トレンチ３の底壁３ｂに形成された底壁絶縁膜６ｂは、トレンチ３の側壁３ａに形成された側壁絶縁膜６ａよりも膜厚が厚い膜となっている。なお、トレンチ３の底壁３ｂは、トレンチ３の底側のコーナー部を含む部分であり、このような底壁３ｂを覆う構成で膜厚の厚い底壁絶縁膜６ｂが配置されている。このように構成されているため、トレンチ３の底壁３ｂ側においてコーナー部での電界集中が緩和されることになり、その部分での耐圧低下を防止することができる。
また、トレンチ３内には、例えば、ノンドープトポリシリコン膜堆積後に不純物を導入したポリシリコン、又はドープトポリシリコンシリコンで形成されたゲート電極７が形成されている。ゲート電極７は、トレンチ３内において半導体基板１０との間にゲート絶縁膜６を介在させる構成で埋め込まれている。そして、ゲート電極７の上端部７ａが、トレンチ３内において当該トレンチ３の開口位置（トレンチ３の上端部）よりも深い位置となるように形成されている。上記したソース層５は、このゲート電極７の上端部７ａよりも上方位置から下方位置に及ぶように配置されている。
さらに、半導体基板１０においてトレンチ３の底壁３ｂには、不純物がドリフト層２よりも高濃度で導入されたｎ導電型（ｎ＋）の調整層８が形成されている。この調整層８は、底壁絶縁膜６ｂの周囲を囲むように配置されている。また、その上端部が、トレンチ３の底壁３ｂの上端部、具体的には、湾曲部として構成された底壁３ｂのコーナー部の湾曲の終端に位置するように形成されている。
この調整層８は、トレンチ３の底壁３ｂを構成しており、その上端部が、トレンチ３の内壁においてチャネル層４ａの下端部９に隣接している。そして、チャネル層４ａの深さ方向への広がりを抑え、チャネル層４ａの下端部９が下方にずれることを防ぐように機能している。なお、チャネル層４ａの下端部９とは、チャネル層４ａのうち、トレンチ３の側壁３ａに沿って形成された部分であって、側壁３ａに隣接する部分の下端である。
また、半導体基板１０の第１主面１０ａ上には、ゲート電極７の上方からチャネル層４ａ及びソース層５の上方にかけて、ＢＰＳＧ等からなる層間絶縁膜１１が形成されている。そして、この層間絶縁膜１１に形成されたコンタクトホールを介して、図示しないソース電極などが接続されている。一方、第２主面１０ｂには、図示しないドレイン電極が接続されている。
次に、上記した半導体装置１００の製造方法について、図２〜図８に示す工程図を参照して説明する。
図２は、ドリフト層２の形成及びトレンチ３の形成を行う工程を示している。この工程では、先ず、ｎ導電型（ｎ＋）のシリコン基板１を用意し、このシリコン基板１上にｎ導電型（ｎ−）のドリフト層２を、エピタキシャル成長により成膜する。これにより、トレンチ３が形成されるべき領域に、ドリフト領域となるドリフト層２が設けられることになる。そして、ドリフト層２が成膜された半導体基板１０の第１主面１０ａに対し、トレンチ３を形成すべき部分を被覆しない構成で、ＳｉＯ２等のレジストマスク（ハードマスク）１２を配置する。このレジストマスク１２は、例えばＣＶＤ法等によりＳｉＯ２等を堆積し、フォトリソグラフィー及び異方性ドライエッチングによってパターニングを行うことで形成する。そして、レジストマスク１２を用いた異方性ドライエッチング等により、半導体基板１０に、その厚さ方向に延びる所定深さ（例えば１〜４μｍ程度）のトレンチ３を形成する。
ドリフト層２及びトレンチ３を形成した後には、図３に示すように、調整層８を形成する工程を行う。この工程では、先ず、半導体基板１０の第１主面１０ａにおいてトレンチ３の形成領域を除く部分に、当該部分への不純物導入を遮断するためのレジストマスク１３を配置する。そして、トレンチ３の内部に向けて不純物の導入を行う。
不純物の導入方法は、トレンチ３内において、図３に一点鎖線で示す所定位置１４よりも下側の領域に、Ｎ導電型の不純物をドリフト層２よりも高濃度に導入し得る方法であればよい。例えば、斜め方向のイオン注入などが挙げられる。トレンチ３の深さ方向、すなわち半導体基板１０の厚さ方向に対して、斜め方向に不純物イオンを注入すれば、底壁３ｂのコーナー付近において両方向により広がるように調整層８を形成することができる。なお、所定位置１４とは、トレンチ３の底壁３ｂと側壁３ａの境界位置に設定される。以下、所定位置を境界１４と示す。イオン注入によって不純物を導入する場合、境界１４が注入の上端位置となるように、境界１４よりも下側の領域（底壁３ｂ側）を狙って不純物イオンを注入する。なお、トレンチ３の幅が上方側となるにつれて大きくなるようにトレンチ３の側壁３ａがある程度傾斜している場合、トレンチ３の深さ方向にイオン注入する方法を用いてもよい。
なお、調整層８の形成方法はこのような方法に限られず、トレンチ３の底壁３ｂに高濃度の不純物を導入し得る他の方法でもよい。例えば、トレンチ３の形成後に予め高濃度にドープされたポリシリコンをトレンチ３の底壁３ｂ付近に選択的に充填し、熱拡散により底壁３ｂ付近の所望の位置に調整層８を形成するようにしてもよい。
調整層８を形成した後には、図４に示すように、ゲート絶縁膜６を形成する工程を行う。この工程では、トレンチ３の側壁３ａ及び底壁３ｂを覆う構成で、側壁３ａ側よりも底壁３ｂ側の方が膜厚が大きくなるようにゲート絶縁膜６を形成する。ゲート絶縁膜６のうち、側壁３ａに位置する側壁絶縁膜６ａの厚さは、例えば３００Å〜１０００Å程度に設定し、底壁３ｂに位置する底壁絶縁膜６ｂや上部３ｃに位置する上部絶縁膜６ｃの厚さは、側壁絶縁膜６ａよりも厚く、例えば１０００Å〜２０００Å程度に設定する。
このように底壁３ｂ側に部分的に厚膜を形成する方法は公知の様々な方法を用いることができ、例えば、ＬＯＣＯＳ法によって部分的に厚膜を形成してもよい。或いは、ＣＶＤによってトレンチ３内に絶縁膜を堆積し、エッチバックを行うことで埋め込み層を形成する方法、プラズマ酸化を用いた異方性酸化、或いは調整層８の部分にボロン等を導入し、熱拡散を行うことにより増殖酸化させる方法等であってもよい。具体的な方法としては、特開２００８−４６８６公報、特開２００３−８０１８公報、特開２００１−１９６５８７公報に示されるような方法を用い、これらの公報と同様のゲート絶縁膜６を形成するようにしてもよい。上記のように底壁絶縁膜６ｂや上部絶縁膜６ｃが適正に形成されている場合には、ドレイン耐圧、ゲート耐圧を高めることができ、性能向上、信頼性確保を図ることができる。
ゲート絶縁膜６を形成した後には、図５に示すようにチャネル層４ａを形成する工程を行う。この工程では、半導体基板１０におけるトレンチ側壁３ａ及び第１主面１０ａに対し、Ｐ導電型の不純物を導入することで、調整層８と第１主面１０ａとの間にチャネル層４ａを形成する。このチャネル層４ａを形成する構成では、底壁３ｂ上に形成された膜厚の大きい底壁絶縁膜６ｂをマスクとして、トレンチ３の側壁３ａに対し、イオン注入法等により不純物注入を行う。イオン注入を行う場合、例えば、トレンチ３の深さ方向に対して傾斜した方向に不純物を注入することで、第１主面１０ａ側及びトレンチ側壁３ａ側に良好に不純物を導入することができる。この工程では、既に形成された調整層８によって深さ方向への広がりが抑えられつつチャネル層４ａが形成されることとなる。
なお、図５の例では、トレンチ側壁３ａ側及び第１主面１０ａ側にチャネル層４ａを形成した例を示したが、トレンチ３のピッチが狭く、トレンチ３間の領域（メサ領域）の幅が狭い場合には、メサ領域においてチャネル層４ａを一様に形成することも可能である。
チャネル層４ａを形成した後には、図６に示すようにゲート電極７を埋め込む工程を行う。この工程では、例えば、ドープトポリシリコンをＬＰＣＶＤ法により形成すると共にトレンチ３内に充填し、そのポリシリコンを所望の厚さにエッチバックすることで、所望の形状のゲート電極７とする。また、この工程では、ゲート電極７における第１主面１０ａ側の端部、すなわち上端部７ａが、トレンチ３内において当該トレンチ３の開口位置よりも深い位置となるように形成する。
ゲート電極７を埋め込む工程を行った後には、図７に示すようにソース層５を形成する工程を行う。図７の工程では、ゲート電極７を形成した後に、トレンチ３の開口部付近を除く所定位置に、不純物導入を遮断するためのレジストマスク１５を形成し、第１主面１０ａ側から半導体基板１０にＮ導電型の不純物をイオン注入することで、所定深さのソース層５を形成する。
本実施形態では、ゲート絶縁膜６が、トレンチ３の上端部付近においては下方側となるにつれて薄くなるように膜厚が構成され、所定位置よりも下側がほぼ一定の膜厚となるように構成されている。また、ソース層５は、ゲート電極７の上端部７ａよりも深く、ゲート絶縁膜６が一定の薄さとなる位置まで達するように形成される。上記したように、ゲート電極７の上端部７ａがトレンチ３の開口よりも深い位置となっているため、第１主面１０ａ側だけでなく、トレンチ３の側壁３ａ側からＮ導電型の不純物が注入され易くなる。これにより、側壁３ａにおいてソース層５を所望の深さに達するまで形成し易くなる。
ソース層５を形成した後には、レジストマスク１５を除去し、図８に示すように高濃度ボディ領域４ｂを形成する工程を行う。高濃度ボディ領域４ｂの形成は、例えば、トレンチ３及びトレンチ３の開口部周辺を覆うようにＳｉＯ２等のマスク材を用いてハードマスクとし、第１主面１０ａ側から半導体基板１０にｐ導電型の不純物をイオン注入法等によって注入する。本実施形態では、チャネル層４ａに隣接する位置において、チャネル層４ａの下端部９とほぼ同じ深さとなるように、ｐ導電型の不純物をチャネル層４ａよりも高濃度で注入する。すなわち、トレンチ３よりも浅くなるように高濃度ボディ領域４ｂを形成する。なお、ＳｉＯ２等のマスク材をハードマスクとして用いた場合、このマスク材をそのまま層間絶縁膜１１として残すようにしてもよい。或いは、ボディ注入の際のマスクとして有機レジストを用い、高濃度ボディ領域４ｂを形成した後に、この有機レジストを除去し、その後に、ＢＰＳＧ膜等の層間絶縁膜１１を形成するようにしてもよい。
このように層間絶縁膜１１を形成した後には、フォトリソグラフィーや異方性ドライエッチ等によりコンタクトホールを形成し、ソース電極等となる金属膜をスパッタ法等により形成する。また、第２主面１０ｂ側にドレイン電極を形成する。以上により、図１に示す半導体装置１００を得ることができる。
次に、本実施形態に係る半導体装置１００及びその製造方法の効果について説明する。
本実施形態に係る製造方法では、半導体基板１０におけるトレンチ３の底壁３ｂに、ｎ導電型の不純物がドリフト層２よりも高濃度で導入された調整層８を形成する。そして、トレンチ３の側壁３ａ側において、調整層８と第１主面１０ａとの間にｐ導電型の不純物を導入することで、チャネル層４ａを、調整層８によって深さ方向への広がりを抑えつつ形成する。この方法によれば、チャネル層４ａと極性が異なるｎ導電型の不純物が高濃度で導入された調整層８の存在により、チャネル層４ａが沈み込むことを効果的に抑えることができる。具体的には、チャネル層４ａを形成する不純物の注入以降において、熱処理によりチャネル層４ａが拡散するのを抑制し、これにより、チャネル層４ａの下端部９が下方にずれることを抑制することができる。このように、下端部９の深さ方向の位置のばらつき、すなわちゲート突出長のばらつきを抑制することができる。なお、ゲート突出長とは、トレンチ３の下端部と、チャネル層４ａの下端部９との間隔である。このため、チャネル層４ａの深さの増大に起因するデバイス機能の低下を抑制ないし防止することができる。
また、本実施形態では、チャネル層４ａを形成する工程において、トレンチ３の深さ方向に対して傾斜した方向に不純物を注入する。このため、トレンチ３の側壁３ａに対して効率的に不純物を注入することができる。特に、トレンチ３の側壁３ａから不純物を注入する場合、トレンチ３の側壁３ａ近傍における深さ方向の不純物プロファイルをより均一化しやすく、これによりゲート閾値電圧のばらつきを抑制し易くなる。
また、本実施形態では、チャネル層４ａを形成する前に、側壁絶縁膜６ａよりも底壁絶縁膜６ｂのほうが膜厚が厚くなるようにゲート絶縁膜６を形成する。これにより、チャネル層４ａを形成する際の底壁絶縁膜６ｂのマスク性を高くすることができ、底壁３ｂ側への不純物の導入を抑えてチャネル層４ａを形成することができる。このため、チャネル層４ａを形成するためのレジスト工程を不要とすることができる。また、底壁絶縁膜６ｂをマスクとしてセルフアラインで形成されるチャネル層４ａにより、チャネル層４ａ形成時においてゲート突出長が決定される。このため、レジスト工程に伴うゲート突出長の製造ばらつきを排除することもできる。このように、調整層８だけでなく、底壁絶縁膜６ｂによっても、チャネル層４ａを位置精度よく形成することができる。また、底壁絶縁膜６ｂにより、調整層８側にｐ導電型の不純物が導入されるのを抑制することもできる。そして、チャネル層４ａの形成するための不純物導入以降においては、調整層８により、チャネル層４ａの沈み込みを抑制することができる。したがって、ゲート突出長のばらつきを効果的に抑制することができる。
また、ゲート電極７を埋め込む工程において、ゲート電極７の上端部７ａが、トレンチ３内において当該トレンチ３の開口位置よりも深い位置となるように形成している。そして、ゲート電極７を埋め込んだ後に、少なくともトレンチ３の側壁３ａからＮ導電型の不純物を注入することでソース層５を形成する工程を行っている。このようにすると、埋め込まれたゲート電極７の上端部７ａをソース層５の深さの基準とすることができ、ゲート電極７及びトレンチ３の上端部に整合させたソース層５の形成が可能となる。
また、本実施形態では、半導体基板１０のチャネル層４ａに隣接する位置に、チャネル層４ａの下端部９とほぼ同じ深さで、高濃度ボディ領域４ｂを形成する。このようにすると、高濃度ボディ領域４ｂを有さない構成に較べて、ＪＦＥＴとしての効果を抑制することができる。また、チャネル層４ａの電位を安定化させることができる。また、ベース層４、すなわちチャネル層４ａ及び高濃度ボディ領域４ｂがトレンチ３よりも浅いため、トレンチ３の下端部でブレークさせることができる。これにより、ドレイン耐圧を向上させることができる。
なお、本実施形態では、トレンチ３、調整層８、ゲート絶縁膜６、チャネル層４ａ、ゲート電極７の順に形成する例を示した。しかしながら、調整層８の効果は、調整層８の形成後において、チャネル層４ａの拡散による沈み込みを抑制する点にある。したがって、例えばトレンチ３、ゲート絶縁膜６、調整層８、チャネル層４ａ、ゲート電極７の順に形成しても良い。また、トレンチ３、調整層８、チャネル層４ａ、ゲート絶縁膜６、ゲート電極７の順に形成しても良い。ただし、本実施形態に示したように、チャネル層４ａの形成前に調整層８を形成したほうが、チャネル層４ａを形成する際の熱処理時に、チャネル層４ａが沈み込むのも抑制することができるため好ましい。
（第２実施形態）
本実施形態において、第１実施形態に示した半導体装置１００及びその製造方法と共通する部分についての説明は割愛する。第２実施形態では、チャネル層４ａの構成及びチャネル層４ａの形成工程が第１実施形態と異なり、それ以外の構成及び工程は第１実施形態と同様である。
本実施形態では、調整層８を形成する前に、チャネル層４ａを形成する。先ず、図９（ａ）に示す半導体基板１０を準備する工程を行う。この工程では、第１実施形態と同様、ｎ＋型のシリコン基板１上にｎ−型のドリフト層２を成膜する。そして、ドリフト層２におけるシリコン基板１と反対側に、ｐ導電型のチャネル層４ａを例えばイオン注入によって形成する。すなわち、半導体基板１０の第１主面１０ａ全面に、ｐ導電型の不純物を注入してチャネル層４ａを形成する。このようにして、トレンチ３が形成されるべき領域のトレンチ底壁側にｎ導電型のドリフト層２が配された半導体基板１０を準備する。そして、図９（ｂ）のように、半導体基板１０の第１主面１０ａ側から、ドリフト層２に達する深さでトレンチ３を形成する。
本実施形態では、Ｃｌ、Ｂｒ系ガスによるＲＩＥ（Reactive Ion Etching）等、キャリア極性、濃度によってエッチングレートが異なるエッチングにより、図９（ｂ）に示すトレンチ３を形成する。具体的には、半導体基板１０のトレンチ３を形成すべき領域に対し、選択的に上記エッチングを行い、エッチング期間中にエッチングレートを監視し続ける。なお、図９（ｂ）では、マスクの図示を省略している。
この例では、図１０のように、ｐ導電型のチャネル層４ａをエッチングする期間はエッチングレートが相対的に小さい所定の第１レート付近に収まるようになっており、ｎ導電型のドリフト層２をエッチングする期間は、エッチングレートが第１レートよりも相対的に大きい第２レート付近に収まるようになっている。本実施形態では、このようなエッチングレートの違いを利用し、エッチングレートに所定の変化が生じた時点（例えば、エッチングレートが第１レートから一定割合増加した時点、或いはエッチングレートが第１レートから一定値増加した時点等）を検出し、この時点、或いはこの時点から所定時間経過した時点でエッチングを終了している。これにより、トレンチ３の底壁３ｂとチャネル層４ａの下端位置とを所望の関係に位置合わせすることができる。
トレンチ３を形成した後には、図１１（ａ）のように、調整層８を形成する工程を行う。調整層８の形成工程は、図３を参照して説明した第１実施形態での調整層８の形成と同様である。本実施形態では、チャネル層４ａとドリフト層２の境界１４よりも下側領域に調整層８を形成するように、当該境界１４よりも下側を狙って不純物を注入する。このように、本実施形態でも、チャネル層４ａに隣接させて調整層８を形成するため、調整層８の形成後において、チャネル層４ａの深さ方向への広がりを抑制することができる。
調整層８を形成した後には、図１１（ｂ）に示すように、図４を参照して説明した第１実施形態と同様の方法でゲート絶縁膜６を形成する。次いで、図６を参照して説明した第１実施形態と同様の方法でゲート電極７を埋め込む。そして、図１２（ａ）に示すように、図７を参照して説明した第１実施形態と同様の方法でソース層５を形成する。
ソース層５を形成した後には、レジストマスク１５を除去し、図１２（ｂ）のように高濃度ボディ領域４ｂを形成する工程を行う。この高濃度ボディ領域４ｂの形成も第１実施形態と同様の方法で行うことができ、例えば、図１２（ｂ）に示すように、トレンチ３及びトレンチ３の開口部周辺を覆うようにＳｉＯ２等のマスク材を用いてハードマスクとし、ｐ導電型の不純物をイオン注入法等によって注入する。本実施形態でも、チャネル層４ａに隣接する位置において、チャネル層４ａの下端部よりも浅い位置となるように、ｐ導電型の不純物をチャネル層４ａよりも高濃度で注入して高濃度ボディ領域４ｂを形成している。なお、本実施形態では、一例として、ハードマスクをそのまま層間絶縁膜１１として残している。次いで、フォトリソグラフィーや異方性ドライエッチ等により、層間絶縁膜１１にコンタクトホールを形成し、ソース電極等となる金属膜をスパッタ法等により形成する。また、第２主面１０ｂ側にドレイン電極を形成する。以上により、半導体装置１００を得ることができる。
第２実施形態でも、第１実施形態同様、ｎ導電型の不純物が高濃度で導入された調整層８の存在により、ｐ導電型のチャネル層４ａ、特にチャネル層４ａのうち、チャネルが形成されるトレンチ３の側壁３ａに隣接する部分、が沈み込むことを効果的に抑えることができる。
また、本実施形態では、トレンチ３の形成前において、半導体基板１０の第１主面１０ａ側からｐ導電型の不純物を導入することで、トレンチ３の形成領域の深さよりも浅くチャネル層４ａを形成する。そして、チャネル層４ａの形成工程の後に、チャネル層４ａとドリフト層２とでエッチングレートが異なるエッチング方法によりトレンチ３を形成する。また、トレンチ３の形成工程では、エッチングレートの変化を検出することに基づいてエッチングの終了時期を定めている。このようにすると、チャネル層４ａとドリフト層２との境界１４を適切に検出した上で、トレンチ３の終端位置を定めることができるため、ゲート絶縁膜６のうち、底壁絶縁膜６ｂや上部絶縁膜６ｃとチャネル層４ａとの位置合わせ、ひいては、トレンチ３の下端部とチャネル層４ａの下端部９との位置合わせを行いやすくなる。そして、チャネル層４ａに隣接する位置であって且つチャネル層４ａとドリフト層２との境界１４よりも下側の領域に高濃度の調整層８を形成しているため、チャネル層４ａの下端部９が下方にずれることを抑制することができる。このように、チャネル層４ａの深さのばらつき、すなわちゲート突出長のばらつきを抑制することができる。このため、チャネル深さの増大に起因するデバイス機能の低下を抑制ないし防止することができる。
なお、本実施形態では、チャネル層４ａ、トレンチ３、調整層８、ゲート絶縁膜６、ゲート電極７の順に形成する例を示した。しかしながら、チャネル層４ａ、トレンチ３、ゲート絶縁膜６、調整層８、ゲート電極７の順に形成しても良い。また、トレンチ３、調整層８、ゲート絶縁膜６、チャネル層４ａ、ゲート電極７の順に形成しても良い。さらには、トレンチ３、調整層８、チャネル層４ａ、ゲート絶縁膜６、ゲート電極７の順に形成しても良い。
（第３実施形態）
本実施形態において、上記実施形態に示した半導体装置１００及びその製造方法と共通する部分についての説明は割愛する。第１実施形態では、主として調整層８により、チャネル層４ａの拡散による沈み込みを抑制し、ひいてはゲート突出長のバラツキを抑制する例を示した。これに対し、本実施形態では、底壁絶縁膜６ｂの厚さのばらつきを抑制し、ひいてはゲート突出長のばらつきを抑制する点を特徴とする。
図１３に示す半導体装置１００は、基本的に第１実施形態の図１に示した半導体装置１００と類似の構成となっている。異なる点は、調整層８を有していない点と、高濃度ボディ領域４ｂを有していない点と、ボディコンタクト領域１６を有している点である。
図１３に示す半導体装置１００も、シリコン基板１、ドリフト層２、チャネル層４ａ、ソース層５などによって構成される半導体基板１０を備えており、この半導体基板１０の第１主面１０ａ側に、当該半導体基板１０の厚さ方向を深さ方向とするように掘り下げられたトレンチ３が形成されている。
シリコン基板１は、ＭＯＳＦＥＴのドレイン領域として機能するｎ導電型（ｎ＋）の基板として構成されており、このシリコン基板１上に、エピタキシャル成長によりｎ導電型（ｎ−）のドリフト層２が形成されている。また、半導体基板１０には第１主面１０ａに開口するトレンチ３が形成されており、このトレンチ３は、ソース層５を貫通しつつ、ドリフト層２まで掘り下げられている。また、トレンチ３には、トレンチ３の壁面に形成されたゲート絶縁膜６を介して、導電材料であるポリシリコンが埋め込まれ、ゲート電極７が構成されている。
また、ゲート絶縁膜６として、トレンチ３の側壁３ａに形成された側壁絶縁膜６ａと底壁３ｂに形成された底壁絶縁膜６ｂを有しており、底壁絶縁膜６ｂのほうが、側壁絶縁膜６ａよりも膜厚が厚くなっている。底壁絶縁膜６ｂは、後述するように、トレンチ３の底壁３ｂを選択的に酸化することで形成されている。そして、底壁絶縁膜６ｂをマスクとして、ｎ導電型（ｎ−）のドリフト層２にトレンチ３の側壁３ａからｐ導電型の不純物が導入され、側壁３ａに沿ってｐ導電型（ｐ）のチャネル層４ａが形成されている。チャネル層４ａは、このようにトレンチ３の側壁３ａに沿って形成された部分と、隣り合う側壁３ａに沿って形成された部分を連結する深さの浅い部分と、を有している。
また、トレンチ３の側壁３ａに隣接する部分において、チャネル層４ａの上方には、ｎ導電型（ｎ＋）のソース層５が形成されている。また、該ソース層５に隣接して、ｐ導電型（ｐ＋）のボディコンタクト領域１６が形成されている。このボディコンタクト領域１６は、隣り合うトレンチ３の中間部に形成されている。ソース層５とボディコンタクト領域１６には、ソース電極１７が接続されている。
次に、図１４〜図１９を参照して、図１３に示す半導体装置１００の製造方法について説明する。
先ず、ｎ導電型（ｎ＋）のシリコン基板１上に、エピタキシャル成長によりｎ導電型（ｎ−）のドリフト層２が形成された半導体基板１０を準備する。
次に、図１４（ａ）に示すように、半導体基板１０の第１主面１０ａ上にレジストや酸化膜等で所定の開口部を有する図示しないマスクを形成した後、ドリフト層２をエッチングして、半導体基板１０にトレンチ３を形成する。なお、上記エッチングにおいて酸化膜からなるハードマスクを使用する場合、トレンチ３の形成後、該ハードマスクを第１主面１０ａに残しておいてもよい。
次に、図１４（ｂ）に示すように、トレンチ３が形成された半導体基板１０を熱酸化して、トレンチ３の側壁３ａに側壁絶縁膜６ａを形成する。このとき、トレンチ３の底壁３ｂや上部３ｃ（第１主面１０ａ）にも、熱酸化による絶縁膜が形成される。
次に、図１４（ｃ）に示すように、トレンチ３の内壁のうち、底壁３ｂを選択的に酸化して、底壁３ｂに側壁絶縁膜６ａよりも膜厚の厚い底壁絶縁膜６ｂを形成する。
上記トレンチ３の底壁３ｂを選択的に酸化する工程は、本実施形態に係る半導体装置１００の製造方法における要部であり、図１５及び図１６を用いてより詳細に説明する。
図１５に示す底壁絶縁膜６ｂの形成工程は、通常、半導体基板１０の第１主面１０ａで行われるＬＯＣＯＳ（Local Oxidation of Silicon）法を、トレンチ３の底壁３ｂの選択的な酸化に応用したものである。
図１４（ｂ）に示した側壁絶縁膜６ａの形成後、図１５（ａ）に示すように、先ず半導体基板１０の第１主面１０ａ全面に窒化膜１８を堆積させる。
次に、図１５（ｂ）に示すように、例えばＡｒイオンを用い、第１主面１０ａ側からトレンチ３の深さ方向に窒化膜１８を異方性エッチングして、窒化膜１８のうち、トレンチ３の側壁３ａに形成されている部分を残し、底壁３ｂに形成されている部分を選択的に除去する。なお、この工程では、トレンチ３の底壁３ｂだけでなく第１主面１０ａ上に形成されていた窒化膜１８も同時に除去する。
次に、図１５（ｃ）に示すように、トレンチ３の側壁３ａに窒化膜１８が残った状態で、半導体基板１０を酸化雰囲気中に曝して熱酸化する。これによって、窒化膜１８が除去されたトレンチ３の底壁３ｂを選択的に熱酸化し、底壁３ｂに、側壁絶縁膜６ａよりも膜厚の厚い底壁絶縁膜６ｂを形成する。なお、この工程では、トレンチ３の底壁３ｂだけでなく、窒化膜１８が形成されていない半導体基板１０の第１主面１０ａも熱酸化されて、側壁絶縁膜６ａよりも膜厚の厚い絶縁膜が形成される。
最後に、リン酸によるウェットエッチングや等方的なドライエッチングを行って、トレンチ３の側壁３ａに形成されている窒化膜１８を除去することで、図１４（ｃ）に示した底壁絶縁膜６ｂが形成された状態となる。なお、トレンチ３の側壁３ａに形成されている窒化膜１８は、除去せずに最後まで残しておき、上記側壁絶縁膜６ａと該窒化膜１８とで、側壁絶縁膜を構成するようにしてもよい。
図１５に示す底壁絶縁膜６ｂを形成する工程においては、トレンチ３の底壁３ｂに形成する底壁絶縁膜６ｂの膜厚を、窒化膜１８の選択的除去の後に行う図１５（ｃ）の半導体基板１０の熱酸化条件だけで制御することができる。このように、底壁絶縁膜６ｂの膜厚制御を一つの工程に単純化できるため、ＣＶＤ酸化膜の堆積とエッチバックの二つの工程により、底壁絶縁膜６ｂの膜厚を制御する従来の方法に較べて、底壁絶縁膜６ｂの厚さばらつきを小さくすることができる。
一方、図１６に示す底壁絶縁膜６ｂの形成工程は、異方性プラズマ酸化を、トレンチ３の底壁３ｂの選択的な酸化に応用したものである。異方性プラズマ酸化では、酸素プラズマを一定方向に導入し、該酸素プラズマが垂直に突き当たる面と該酸素プラズマの導入方向に平行な面とで酸化速度が異なり、後者の面ではほとんど酸化が行われずに、前者の面において厚い酸化膜を得ることができる。これを、以下のようにして、底壁絶縁膜６ｂの形成に用いるものである。
図１６に示す工程では、図１４（ｂ）に示した側壁絶縁膜６ａの形成後において、高バイアスを印加してトレンチ３内に酸素プラズマを導入し、酸素プラズマが垂直に突き当たるトレンチ３の底壁３ｂを選択的に酸化して、底壁３ｂに底壁絶縁膜６ｂを形成する。なお、この場合にも、トレンチ３の底壁３ｂだけでなく、酸素プラズマが垂直に突き当たる半導体基板１０の第１主面１０ａが酸化され、側壁絶縁膜６ａより膜厚の厚い絶縁膜が形成される。
図１６に示す工程においても、底壁絶縁膜６ｂの膜厚を、トレンチ３の深さ方向に導入する酸素プラズマの導入条件だけで制御することができる。したがって、この場合も、底壁絶縁膜６ｂの膜厚制御を一つの工程に単純化できるため、上記した従来の方法に較べて、底壁絶縁膜６ｂの厚さばらつきを小さくすることができる。なお、上記したゲート絶縁膜６の形成方法は、第１実施形態及び第２実施形態に示した半導体装置の製造にも適用することができる。
次に、図１４（ｃ）に示した底壁絶縁膜６ｂの形成工程に再び戻って、以降の半導体装置１００の製造で実施する工程を説明する。
底壁絶縁膜６ｂを形成した後は、図１７に示すように、底壁絶縁膜６ｂをマスクとして、トレンチ３の側壁３ａから半導体基板１０のドリフト層２に、ボロン（Ｂ）等のｐ導電型の不純物を導入する。このとき、膜厚の厚い底壁絶縁膜６ｂによってトレンチ３の底壁３ｂ側にはｐ導電型の不純物が導入されることなく、トレンチ３の側壁３ａに沿ってｐ導電型（ｐ）のチャネル層４ａを形成することができる。なお、この場合、トレンチ３の側壁３ａだけでなく、第１主面１０ａからも不純物が導入され、第１主面１０ａの表層にも、チャネル層４ａが形成される。そして、第１主面１０ａの表層に形成されたチャネル層４ａにより、側壁３ａに沿って形成されたチャネル層４ａ同士が連結された状態となる。
なお、図１５と図１６に例示した底壁絶縁膜６ｂの形成工程では、上記したように、トレンチ３の底壁３ｂだけでなく、半導体基板１０の第１主面１０ａにも膜厚の厚い絶縁膜が形成される。第１主面１０ａに膜厚の厚い絶縁膜が付いた状態でチャネル層４ａの形成工程を実施すると、隣り合うトレンチ３の間隔が広い場合には、半導体基板１０における第１主面１０ａの表層にｐ導電型の不純物が導入されず、側壁３ａに沿って形成されたチャネル層４ａが隣り合うトレンチ３間で連結されなくなる。このため、図１７に示したチャネル層４ａの形成工程を実施する前に、第１主面１０ａ上に形成されている絶縁膜をエッチングして、ある程度、薄くしておくことが好ましい。
図１７に例示したチャネル層４ａの形成工程は、トレンチ３の側壁３ａに対して、ｐ導電型の不純物のボロン（Ｂ）を斜めにイオン注入する、斜めイオン注入工程からなる。この斜めイオン注入工程は、トレンチ３の側壁３ａからのチャネル層４ａの厚さや、不純物濃度を制御する上で好ましい。しかしながら、チャネル層４ａの形成工程はこれに限らず、例えばｐ導電型の不純物を気相拡散によってトレンチ３の側壁３ａから導入し、チャネル層４ａを形成するようにしてもよい。
次に、図１８（ａ）に示すように、トレンチ３に導電材料を埋め込んで、ゲート電極７を形成する。
ゲート電極７の形成では、例えば、半導体基板１０の第１主面１０ａ全面にポリシリコン等の導電材料を堆積してトレンチ３を埋め込んだ後、エッチバックする方法を用いる。また、この工程においては、図１８（ａ）に示すように、トレンチ３に埋め込まれる導電材料の表面が半導体基板１０の第１主面１０ａより深い位置となるようにして、ゲート電極７を形成することが好ましい。換言すれば、ゲート電極７の上端部７ａが、第１主面１０ａよりも深い位置となるように、トレンチ３内に導電材料を埋め込む。これによれば、第１主面１０ａより深い位置に設定されるゲート電極７の上端部７ａの深さｄ１を基準として、ソース層５の不純物導入を行うことができる。これによれば、ゲート電極７の深さｄ１に対するソース層５の深さｄ２をゲート電極７の上端部７ａに整合させて、セルフアラインで制御することができる。
次に、図１８（ｂ）に示すように、半導体基板１０の第１主面１０ａ上に所定の開口部を有するレジストマスク１５を形成して、砒素（Ａｓ）等のｎ導電型の不純物を半導体基板１０にイオン注入し、トレンチ３の側壁３ａに沿って形成されたチャネル層４ａの上方に、ｎ導電型（ｎ＋）のソース層５を形成する。このソース層５の形成工程では、上記したように、図１８（ａ）に示したゲート電極７の深さｄ１を基準として、ソース層５の深さｄ２をセルフアラインで制御することができる。なお、隣り合うトレンチ３の間隔が狭い場合には、レジストマスク１５を形成することなく、半導体基板１０の第１主面１０ａ全面にｎ導電型の不純物をイオン注入するようにしてもよい。
次に、図１９（ａ）に示すように、半導体基板１０の第１主面１０ａ上に所定の開口部を有するレジストマスク１９を形成して、ボロン（Ｂ）等のｐ導電型の不純物を半導体基板１０に導入し、隣り合うトレンチ３間の中央部に、ｐ導電型（ｐ＋）のボディコンタクト領域１６を形成する。
次に、図１９（ｂ）に示すように、半導体基板１０の第１主面１０ａ全面に層間絶縁膜１１を堆積した後、この層間絶縁膜１１に、ｎ導電型（ｎ＋）のソース層５とｐ導電型（ｐ＋）のボディコンタクト領域１６に、ソース電極１７を接続するための開口部２０を形成する。
最後に、半導体基板１０の第１主面１０ａ全面にアルミニウム（Ａｌ）等からなる配線材料を堆積して、ソース層５とボディコンタクト領域１６に接続するソース電極１７を形成すれば、図１３の半導体装置１００を製造することができる。
次に、本実施形態に係る半導体装置１００の製造方法の効果について説明する。
本実施形態では、トレンチ３の底壁３ｂに形成した底壁絶縁膜６ｂをマスクとして、トレンチ３の側壁３ａに不純物を導入し、チャネル層４ａを形成する。したがって、チャネル層４ａを形成するためのレジスト工程が必要なくなり、底壁絶縁膜６ｂからなるマスクによりセルフアラインで形成されるチャネル層４ａによって、トレンチ３の下端部とチャネル層４ａの下端部９の間隔であるゲート突出長が決定される。このため、レジスト工程を省いてプロセスを簡略化し、製造コストを低減できるだけでなく、レジスト工程に伴うゲート突出長の製造ばらつきを排除することができる。
また、トレンチ３の底壁３ｂを選択的に酸化することにより、ゲート絶縁膜６として、側壁絶縁膜６ａよりも膜厚の厚い底壁絶縁膜６ｂを形成するようにしている。このように、底壁絶縁膜６ｂの膜厚制御を一つの工程に単純化している。このため、二つの工程を経る従来の底壁絶縁膜の形成方法に較べて、底壁絶縁膜６ｂの厚さばらつきを小さくすることができる。ゲート突出長は、底壁絶縁膜６ｂの厚さによってばらつくため、これにより、ゲート突出長のばらつきを抑制することができる。
なお、本実施形態では、トレンチ３の側壁３ａからｐ導電型の不純物を導入して、側壁３ａに沿ったチャネル層４ａを形成する。したがって、トレンチ３の深さ方向において、チャネル層４ａの不純物濃度の勾配やばらつきを小さくでき、ゲート閾値電圧のばらつきを抑制できることは言うまでもない。
以上のように、本実施形態に係る製造方法によれば、チャネル層４ａの下端部９からのゲート突出長をばらつきなく安定して得ることができ、性能とコストを両立することができる。
（第４実施形態）
本実施形態において、上記実施形態に示した半導体装置１００及びその製造方法と共通する部分についての説明は割愛する
図２０に示す半導体装置１００は、基本的に第３実施形態の図１３に示した半導体装置１００と同じ構成となっている。異なる点は、ｐ導電型（ｐ−）の低濃度ボディ層２１が、ドリフト層２の上に、追加形成されている点である。
この低濃度ボディ層２１は、不純物濃度がｐ導電型（ｐ）のチャネル層４ａより低濃度に設定され、チャネル層４ａの下端部９と同程度の深さで形成されている。したがって、図１３に示す半導体装置１００と異なり、隣り合うトレンチ３間が、チャネル層４ａの下端部９近くの深さまで、ソース層５を除いてｐ導電型となっている。このため、トレンチ３の側壁３ａに沿って形成されたチャネル層４ａの電位を安定化させることができる。また、トレンチ３の側壁３ａに沿うチャネル層４ａの間に、ｐ導電型の低濃度ボディ層２１が存在するため、ＪＦＥＴとしての効果を抑制することができる。
さらに、図２０に示す例では、低濃度ボディ層２１がチャネル層４ａと同程度の深さで形成されており、ｎ導電型とｐ導電型の境界面は、隣接するトレンチ３間において略フラットで、大きな曲率変化がない構造となっている。すなわち、電界集中が起き難い構造となっている。
また、チャネル層４ａ及び低濃度ボディ層２１がトレンチ３よりも浅いため、トレンチ３の下端部でブレークさせることができる。これにより、ドレイン耐圧を向上させることができる。
次に、図２０に示す半導体装置１００の製造方法について、図２１〜図２４を参照して説明する。
先ず、図２１に示すように、ｎ導電型（ｎ＋）のシリコン基板１上にｎ導電型（ｎ−）のドリフト層２が形成され、該ドリフト層２上にｐ導電型（ｐ−）の低濃度ボディ層２１が形成された半導体基板１０を準備する。このように、トレンチ３を形成する前に、後工程で形成するチャネル層４ａより低濃度の低濃度ボディ層２１を、半導体基板１０の第１主面１０ａ側に予め形成しておく。
次に、図２２（ａ）に示すように、半導体基板１０の第１主面１０ａに開口し、低濃度ボディ層２１を貫通して、ドリフト層２に達するトレンチ３を形成する。このトレンチ形成工程においては、ｐ導電型の低濃度ボディ層２１におけるエッチングレートに較べて、ｎ導電型のドリフト層２のエッチングレートのほうが小さいエッチャントを選択することが好ましい。
これによれば、ｐ導電型の低濃度ボディ層２１を大きいエッチングレートでエッチングして、トレンチ３の下端部がｎ導電型のドリフト層２との境界面（ＰＮ接合面）に到達した時、エッチングレートが急に小さくなる。これによって、該境界面がエッチングのストッパとなり、以降のドリフト層２のエッチングレートは小さいため、トレンチ３の最終的な深さを、高精度に制御することができる。上記エッチングには、例えば、塩素（Ｃｌ）系ガスや臭素（Ｂｒ）系ガスのＲＩＥ等が利用可能である。
次の図２２（ｂ）以降の工程は、それぞれ、第３実施形態の図１４（ｂ）以降で説明した半導体装置１００の各製造工程と同様の処理をする工程である。このため、各図の対応関係だけを示して、処理内容の説明は省略する。
図２２（ｂ）は、側壁絶縁膜６ａの形成工程で、図１４（ｂ）で説明した処理を実施する。また、図２２（ｃ）は、底壁絶縁膜６ｂの形成工程で、図１４（ｂ）で説明した処理を実施する。本実施形態における底壁絶縁膜６ｂの形成においても、図１５と図１６で説明した詳細工程を適用できることは言うまでもない。
図２３（ａ）は、チャネル層４ａの形成工程で、図１７で説明した処理を実施する。また、図２３（ｂ）は、ゲート電極７の形成工程で、図１８（ａ）で説明した処理を実施する。
図２４（ａ）は、ソース層５の形成工程で、図１８（ｂ）で説明した処理を実施する。また、図２４（ｂ）は、ボディコンタクト領域１６の形成工程で、図１９（ａ）で説明した処理を実施する。
ボディコンタクト領域１６を形成した後、図１９（ｂ）で説明したように、半導体基板１０の第１主面１０ａ全面に層間絶縁膜１１を堆積し、ソース電極１７をソース層５とボディコンタクト領域１６に接続するための開口部２０を形成する。
最後に、半導体基板１０の第１主面１０ａ全面にアルミニウム（Ａｌ）等からなる配線材料を堆積して、ソース層５とボディコンタクト領域１６に接続するソース電極１７を形成すれば、図２０に示す半導体装置１００を製造することができる。
（第５実施形態）
本実施形態において、上記実施形態に示した半導体装置１００及びその製造方法と共通する部分についての説明は割愛する
図２５に示す半導体装置１００は、基本的に第４実施形態の図２０に示した半導体装置１００と同じ構成となっている。異なる点は、ｐ導電型（ｐ−）の低濃度ボディ層２１に代えて、ｐ導電型（ｐ＋）の高濃度ボディ領域２２を有する点である。
この高濃度ボディ領域２２は、不純物濃度がｐ導電型（ｐ）のチャネル層４ａより高濃度に設定され、多段で構成されている。詳しくは、ｐ導電型（ｐ＋）のボディコンタクト領域１６と同じ半導体基板１０の平面位置において、ボディコンタクト領域１６に連なって３段で形成されている。最下段の高濃度ボディ領域２２ａは、その下端部が、チャネル層４ａの下端部９と同程度の深さに形成されている。最上段の高濃度ボディ領域２２ｃは、半導体基板１０の第１主面１０ａ側表層において、ボディコンタクト領域１６に隣接して形成されている。そして、中段の高濃度ボディ領域２２ｂは、２つの高濃度ボディ領域２２ａ，２２ｃに挟まれて形成されている。
図２５に示す半導体装置１００も、図２０に示した半導体装置同様、隣り合うトレンチ３間が、チャネル層４ａの下端部９近くの深さまで、ソース層５を除いてｐ導電型となっている。このため、トレンチ３の側壁３ａに沿って形成されたチャネル層４ａの電位を安定化させることができる。また、ＪＦＥＴとしての効果を抑制することができる。
また、図２５に示す例でも、高濃度ボディ領域２２の下端部がチャネル層４ａの下端部９と同程度の深さとなっているため、ｎ導電型とｐ導電型の境界面は、隣接するトレンチ３間において略フラットで、大きな曲率変化がない構造となる。すなわち、電界集中が起き難い構造となっている。
また、チャネル層４ａ及び高濃度ボディ領域２２がトレンチ３よりも浅いため、トレンチ３の下端部でブレークさせることができる。これにより、ドレイン耐圧を向上させることができる。
図２５に示す半導体装置１００を製造するにあたっては、図１８（ｂ）で説明した処理まで実施した後、図２６に示すように、注入深さを変えてイオン注入を多段に行う。図２６では、最下段の高濃度ボディ領域２２ａが形成された状態を示している。
なお、図２６に示す工程では、レジストマスク１９を形成して多段イオン注入を実施しているが、図１９（ｂ）に示した層間絶縁膜１１の形成後、層間絶縁膜１１に形成した開口部２０をマスクとして、多段イオン注入を実施してもよい。多段イオン注入後には、先に形成してあるチャネル層４ａへの影響がない程度の温度と時間で、注入したイオンの活性化と拡散の処理を行う。具体的には、チャネル層４ａとのクリアランスを０．５μｍ程度とした場合、濃い注入（〜１０１５ｃｍ−２）であっても、９００℃程度のアニールで、チャネル層４ａに影響が及ぶことなく、注入したイオンの活性化と拡散の処理を行うことができる。
なお、上記実施形態では、多段イオン注入による高濃度ボディ領域２２の例を示した。しかしながら、図２７に示すように、隣り合うトレンチ３の中間部において、第２のトレンチ２３が形成され、第２のトレンチ２３の下端部に隣接する形で、ｐ導電型（ｐ＋）の高濃度ボディ領域２４が形成されても良い。この高濃度ボディ領域２４は、その下端部が、チャネル層４ａの下端部９と同程度の深さに形成されている。また、高濃度ボディ領域２４は、図１３に示す半導体装置１００のボディコンタクト領域１６としても機能する。ソース電極１７は、層間絶縁膜１１を介して、高濃度ボディ領域２４とソース層５に接続されている。
図２７に示す半導体装置１００を製造するにあたっては、図１９（ａ）に示したボディコンタクト領域１６の形成工程を実施することなく、図１９（ｂ）に示した層間絶縁膜１１の形成工程を実施する。そして、図２８に示すように、層間絶縁膜１１に開口部２０を形成した後も引き続きエッチングを継続して、第２のトレンチ２３を形成する。次いで、第２のトレンチ２３を介してイオン注入を行い、高濃度ボディ領域２４を形成する。なお、この場合も、イオン注入後には、先に形成してあるチャネル層４ａへの影響がない程度の温度と時間で、注入したイオンの活性化と拡散の処理を行う。
図２６及び図２８に示した製造方法によれば、トレンチ３の形成前に低濃度ボディ層２１を予め形成しておく方法に較べて、隣接するトレンチ３間のｐ導電型の不純物領域をより高濃度とすることができる。したがって、上記方法により製造される図２５及び図２７に示す半導体装置１００においては、図２０に示した半導体装置１００に較べて、トレンチ３の側壁３ａに沿って形成されるチャネル層４ａの電位をより安定化することができる。また、隣接するトレンチ３間でｐ導電型領域とｎ導電型領域の境界面を略フラットにすることで、電界集中が起き難い構造にできることは言うまでもない。
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
半導体装置における各層の導電型は、例えば図１に示すものに限らず、それと逆になっていてもよい。すなわち、Ｐチャネル型の素子として構成されていてもよい。
上記実施形態では、ＭＯＳＦＥＴとして構成された半導体装置１００を例示したが、半導体装置１００はＩＧＢＴとして構成されていてもよい。この場合、コレクタとして機能するｐ導電型（ｐ＋）のシリコン基板１を採用すれば良い。また、製造方法については、上記各実施形態と同様の製造方法を用いればよい。
調整層８を有さない半導体装置１００において、図１に示す高濃度ボディ領域４ｂを採用しても良い。一方、調整層８を有する半導体装置１００において、図２５に示す多段イオン注入による高濃度ボディ領域２２、図２７に示す第２のトレンチ２３を利用した高濃度ボディ領域２４を採用しても良い。
また、調整層８を有さない半導体装置１００において、高濃度ボディ領域４ｂに代えて、図２０に示す低濃度ボディ層２１を採用しても良い。
第１実施形態、第２実施形態、第５実施形態では、高濃度ボディ領域４ｂ，２２，２４が、チャネル層４ａの下端部９と同程度の深さとされ、トレンチ３の下端部よりも浅くされる例を示した。しかしながら、高濃度ボディ領域の深さは上記例に限定されるものではない。
例えば図２９に示す半導体装置１００は、第１実施形態の図１に示した半導体装置１００に対し、高濃度ボディ領域４ｂが、チャネル層４ａの下端部９、ひいてはトレンチ３の下端部よりも深い位置まで形成された構成となっている。
また、図３０に示す半導体装置１００は、第１実施形態の図１に示した半導体装置１００に、第５実施形態の図２５に示した多段イオン注入による高濃度ボディ領域２２を組み合わせた構成となっている。そして、高濃度ボディ領域２２が、チャネル層４ａの下端部９、ひいてはトレンチ３の下端部よりも深い位置まで形成された構成となっている。
また、図３１に示す半導体装置１００は、第１実施形態の図１に示した半導体装置１００に、第５実施形態の図２７に示した、第２のトレンチ２３を利用した高濃度ボディ領域２４を組み合わせた構成となっている。そして、高濃度ボディ領域２４が、チャネル層４ａの下端部９、ひいてはトレンチ３の下端部よりも深い位置まで形成された構成となっている。
また、図３２に示す半導体装置１００は、第５実施形態の図２５に示した半導体装置１００に対し、高濃度ボディ領域２２が、チャネル層４ａの下端部９、ひいてはトレンチ３の下端部よりも深い位置まで形成された構成となっている。
また、図３３に示す半導体装置１００は、第５実施形態の図２７に示した半導体装置１００に対し、高濃度ボディ領域２４が、チャネル層４ａの下端部９、ひいてはトレンチ３の下端部よりも深い位置まで形成された構成となっている。
これら図２９〜図３３に例示したように、高濃度ボディ領域４ｂ，２２，２４がトレンチ３の下端部よりも深い位置まで形成された構成とすると、アバランシェブレークダウン時のブレークポイントがトレンチ３の下端部ではなく、高濃度ボディ領域４ｂ，２２，２４の下端部となる。これにより、アバランシェブレークダウン時に生じたキャリアは、高濃度ボディ領域４ｂ，２２，２４を介して引き抜かれることとなる。したがって、リカバリー耐量を向上させることができる。
特に、調整層８を有する構成では、チャネル層４ａの下端部９より深い位置まで高濃度ボディ領域４ｂ，２２，２４を設けても、調整層８の効果により、高濃度ボディ領域４ｂ，２２，２４の形成に伴ってチャネル層４ａの下端部９の位置が深くなる、すなわちチャネル層４ａが沈み込むのを抑制することができる。このため、高濃度ボディ領域４ｂ，２２，２４がトレンチ３の下端部よりも深い位置まで形成された構成では、チャネル層４ａの沈み込みを抑制しつつ、リカバリー耐量を向上させることができる。
１…シリコン基板、２…ドリフト層、３…トレンチ、３ａ…側壁、３ｂ…底壁、４ａ…チャネル層、４ｂ…高濃度ボディ領域、６…ゲート絶縁膜、６ａ…側壁絶縁膜、６ｂ…底壁絶縁膜、７…ゲート電極、８…調整層、９…下端部、１０…半導体基板、２２，２２ａ〜２２ｃ…高濃度ボディ領域、２３…第２のトレンチ、２４…高濃度ボディ領域、１００…半導体装置

Claims (15)

  1. 半導体基板の一方の主面側にトレンチが形成されると共に、前記トレンチ内において前記半導体基板との間にゲート絶縁膜を介在させてゲート電極が埋め込まれてなる半導体装置の製造方法であって、
    前記トレンチが形成されるべき領域の少なくともトレンチ底壁側に第１導電型のドリフト層が設けられた前記半導体基板を用い、前記半導体基板の前記一方の主面側から前記トレンチを形成する工程と、
    前記半導体基板における前記トレンチの底壁に、第１導電型の不純物が前記ドリフト層よりも高濃度で導入された調整層を形成する工程と、
    前記トレンチの側壁及び底壁を覆う構成で前記ゲート絶縁膜を形成する工程と、
    前記半導体基板内の少なくとも前記トレンチの前記側壁側における前記調整層と前記一方の主面との間に第２導電型の不純物を導入することで、チャネル層を、前記調整層によって深さ方向への広がりを抑えつつ形成する工程と、
    前記ゲート絶縁膜を形成した後に、前記トレンチ内に前記ゲート電極を埋め込む工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 半導体基板の一方の主面側にトレンチが形成されると共に、前記トレンチ内において前記半導体基板との間にゲート絶縁膜を介在させてゲート電極が埋め込まれてなる半導体装置の製造方法であって、
    前記トレンチが形成されるべき領域の少なくともトレンチ底壁側に第１導電型のドリフト層が配される前記半導体基板を用い、前記半導体基板の前記一方の主面側から前記トレンチを形成する工程と、
    前記トレンチの形成前又は形成後において、前記半導体基板の前記一方の主面側から第２導電型の不純物を導入することで、チャネル層を、前記トレンチの形成領域の深さよりも浅く形成する工程と、
    前記半導体基板内の前記トレンチの底壁において前記チャネル層に隣接する位置に、第１導電型の不純物を前記ドリフト層よりも高濃度で導入して調整層を形成する工程と、
    前記トレンチの側壁及び底壁を覆う構成で前記ゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜を形成した後に、前記トレンチ内に前記ゲート電極を埋め込む工程と、
    を含み、
    前記調整層によって前記チャネル層の深さ方向への広がりを抑えることを特徴とする半導体装置の製造方法。
  3. 前記チャネル層を形成する工程では、前記トレンチの側壁に対して斜めに不純物を注入することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記ゲート絶縁膜を形成した後に、前記チャネル層を形成し、
    前記ゲート絶縁膜を形成する工程では、前記トレンチの側壁側よりも底壁側の方が膜厚が大きくなるように前記ゲート絶縁膜を形成することを特徴とする請求項１〜３いずれか１項に記載の半導体装置の製造方法。
  5. 前記ゲート絶縁膜を形成する工程として、
    前記トレンチの側壁に側壁絶縁膜を形成する工程と、
    前記トレンチの底壁を選択的に酸化して、該底壁に前記側壁絶縁膜よりも膜厚の厚い底壁絶縁膜を形成する工程と、
    を含み、
    前記チャネル層を形成する工程では、前記底壁絶縁膜をマスクとして不純物を導入し、前記チャネル層を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記底壁絶縁膜を形成する工程として、
    前記側壁絶縁膜形成工程後において、前記半導体基板の前記一方の主面全面に窒化膜を堆積する工程と、
    前記深さ方向に異方性エッチングして、前記トレンチの側壁に形成されている前記窒化膜を残し、前記トレンチの底壁に形成されている前記窒化膜を選択的に除去する工程と、
    前記半導体基板を熱酸化して、前記窒化膜が除去された前記トレンチの底壁を選択的に酸化する工程と、
    を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記底壁絶縁膜を形成する工程では、前記深さ方向に酸素プラズマを導入して、前記トレンチの底壁を選択的に酸化することを特徴とする請求項５に記載の半導体装置の製造方法。
  8. 前記ゲート電極を埋め込む工程では、前記ゲート電極における前記一方の主面側の端部が、前記トレンチ内において当該トレンチの開口位置よりも深い位置となるように形成し、
    前記ゲート電極を埋め込んだ後に、少なくとも前記トレンチの側壁から第１導電型の不純物を注入することでソース層又はエミッタ層を形成する工程を行うことを特徴とする請求項１〜７いずれか１項に記載の半導体装置の製造方法。
  9. 前記半導体基板において、前記チャネル層に隣接する位置に、第２導電型の不純物が前記チャネル層よりも高濃度で導入された高濃度ボディ領域を形成する工程を備えることを特徴とする請求項１〜８いずれか１項に記載の半導体装置の製造方法。
  10. 前記高濃度ボディ領域を形成する工程では、注入深さを変えてイオン注入を多段に行うことを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記高濃度ボディ領域を形成する工程では、前記高濃度ボディ領域を形成する位置の上方に第２のトレンチを形成し、該第２のトレンチを介してイオン注入を行うことを特徴とする請求項９に記載の半導体装置の製造方法。
  12. 前記チャネル層を形成する工程では、前記チャネル層を前記トレンチの側壁に沿って形成し、
    前記トレンチの形成前において、前記半導体基板の前記一方の主面側から第２導電型の不純物を導入することで、前記チャネル層より低濃度の低濃度ボディ層を、前記トレンチの形成領域の深さよりも浅く形成する工程を備えることを特徴とする請求項１又は請求項３に記載の半導体装置の製造方法。
  13. 前記トレンチを形成する工程では、前記低濃度ボディ層におけるエッチングレートに較べて、前記ドリフト層におけるエッチングレートのほうが小さいエッチャントを選択することを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 半導体基板の一方の主面側にトレンチが形成されると共に、前記トレンチ内において前記半導体基板との間にゲート絶縁膜を介在させてゲート電極が埋め込まれてなる半導体装置であって、
    前記半導体基板内において前記トレンチの底壁側に設けられた第１導電型のドリフト層と、
    前記半導体基板において前記トレンチの底壁に形成されると共に、不純物が前記ドリフト層よりも高濃度で導入された第１導電型の調整層と、
    前記半導体基板内の少なくとも前記トレンチの前記側壁側において前記調整層と前記一方の主面との間に形成された第２導電型のチャネル層と、
    前記トレンチの内壁部における前記一方の主面側に設けられ、不純物が前記ドリフト層よりも高濃度に導入された第１導電型のソース層又はエミッタ層と、
    前記半導体基板において前記チャネル層に隣接する位置であって且つ前記チャネル層の下端部よりも深い位置まで形成されると共に、不純物が前記チャネル層よりも高濃度で導入された第２導電型の高濃度ボディ領域と、
    を備え、
    前記調整層によって前記チャネル層の深さ方向への広がりが抑えられていることを特徴とする半導体装置。
  15. 前記高濃度ボディ領域は、前記トレンチよりも深い位置まで形成されていることを特徴とする請求項１４に記載の半導体装置。
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