JP6325920B2

JP6325920B2 - 高精細撮像素子用パッケージ

Info

Publication number: JP6325920B2
Application number: JP2014136832A
Authority: JP
Inventors: 北村　和也; 和也北村; 島本　洋; 洋島本; 林田　哲哉; 哲哉林田; 俊夫安江
Original assignee: Japan Broadcasting Corp
Current assignee: Japan Broadcasting Corp
Priority date: 2014-07-02
Filing date: 2014-07-02
Publication date: 2018-05-16
Anticipated expiration: 2034-07-02
Also published as: JP2016015406A

Description

本発明は、固体撮像素子のパッケージに関し、特に、高速デジタルインターフェイスの出力ピンを有する高精細撮像素子用パッケージに関する。

次世代の超高臨場感放送システムとして、スーパーハイビジョン等の高精細画像の研究・開発が進められている。スーパーハイビジョンの画像は、ハイビジョンの１６倍となる３３００万の画素数を有している。また、高精細化による画質改善に加えて、動画像の動きをより滑らかに再現するために、フレームレートの向上も試みられており、従来の２倍である１２０ｆｐｓ（frame per second）の動画を撮像できる機材も開発されている。

このような画像の高精細化やフレームレートの向上に伴い、それを実現するための撮像素子も、高集積化・高速化が図られ、入出力データも極めて多量となってきており、そのため、撮像素子用パッケージのピン数が非常に多くなってきている。なお、ここで「ピン」とは、パッケージの外部入出力端子のことを意味し、針状のパッケージピンのみならず、ボール（半球）状やランド（パッド）状等の種々の形状の端子を含む。

例えば、３３００万画素、１２０ｆｐｓの撮像素子では、入出力として、高速デジタル出力、デジタル入力、クロックの各種信号があり、さらに、電源と基準電圧を合わせて数百本を含み、総ピン数は８００本以上である。多数のピンを小面積で配置するため、ＢＧＡ（Ball Grid Array）やＬＧＡ（Land Grid Array）などの技術を利用し、パッケージ裏面にアレイ状にピンを配置し、半田のリフローによりプリント回路基板（ＰＣＢ：printed circuit board）と接続する方法がとられている。

一方で、近年の高精細撮像素子はＡ／Ｄ（アナログ／デジタル）変換回路を内蔵するなど、デジタル信号処理とアナログ信号処理とが混在する場合が多い。特に、映像信号出力には、ＬＶＤＳ（Low Voltage Differential Signaling：低電圧差動信号伝送）やＳＬＶＳ（Scalable Low Voltage Signaling：スケーラブル低電圧信号伝送）などの高速デジタルＩ／Ｆ（インターフェイス）が用いられることが多く、このデジタル信号が発生するノイズが、アナログ回路（画素やＡ／Ｄ変換回路）用の電源ピンや基準電圧供給用のピンなどに回り込むと映像信号が劣化してしまう。

特に、ＢＧＡやＬＧＡでピンをアレイ状に配置すると、パッケージ内やプリント回路基板上でアナログ系とデジタル系の配線が空間的に近い位置となりノイズの混入する割合が大きくなる。

なお、本発明において、「アナログ系の信号」とは、アナログ信号のみを意味するものではなく、画像信号（アナログ信号）の処理・制御に用いられる回路の入出力信号を意味する。すなわち、アナログ系の回路である画素領域やＡ／Ｄ変換回路で用いられる駆動信号に加え、アナログ系回路の電源・基準電圧も含めることができる。特に、ノイズの回り込みの観点からは、電源・基準電圧が着目されることが多い。アナログ系回路としては、ノイズ除去のための相関２重サンプリング回路等も含めてよい。また、本発明において「デジタル系の信号」とは、高速デジタルＩ／Ｆに関連する入出力を意味し、高速デジタルＩ／Ｆ回路（多並列信号出力回路）のデジタル出力信号の他、高速デジタルＩ／Ｆ回路で用いられる制御信号や電源・基準電圧も含めることができる。

図３は、従来の撮像素子（イメージセンサ）のパッケージ構造を模式的に表したものである。図３（ａ）は、パッケージの表側（光入射面側）から見た図であり、図３（ｂ）は、パッケージの裏側（ピン配置側）から見た図である。

図３（ａ）を参照すると、パッケージの基板２０の中央部に高精細撮像素子（イメージセンサ）のチップ１０が配置されており、左右の辺（短辺）の近傍に、パッケージ側ＰＡＤ（入力信号用）２１，２２が配置され、また、上下の辺（長辺）の近傍に、パッケージ側ＰＡＤ（出力信号用）２３，２４が配置されている。チップ１０に対して、パッケージ側ＰＡＤ（入力信号用）２１，２２から、撮像素子の各種制御信号が入力される。

撮像素子チップ１０は、その中央に画素領域（受光領域）１１が設けられており、画素領域は、例えば７６８０（Ｈ）×４３２０（Ｖ）の有効画素と、黒基準信号となるオプティカルブラック画素等からなり、その総画素数は７８０８（Ｈ）×４３３６（Ｖ）である。各画素は、フォトダイオードとＣＭＯＳ回路により構成することができる。

各画素で発生した映像信号（アナログ信号）は、垂直走査回路（図示せず）により半数の画素（例えば奇数列の画素）を図面で上方向の側に、他の半数の画素（例えば偶数列の画素）を図面で下方向の側に読み出す。画素領域１１の上側と下側には、Ａ／Ｄ変換回路を含む信号処理回路１２が設けられており、各画素列の映像信号（アナログ信号）を、例えば１２ビットのデジタル信号に変換する。なお、信号処理回路１２には、ノイズ除去のための、相関２重サンプリング回路等を含めることができる。

その後、デジタル信号を、信号処理回路１２の外側に配置された高速デジタルＩ／Ｆ回路（多並列信号出力回路）１３で処理して、例えば、９６チャンネル（上下各４８チャンネル）のＬＶＤＳとして出力する。スーパーハイビジョン用イメージセンサの出力データレートは、４８Ｇｂｐｓ以上（画素数（7808×4336）×フレームレート（120）×階調（12））であり、これを、１ブロックあたり、５３３ＭｂｐｓのＬＶＤＳドライバー６個を有する多並列信号出力回路を、１６ブロック（上下各８ブロック）用いて出力している。

ＬＶＤＳからなる高速デジタル出力信号は、パッケージ側ＰＡＤ（出力信号用）２３，２４に接続されて、外部出力される（非特許文献１）。

図３（ｂ）に、パッケージ基板２０の裏側の従来のピン配置の一例を示す。基板の中央部には、熱伝導性の高い金属等からなる放熱板３０が配置され、その周囲には、外部入出力ピン３１が配置される。ピンの形状は適宜選択できるが、ここではＢＧＡにより、ボール状のピンをアレイ状に配置した例を示す。なお、図はピン配列を概念的に示したものであり、ピンの本数は必ずしも正確ではない。

ここで、ピンは一定の間隔で縦横に配置されており、隣接するピンとピンの間隔は、全て同じになっている。ピンの配置は、同種のピンをまとめて配置することがレイアウト設計上望ましいことから、例えば、図３（ｂ）で放熱板３０の左右の領域に、画素及びＡ／Ｄ変換回路用の入力ピンの群３２，３３を配置し、上辺と下辺に沿って、高速デジタルＩ／Ｆ用のピンの群３４，３５を配置している。

このとき、高速デジタルＩ／Ｆ用のピン群３４，３５と、画素及びＡ／Ｄ変換回路用の入力ピン群３２，３３とが接する部分では、アナログ系（画素及びＡ／Ｄ変換用）とデジタル系（高速デジタルＩ／Ｆ用）の配線が空間的に近い位置となり、ノイズの混入する割合が大きくなる。

このノイズを回避するために、コンデンサをパッケージ内に配置する方法がある（特許文献１）。すなわち、撮像素子チップの端子に接続されるボンディングパッドに接続される電子部品を配置する部品配置領域をパッケージ上に構成し、撮像素子チップ近傍にノイズ除去部品としての電子部品（コンデンサ）を配置できるようにし、これにより、電源や直流バイアスの不安定性により生じていた出力信号におけるノイズ成分を効果的に除去することができる。

特許第３７８６８６６号公報

北村和也、他、「１２０Ｈｚスーパーハイビジョン用のイメージセンサーの開発」、ＮＨＫ技研Ｒ＆ＤＮｏ．１４１、（２０１３年９月）、日本放送協会放送技術研究所発行、ｐ．１５−２２

しかしながら、上記特許文献１に記載のパッケージ構造は、ノイズの低減に一定の効果はあるが、パッケージ内にコンデンサを配置する工程がひとつ多くなってしまう欠点がある。また、撮像素子の高精細化や高フレームレート化により消費電力が大きくなると、それに伴う熱の発生が大きくなるため、コンデンサを配置したことでパッケージサイズが大きくなった分、プリント回路基板とパッケージの熱膨張係数の違いによる端部のピンへの機械的圧力が大きくなってしまう。特にＢＧＡやＬＧＡでは半田のリフローでプリント回路基板と接続するため、半田部分に亀裂が生じたり、パッケージが剥離する可能性があった。

従って、上記のような問題点に鑑みてなされた本発明の目的は、高精細撮像素子の信号に生じるノイズを低減できるパッケージを提供することにある。

上記課題を解決するために本発明に係る高精細撮像素子用のパッケージは、撮像素子の画素及びＡ／Ｄ変換回路用の入力ピンを含む第１のピン群と、撮像素子の高速デジタルＩ／Ｆの出力ピンを含む第２のピン群とを分離し、前記第１のピン群と前記第２のピン群を空間的に間をあけて配置したことを特徴とする。

また、前記高精細撮像素子用のパッケージは、前記第１のピン群をパッケージ基板の対向する１対の辺に沿って配置し、前記第２のピン群を前記パッケージ基板の対向する他の１対の辺に沿って配置し、前記パッケージ基板の中央部と四隅にピンを配置しない領域を設けることが望ましい。

また、前記高精細撮像素子用のパッケージは、前記パッケージ基板の中央部と四隅のピンを配置しない領域の少なくとも一箇所に放熱板を設けることが望ましい。

また、前記高精細撮像素子用のパッケージは、前記第１のピン群のピンと前記第２のピン群のピンの最も近接した間隔は、前記第１のピン群内の平均ピン間隔及び前記第２のピン群内の平均ピン間隔の何れよりも、大きいことが望ましい。

また、前記高精細撮像素子用のパッケージは、前記第２のピン群のピンの内で前記第１のピン群に最も近接したピンを、電源ピンとすることが望ましい。

本発明における高精細撮像素子用パッケージによれば、撮像素子の信号に生じるノイズを低減できるとともに、パッケージの熱耐久性を向上させることができる。

本発明の実施例１の撮像素子用パッケージの構造を示す図である。本発明の実施例２の撮像素子用パッケージの構造を示す図である。従来の撮像素子用パッケージの構造を示す図である。

以下、本発明の実施の形態について説明する。

（実施例１）
図１に本発明の実施例１の撮像素子用パッケージの構造を示す。図１（ａ）は、パッケージの表側（光入射面側）から見た図であり、図１（ｂ）は、パッケージの裏側（ピン配置側）から見た図である。従来技術（図３）と同じ部材は同じ符号で示し、説明を簡略化する。

図１（ａ）において、パッケージの基板２０の中央部に高精細撮像素子（イメージセンサ）のチップ１０が配置されており、左右の辺（短辺）の近傍に、パッケージ側ＰＡＤ（入力信号用）２１，２２が配置され、また、上下の辺（長辺）の近傍に、パッケージ側ＰＡＤ（出力信号用）２３，２４が配置されている。パッケージ側ＰＡＤ２１〜２４は、パッケージの内側に形成されたパッド電極であり、パッケージの外部に設けられた入出力ピン３１とスルーホールやビアホールを介して電気的に接続している。撮像素子チップ１０とパッケージ側ＰＡＤ２１〜２４との間は、ワイヤボンド等の適宜の手段により接続される。また、パッケージ基板２０は、耐熱性や気密性等を考慮して、セラミックやガラスエポキシ系プラスチック等の適宜の材料で構成することができる。撮像素子チップ１０は、通常、透光性の封止ガラスで覆われ、受光領域以外は、樹脂封止等により覆われる構成（図示せず）としてよい。

チップ１０に対して、左右のパッケージ側ＰＡＤ（入力信号用）２１，２２から、撮像素子の各種制御信号が入力される。撮像素子チップ１０は、その中央に画素領域（受光領域）１１が設けられており、例えば、７６８０（Ｈ）×４３２０（Ｖ）の有効画素を有するスーパーハイビジョンに対応する撮像素子とすることができる。

画素領域１１に隣接して、Ａ／Ｄ変換回路を含む信号処理回路１２が、図面で上下にそれぞれ設けられており、映像信号（アナログ信号）を例えば１２ビットのデジタル信号に変換する。なお、信号処理回路１２には、必要に応じて、相関２重サンプリング回路等を含めることができ、ノイズ除去後にＡ／Ｄ変換を行っても良い。

その後、デジタル化された映像信号を上下の高速デジタルＩ／Ｆ回路（多並列信号出力回路）１３により、例えば、ＬＶＤＳ又はＳＬＶＳ等の高速デジタル出力信号とし、その出力信号は、パッケージ側ＰＡＤ（出力信号用）２３，２４から外部出力される。なお、この撮像素子チップ１０の構成は一例であって、本発明のパッケージの構造は、任意の構成の撮像素子チップが適用可能である。

この実施例では、図１（ａ）のように、撮像素子チップ１０に左右から各種制御信号を供給し、上下に高速デジタルＩ／Ｆ信号を出力する構成としているが、このパッケージ内側の配置は適宜変更することが可能である。ただし、後述のとおり、アナログ系の信号配線とデジタル系の信号配線を近接させると、アナログ系信号がノイズの影響を受けやすいので、両者の信号配線はできるだけ分離するように配置することが望ましい。

図１（ｂ）は、実施例１におけるパッケージの裏面の構造である。パッケージ裏面には、例えばＢＧＡを図のようにパッケージ基板２０の上下、左右の一部に配置し、中央部と四隅にピンを配置しない領域（スペース）を設けている。パッケージサイズは、このピン配置をとるのに十分な大きさとする。

パッケージの短辺に沿って配置された左右のピン群３２，３３は、アナログ系の信号、すなわち、画素領域１１及びＡ／Ｄ変換回路等の信号処理回路１２の入力ピンに使用する。アナログ系の信号には、アナログ系回路用の駆動信号や電源・基準電圧が含まれる。

他方、パッケージの長辺に沿って配置された上下のピン群３４，３５は、デジタル系の信号、すなわち、高速デジタルＩ／Ｆに関連する入出力ピンとして使用する。なお、高速デジタルＩ／Ｆに関連する入出力には、高速デジタルＩ／Ｆ回路（多並列信号出力回路）１３のデジタル出力信号の他、高速デジタルＩ／Ｆ回路１３で用いられる制御信号や電源・基準電圧も含まれる。

この実施例では、左右のピン群３２，３３をアナログ系とし、上下のピン群３４，３５をデジタル系としたが、必要なピン数等に応じて、どの辺にどのピン群を配置するかは、適宜設計可能である。また、ピン配列も図は一例であり、縦横のピン数を自由に調整してよい。

上下、左右の各ピン群３２〜３５はそれぞれアレイ状に配列し、一定のピン間隔で配列されることが望ましい。また、各ピン群の間は、各ピン群内において隣接するピンの平均のピン間隔よりも大きい距離とするように配列する。すなわち、図１（ｂ）において、アナログ系のピン群３２の右下の端部にあるピンと、高速デジタルＩ／Ｆ用のピン群３５の左上の端部にあるピンとの間隔は、ピン群３２内の平均ピン間隔及びピン群３５内の平均ピン間隔の何れよりも、大きい距離とすることが望ましい。

パッケージの中央部のスペースには、例えば、熱伝導性の高い金属等からなる放熱板３０を配置して、この部分を、放熱用に用いてもよい。従来よりも大きい放熱板３０を設けることにより、熱耐久性を高めることができる。

また更に、各ピン群の隣接する部分には、シールド用の電源ピンなどを配置してもよい。すなわち、デジタル系のピン群のピンの内でアナログ系のピン群に最も近接したピンを、電源ピンとすると良い。これにより、アナログ系へのノイズの影響がより低減される。

このようなピン配置とすることで、デジタル系とアナログ系のパッケージ内配線やピンについて、空間的に距離を取ることができるため、アナログ系へのノイズの混入を低減できる。さらに、プリント回路基板とパッケージの熱膨張係数の違いの影響を最も受ける四隅の部分にピンを配置しないことで、熱耐久性を高めることができる。

（実施例２）
図２に本発明の実施例２の撮像素子用パッケージの構造を示す。図２は、パッケージの裏側（ピン配置側）から見た図である。パッケージの表側（光入射面側）の構造は、図１（ａ）と同じであるから、説明を省略する。

実施例２のパッケージ構造が、実施例１と異なる点は、パッケージの裏側の四隅のスペースも放熱用に用いたことである。

パッケージ裏面の左右のピン群３２，３３をアナログ系の信号の入力ピンに使用し、上下のピン群３４，３５を高速デジタルＩ／Ｆ用に使用し、中央部のスペースに放熱板３０を配置するのは、実施例１と同じである。

実施例２においては、左右のピン群３２，３３と、上下のピン群３４，３５との間の四隅のスペースに、熱伝導性の高い金属等からなる放熱板３６を配置している。

この構造により、パッケージ中央部の放熱板３０に加えて、放熱板３６により四隅からも放熱することで、熱耐久性を高めることができる。なお、放熱板３０，３６は図２のように中央部と４隅の全てに配置する必要はなく、中央部及び４隅に設けられたスペースのうちの必要な場所にのみ設置することもできる。

本発明を諸図面や実施例に基づき説明してきたが、当業者であれば本開示に基づき種々の変形や修正を行うことが容易であることに注意されたい。従って、これらの変形や修正は本発明の範囲に含まれることに留意されたい。例えば、各手段等に含まれる機能等は論理的に矛盾しないように再配置可能であり、複数の手段や構成等を１つに組み合わせたり、或いは分割したりすることが可能である。

１０撮像素子チップ
１１画素領域
１２信号処理回路
１３高速デジタルＩ／Ｆ回路
２０パッケージ基板
２１パッケージ側ＰＡＤ（入力信号用）
２２パッケージ側ＰＡＤ（入力信号用）
２３パッケージ側ＰＡＤ（出力信号用）
２４パッケージ側ＰＡＤ（出力信号用）
３０放熱板
３１ピン
３２アナログ系の信号のピン群
３３アナログ系の信号のピン群
３４デジタル系の信号のピン群
３５デジタル系の信号のピン群
３６放熱板

Claims

撮像素子の画素及びＡ／Ｄ変換回路用の入力ピンを含む第１のピン群と、撮像素子の高速デジタルＩ／Ｆの出力ピンを含む第２のピン群とを分離し、前記第１のピン群と前記第２のピン群を空間的に間をあけて配置したことを特徴とする高精細撮像素子用のパッケージ。
請求項１に記載の高精細撮像素子用のパッケージにおいて、前記第１のピン群をパッケージ基板の対向する１対の辺に沿って配置し、前記第２のピン群を前記パッケージ基板の対向する他の１対の辺に沿って配置し、前記パッケージ基板の中央部と四隅にピンを配置しない領域を設けたことを特徴とする高精細撮像素子用のパッケージ。
請求項２に記載の高精細撮像素子用のパッケージにおいて、前記パッケージ基板の中央部と四隅のピンを配置しない領域の少なくとも一箇所に放熱板を設けたことを特徴とする高精細撮像素子用のパッケージ。
請求項１から３のいずれか一項に記載の高精細撮像素子用のパッケージにおいて、前記第１のピン群のピンと前記第２のピン群のピンの最も近接した間隔は、前記第１のピン群内の平均ピン間隔及び前記第２のピン群内の平均ピン間隔の何れよりも、大きいことを特徴とする高精細撮像素子用のパッケージ。
請求項１から４のいずれか一項に記載の高精細撮像素子用のパッケージにおいて、前記第２のピン群のピンの内で前記第１のピン群に最も近接したピンを、電源ピンとすることを特徴とする高精細撮像素子用のパッケージ。