JP6415736B2 - 画像表示装置および画像表示素子の製造方法 - Google Patents

Description

この発明は、複数の画素部を二次元的に配列してなる画像表示装置に関する。
本出願は、２０１５年９月１１日に出願された特願２０１５−１７９４０５号に対して、優先権の利益を主張するものであり、それを参照することにより、その内容のすべてを本書に含める。

平面型の画像表示装置（以下、ディスプレイとも称する）として、液晶方式、有機ＥＬ（Electro Luminescence）方式および無機ＥＬ方式が知られている。

液晶方式は、バックライトからの白色光から液晶によるシャッターおよびカラーフィルタを用いて画像を形成するため、コントラストに限界がある。また、光の利用効率が低いため、消費電力が高くなる傾向がある。さらに、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のカラーフィルタの透過帯域が広く、隣接する帯域との重なりが存在するため、色域が狭くなる。

これに対して、有機ＥＬ方式では、コントラスト、消費電力および色純度の点において、液晶方式に勝っている。しかしながら、液晶方式に比べて製造が難しいため、本格的な販売には至っていない。なお、最近では白色ＥＬとカラーフィルタとを組合せた有機ＥＬディスプレイは販売が始まっているが、コントラストが改善されるものの、色域や消費電力に関しては大きな改善が見られない。

無機ＥＬ方式とは、化合物半導体を用いて形成されたＲＧＢ各色を発光する発光素子を画面に敷き詰めて画像を形成する方式である。無機ＥＬディスプレイは、競馬場やスタジアム等で使用される超大型ディスプレイに向けて実用化が進んでいる。例えば、２０１２年米国で開催された国際家電ショーでは、"Crystal LED Display"と称した５５型フルハイビジョン規格の試作機が展示されている（例えば非特許文献１参照）。

液晶ディスプレイおよび有機ＥＬディスプレイは、ガラス基板上に薄膜トランジスタを形成し、その上に液晶または有機ＥＬ層を形成するため、ディスプレイが大型になるほど工程が複雑となり、歩留りが低下して価格が上昇するという問題がある。また、薄膜プロセスを遂行する上で必要な耐熱性および強度を確保するためには分厚いガラス基板が必要となるため、ディスプレイの重量が大きくなるという問題がある。これらの問題に対してはフレキシブルな樹脂基板の上にディスプレイを形成するという試みも為されているが、商品化には程遠いのが現状である。また、樹脂基板上に薄膜トランジスタを形成する試みも始まっているが、実用に耐え得るレベルには達していない。

一方、無機ＥＬディスプレイは、液晶ディスプレイおよび有機ＥＬディスプレイに比べて性能的に優れていることから、これまでに種々の生産方法が提案されている。しかしながら、大量生産に適した実用的な構造が実現されておらず。量産化には至っていない。

無機ＥＬディスプレイの生産方法として、例えば特許第４０８２２４２号公報（特許文献１）には、仮保持基板上にＬＥＤ（Light Emitting Device）チップを配置した後、転写基板の粘着層へＬＥＤチップを埋め込み、粘着層を固化した後、配線層を形成し、支持基板に再度貼り付けて上記転写基板を剥がした後、上記粘着層にコンタクトホールを開口し、別の配線を形成することで、上記支持基板上にＬＥＤチップアレイを形成する方法が開示されている。

また、特許第４４９１９４８号公報（特許文献２）には、ＬＥＤチップを配列したマイクロチップアレイからレーザ照射剥離技術を使って間引き転写することで、チップサイズのほぼ整数倍のピッチに拡大したＬＥＤチップ配列を別基板上に形成し、これを支持基板に再転写する方法が開示されている。

特許第４４７９８２７号公報（特許文献３）には、ｐ側電極を形成したＬＥＤチップを化合物半導体成長用基板から剥がして仮固定用基板に転写し、仮固定用基板上でｎ側電極をさらに形成し、レーザ剥離技術によって中継基板へ間引き転写する。このようにして配列したＲ，Ｇ，Ｂの各ＬＥＤチップを第１転写基板上にそれぞれ転写することで画素アレイを形成し、この基板上で透明電極およびｎ側金属配線を形成する。さらに、第１転写基板から発光ユニット基板へ転写した後、ｐ側コンタクトホールを開口してｐ側配線を形成し、これを第２転写基板を介して表示装置用基板へと貼り付ける。表示装置用基板上には駆動用配線層が形成されており、ＬＥＤチップに接続されたｐ側配線およびｎ側配線を駆動用配線を接続するためのコンタクトホール形成工程および配線工程を経て、表示装置が出来上がる。

特許第４０８２２４２号公報 特許第４４９１９４８号公報 特許第４４７９８２７号公報

「大画面・高画質に優れた次世代ディスプレイ"Ｃｒｙｓｔａｌ ＬＥＤ Ｄｉｓｐｌａｙ"を開発」、[online]、２０１２年１月１０日、インターネット〈URL:http://www.sony.co.jp/SonyInfo/News/Press/201201/12-005/〉

上記特許文献１〜３に開示される生産方法には、以下に示すような技術的課題が存在する。

第一に、画面サイズの基板上において、コンタクトホール形成や配線形成等の工程を複数回実施する必要があるため、ガラス基板等の硬い基板上でのフォトリソグラフィ、ドライエッチング、薄膜堆積等のガラス基板プロセス工程が必須である。したがって、フレキシブル基板上にＬＥＤディスプレイを形成することは難しい。また、このようなガラス基板プロセスは、露光装置、レジスト塗布現像装置、ドライエッチング装置、スパッタ装置、洗浄装置等の高価な設備が必要となるため、生産されるＬＥＤディスプレイが高価にならざるを得ない。

第二に、ディスプレイが完成するまでＬＥＤチップへの通電ができないため、ＬＥＤチップの不良等による画素欠陥をディスプレイが完成するまで見つけることができない。また、ガラス基板上にＬＥＤチップが組み込まれているため、ディスプレイの完成後に修復することが非常に難しい。その結果、低歩留りや高価な修復コストにより、コストアップの要因となり得る。

第三に、単純マトリクス駆動しかできないため、大画面化した場合には、信号遅延による表示の遅れ等の問題が発生する。

この発明は、このような課題を解決するためになされたものであり、この発明の目的は、フレキシブル基板上での生産が可能であって、高画質を有する超大型の画像表示装置を高歩留りで製造する技術を提供することである。

この発明の一態様による画像表示装置は、複数の画素部を二次元的に配列してなる画像表示装置であって、ベース基板と、複数の画素基板とを備える。複数の画素基板は、ベース基板上に並べて配置され、各々が少なくとも１個の画素部を構成する。ベース基板は、第１の主面と、第１の主面と反対側に位置する第２の主面とを有する第１の基板と、第１または第２の主面上に配設された第１の配線部材とを含む。画素基板は、第３の主面と、第３の主面と反対側に位置する第４の主面とを有する第２の基板と、第３の主面上に搭載された複数の発光素子と、第３の主面上に搭載され、複数の発光素子を駆動するための駆動回路と、第３の主面上に形成され、画素基板外部から供給される入力信号を受付けるための外部接続端子と、第３または第４の主面上に配設され、複数の発光素子、駆動回路および外部接続端子に電気的に接続される第２の配線部材とを含む。第２の基板は、第１の主面および前記第４の主面が対向するように、第１の基板と積層して配置され、かつ、第２の配線部材は、第１の配線部材に電気的に接続される。

好ましくは、画素基板では、発光素子の発光特性が正常であるかどうかの検査が画素部ごとに行なわれており、発光特性が正常でない発光素子を含む画素部は、画素基板から切除されている。

好ましくは、複数の発光素子は、赤色発光素子、緑色発光素子および青色発光素子を含む。赤色発光素子、緑色発光素子および青色発光素子の各々は、化合物半導体発光素子により、または、化合物半導体発光素子および波長変換層の組合せにより構成される。

好ましくは、駆動回路は、単結晶シリコン基板上に形成されたトランジスタを含む。
好ましくは、第１の基板は、柔軟性を有するフィルム基板である。

この発明の一態様によれば、フレキシブル基板上での生産が容易であって、高画質を有する超大型の画像表示装置を高歩留りで製造する技術を提供することができる。

この発明の第１の実施形態に係る画像表示装置の全体構成を示す図である。 画素アレイ部における画素部の概略構成を示す図である。 画素部の回路構成の一例を示す図である。 図１に示したディスプレイにおける画素アレイ部を模式的に示す平面図である。 第１の実施形態に係る画像表示装置の製造方法を説明するフローチャートである。 ベース基板を模式的に示す平面図である。 図６中に示した線分Ａ−Ａに沿った断面図（図７（１））および図６中に示した線分Ｂ−Ｂに沿った断面図（図７（２））である。 画素基板を模式的に示す平面図である。 図８中に示される線分Ｃ−Ｃに沿った断面図である。 緑色ＬＥＤチップの断面図である。 ベース基板上に画素基板を配置した状態での図６および図８中に示される線分Ａ−Ａに沿った断面図（図１１（１））および図６および図８中に示される線分Ｂ−Ｂに沿った断面図（図１１（２））である。 不良画素部を切除する作業を説明するための模式図である。 この発明の第２の実施形態に係る画像表示装置が備える画素基板の平面図である。 この発明の第３の実施形態に係る画像表示装置が備える画素基板の平面図である。 この発明の第４の実施形態に係る画像表示装置が備える画素部の回路構成を示す図である。 この発明の第５の実施形態に係る画像表示装置が備える画素部の回路構成を示す図である。 この発明の第６の実施形態に係る画像表示装置が備える画素部の回路構成を示す図である。 この発明の第７の実施形態に係る画像表示装置が備える画素部の回路構成を示す図である。 この発明の第８の実施形態に係る画像表示装置が備える画素部の回路構成を示す図である。 この発明の第９の実施形態に係る画像表示装置が備える画素部の回路構成を示す図である。 この発明の第１０の実施形態に係る画像表示装置が備える画素部の回路構成を示す図である。 この発明の第１１の実施形態に係る画像表示装置が備える画素部の回路構成を示す図である。 この発明の第１２の実施形態に係る画像表示装置が備える画素基板の平面図である。 この発明の第１２の実施形態に係る画像表示装置が備える画素基板の平面図である。

以下、本発明の一態様について図面を用いて説明する。なお、本発明の一態様の図面において、同一の参照符号は、同一部分または相当部分を表すものである。また、長さ、幅、層厚、深さなどの寸法関係は図面の明瞭化と簡略化のために適宜変更されており、実際の寸法関係を表すものではない。

［第１の実施形態］
（画像表示装置の構成）
図１は、この発明の第１の実施形態に係る画像表示装置の全体構成を示す図である。

図１を参照して、画像表示装置（ディスプレイ）１は、画素アレイ部２と、画素アレイ部２を駆動するためのデバイス群とを備える。デバイス群には、行選択回路４、カラム信号出力回路５および画像処理回路６が含まれる。

画素アレイ部２は、Ｎ行×Ｍ列（Ｎ，Ｍは１以上の整数）の行列状に配列された複数の画素部３を含む。例えばディスプレイ１がフルハイビジョン規格の画像表示装置である場合、Ｍ＝１９２０、Ｎ＝１０８０であるため、画素数は約２００万となる。以下の説明では、第ｊ行（ｊは１以上Ｎ以下の整数）かつ第ｉ列（ｉは１以上Ｍ以下の整数）の画素部３を、画素部３（ｉ，ｊ）とも記載する。

行選択回路４は、画素アレイ部２の行を選択する。カラム信号出力回路５は、選択された行に接続される各画素部３に対して画像データを出力する。

画像処理回路６は、画素アレイ部２に所望の画像を形成するように、行選択回路４およびカラム信号出力回路５を制御する。画素アレイ部２には、画素部３を駆動するための電圧（電源電圧Ｖｃｃおよび接地電圧ＧＮＤ）が供給される。

（画素部の構成）
図２は、画素アレイ部２における画素部３の概略構成を示す図である。

図２を参照して、画素部３（ｉ，ｊ）は、複数の発光素子１３〜１５と、複数の入力端子７〜１２と、ドライバＩＣ９０とを含む。図２では、赤、緑、青の３個の発光素子を前提としているが、３個以上の発光素子を用いることも可能である。たとえば、第４の発光素子として白または黄の発光素子を加えてもよい。なお、これらの発光素子を駆動する回路についても、公知技術として存在する種々の回路構成を適用することができる。このような回路構成には、より多く駆動信号を必要とする回路構成が含まれる。

複数の発光素子としては、当分野において通常用いられる発光素子を特に制限なく用いることができる。このような発光素子としては、たとえば、ＩｎＧａＡｌＰ系化合物半導体ＬＥＤチップ、ＡｌＧａＡｓ系化合物半導体ＬＥＤチップ、ＩｎＧａＮ系化合物半導体ＬＥＤチップ、ＩＩ−ＶＩ族化合物半導体ＬＥＤチップなどの半導体発光素子を挙げることができる。本実施形態では、一般に広く使用されている赤（ＩｎＧａＡｌＰ系）、緑（ＩｎＧａＮ系）、青（ＩｎＧａＮ系）の三原色のＬＥＤチップ１３〜１５を発光素子として用いる。

なお、ＩｎＧａＡｌＰ系化合物半導体ＬＥＤチップとは、発光層がＩｎＧａＡｌＰ層であるＬＥＤチップである。ＡｌＧａＡｓ系化合物半導体ＬＥＤチップとは、発光層がＡｌＧａＡｓ層であるＬＥＤチップである。ＩｎＧａＮ系化合物半導体ＬＥＤチップとは、発光層がＩｎＧａＮ層であるＬＥＤチップである。また、ＩＩ−ＶＩ族化合物半導体ＬＥＤチップとは、発光層がＺｎＯなどのＩＩ−ＶＩ族化合物半導体層であるＬＥＤチップである。

ＩｎＧａＮ系化合物半導体ＬＥＤチップでは、サファイア基板、ＺｎＯ基板、Ｓｉ基板、ＳｉＣ基板、スピネルなどの異種基板上に、窒化ガリウム系化合物半導体を成長させる構成が一般的である。ＩｎＧａＮ系化合物半導体ＬＥＤチップを同種基板であるＧａＮ単結晶基板上に形成することは可能である。ただし、現状ではＧａＮ基板が高価であるために、高コストとなり得る。

赤、緑、青の三原色光を生成する方法としては、上述のようにＬＥＤ素子の自発光をそのまま使う以外に、ＬＥＤ素子が発する紫外線や青紫光のような近紫外線、青色光などを蛍光体などの波長変換材料によって、赤色光または緑色光へ変換することも可能である。また同様に、ＬＥＤ素子が発する紫外線や近紫外線によって、青色光へ変換することも可能である。

画素部３（ｉ，ｊ）は、入力端子７に第ｊ行を選択するための行選択信号Ｒｏｊを受け、入力端子８〜１０に赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の３信号からなるカラムデータ信号Ｒｉ，Ｇｉ，Ｂｉをそれぞれ受ける。なお、図１では、３つのカラムデータ信号Ｒｉ，Ｇｉ，Ｂｉをまとめて１つの信号として表現している。画素部３（ｉ，ｊ）はさらに入力端子１１，１２に、電源電圧Ｖｃｃおよび接地電圧ＧＮＤをそれぞれ受ける。以上の信号および電源は、画素部３（ｉ，ｊ）が実際に画像表示素子の一部として機能する実動作時に使用される。なお、発光素子数が多い場合、または駆動信号数が多い場合には、発光素子数または駆動信号数に応じて入力信号数が増加する。

画素部３（ｉ，ｊ）において、行選択信号Ｒｏｊが活性化されると、赤色ＬＥＤチップ（Ｒ−ＬＥＤ）１３、緑色ＬＥＤチップ（Ｇ−ＬＥＤ）１４および青色ＬＥＤチップ（Ｂ−ＬＥＤ）１５がそれぞれ、カラムデータ信号Ｒｉ，Ｇｉ，Ｂｉに応じた強度で所定時間発光する。

画素部３（ｉ，ｊ）は、画素部外部から供給される入力信号を受付けるための外部接続端子（テストパッド）１６〜２２をさらに含む。この入力信号には、画素部３（ｉ，ｊ）の発光特性を検査するためのテスト信号が含まれる。

具体的には、テスト信号は、画素部３（ｉ，ｊ）に対して検査を実行するテストモードを選択するためのテストモード選択信号ＴＥ、テストモード時に画素アレイ部２の行を選択するテスト用行選択信号ＴＲｏ、テストモード時の画像データを示すテスト用カラムデータ信号ＴＲ，ＴＧ，ＴＢ、および、テストモード時に画素部３（ｉ，ｊ）に供給される電圧（テスト用電源電圧ＴＶｃｃ、テスト用接地電圧ＴＧＮＤ）を含む。上述のように、画素部３を構成する発光素子数が３を上回る場合、またはより多くの駆動信号が必要なる場合には、画素部３の構成に応じて、外部接続端子数が増加する。少なくとも外部接続端子１７〜２０は、画素アレイ部２に実装される場合に、何処にも接続されない。外部接続端子１６（テストモード選択信号ＴＥに対応）は、通常動作時にテストモードを完全にオフとするため、画素アレイ部２に実装される場合に、ＧＮＤ線またはＶｃｃ線に接続されることが好ましい。

活性化されたテストモード選択信号ＴＥが外部接続端子１６に入力されることによって、画素部３（ｉ，ｊ）がテストモードに設定される。テストモードに設定された状態で、画素部３（ｉ，ｊ）は、外部接続端子１７にテスト用行選択信号ＴＲｏを受け、外部接続端子１８〜２０にテスト用カラムデータ信号ＴＲ，ＴＧ，ＴＢを受け、外部接続端子２１，２２にテスト用電源電圧ＴＶｃｃおよびテスト用接地電圧ＴＧＮＤをそれぞれ受ける。

画素部３（ｉ，ｊ）には、ＬＥＤチップ１３〜１５を駆動するためのドライバＩＣ９０が設けられている。ドライバＩＣ９０は、通常動作時、入力端子７〜１０に入力される行選択信号Ｒｏｊおよびカラムデータ信号Ｒｉ，Ｇｉ，Ｂｉに従って、ＬＥＤチップ１３〜１５を駆動する。またドライバＩＣ９０は、テストモード時には、外部接続端子１７〜２０に入力されるテスト用行選択信号ＴＲｏおよびテスト用カラムデータ信号ＴＲ，ＴＧ，ＴＢに従って、ＬＥＤチップ１３〜１５を駆動する。

ドライバＩＣ９０は、製品として動作する場合に画素部３（ｉ，ｊ）が外部から受ける信号に基づいて発光素子を駆動する機能と、当該信号に基づいて製造段階で画素部３（ｉ，ｊ）の動作性能をテストする機能との兼ね備えている。テスト用機能としては、行選択信号およびカラムデータ信号などの実動作用信号、および対応するテスト用信号ＴＲｏ，ＴＲ，ＴＧ，ＴＢをテストモード選択信号ＴＥによって選択する機能を含む。

図３は、画素部３（ｉ，ｊ）の回路構成の一例を示す図である。
図３を参照して、画素部３（ｉ，ｊ）は、ＬＥＤチップ１３〜１５をそれぞれ駆動する駆動部２３〜２５と、テストトランジスタ３６〜３９とを含む。駆動部２３〜２５およびテストトランジスタ３６〜３９はいずれもドライバＩＣ９０に内蔵される。ドライバＩＣ９０は、図３に示すように、発光素子、テスト用パッドおよびこれらを結ぶ配線を除いて、画素部３（ｉ，ｊ）の構成要素のほとんどを含む。なお、図３の例では作図上の都合により入力端子９，１０がドライバＩＣ９０に含まれているが、本来、ドライバＩＣ９０は入力端子９，１０を含まない。

ドライバＩＣ９０は単結晶シリコン基板上にバルクＭＯＳトランジスタを形成する、バルクＣＭＯＳプロセスを用いて製造することが、特性的にもコスト的にも優れている。ただし、図３に示した回路と同等の機能を実現するのであれば、ＳＯＩ（Silicon On Insulator）基板上のＣＭＯＳプロセス、シリコン基板上のバイポーラプロセス、ガラス等の絶縁基板上に薄膜トランジスタを形成するプロセス、ＧａＮやＧａＡｓ等の化合物半導体基板上にＦＥＴ（Field Effect Transistor）を形成するプロセスによって製造してもよい。

赤色ＬＥＤチップ１３を駆動する駆動部２３は、選択トランジスタ２７、駆動トランジスタ３０および保持キャパシタ３３を含む。緑色ＬＥＤチップ１４を駆動する駆動部２４は、選択トランジスタ２８、駆動トランジスタ３１および保持キャパシタ３４を含む。青色ＬＥＤチップ１５を駆動する駆動部２５は、選択トランジスタ２９、駆動トランジスタ３２および保持キャパシタ３５を含む。

選択トランジスタ２７〜２９は、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称する）で構成される。駆動トランジスタ３０〜３２は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称する）で構成される。テストトランジスタ３６〜３９はＮＭＯＳトランジスタで構成される。

駆動部２３において、選択トランジスタ２７のゲートは入力端子７に接続され、ドレインは入力端子８に接続され、ソースは駆動トランジスタ３０のゲートに接続される。駆動トランジスタ３０のソースは入力端子１１および外部接続端子２１に接続され、ドレインは赤色ＬＥＤチップ１３のアノードに接続される。赤色ＬＥＤチップ１３のカソードは入力端子１２および外部接続端子２２に接続される。保持キャパシタ３３は、駆動トランジスタ３０のゲートおよびソース間に接続される。

駆動部２４において、選択トランジスタ２８のゲートは入力端子７に接続され、ドレインは入力端子９に接続され、ソースは駆動トランジスタ３１のゲートに接続される。駆動トランジスタ３１のソースは入力端子１１および外部接続端子２１に接続され、ドレインは緑色ＬＥＤチップ１４のアノードに接続される。緑色ＬＥＤチップ１４のカソードは入力端子１２および外部接続端子２２に接続される。保持キャパシタ３４は、駆動トランジスタ３１のゲートおよびソース間に接続される。

駆動部２５において、選択トランジスタ２９のゲートは入力端子７に接続され、ドレインは入力端子１０に接続され、ソースは駆動トランジスタ３２のゲートに接続される。駆動トランジスタ３２のソースは入力端子１１および外部接続端子２１に接続され、ドレインは青色ＬＥＤチップ１５のアノードに接続される。青色ＬＥＤチップ１５のカソードは入力端子１２および外部接続端子２２に接続される。保持キャパシタ３５は、駆動トランジスタ３２のゲートおよびソース間に接続される。

テストトランジスタ３７のゲートは外部接続端子１６に接続され、ドレインは入力端子８に接続され、ソースは外部接続端子１８に接続される。テストトランジスタ３８のゲートは外部接続端子１６に接続され、ドレインは入力端子９に接続され、ソースは外部接続端子１９に接続される。テストトランジスタ３９のゲートは外部接続端子１６に接続され、ドレインは入力端子１０に接続され、ソースは外部接続端子２０に接続される。テストトランジスタ３６のゲートは外部接続端子１６に接続され、ドレインは入力端子７に接続され、ソースが外部接続端子１７に接続される。

以上の構成において、通常動作時には、行選択回路４（図１参照）によって行選択信号ＲｏｊがＨ（論理ハイ）レベルに活性化されると、選択トランジスタ２７，２８，２９がオンするため、カラムデータ信号Ｒｉ，Ｇｉ，Ｂｉがそれぞれ、駆動トランジスタ３０，３１，３２のゲートに入力される。

駆動部２３では、カラムデータ信号Ｒｉに応じて駆動トランジスタ３０がオンすると、赤色ＬＥＤチップ１３にはカラムデータ信号Ｒｉに応じた電流が流れる。これにより、カラムデータ信号Ｒｉに応じた強度の赤色光を赤色ＬＥＤチップ１３が発光する。なお、第ｊ行の選択期間が終了して行選択信号ＲｏｊがＬ（論理ロー）レベルに切替わった後においても、保持キャパシタ３３によって駆動トランジスタ３０のゲート電位が保たれるため、赤色ＬＥＤ１３に電流が流れ続ける。

駆動部２４では、駆動部２３と同様に、カラムデータ信号Ｇｉに応じて駆動トランジスタ３１がオンすると、緑色ＬＥＤチップ１４に電流が流れることにより、カラムデータ信号Ｇｉに応じた強度の緑色光を緑色ＬＥＤチップ１４が発光する。

駆動部２５では、駆動部２３，２４と同様に、カラムデータ信号Ｂｉに応じて駆動トランジスタ３２がオンすると、青色ＬＥＤチップ１５に電流が流れることにより、カラムデータ信号Ｂｉに応じた強度の青色光を青色ＬＥＤチップ１５が発光する。

次に、テストモードでの画素部３（ｉ，ｊ）の動作を説明する。テストモード選択信号ＴＥがＨレベルに活性化されると、テストトランジスタ３６，３７，３８，３９がオンすることにより、画素部３（ｉ，ｊ）はテストモードに設定される。テストモード時には、入力端子７〜１０に代えて、外部接続端子１７〜２０が有効となる。外部接続端子１７〜２０に入力されるテスト用行選択信号ＴＲｏおよびテスト用カラムデータ信号ＴＲ，ＴＧ，ＴＢに従って、駆動部２３〜２５はＬＥＤチップ１３〜１５をそれぞれ駆動する。

具体的には、駆動部２３では、選択トランジスタ２７は、ゲートに外部接続端子１７からテスト用行選択信号ＴＲｏを受け、かつ、ドレインに外部接続端子１８からテスト用カラムデータ信号ＴＲを受ける。テスト用行選択信号ＴＲｏがＨレベルに活性化されると、選択トランジスタ２７がオンするため、テスト用カラムデータ信号ＴＲが駆動トランジスタ３０のゲートに入力される。テスト用カラムデータ信号ＴＲに応じて駆動トランジスタ３０がオンすると、赤色ＬＥＤチップ１３のアノードには外部接続端子２１からテスト用電源電圧ＴＶｃｃが与えられる。赤色ＬＥＤチップ１３に電流が流れることにより、テスト用カラムデータ信号ＴＲに応じた強度の赤色光を赤色ＬＥＤチップ１３が発光する。

駆動部２４では、選択トランジスタ２８は、ゲートに外部接続端子１７からテスト用行選択信号ＴＲｏを受け、かつ、ドレインに外部接続端子１９からテスト用カラムデータ信号ＴＧを受ける。テスト用行選択信号ＴＲｏがＨレベルに活性化されると、選択トランジスタ２８がオンするため、テスト用カラムデータ信号ＴＧが駆動トランジスタ３１のゲートに入力される。テスト用カラムデータ信号ＴＧに応じて駆動トランジスタ３１がオンすると、緑色ＬＥＤチップ１４のアノードには外部接続端子２１からテスト用電源電圧ＴＶｃｃが与えられる。緑色ＬＥＤチップ１４に電流が流れることにより、テスト用カラムデータ信号ＴＧに応じた強度の緑色光を緑色ＬＥＤチップ１４が発光する。

駆動部２５では、選択トランジスタ２９は、ゲートに外部接続端子１７からテスト用行選択信号ＴＲｏを受け、かつ、ドレインに外部接続端子２０からテスト用カラムデータ信号ＴＢを受ける。テスト用行選択信号ＴＲｏがＨレベルに活性化されると、選択トランジスタ２９がオンするため、テスト用カラムデータ信号ＴＢが駆動トランジスタ３２のゲートに入力される。テスト用カラムデータ信号ＴＢに応じて駆動トランジスタ３２がオンすると、青色ＬＥＤチップ１５のアノードには外部接続端子２１からテスト用電源電圧ＴＶｃｃが与えられる。青色ＬＥＤチップ１５に電流が流れることにより、テスト用カラムデータ信号ＴＢに応じた強度の青色光を青色ＬＥＤチップ１５が発光する。

このように、画素部３をテストモードに設定することで、外部接続端子１６〜２２が有効となるため、外部接続端子１６〜２２に入力されるテスト信号（ＴＥ，ＴＲｏ，ＴＲ，ＴＧ，ＴＢ，ＴＶｃｃ，ＴＧＮＤ）を用いて画素部３に含まれるＬＥＤチップ１３〜１５を駆動させることができる。これにより、画素部３ごとに、ＬＥＤチップ１３〜１５の発光特性を検査することが可能となる。この検査は、複数の画素部３が搭載された画素基板単位で実行される。画素基板の検査工程については後述する。

（画像表示装置の製造方法）
次に、第１の実施形態に係る画像表示装置の製造方法について説明する。以下では、画素サイズ１．０ｍｍ×１．０ｍｍ、かつ、有効画素数６４０×４８０（ＶＧＡ：Video Graphics Array規格に対応）からなる画素アレイ部２を備えたディスプレイ１を製造する方法を例に挙げて、製造方法を具体的に説明する。

図４は、図１に示したディスプレイ１における画素アレイ部２を模式的に示す平面図である。図４を参照して、画素アレイ部２は、ベース基板１００と、ベース基板１００上に並べて配置された複数の画素基板２００とを含んで構成される。

画素基板２００は、少なくとも１個の画素部３（図示せず）を搭載する。図４の例では、画素基板２００は、有効部分のサイズが１２５ｍｍ×１３５ｍｍであって、１２５×１３５＝１６．９千個の画素部３を搭載している。図４に示されるように、画素基板２００を、垂直方向（図面上下方向）に４段、かつ、水平方向（図面左右方向）に５列、合計２０枚並べることによって、ＶＧＡ規格に対応するディスプレイを製造することができる。

図５は、第１の実施形態に係る画像表示装置の製造方法を説明するフローチャートである。

図５を参照して、本実施形態に係る画素表示装置の製造方法は、ベース基板形成工程（Ｓ１０）と、画素基板形成工程（Ｓ２０）と、画素基板検査工程（Ｓ３０）と、貼り合せ工程（Ｓ４０）とを備える。ただし、ベース基板形成工程（Ｓ１０）は、貼り合せ工程（Ｓ４０）よりも前に実施されていれば良く、たとえば、画素基板形成工程（Ｓ２０）および画素検査工程（Ｓ３０）と並行して、またはその前後のいずれかで実施することができる。以下、各工程について詳細に説明する。

（１）ベース基板形成工程（Ｓ１０）
ベース基板形成工程（図５のＳ１０）では、ベース基板１００が形成される。図６は、ベース基板１００を模式的に示す平面図である。図６では、ベース基板１００の主面のうち１画素分を構成する領域を部分的に示している。図７（１）は図６中に示した線分Ａ−Ａに沿った断面図であり、図７（２）は図６中に示した線分Ｂ−Ｂに沿った断面図である。

図６および図７を参照して、ベース基板１００は、フィルム基板１１０と、フィルム基板１１０上に配設された配線層１１１，１１２（第１の配線部材）とを含む。

フィルム基板１１０は、柔軟性を有する部材にて構成され、好適にはポリイミド樹脂等からなるものが用いられる。フィルム基板１１０は、第１の主面１１０ａと、第１の主面１１０ａと反対側に位置する第２の主面１１０ｂとを有する。第２の主面１１０ｂは、画素アレイ部２の裏面を構成する。ベース基板の基板材料は、硬いガラス基板等であっても本発明を適用できるが、柔軟性を有するフィルム基板を用いることで、ディスプレイとして完成した後、軽量化でき、円筒状に丸めて搬送することが可能となる。これによれば、大画面になるほど搬送が容易となるため、応用範囲を広げることができるという利点がある。

第１配線層１１１は、フィルム基板１１０の第１の主面１１０ａ上に形成される。第２配線層１１２は、フィルム基板１１０の厚み方向における第１配線層１１１の上側に形成される。図６に示すように、平面視において、第２配線層１１２と第１配線層１１１とは部分的に重なり合って配置される。

第１配線層１１１と第２配線層１１２との間には、層間絶縁膜１０６が設けられる。これにより、第１配線層１１１と第２配線層１１２との電気的絶縁が確保される。

第１配線層１１１は、電源電位ＶＣＣを供給する電源線１０１、接地電位ＶＳＳを供給するアース線１０２、カラムデータ信号線Ｒｉ，Ｇｉ，Ｂｉをそれぞれ伝達するカラムデータ信号線１０３〜１０５を含む。第２配線層１１２は、行選択信号Ｒｏｊを伝達する行選択信号線１０７を含む。

配線層１１１，１１２には、画素基板２００と電気的に接続するための接続部１０８が設けられている。後述する貼り合せ工程（図５のＳ４０）にて、配線層１１１，１１２は、これら接続部１０８において、画素基板２００に配設された配線パターン（第２の配線部材）と電気的に接続される。

ベース基板形成工程（Ｓ１０）では、まず、フィルム基板１１０が準備される。フィルム基板１１０には、長辺８００ｍｍ、短辺６００ｍｍ、厚さ１００μｍのポリイミドフィルムが用いられる。フィルム基板１１０の第１の主面１１０ａ上に、図６に示されるような複数の配線パターンからなる第１配線層１１１が形成される。

具体的には、まず、フィルム基板１１０の第１の主面１１０ａに、銅箔などの導電部材を貼り付ける。次に、このフィルム基板１１０に対して一般的なフォトリソグラフィ工程を施すことによってレジストパターンを形成する。このレジスタパターンをマスクとして導電部材の一部をエッチングすることにより、配線パターンが形成される。

次に、第１配線層１１１の一部の領域を覆うように層間絶縁膜１０６を形成する。上記領域は、第２配線層１１２に覆われる領域を含むように設定される。インクジェット法によって上記領域にゲル状のシリコン樹脂を塗布した後に焼成することにより、層間絶縁膜１０６が形成される。

続いて、一般的なインクジェット法を用いて層間絶縁膜１０６上に銅ナノ粒子を塗布することにより、第２配線層１１２が形成される。

第１配線層１１１および第２配線層１１２を形成した後、形成された配線パターンを導通させることにより、配線パターンにおける電気的短絡の有無や配線抵抗の大きさ等を評価する。この評価において、電気的短絡や異常な大きさの配線抵抗等の異常が検出されたベース基板１００はその後廃棄される。

ベース基板１００を形成する方法および材料は、上記方法および組合せに限らず、種々の方法および材料を用いることができる。たとえば、第１配線層１１１をインクジェット法で形成してもよい。また、第２配線層１１２をフォトリソグラフィ技術を利用して形成してもよい。配線材料は銅に限らず、アルミニウムでもよい。配線材料はさらに、単体である必要はなく、たとえば銅の表面に金メッキ層を形成してもよい。層間絶縁膜１０６は、フィルム基板１１０の全面に層間絶縁膜を形成し、第２配線層１１２を形成した後、配線１０１〜１０５上の接続部１０８の層間絶縁膜をフォトリソグラフィ技術を用いて開口してもよい。あるいは、第２配線層１１２を形成した後に、層間絶縁膜を再度形成して、接続部１０８に位置する層間絶縁膜をフォトリソグラフィ技術を用いて開口してもよい。なお、画素部３の駆動方式および発光素子数などに応じて、配線の数および配置を変更可能である。

重要な点は、画像表示装置（ディスプレイ）１の画素アレイ部２を駆動するためのデバイス群（行選択回路４、カラム信号出力回路５および画像処理回路６等）と画素部３とを結ぶ配線群（信号線１０１〜１０５，１０７）がベース基板１００上に直接形成されている点である。なお、当該配線群はテストされ、不良が取り除かれていることが好ましい。

（２）画素基板形成工程（Ｓ２０）
画素基板形成工程（図５のＳ２０）では、画素基板２００が形成される。図８は、画素基板２００を模式的に示す平面図である。図８では、画素基板２００の主面のうち１画素分を構成する領域を部分的に示している。図８に示される画素基板２００の１画素分領域は、ベース基板１００上に画素基板２００を配置した状態（図４参照）を平面視した場合において、図６に示されるベース基板１００の１画素分領域と互いに重なり合う領域である。図９は、図８中に示される線分Ｃ−Ｃに沿った断面図である。

図８および図９を参照して、画素基板２００は、フィルム基板２０１と、配線パターン２０６（第２の配線部材）と、ＬＥＤチップ２０２〜２０４と、ドライバＩＣ２０５と、外部接続パッド２０８〜２１４とを含む。

フィルム基板２０１は、柔軟性を有する部材にて構成され、好適にはポリイミド樹脂等からなるものが用いられる。フィルム基板２０１は、第３の主面２０１ａと、第３の主面２０１ａと反対側に位置する第４の主面２０１ｂとを有する。第３の主面２０１ａは、画素アレイ部２の表面を構成する。画素基板の基板材料は、硬いガラス基板等であっても本発明を適用できるが、柔軟性を有するフィルム基板を用いることで、ディスプレイとしての柔軟性および軽量性を確保しやすくなる。これによれば、大画面になるほど搬送が容易となるため、応用範囲を広げることができるという利点がある。

フィルム基板２０１の第３の主面２０１ａ上には、複数の配線パターン２０６が形成される。第３の主面２０１ａ上にはさらに、複数の外部接続パッド２０８〜２１４が形成される。外部接続パッド２０８〜２１４は、図２に示した外部接続端子１６〜２２を実現するものである。具体的には、外部接続パッド２０８はテストモード選択信号ＴＥを受付けるための外部接続端子１６を構成し、外部接続パッド２０９はテスト用行選択信号ＴＲｏを受付けるための外部接続端子１７を構成する。外部接続パッド２１０〜２１２はそれぞれ、テスト用カラムデータ信号ＴＲ，ＴＧ，ＴＢを受付けるための外部接続端子１８〜２０を構成する。外部接続パッド２１３，２１４はそれぞれ、テスト用電源電圧ＴＶｃｃおよびテスト用接地電圧ＴＧＮＤを受付けるための外部接続端子２１，２２を構成する。

赤色ＬＥＤチップ２０２は、図２に示した赤色ＬＥＤチップ１３の一実施例に対応する。緑色ＬＥＤチップ２０３は、図２に示した緑色ＬＥＤチップ１４の一実施例に対応する。青色ＬＥＤチップ２０４は、図２に示した青色ＬＥＤチップ１５の一実施例に対応する。ドライバＩＣ２０５は、図３に示したドライバＩＣ９０の一実施例に対応する。

ＬＥＤチップ２０２〜２０４およびドライバＩＣ２０５は、フィルム基板２０１の第３の主面２０１ａ上に搭載される。ＬＥＤチップ２０２〜２０４とドライバＩＣ２０５との間、および外部接続パッド２０８〜２１４とドライバＩＣ２０５との間はそれぞれ、配線パターン２０６によって電気的に接続されている。ドライバＩＣ２０５は３１０μｍ×２８０μｍの大きさであり、ＬＥＤチップ２０２〜２０４は１００μｍ角の大きさである。

図９を参照して、緑色ＬＥＤチップ２０３は、その表面の電極パッドを第３の主面２０１ａに対向させて、異方性導電接着剤（ＡＣＦ：Asymmetric Conductive Film）２１６を介してフリップチップ接続により、配線パターン２０６に接続される。ＬＥＤチップと電極パッドとの接続方法は、導電ペーストや半田による接続など、他の接続方法であっても実現できる。

図１０は、緑色ＬＥＤチップ２０３の断面図である。図１０を参照して、緑色ＬＥＤチップ２０３は、例えば窒化物半導体ＬＥＤチップである。緑色ＬＥＤチップ２０３は、基板２３０と、窒化物半導体エピ層（エピタキシャル成長された層）２３１と、透明電極２３３と、透明保護膜２３４と、ｐ側電極２３５と、ｎ側電極２３６とを含む。

窒化物半導体ＬＥＤチップの構成およびその製造方法については、以下において言及しない限り従来公知の技術を使用可能である。すなわち、本実施形態では、緑色ＬＥＤチップ２０３の構造、材料、組成、形成方法、形成条件、厚さなどについては特に限定されず、従来公知の技術を適宜組み合わせることができる。

例えば、基板２３０は、サファイア基板のような絶縁性基板であっても良いし、ＧａＮ基板、ＳｉＣ基板またはＺｎＯ基板等のような導電性基板であっても良い。基板２３０は研磨によって２０〜１００μｍ程度の厚さとなっている。

窒化物半導体エピ層２３１は、基板２３０側から下地層、ｎ型窒化物半導体層、活性層（発光層）およびｐ型窒化物半導体層（ともに図示せず）が積層されて構成される。ｎ型窒化物半導体層は、ｎ側電極２３６が接続されるｎ側コンタクト層を含む。活性層は、量子井戸構造を有する。活性層は、単一量子井戸構造からなっても良いし、井戸層とバリア層とが交互に積層された多重量子井戸構造からなっても良い。ｐ型窒化物半導体層は、基板２３０側からｐ型ＡｌＧａＮ層、ｐ型ＧａＮ層およびｐ型コンタクト層が積層されて構成されている。

窒化物半導体エピ層２３１の一部はエッチングされてメサ部２３２を構成している。窒化物半導体エピ層２３１のｐ側窒化物半導体層側の表面には、透明電極２３３が設けられている。透明電極２３３は、例えばＩＴＯ（Indium Tin Oxide）またはＩＺＯ（Indium Zinc Oxide）などの透明導電膜である。

透明保護膜２３４は、透明電極２３３およびメサ部２３２の側面を覆っている。透明保護膜２３４には、エッチングにより露出したｎ型窒化物半導体層（ｎ型コンタクト層）の表面を露出させる開口部、および、透明電極２３３の表面を露出させる開口部が形成されている。ｎ型窒化物半導体層の露出部分の上にはｎ側電極２３６が設けられる。透明電極２３３の露出部分の上にはｐ側電極２３５が設けられる。

図示は省略するが、青色ＬＥＤチップ２０４は、緑色ＬＥＤチップ２０３と同様に窒化物半導体ＬＥＤチップであり、緑色ＬＥＤチップ２０３と同様の形状を有している。これに対して、赤色ＬＥＤチップ２０２は、ＩｎＧａＡｌＰ系化合物半導体ＬＥＤチップである。赤色ＬＥＤチップ２０２は緑色ＬＥＤチップ２０３と同様の形状を有している。

青色ＬＥＤチップ２０４、緑色ＬＥＤチップ２０３および赤色ＬＥＤチップ２０２の室温での発光特性（ピーク波長および光出力）は以下の通りであった。なお、光出力の中心値および出力ばらつきは、同一基板上に形成された複数個のＬＥＤチップの光出力から算出したものである。

青色ＬＥＤチップ２０４は、ピーク波長が４６０±５ｎｍであり、電流１μＡでの光出力の中心値が１．２μＷ、出力ばらつきが±７％であった。また動作電圧は３．０Ｖであった。緑色ＬＥＤチップ２０３は、ピーク波長が５２０±４ｎｍであり、電流１μＡでの光出力の中心値が０．８３μＷ、出力ばらつきが±７％であった。また動作電圧は３．１Ｖであった。赤色ＬＥＤチップ２０２は、ピーク波長が６３０±５ｎｍであり、電流１μＡでの光出力の中心値が１．０μＷ、出力ばらつきが±７％であった。また動作電圧は２．５Ｖであった。

ここで、青色ＬＥＤチップ２０４および緑色ＬＥＤチップ２０３の動作電圧が３．０〜３．１Ｖ程度であるのに対し、赤色ＬＥＤチップ２０２の動作電圧は２．５Ｖと低い。このようにＬＥＤチップ２０２〜２０４の間で動作電圧が異なる場合には、ドライバＩＣ２０５内部の駆動トランジスタ３０，３１，３２（図３参照）を、駆動電流のソース−ドレイン間電圧依存性ができるだけ小さくなる構成とすることが好ましい。

また、電源電圧Ｖｃｃの給電部からの距離が遠くなる位置では、配線抵抗による電圧降下が生じ得る。このため、電源電圧Ｖｃｃは、電圧降下を見込んで、ＬＥＤチップの最低動作電圧よりも高くなるようにマージンを持たせて設定することが好ましい。ＬＥＤチップの最低動作電圧が３．０Ｖ程度である場合には、電源電圧を例えば５．０Ｖ以上に設定する。なお、配線長さによって電圧降下の大きさが異なるため、十分な電圧マージンを持たせた回路構成にすることが好ましい。

本実施形態では、ＬＥＤチップ２０２〜２０４はいずれも、一方面側にｐ側電極およびｎ側電極が並んで配置された電極構造を有している。そのため、図９に示したように、ＬＥＤチップ２０２〜２０４をそれぞれ、配線パターン２０６にフリップチップ接続することができる。これにより、配線パターン２０６を単一の配線層のみで形成することができる。

詳細には、例えば、ＬＥＤチップ２０２〜２０４を、一方面側にｐ側電極を配置し、他方面側にｎ側電極を配置する構成とした場合、配線パターン２０６に一方の電極を接続した後、他方の電極に対する配線を別途形成する工程が必要となる。これには、ワイヤボンディングを用いて他方の電極と配線パターン２０６とを電気的に接続することで、配線を別途形成する工程を無くすことができる。しかしながら、ワイヤボンディング工程が新たに追加されることによって、製造工数および製造コストの増加を招くことになる。また、ワイヤボンディング用のパッド電極およびワイヤがＬＥＤチップからの出力光を吸収するため、ＬＥＤチップからの光取り出し効率が低下する可能性がある。さらに、ワイヤボンディングを行なうために少なくとも６０〜７０μｍ径の大きさのパッド電極をＬＥＤチップに設けなければならないため、ＬＥＤチップを小型化することが困難となる。

図９に戻って、ドライバＩＣ２０５は、異方性導電接着材２１６を介して配線パターン２０６にフリップチップ接続される。ドライバＩＣ２０５は、その表面に、配線パターン２０６と接続するための接続パッド２１７を有している。ドライバＩＣ２０５は、接続パッド２１７、異方性導電接着材２１６および配線パターン２０６を介してＬＥＤチップ２０２〜２０４に電気的に接続されている。ドライバＩＣ２０５はさらに、接続パッド２１７、異方性導電接着材２１６および配線パターン２０６を介して外部接続パッド２０８〜２１４に電気的に接続されている。ドライバＩＣ２０５と電極パッドとの接続方法は、導電ペーストや半田による接続など、他の接続方法であっても実現できる。

ドライバＩＣ２０５は、図３に示した駆動部２３〜２５およびテストトランジスタ３６〜３９を搭載している。駆動部２３〜２５およびテストトランジスタ３６〜３９を構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにはそれぞれ、単結晶シリコン基板上に形成されたトランジスタが好適に用いられる。図３に示す回路構成では、駆動トランジスタ３０〜３２の閾値電圧のばらつきに起因してＬＥＤチップ１３〜１５に流れる電流にばらつきが生じやすいため、画質の低下を招く可能性がある。駆動トランジスタ３０〜３２を単結晶シリコンデバイスで構成することで、閾値電圧のばらつきの発生を軽減することができる。したがって、画質の低下を防止することができる。

フィルム基板２０１には、ビアホール２１５が形成されている。ビアホール２１５の内部には、銅等の電気抵抗が低く、かつ、導体損失が小さい導電材料が充填されている。ビアホール２１５は、フィルム基板２０１を貫通する貫通導体を構成する。ビアホール２１５は、画素アレイ部２（図４参照）を平面視したときに、ベース基板１００に設けられた接続部１０８（図６参照）と重なり合う位置に設けられている。これにより、後述する貼り合せ工程（図５のＳ４０）にて、各接続部１０８では、ベース基板１００上の配線層１１１，１１２（第１の配線部材）と、画素基板２００上の配線パターン２０６（第２の配線部材）とをビアホール２１５によって電気的に接続することができる。

画素基板形成工程（図５のＳ２０）では、まず、フィルム基板２０１が準備される。フィルム基板２０１には、各辺１４０ｍｍ、厚さ２５μｍのポリイミドフィルムが用いられる。フィルム基板２０１を８インチ径のガラス基板上に貼り付ける。ガラス基板側の主面は第４の主面２０１ｂに対応する。

次に、フィルム基板２０１の第３の主面２０１ａ上に配線パターン２０６を形成する。具体的には、第３の主面２０１ａ上に、厚さ５μｍ程度の銅等の導電材料からなる薄膜を形成する。薄膜の形成では、一例として、スパッタ法を用いて薄い導電層（密着層およびシード層）を予め形成しておき、めっきレジストを形成した後、電解銅めっきによって配線パターンを形成する。その後、めっきレジストで覆ったシード部をエッチングで除去することにより、配線パターン２０６が完成する。全面に銅めっき層を形成した後、一般的なフォトリソグラフィ工程およびウェットエッチング工程を用いて所定のパターンに加工することにより、配線パターン２０６を形成してもよい。

次に、配線パターン２０６が形成されたフィルム基板２０１を、上記ガラス基板とは別の基板に貼りかえて、フィルム基板２０１にビアホール２１５を形成する。ビアホール２１５内に導電性材料を充填することによって貫通導体が形成される。なお、フィルム基板２０１にビアホール２１５を形成し、次に主面２０１ａ上に銅箔を貼り付け、ビアホール２１５内に主面２０１ａから導電性材料（たとえば銅メッキ）を充填し、その後、主面２０１ａ上の銅箔を加工して配線パターン２０６を形成してもよい。

続いて、配線パターン２０６に対して、ＬＥＤチップ２０２〜２０４およびドライバＩＣ２０５をそれぞれフリップチップ接続する。具体的には、配線パターン２０６の一部分の表面に異方性導電接着材２１６を配置した後、この異方性導電接着材２１６上にＬＥＤチップ２０２〜２０４およびドライバＩＣ２０５をそれぞれ、電極と配線パターン２０６とを対向させて載置する。この状態でＬＥＤチップ２０２〜２０４およびドライバＩＣ２０５を加熱および加圧することにより、ＬＥＤチップ２０２〜２０４およびドライバＩＣ２０５が配線パターン２０６と電気的に接続される。なお、ドライバＩＣ２０５およびＬＥＤチップ２０２〜２０４の接続部分の周囲を囲むように絶縁性樹脂を滴下することによって、当該接続部分を絶縁性樹脂で覆うようにしてもよい。

本実施形態では、画素基板２００の大きさが１２５ｍｍ×１３５ｍｍ程度であるため、既存のチップボンダーを用いることができる。また生産性を高めるために、複数のチップボンダーを並列動作させることも可能である。通常、チップボンダーヘッドは、１チップずつピックアップする構成となっているが、本実施形態によれば、画素基板２００の大きさ分だけ離れて配置された複数個のチップを同時にピックアップすることも可能である。これにより、チップ搭載速度を向上させることができる。

（３）画素基板検査工程（Ｓ３０）
画素基板検査工程（図５のＳ３０）では、画素基板２００ごとに、画素基板２００に搭載される発光素子（ＬＥＤチップ）の発光特性の検査が行なわれる。検査は全画素部について行なわれる。この検査では、画素基板２００上に設けられた外部接続パッド２０８〜２１４にテスト信号が入力される。以下では、１つの画素部の検査について説明するが、実際の検査は、複数の画素部を並行して検査することで、検査時間を短縮することが可能である。

具体的には、検査対象となる画素基板２００において、テスト用電源電圧ＴＶｃｃを受ける外部接続パッド（外部接続端子２１）と、テスト用接地電圧ＴＧＮＤを受ける外部接続パッド２１４（外部接続端子２２）との間に、５Ｖ以上の直流電圧が印加される。外部接続パッド２０８（外部接続端子１６）に、Ｈレベルに活性化されたテストモード選択信号ＴＥを入力することにより、当該画素基板２００がテストモードに設定される。

テストモードに設定された画素基板２００では、テスト用行選択信号ＴＲｏをＨレベルに活性化した状態で、所定電圧に設定されたテスト用カラムデータ信号ＴＲを外部接続パッド２１０（外部接続端子１８）に入力し、テスト用カラムデータ信号ＴＲに応じた強度の赤色光が赤色ＬＥＤチップ２０２から出力されるかどうか、赤色光のスペクトルが所定の範囲内にあるか、テスト用電源２１および２２の間に流れる電流が所定の範囲内にあるか、を判定する。この判定では、例えば、赤色ＬＥＤチップ２０２の光出力と予め設定された閾値範囲とを比較し、光出力が閾値範囲から外れているか否かを判定する。さらに、テスト用カラムデータ信号ＴＲの電圧レベルを変更し、このときの赤色ＬＥＤチップ２０２の光出力の変化を測定することも可能である。また、発光の分光スペクトルを取得し、発光ピークのピーク波長および半値幅などを評価することも可能である。発光のピーク波長および半値幅が所定の範囲から外れている場合、画像表示装置１の色域が悪化するおそれがあるため、不良と判定される。また、電源に流れる電流が所定値よりも大きい場合には、画像表示装置１の消費電流増大に繋がる上に、品質面での問題を起こす可能性があるため、不良と判定される。

緑色ＬＥＤチップ２０３および青色ＬＥＤチップ２０４についても、テスト用カラムデータ信号ＴＧ，ＴＢを用いて、赤色ＬＥＤチップと同様の判定が行なわれる。

以上の検査において、１画素部を構成する赤、緑、青色のＬＥＤチップのうちのいずれか１つが発光しない場合、もしくは、いずれか１つのＬＥＤチップの光出力が閾値範囲から外れる場合には、このＬＥＤチップを含む画素部３が不良であると判断される。不良と判断された画素部３のアドレスは、画素基板２００の不良画素部を特定する情報として記録される。記録された情報は、次工程である貼り合せ工程（図５のＳ４０）において、画素基板２００を修復する際に用いられる。

以上の検査に用いられるテスタは、外部接続端子１６〜２２に接触するプローブ針を備えている。テスタは、外部接続端子１６〜２２に対して電流および電圧を供給するとともに、画素部３が発する光の強度を測定する機能を有している。好ましくは、テスタは、これらの機能を制御することで、電流および電圧を印加しながら光強度を測定し、その測定結果を記録し、かつ、当該測定結果が所定範囲内に入っているか否かを判断する。テスタはさらに、電源に流れる電流を測定する機能、および発光の分光スペクトルを測定する機能を備えることが好ましい。

また、不良画素部は、貼り合せ工程（図５のＳ４０）を実施する前に、画素基板２００から切除される。不良画素部を切除する作業については後述する。

（４）貼り合せ工程（Ｓ４０）
貼り合せ工程（図５のＳ４０）では、ベース基板１００に複数の画素基板２００が貼り合わされることによって画素アレイ部２（図４参照）が形成される。図１１（１）は、ベース基板１００上に画素基板２００を配置した状態での図６および図８中に示される線分Ａ−Ａに沿った断面図である。図１１（２）は、図６および図８中に示される線分Ｂ−Ｂに沿った断面図である。

図１１を参照して、ベース基板１００および画素基板２００は、フィルム基板１１０の第１の主面１１０ａとフィルム基板２０１の第４の主面２０１ｂとが対向するように積層して配置される。

ベース基板１００と画素基板２００とは絶縁性樹脂２２１を用いて接着される。絶縁性樹脂２２１としては、例えば、エポキシ樹脂、アクリル樹脂、またはエポキシ樹脂およびアクリル樹脂の混合樹脂が用いられる。画素基板２００に設けられたビアホール２１５は、導電性ペースト２２０によって、ベース基板１００上の配線層１１１，１１２に電気的に接続される。これにより、ビアホール２１５を介して配線パターン２０６と配線層１１１，１１２とが電気的に接続される。

貼り合せ工程（図５のＳ４０）では、最初に、ベース基板１００に設けられた接続部１０８（図６参照）に導電性ペースト２２０を滴下する。接続部１０８を囲む周辺領域の一部分には絶縁性樹脂２２１を滴下する。

次に、有効部分を切り出した画素基板２００をベース基板１００に対して位置合わせして貼り合せる。この貼り合せ作業を行なう前に、画素基板２００では、画素基板検査工程（図５のＳ３０）において検出された不良画素部を切除するための作業が行なわれる。

図１２は、不良画素部を切除する作業を説明するための模式図である。図１２（１）を参照して、画素基板検査工程（Ｓ３０）では、画素基板２００から不良画素部が切除される。切除された部分は画素部３が存在しない欠陥部となる。

図１２（２）に示すように、貼り合せ工程（図５のＳ４０）では、ベース基板１００に画素基板２００がマトリクス状に貼り合わされる。これにより、図４に示した画素アレイ部２の原型が形成される。このとき、ベース基板１００上に並べられた複数の画素基板２００のうちの一部の画素基板２００は欠陥部を有している。

次に、画素基板検査工程（Ｓ３０）によって記録されたアドレス情報を基に、欠陥部に、予め用意された補修用の画素基板から切り出された正常な画素部が接合される。このようにして、すべての欠陥部に対して、正常な画素部による穴埋めが施されることにより、図１２（３）に示すように、画素基板２００は不良画素部の無い状態に修復される。

ここで、本実施形態では、画素基板２００にテスト用回路（ドライバＩＣ２０５、外部接続パッド２０８〜２１４など）を設けたことによって、画素基板２００が通常動作する際に、外部接続パッドを通じてノイズが侵入することにより、ＬＥＤチップの光出力にノイズが重畳するといった副作用が懸念される。これには、画素基板２００をベース基板１００に貼り合せた後はテスト用回路が使用されないことから、テストモード選択信号ＴＥを受け付けるための外部接続パッド２０８を、ベース基板１００のＶＳＳ配線１０２に電気的に接続する。これにより、テストトランジスタ３６〜３９を完全にオフ状態に固定することができるため、上述した副作用を防止することができる。なお、外部接続パッド２０８とＶＳＳ配線１０２とを電気的に接続するためには、外部接続パッド２０８の下側に位置するフィルム基板２０１にビアホール２１５（図中のＴＥに相当）を設けておけばよい。本実施の形態では、テストトランジスタ３６〜３９がＮＭＯＳトランジスタで構成されているため、オフ状態に固定するために、ＴＥ端子に対応する外部接続パッド２０８をＶＳＳ配線１０２に接続したが、テストトランジスタ３６〜３９がＰＭＯＳトランジスタで構成される場合は、外部接続パッド２０８がＶＣＣ配線１０１と接続されなければならない。ＴＥ端子をＶＳＳおよびＶＣＣのいずれに固定するかはドライバＩＣ９０の回路構成によって変わる。また、画素基板のレイアウトも変更される。

以上に説明した工程（図５のＳ１０〜Ｓ４０）を実施することによって、図４に示した画素アレイ部２が製造される。その後、製造された画素アレイ部２に対して行選択回路４、カラム信号出力回路５および画像処理回路６等のデバイス群（図１参照）を接続することによって、ディスプレイ１が製造される。

（作用効果）
以下、本実施形態に係る画像表示装置の作用効果について説明する。

（１）画素アレイ部２をベース基板１００と画素基板２００とに分けることによって、ディスプレイ１の製造段階で画素部３の発光特性の検査が容易となる。この検査で検出された不良画素部については、ベース基板１００に画素基板２００を貼り付ける段階（貼り合せ工程）で、正常な画素部に置き換える修復作業を行なうことができる。この結果、ディスプレイ１の歩留りを向上させることができる。

（２）大画面のディスプレイを製造する場合、幅が１ｍを超える大型の基板をハンドリングすることは容易ではない。本実施形態では、画素基板２００を１辺の長さが数ｃｍから３０ｃｍ程度の矩形形状とすることで、基板のハンドリングが容易となる。そして、この画素基板２００をベース基板１００上に敷き詰めることによって、容易に大画面のディスプレイを形成することができる。また、画素基板２００にドライバＩＣ２０５およびＬＥＤチップ２０２〜２０４を搭載する工程でのハンドリング性を向上させることができる。

（３）本実施形態では、ＶＧＡ規格に対応したディスプレイ１の構成を例示したが、画素アレイ部２を構成する画素部３を、１９２０×１０８０（フルハイビジョン規格）に増やすことも可能である。具体的には、図４において、縦９段、横１５列とし、計１３５枚の画素基板２００をベース基板１００に貼り付けることで、フルハイビジョン規格のディスプレイ１を形成することができる。なお、ベース基板１００が１２５０ｍｍ×２２００ｍｍと大きくなるため、第１配線層１１１および第２配線層１１２ともにインクジェット法で形成することが好ましい。

このように、本実施形態によれば、画素部３のサイズを統一した場合には、ベース基板１００を異なる大きさに作り替えるだけで、種々のサイズのディスプレイ１を製造することができる。したがって、画素基板２００については大量に生産して、在庫を持つことも可能である。その結果、顧客からの要望に柔軟かつ迅速に対応することができる。また、画素基板２００をまとめて生産することができるため、製造コストを低減することも可能となる。特にサイネージュ等の用途において、本実施形態は有利な効果を発揮し得る。

（４）画素基板２００ごとにドライバＩＣ２０５（図８および図９参照）を搭載したことによって、ディスプレイ１のアクティブマトリクス駆動が可能となる。これにより、ディスプレイ１の画質が向上する。

（５）ドライバＩＣ２０５に、ＬＥＤチップ１３〜１５の発光特性を検査するテスト機能を持たせたことによって、単なるＬＥＤチップの発光特性にとどまらず、ドライバ特性も含めた画素部３全体の特性評価を行なうことが可能となる。この結果、単なる不点灯のような単純な欠陥だけでなく、諧調不良も検出することができる。検出された諧調不良を修復することで、ディスプレイ１の画質を向上させることができる。

（６）ドライバＩＣ２０５を用いずに画素部３の発光特性を検査する場合には、テスト信号を受付けるためのテスト用パッドを、ベース基板１００上に配設された配線層１１１，１１２と電気的に接続させる必要が生じるため、行選択線やカラムデータ線の負荷容量を増やすことになる。これにより、画素部３に供給する信号の遅延や、消費電力の増大といったデメリットが生じる可能性がある。本実施形態では、画素基板２００上に設けられたテスト用パッド（外部接続パッド２０８〜２１３）は、ドライバＩＣ２０５と電気的に接続されるに止まり、ベース基板１００上の配線層とは電気的に切り離された構造となっている。したがって、上述したデメリットは生じ得ない。

（７）ドライバＩＣ２０５を構成する駆動トランジスタおよびテストトランジスタに単結晶シリコンデバイスを適用したことにより、これらのトランジスタの閾値電圧のばらつきの発生を軽減することができる。この結果、ＬＥＤチップに流れる電流のばらつきを抑えることができるため、画質の低下を防止することができる。

（８）図６および図７に示したように、ベース基板１００には配線層１１１，１１２のみが形成されているため、配線層の形成に、一般的なインクジェット法等を用いることができる。これにより、複雑な薄膜プロセスを経ずに配線層を形成することができるため、基板サイズに対する制約を少なくすることができる。この結果、１００インチを超える大面積のベース基板１００であっても容易に製造することができる。また、ベース基板１００を、ガラス基板ではない、柔軟性を有する樹脂基板（フィルム基板１１０）を用いることが可能である。さらに、ベース基板形成工程（図５のＳ１０）において、配線層１１１，１１２を形成した後に、全配線層に対する導通チェックを容易に行なうことができる。この段階で不良と判断されたベース基板１００を廃棄することで、後続の工程に不良のベース基板１００が流されることを未然に防止することができる。

（９）本実施形態では、１画素部に１個の割合でドライバＩＣ２０５を設ける構成について例示したが、ドライバＩＣ９０は必ずしも１画素部ごとに設ける必要がない。例えば行方向または列方向に隣接する複数の画素部で１つのドライバＩＣ９０を共用する構成としてもよい。１個のドライバＩＣ９０が制御する画素部の個数が増えることで、ドライバＩＣ９０単体のチップサイズが大きくなり得るが、その一方で、画素基板２００に搭載されるドライバＩＣ９０の個数を減らすことができる。これにより、画素基板２００の製造コストを低減することができる。２つの画素部でドライバＩＣ９０を共用する構成については後述する。

（１０）画素基板２００は１画素部ごとに１基板を使用することも可能であるが、生産性の観点からは、１基板に複数の画素部を搭載することが好ましい。例えば、１ｍｍ角の画素部の場合、１５ｃｍ角の有効領域を有する画素基板１枚に対して、２２．５千個の画素部を搭載することができる。

（１１）本実施形態では、画素基板２００上の画素ピッチとベース基板１００上の画素ピッチとを同じとしているが、画素ピッチはこれに限定されるものではない。例えば、画素基板２００上の画素ピッチをベース基板１００上の画素ピッチよりも狭くなるように形成しておき、画素基板２００を粘着基板に貼り付けた後に、画素基板２００を画素部３ごとに分断する。さらに、この粘着基板を延ばして画素ピッチを拡大させた状態で、ベース基板１００に貼り合わせてもよい。

（１２）本実施形態では、ベース基板１００において、フィルム基板１１０の第１の主面１１０ａ上に配線層１１１，１１２を配設したが、第１の主面１１０ａに代えて、あるいは第１の主面１１０ａとともに、第２の主面１１０ｂ上に配線層を配設してもよい。この場合、ベース基板１００にビアホールを設けることによって、第２の主面１１０ｂ上の配線層１１１，１１２と、画素基板２００上の配線パターン２０６とを電気的に接続することができる。または本実施形態では、画素基板２００において、フィルム基板２０１の第３の主面２０１ａ上に配線パターン２０６を配設したが、第３の主面２０１ａに代えて、あるいは第３の主面２０１ａとともに、第４の主面２０１ｂ上に配線パターンを配設してもよい。この場合、第３の主面２０１ａに搭載されたＬＥＤチップ２０２〜２０４、ドライバＩＣ２０５および外部接続パッド２０８〜２１２と、第４の主面２０１ｂ上の配線パターンとは、フィルム基板２０１に設けられたビアホールによって電気的に接続することができる。

以下、第１の実施形態に係る画像表示装置の変形例について説明する。各変形例は例示であり、異なる変形例で示した構成の部分的な置換または組合せが可能であることは言うまでもない。

［第２の実施形態］
第２および第３の実施形態では、画素基板２００の他の構成例について説明する。

図１３は、この発明の第２の実施形態に係る画像表示装置が備える画素基板２００Ａの平面図である。本実施形態に係る画像表示装置の基本的構成は、画素基板２００Ａの構成を除いて、図１に示す画像表示装置１と同じであるため、ここでの説明は省略する。

図１３を参照して、画素基板２００Ａは、図８に示す画素基板２００と基本的構成が同じである。相違点は、赤色発光素子として、赤色ＬＥＤチップ２０２に代えて、青紫色ＬＥＤチップ４０および赤色蛍光体４１を含む点にある。

青紫色ＬＥＤチップ４０は、ピーク波長が３９０ｎｍ〜４２０ｎｍである青紫色光を放射する。青紫色ＬＥＤチップ４０は例えば窒化物半導体ＬＥＤチップである。

赤色蛍光体４１は、青紫色ＬＥＤチップ４０から放射された光によって励起され、６００ｎｍ以上６７０ｎｍ以下の波長範囲内に蛍光ピーク波長を有する光を発生させる。

赤色蛍光体４１は、以下に示す波長変換物質粒子をシリコン樹脂等に分散させ、青紫色ＬＥＤチップ４０を覆っている。波長変換物質は特に制限されないが、例えば、Ｋ_２ＳｉＦ_６：Ｍｎ^４＋構造を有する蛍光体（ＫＳＦ蛍光体）、Ｂａ_２ＺｎＳ_３：Ｍｎ蛍光体、Ｅｕ^２＋付活ＣａＡｌＳｉＮ_３構造を有する蛍光体（ＣＡＳＮ蛍光体）、亜鉛セレニウム系赤色蛍光体、Ｌａ_２Ｏ_２Ｓ：Ｅｕ蛍光体、０．５ＭｇＦ_２・３．５ＭｇＯ・ＧｅＯ_２：Ｍｎ蛍光体、ＣａＳ：Ｅｕ，Ｔｍ蛍光体、Ｇｄ_２Ｏ_２Ｓ：Ｅｕ蛍光体、ＣａＳ：Ｅｕ蛍光体又はＹＡＧ：Ｃｅ蛍光体などを好適に利用可能である。また、ＣｄＳｅ、ＣｄＳなどをナノメーターサイズの超微粒子にした量子ドットによる波長変換材料も利用することができる。このうち、ＫＳＦ蛍光体は、６２５ｎｍ以上６４５ｎｍ以下の波長範囲内に鋭い発光ピーク波長を有することから、色域を広げる上で有利である。

図８に示す赤色ＬＥＤチップ２０２は、通常、ＩｎＧａＡｌＰ系化合物半導体材料が用いられる。ＩｎＧａＡｌＰ系化合物半導体材料は、一般的に、緑色ＬＥＤチップ２０３および青色ＬＥＤチップ２０４に用いられる窒化物半導体材料に比べて、温度上昇による輝度低下が大きくなる傾向が見られる。そのため、赤色発光素子に赤色ＬＥＤチップ２０２を用いた場合、動作環境温度や動作時間によってチップの動作温度が上昇すると、輝度が低下し、結果的に画素アレイ部２における色バランスが崩れてしまう可能性がある。

本実施形態では、青紫色ＬＥＤチップ４０および赤色蛍光体４１を組合せて赤色発光素子を構成することで、上記のような問題点を解消することができる。

本実施形態では、画素基板形成工程（図５のＳ２０）において、赤色ＬＥＤチップ２０２に代えて、青紫色ＬＥＤチップ４０を配線パターン２０６にフリップチップ接続する。その後、青紫色ＬＥＤチップ４０上に赤色蛍光体４１を含むシリコン樹脂を滴下して固化する。

［第３の実施形態］
図１４は、この発明の第３の実施形態に係る画像表示装置が備える画素基板２００Ｂの平面図である。本実施形態に係る画像表示装置の基本的構成は、画素基板２００Ｂの構成を除いて、図１に示す画像表示装置１と同じであるため、ここでの説明は省略する。

図１４を参照して、画素基板２００Ｂは、図８に示す画素基板２００と基本的構成が同じである。相違点は、赤色発光素子として、赤色ＬＥＤチップ２０２に代えて、青紫色ＬＥＤチップ４０および赤色蛍光体４１を含む点、および、緑色発光素子として、緑色ＬＥＤチップ２０３に代えて、青紫色ＬＥＤ４５チップおよび緑色蛍光体４６を含む点にある。

赤色発光素子の構成は、図１２に示す赤色発光素子と同じである。また、青紫色ＬＥＤチップ４５の構成は、赤色発光素子における青紫色ＬＥＤチップ４０と同じである。

緑色蛍光体４６は、少なくとも青紫色ＬＥＤチップ４５から放射された光によって励起され、５００ｎｍ以上５８０ｎｍ以下の波長範囲内に蛍光ピーク波長を有する光を発生させる。

緑色蛍光体は、以下に示す波長変換物質粒子をシリコン樹脂等に分散させ、青紫色ＬＥＤチップ４０を覆っている。波長変換物質は特に制限されないが、例えば、一般式Ｅｕ_ａＳｉ_ｂＡｌ_ｃＯ_ｄＮ_ｅ（０．００５≦ａ≦０．４、ｂ＋ｃ＝１２及びｄ＋ｅ＝１６を満たす。）で表される２価のＥｕ付活酸窒化物蛍光体（β型ＳｉＡｌＯＮ）であっても良い。あるいは、一般式（Ｂａ_{１−ｆ−ｇ}（Ｍ１）_ｆＥｕ_ｇ）Ｏ・ＳｉＯ_２（Ｍ１はＭｇ、Ｃａ及びＳｒのうちの少なくとも１種のアルカリ土類金属元素を表し、０＜ｆ≦０．５５及び０．０３≦ｇ≦０．１０を満たす。）または、一般式（（Ｍ２）_１−ｈ，Ｅｕ_ｈ）Ｏ・ＳｉＯ_２（Ｍ２はＭｇ、Ｃａ、Ｓｒ及びＢａのうちの少なくとも１種の元素を表し、０．００５≦ｈ≦０．１０を満たす。）で表される２価のＥｕ付活珪酸塩蛍光体であっても良い。また、ＣｄＳｅ、ＣｄＳなどをナノメーターサイズの超微粒子にした量子ドットによる波長変換材料も利用することができる。

緑色ＬＥＤチップ２０３は、窒化物半導体材料を用いて形成されるが、青色ＬＥＤチップ２０４に比べて、効率が劣る傾向がある。そのため、同等の光出力を得るためには、青色ＬＥＤチップ２０４よりもチップサイズを大きくする必要があり、コスト増という問題が生じ得る。また駆動電流も大きくなり、消費電力が増すという問題もある。

本実施形態では、青紫色ＬＥＤチップ４５および緑色蛍光体４６を組合せて緑色発光素子を構成することで、上記のような問題点を解消することができる。

［第４の実施形態］
第４から第１１の実施形態では、画素基板２００（図８），２００Ａ（図１３），２００Ｂ（図１４）に搭載されるドライバＩＣ２０５の回路構成例について説明する。

図１５は、この発明の第４の実施形態に係る画像表示装置が備える画素部３Ａの回路構成を示す図である。本実施形態に係る画像表示装置の基本的構成は、画素部３Ａの構成を除いて、図１に示す画像表示装置１と同じであるため、ここでの説明は省略する。

図１５を参照して、画素部３Ａは、図３に示す画素部３と基本的構成が同じである。相違点は、駆動部２３〜２５を駆動部５０〜５２にそれぞれ置き換えた点にある。

駆動部５０は、駆動部２３とは、ＰＭＯＳトランジスタからなる駆動トランジスタ３０に代えて、ＮＭＯＳトランジスタからなる駆動トランジスタ５６を含む点が異なっている。駆動トランジスタ５６のゲートは選択トランジスタ２７のソースに接続され、ドレインは入力端子１１および外部接続端子２１に接続され、ソースは赤色ＬＥＤチップ１３のアノードに接続される。保持キャパシタ５９は、駆動トランジスタ５６のゲートおよびソース間に接続される。

駆動部５１は、駆動部２４とは、ＰＭＯＳトランジスタからなる駆動トランジスタ３１に代えて、ＮＭＯＳトランジスタからなる駆動トランジスタ５７を含む点が異なっている。駆動トランジスタ５７のゲートは選択トランジスタ２８のソースに接続され、ドレインは入力端子１１および外部接続端子２１に接続され、ソースは緑色ＬＥＤチップ１４のアノードに接続される。保持キャパシタ６０は、駆動トランジスタ５７のゲートおよびソース間に接続される。

駆動部５２は、駆動部２５とは、ＰＭＯＳトランジスタからなる駆動トランジスタ３２に代えて、ＮＭＯＳトランジスタからなる駆動トランジスタ５８を含む点が異なっている。駆動トランジスタ５８のゲートは選択トランジスタ２９のソースに接続され、ドレインは入力端子１１および外部接続端子２１に接続され、ソースは青色ＬＥＤチップ１５のアノードに接続される。保持キャパシタ６１は、駆動トランジスタ５８のゲートおよびソース間に接続される。

上記第１の実施形態では、第ｊ行の選択期間に入り次第、カラムデータ信号Ｒｉ，Ｇｉ，Ｂｉを駆動部２３〜２５内部の駆動トランジスタ３０〜３２に読込んで、ＬＥＤチップ１３〜１５の駆動電流を確定する構成とした。本実施形態では、第ｊ行の選択期間に入ると、以下に示す３段階の動作を行なうことによって、ＬＥＤチップ１３〜１５の駆動電流を確定する。

第１段階の動作として、カラムデータ信号Ｒｉ，Ｇｉ，Ｂｉの電位を０Ｖに保つ。これにより、駆動トランジスタ５６〜５８のゲートの電位を０Ｖにリセットする。

次に、第２段階の動作として、カラムデータ信号Ｒｉ，Ｇｉ，Ｂｉの電位をＶＡまで上昇させる（ＶＡ＞０）。駆動トランジスタ５６〜５８の閾値電圧をＶＤＴとし、かつ、ＬＥＤチップ１３〜１５のターンオン電圧をＶＯＮとすると、ＶＡは、ＶＤＴ＜ＶＡ＜ＶＤＴ＋ＶＯＮという関係を満たす。ゲートの電位をＶＡまで上げたことによって、駆動トランジスタ５６〜５８のゲート−ソース間電圧はＶＤＴにほぼ等しくなる。

最後に、第３段階の動作として、カラムデータ信号Ｒｉ，Ｇｉ，Ｂｉの電位をＶＡよりもさらに高いＶＢにまで上昇させる（ＶＢ＞ＶＡ）。上記の第２段階の動作によって、駆動トランジスタ５６〜５８のソースの電位はＶＡ−ＶＤＴにほぼ等しくなっている。そのため、駆動トランジスタ５６〜５８のゲート−ソース間電圧はＶＤＴ−（ＶＡ−ＶＢ）となる。このゲート−ソース間電圧のうちの（ＶＡ−ＶＢ）は、駆動トランジスタ５６〜５８の閾値電圧ＶＤＴに影響を受けない一定の値となる。これにより、駆動トランジスタ５６〜５８の閾値電圧のばらつきの影響を低減することができる。

［第５の実施形態］
図１６は、この発明の第５の実施形態に係る画像表示装置が備える画素部３Ｂの回路構成を示す図である。本実施形態に係る画像表示装置の基本的構成は、画素部３Ｂの構成を除いて、図１に示す画像表示装置１と同じであるため、ここでの説明は省略する。

図１６を参照して、画素部３Ｂは、図１５に示す画素部３Ａと基本的構成が同じである。相違点は、駆動部５０〜５２にスイッチングトランジスタ６３〜６５をそれぞれ追加した点と、入力端子６２、外部接続端子６６およびテストトランジスタ６７を新たに設けた点とにある。

入力端子６２には、スイッチングトランジスタ６３〜６５のオンオフを制御するための制御信号Ｓｊが入力される。外部接続端子６６には、テストモード時にスイッチングトランジスタ６３〜６５のオンオフを制御するためのテスト用制御信号ＴＳが入力される。テストトランジスタ６７はＮＭＯＳトランジスタからなる。テストトランジスタ６７のゲートは外部接続端子１６に接続され、ドレインは入力端子６２に接続され、ソースが外部接続端子６６に接続される。

駆動部５０において、スイッチングトランジスタ６３は、駆動トランジスタ５６のソースと入力端子１２および外部接続端子２２との間に、赤色ＬＥＤチップ１３と並列に接続される。スイッチングトランジスタ６３はＮＭＯＳトランジスタからなる。スイッチングトランジスタ６３のゲートは入力端子６２に接続される。

本実施形態では、上記第４の実施形態と同様に、第ｊ行の選択期間に入ると、３段階の動作を行なうことによってＬＥＤチップ１３〜１５の駆動電流を確定する。ただし、本実施形態では、段階に応じてスイッチングトランジスタ６３〜６５のオンオフを制御する。

具体的には、第１段階では、カラムデータ信号Ｒｉ，Ｇｉ，Ｂｉの電位を０Ｖに保つとともに、Ｈレベルに活性化された制御信号Ｓｊを入力端子６２に入力することによってスイッチングトランジスタ６３〜６５をオンする。

スイッチングトランジスタ６３〜６５をオン状態としたことにより、駆動トランジスタ５６〜５８のソースおよび保持キャパシタ５９〜６１の一方端子がＬＥＤチップ１３〜１５を介さず接地電圧ＧＮＤに直接的に接続される。これにより、駆動トランジスタ５６〜５８のゲートの電位を確実に０Ｖにリセットすることができる。

これに対して、第２および第３段階では、ＬＥＤチップ１３〜１５に電流を駆動することを妨げることがないように、スイッチングトランジスタ６３〜６５をオフ状態とする。

テストモード時には、Ｈレベルに活性化されたテストモード選択信号ＴＥによってテストトランジスタ６７がオンすることにより、制御信号Ｓｊに代えて、テスト用制御信号ＴＳによってスイッチングトランジスタ６３〜６５のオンオフが制御される。テストモード時のスイッチングトランジスタ６３〜６５の制御は、上記した通常動作時におけるスイッチングトランジスタ６３〜６５の制御と同様であるため、詳細な説明は省略する。

本実施形態によれば、駆動トランジスタ５６〜５８のゲート−ソース間電圧の制御精度が改善されるため、第４の実施形態における閾値電圧のばらつきの影響を低減する効果を高めることができる。

［第６の実施形態］
図１７は、この発明の第６の実施形態に係る画像表示装置が備える画素部３Ｃの回路構成を示す図である。本実施形態に係る画像表示装置の基本的構成は、画素部３Ｃの構成を除いて、図１に示す画像表示装置１と同じであるため、ここでの説明は省略する。

図１７を参照して、画素部３Ｃは、共通のカラムに属して隣接する２個の画素部３（ｉ，ｊ）および画素部３（ｉ，ｊ＋１）が一体化された構成となっている。各画素部は、図３に示す画素部３と基本的構成が同じである。相違点は２個の画素部でドライバＩＣ９０ｃを共用する点にある。

すなわち、図３に示した画素部３は、１画素を構成するＬＥＤチップ１３〜１５と、このＬＥＤチップ１３〜１５を駆動するためのドライバＩＣ９０とで構成されている。これに対して、画素部３Ｃは、１画素部を構成するＬＥＤチップ１３ａ〜１５ａと、上記１画素と共通のカラムに属して隣接する別の画素部を構成するＬＥＤチップ１３ｂ〜１５ｂと、ＬＥＤチップ１３ａ〜１５ａおよびＬＥＤチップ１３ｂ〜１５ｂを選択的に駆動するための単一のドライバＩＣ９０ｃとによって構成されている。

具体的には、駆動部２３の駆動トランジスタ３０のドレインと入力端子１２および外部接続端子２２との間には、２個の赤色ＬＥＤチップ１３ａ，１３ｂが並列に接続される。駆動トランジスタ３０のドレインと赤色ＬＥＤチップ１３ａのアノードとの間には、ＮＭＯＳトランジスタからなるＬＥＤ選択トランジスタ７０が接続される。駆動トランジスタ３０のドレインと赤色ＬＥＤチップ１３ｂのアノードとの間には、ＮＭＯＳトランジスタからなるＬＥＤ選択トランジスタ７３が接続される。ＬＥＤ選択トランジスタ７０のゲートは、第ｊ行を選択する行選択信号Ｒｏｊの入力端子７６に接続される。ＬＥＤ選択トランジスタ７３のゲートは、第（ｊ＋１）行を選択する行選択信号Ｒｏｊ＋１の入力端子７７に接続される。

駆動部２４の駆動トランジスタ３１のドレインと入力端子１２および外部接続端子２２との間には、２個の緑色ＬＥＤチップ１４ａ，１４ｂが並列に接続される。駆動トランジスタ３１のドレインと緑色ＬＥＤチップ１４ａのアノードとの間には、ＮＭＯＳトランジスタからなるＬＥＤ選択トランジスタ７１が接続される。駆動トランジスタ３１のドレインと緑色ＬＥＤチップ１４ｂのアノードとの間には、ＮＭＯＳトランジスタからなるＬＥＤ選択トランジスタ７４が接続される。ＬＥＤ選択トランジスタ７１のゲートは入力端子７６に接続され、ＬＥＤ選択トランジスタ７４のゲートは入力端子７７に接続される。

駆動部２５の駆動トランジスタ３２のドレインと入力端子１２および外部接続端子２２との間に、２個の青色ＬＥＤチップ１５ａ，１５ｂが並列に接続される。駆動トランジスタ３２のドレインと青色ＬＥＤチップ１５ａのアノードとの間には、ＮＭＯＳトランジスタからなるＬＥＤ選択トランジスタ７２が接続される。駆動トランジスタ３２のドレインと青色ＬＥＤチップ１５ｂのアノードとの間には、ＮＭＯＳトランジスタからなるＬＥＤ選択トランジスタ７５が接続される。ＬＥＤ選択トランジスタ７２のゲートは入力端子７６に接続され、ＬＥＤ選択トランジスタ７５のゲートは入力端子７７に接続される。

行選択信号ＲｏｊはＯＲ（論理和）回路７８の一方入力端子に入力され、行選択信号Ｒｏｊ＋１はＯＲ回路７８の他方入力端子に入力される。ＯＲ回路７８の出力端子は、選択トランジスタ２７〜２９のゲートに接続される。ＯＲ回路７８は、行選択信号ＲｏｊおよびＲｏｊ＋１の論理和を演算し、演算結果を選択トランジスタ２７〜２９のゲートに入力する。

外部接続端子７９には、テストモード時に第ｊ行を選択するテスト用行選択信号ＴＲｏ１が入力される。外部接続端子８０には、テストモード時に第（ｊ＋１）行を選択するテスト用行選択信号ＴＲｏ２が入力される。テストトランジスタ８１，８２はＮＭＯＳトランジスタからなる。テストトランジスタ８１のゲートは外部接続端子１６に接続され、ドレインはＬＥＤ選択トランジスタ７０〜７２のゲートに接続され、ソースは外部接続端子７９に接続される。テストトランジスタ８２のゲートは外部接続端子１６に接続され、ドレインはＬＥＤ選択トランジスタ７３〜７５のゲートに接続され、ソースは外部接続端子８０に接続される。

Ｈレベルに活性化されたテストモード選択信号ＴＥを受けてテストトランジスタ８１，８２がともにオンすると、ＯＲ回路７８の一方入力端子にはテスト用行選択信号ＴＲｏ１が入力され、他方入力端子にはテスト用行選択信号ＴＲｏ２が入力される。ＯＲ回路７８は、テスト用行選択信号ＴＲｏ１およびＴＲｏ２の論理和を演算し、演算結果を選択トランジスタ２７〜２９のゲートに入力する。

上記構成において、第ｊ行の選択期間では、Ｈレベルに活性化された行選択信号Ｒｏｊ（またはテスト用行選択信号ＴＲｏ１）を受けてＬＥＤ選択トランジスタ７０〜７２がオンすることにより、赤色ＬＥＤチップ１３ａ、緑色ＬＥＤチップ１４ａおよび青色ＬＥＤチップ１５ａが選択される。ＯＲ回路４８からＨレベルの出力信号を受けて選択トランジスタ２７〜２９がオンすると、カラムデータ信号Ｒｉ，Ｇｉ，Ｂｉ（またはテスト用カラムデータ信号ＴＲ，ＴＧ，ＴＧ）が駆動トランジスタ３０〜３２のゲートにそれぞれ入力される。この結果、カラムデータ信号Ｒｉ（またはテスト用カラムデータ信号ＴＲ）に応じた強度の赤色光を赤色ＬＥＤチップ１３ａが発光し、カラムデータ信号Ｇｉ（またはテスト用カラムデータ信号ＴＧ）に応じた強度の緑色光を緑色ＬＥＤチップ１４ａが発光し、カラムデータ信号Ｂｉ（またはテスト用カラムデータ信号ＴＢ）に応じた強度の青色光を青色ＬＥＤチップ１５ａが発光する。

一方、第（ｊ＋１）行の選択期間では、Ｈレベルに活性化された行選択信号Ｒｏｊ＋１（またはテスト用行選択信号ＴＲｏ２）を受けてＬＥＤ選択トランジスタ７３〜７５がオンすることにより、赤色ＬＥＤチップ１３ｂ、緑色ＬＥＤチップ１４ｂおよび青色ＬＥＤチップ１５ｂが選択される。ＯＲ回路４８からＨレベルの出力信号を受けて選択トランジスタ２７〜２９がオンすると、カラムデータ信号Ｒｉ，Ｇｉ，Ｂｉ（またはテスト用カラムデータ信号ＴＲ，ＴＧ，ＴＧ）が駆動トランジスタ３０〜３２のゲートにそれぞれ入力される。この結果、カラムデータ信号Ｒｉ（またはテスト用カラムデータ信号ＴＲ）に応じた強度の赤色光を赤色ＬＥＤチップ１３ｂが発光し、カラムデータ信号Ｇｉ（またはテスト用カラムデータ信号ＴＧ）に応じた強度の緑色光を緑色ＬＥＤチップ１４ｂが発光し、カラムデータ信号Ｂｉ（またはテスト用カラムデータ信号ＴＢ）に応じた強度の青色光を青色ＬＥＤチップ１５ｂが発光する。

本実施形態に係る画素部３Ｃでは、共通のカラムに属する２個の画素部で駆動部２３〜２４およびテストトランジスタ３７〜３９を共用するため、２個の画素部に対して１個の割合でドライバＩＣ９０ｃを設けることが可能となる。本実施形態では、ドライバＩＣ９０ｃの回路構成にはＬＥＤ選択トランジスタ７０〜７５、テストトランジスタ８１，８２およびＯＲ回路７８が新たに追加されるため、ドライバＩＣ９０ｃ１個当たり回路面積は、画素部３におけるドライバＩＣ９０の回路面積よりも大きくなる可能性がある。しかしながら、画素数が等しい画素基板２００同士を比較すると、画素部３で構成された画素基板２００に対して、画素部３Ｃで構成された画素基板２００は、搭載されるドライバＩＣ２０５の個数が半減される。これにより、画素基板形成工程（図５のＳ２０）の工数を短縮することができるため、画素基板２００の製造コストを低減することが可能となる。

なお、本実施形態では、隣接する行に属する２個の画素部３（ｉ，ｊ）および３（ｉ，ｊ＋１）で駆動部２３〜２５を共用するため、第ｊ行の選択期間内に画素部３（ｉ，ｊ）のＬＥＤチップ１３ａ〜１５ａの発光を終わらせることが必要となり、第（ｊ＋１）行の選択期間にまで及んでＬＥＤチップ１３ａ〜１５ａの発光状態を保持することができない。そのため、駆動部２３〜２５を共用しない場合に比べて、ＬＥＤチップ１３ａ〜１５ａに大電流を流して光出力を増大させる必要がある。例えばフルハイビジョン規格では、約１／１０００の期間にＬＥＤチップ１３ａ〜１５ａを発光させる必要があるため、その発光強度を約１０００倍にする必要がある。本実施形態で用いるＬＥＤチップはそのような要請にも対応可能な電流量を流すことが可能である。

また本実施形態では、隣接する２画素がドライバＩＣを共有する場合を記載しているが、同様な考え方に立って、さらに多数の隣接画素間でドライバＩＣを共用することも可能である。

［第７の実施形態］
図１８は、この発明の第７の実施形態に係る画像表示装置が備える画素部３Ｄの回路構成を示す図である。本実施形態に係る画像表示装置の基本的構成は、画素部３Ｄの構成を除いて、図１に示す画像表示装置１と同じであるため、ここでの説明は省略する。

図１８を参照して、画素部３Ｄは、共通の行に属して隣接する２個の画素部３（ｉ，ｊ）および画素部３（ｉ＋１，ｊ）が一体化された構成となっている。各画素部は、図３に示す画素部３と基本的構成が同じである。相違点は２個の画素部でドライバＩＣ９０ｄを共用する点にある。

具体的には、画素部３Ｄは、画素部３（ｉ，ｊ）、画素部３（ｉ＋１，ｊ）およびテストトランジスタ３６により構成されている。上記構成において、画素部３（ｉ，ｊ）の駆動部２３〜２５およびテストトランジスタ３７〜３９と、画素部３（ｉ＋１，ｊ）の駆動部２３〜２５およびテストトランジスタ３７〜３９と、テストトランジスタ３６とは１個のドライバＩＣ９０ｄに内蔵される。

画素部３（ｉ，ｊ）および画素部３（ｉ＋１，ｊ）の各々の基本的構成は、図３に示す画素部３と同じである。相違点は、画素部３（ｉ，ｊ）と画素部３（ｉ＋１，ｊ）とにおいてテストトランジスタ３６が共用されている点にある。

本実施形態に係る画素部３Ｄでは、行選択信号Ｒｏｊを受けて２個の画素部３（ｉ，ｊ），３（ｉ＋１，ｊ）が同時に駆動されるため、図１７に示した画素部３Ｃのように、２個の画素部間で駆動部２３〜２５を共用することができない。その結果、２個の画素部間で共用することができる部分はテスト用行選択信号ＴＲｏを伝達するためのテストトランジスタ３６に限られてしまう。このため、画素部３Ｄは、画素部３Ｃと比較してドライバＩＣ９０ｄの面積低減効果が低減する。ただし、画素部３Ｄにおいても、画素部３Ｃと同様に、ドライバＩＣの個数を半減できるため、画素基板２００の製造コストを低減することができる。

また本実施形態では、隣接する２画素がドライバＩＣを共有する場合を記載しているが、同様な考え方に立って、さらに多数の隣接画素間でドライバＩＣを共用することも可能である。

［第８の実施形態］
図１９は、この発明の第８の実施形態に係る画像表示装置が備える画素部３Ｅの回路構成を示す図である。本実施形態に係る画像表示装置の基本的構成は、画素部３Ｅの構成を除いて、図１に示す画像表示装置１と同じであるため、ここでの説明は省略する。

図１９を参照して、画素部３Ｅは、図３に示す画素部３と基本的構成が同じである。相違点は、カラムデータ信号Ｒｉ，Ｇｉ，Ｂｉをアナログ信号からデジタル信号に変更した点にある。

従来、液晶ディスプレイや有機ＥＬディスプレイはガラス基板上に形成されるため、画素を駆動する駆動素子を薄膜トランジスタによって構成するのが一般的である。薄膜トランジスタは、一般的に、シリコントランジスタに比べて駆動能力が低く、特性ばらつきが大きいことから、駆動素子が実現し得る機能は非常に制約されたものとなっていた。

一方、本実施形態では、駆動素子を含むドライバＩＣがシリコンＬＳＩ技術によって製造されるため、より高度な機能を駆動素子に持たせることができる。そこで、本実施形態では、ドライバＩＣにデジタル／アナログ変換機能を持たせることで、デジタル信号を用いて画素の光出力を制御する。

以下、本実施形態に係るドライバＩＣ９０ｅの構成および動作について説明する。
カラム信号出力回路５（図１参照）は、カラムデータ信号Ｒｉ，Ｇｉ，Ｂｉをシリアルデジタル信号として送信する。シリアル伝送を用いたのは、ベース基板形成工程（図５のＳ１０）において、ベース基板上に多数の細い信号線を配設することがコスト的に不利であることによる。

例えば、カラムデータ信号Ｒｉ，Ｇｉ，Ｂｉがそれぞれ８ビット長である場合、カラムデータ信号Ｒｉ，Ｇｉ，Ｂｉを並列に伝送しようとすると、少なくとも８×３＝２４本の信号線が必要となる。そのため、ベース基板形成工程（図５のＳ１０）において、カラムデータ信号Ｒｉ，Ｇｉ，Ｂｉをそれぞれ１本の信号線を用いて伝送する構成に比べて、信号線の配線ピッチを約１／８にまで微細化することが要求され、結果的に製造コストの増加を招く可能性がある。さらに、信号線が細くなることによって、信号線の配線抵抗が上昇し、かつ、配線間の寄生容量が増えるために、信号の伝送に遅延が生じる恐れがある。

画素部３Ｅでは、図３に示す画素部３におけるドライバＩＣ９０が、シリアル／パラレル変換回路（ＳＰ）３０１〜３０３、電流出力回路（ＣＯ）３０４〜３０６、およびテストトランジスタ３６〜３９を含むドライバＩＣ９０ｅに置き換えられている。

ＳＰ３０１〜３０３は、行選択信号ＲｏｊがＨレベルに活性化されたときにのみ、シリアルデジタル信号Ｒｉ，Ｇｉ，Ｂｉを受信する。ＳＰ３０１は、シリアルデジタル信号Ｒｉを受信すると、赤色ＬＥＤチップ１３の発光強度に対応したデジタル出力信号を生成してＣＯＲ３０４に出力する。ＳＰ３０２は、シリアルデジタル信号Ｇｉを受信すると、緑色ＬＥＤチップ１４の発光強度に対応したデジタル出力信号を生成してＣＯＲ３０５に出力する、ＳＰ３０３は、シリアルデジタル信号Ｂｉを受信すると、青色ＬＥＤチップ１５の発光強度に対応したデジタル出力信号を生成してＣＯＲ３０６に出力する。電流出力回路（ＣＯ）３０４〜３０６は、発光強度に対応して発光素子１３〜１５に流れる電流量を制御する方式でもよいし、発光強度に対応して発光時間を変更するパルス幅変調方式でもよい。

ＣＯＲ３０４、ＣＯＧ３０５およびＣＯＢ３０６はそれぞれ、対応するＳＰから受信したデジタル信号に基づいた電流を、次のサイクルまでＬＥＤチップ１３〜１５に出力し続ける。これにより、ＬＥＤチップ１３〜１５をデジタル信号に応じた強度で発光させる。

なお、ＣＯＲ３０４、ＣＯＧ３０５およびＣＯＢ３０６の回路構成は、電流を出力するＬＥＤチップの発光特性および動作電圧に応じて設定される。そのため、ＬＥＤチップ１３〜１５の間で発光特性または動作電圧が異なれば、ＣＯＲ３０４、ＣＯＧ３０５およびＣＯＢ３０６は互いに異なる回路構成となる。

ここで、カラムデータ信号Ｒｉ，Ｇｉ，Ｂｉがアナログ信号である場合には、ＬＥＤチップの発光量が変動することがある。アナログ信号によって各画素部のＬＥＤチップの発光量を指定するときに、画素部が属する行の位置によって信号伝達時間にばらつきが生じるためである。

これに対して、本実施形態では、各画素部のＬＥＤチップの発光量がデジタル信号によって指定されるため、上記のような行の位置による出力変動の要因を無くすことができる。この結果、より均一で精度の高い画像を形成することが可能となる。

［第９の実施形態］
図２０は、この発明の第９の実施形態に係る画像表示装置が備える画素部３Ｆの回路構成を示す図である。本実施形態に係る画像表示装置の基本的構成は、画素部３Ｆの構成を除いて、図１に示す画像表示装置１と同じであるため、ここでの説明は省略する。

図２０を参照して、画素部３Ｆは、図３に示す画素部３と基本的構成が同じである。相違点は、カラムデータ信号Ｒｉ，Ｇｉ，Ｂｉに行アドレスを追加した点にある。

画素部３Ｆでは、図３に示す画素部３におけるドライバＩＣ９０が、アドレサブルシリアル／パラレル変換回路（ＡＳＰ）３１１〜３１３、電流出力回路（ＣＯ）３０４〜３０６、およびテストトランジスタ３６〜３９を含むドライバＩＣ９０ｆに置き換えられている。ＣＯ３０４〜３０６は、図１９に示すＣＯ３０４〜３０６と基本的構成が同じである。

ＡＳＰ３１１〜３１３は、ワンタイムプログラマブルＲＯＭ（ＯＴＰＲＯＭ）を用いて構成されている。ＯＰＴＲＯＭとは、１回しか書込みができない不揮発性メモリである。ＯＰＴＲＯＭには、画素基板検査工程（図５のＳ４０）において、画素部３Ｆが属する行のアドレスを表わす９ビットの行アドレスＩＤが書き込まれる。なお、行アドレスＩＤのビット数は画素アレイ部２（図１）の行数Ｎに応じて設定される。

ＡＳＰ３１１〜３１３は、シリアルデジタル信号Ｒｉ，Ｇｉ，Ｂｉをそれぞれ受信する。各ＡＳＰは、受信したシリアルデジタル信号の最初の９ビットが予め書込まれている行アドレスＩＤと一致したときにのみ、９ビットに続く残りのデジタル信号を光出力信号として対応するＣＯに出力する。なお、アドレスＩＤのビット数は行数Ｎによって決まる。本実施の形態では、ディスプレイがＶＧＡ規格であるため、ビット数を９ビットとした。なお、ハイビジョン規格およびフルハイビジョン規格では、アドレスＩＤのビット数は増える。

なお、本実施形態では、行選択信号に変えて、入力端子３１５にクロック信号ＣＬを入力することによって、各ＡＳＰがシリアルデジタル信号を受信するタイミングを制御している。

ＣＯ３０４〜３０６はそれぞれ、対応するＡＳＰから受信したデジタル信号に基づいた電流を、次のサイクルまでＬＥＤチップ１３〜１５に出力し続ける。

本実施形態では、カラムデータ信号Ｒｉ，Ｇｉ,Ｂｉに行アドレスを表わす信号を追加することで、行選択信号を用いず、カラムデータ信号に基づいて行を選択することを可能としている。これにより、行選択信号を伝送するための配線が不要となる。なお、クロック信号ＣＬは、電源ラインおよびカラムデータ信号線と同様、第１配線層１１１上に形成される。

上記第１〜第８の実施形態では、行選択信号に基づいて行を選択する構成となっているため、図７に示したように、ベース基板１００を２層配線構造とし、第２配線層１１２を使って行選択信号Ｒｏｊを伝送させている。このため、ベース基板１００の製造コストが嵩んでしまうことがあった。これに対し、本実施形態は、この第２配線層が不要となるため、ベース基板１００上の配線層数を減らすことができる。したがって、ベース基板形成工程（図５のＳ１０）を簡素化することができ、結果的にベース基板１００の製造コストを低減することが可能となる。

なお、本来のカラムデータ信号が８ビットで構成されるとすると、行アドレスＩＤを追加したことによって、各ＡＳＰが受信する信号量が本来の信号量の約２倍となる。なお、カラムデータ信号のビット数はＲ，Ｇ，Ｂ間で異なる場合がある。また、色表現の精度によっても、ビット数は異なる。また、各ＡＳＰにＯＰＴＲＯＭを設ける必要がある。このため、本実施形態では、ドライバＩＣの製造コストに多少の増加が生じる。しかしながら、このドライバＩＣのコスト増を上回るベース基板の製造コスト低減効果を得ることが確認されている。

本実施形態において、画素基板検査工程（図５のＳ３０）では、新たな検査項目として、ＡＳＰ３１１〜３１３が、内蔵するＯＰＴＲＯＭに予め書込まれている行アドレスＩＤを受信したときに動作し、当該行アドレスＩＤ以外の行アドレスＩＤを受信したときには動作しないことを確認する。

具体的には、テストモード選択信号ＴＥがＨレベルを活性化した後、テスト用クロック信号ＴＣＬを外部接続端子３１６に入力するとともに、行アドレスＩＤを含んだテスト用カラムデータ信号ＴＲ，ＴＧ，ＴＢをＡＳＰ３１１〜３１２にそれぞれ入力する。この状態で、ＬＥＤチップ１３〜１５が正常に発光するか否かを診断する。この検査において、一部のＬＥＤチップに不点灯や発光量の不足が検出されたときには、このＬＥＤチップを含む画素部３が不良画素部として記録される。この不良画素部は、貼り合わせ工程（図５のＳ４０）において、画素基板２００から切除され、別の正常な画素部に置き換えられる。

［第１０の実施形態］
図２１は、この発明の第１０の実施形態に係る画像表示装置が備える画素部３Ｇの回路構成を示す図である。本実施形態に係る画像表示装置の基本的構成は、画素部３Ｇの構成を除いて、図１に示す画像表示装置１と同じであるため、ここでの説明は省略する。

図２１を参照して、画素部３Ｇは、図１９に示す画素部３Ｅと基本的構成が同じである。相違点は、カラムデータ信号Ｒｉ，Ｇｉ，Ｂｉをカラムデータ信号ＣＳｉに変更し、かつ、ＳＰ３０１〜３０３をＳＰ３３３に変更した点にある。ドライバＩＣ９０ｇは、ＳＰ３３３、電流出力回路（ＣＯ）３０４〜３０６、およびテストトランジスタ３６，３３１を含む。

カラムデータ信号ＣＳｉは、カラムデータ信号Ｒｉ，Ｇｉ，Ｂｉをまとめて１つのシリアルデータ信号としたものである。カラムデータ信号ＣＳｉは、入力端子３３０を通じてＳＰ３３３に与えられる。

ＳＰ３３３は、行選択信号ＲｏｊがＨレベルに活性化されたときにのみ、カラムデータ信号ＣＳｉを受信する。ＳＰ３３３は、カラムデータ信号ＣＳｉを受信すると、連続して送信されるカラムデータ信号Ｒｉ，Ｇｉ，Ｂｉを分割する。ＳＰ３３３は、分割したカラムデータ信号Ｒｉ，Ｇｉ，Ｂｉを、ＣＯ３０４〜３０６にそれぞれ出力する。ＣＯ３０４〜３０６はそれぞれ、対応するＳＰから受信したデジタル信号に基づいた電流を、次のサイクルまでＬＥＤチップ１３〜１５に出力し続ける。これにより、ＬＥＤチップ１３〜１５をデジタル信号に応じた強度で発光させる。

テストトランジスタ３３１のゲートは外部接続端子１６に接続され、ドレインは入力端子３３０に接続され、ソースは入力端子３３２に接続される。入力端子３３２には、テスト用カラムデータ信号ＴＣＳが入力される。テスト用カラムデータ信号ＴＣＳは、カラムデータ信号ＣＳｉと同様に、テスト用カラムデータ信号ＴＲ，ＴＧ，ＴＢを１つのシリアルデータ信号にまとめた構成となっている。

本実施形態では、３つのカラムデータ信号Ｒｉ，Ｇｉ，Ｂｉを１つのカラムデータ信号ＣＳｉにまとめたことによって、ベース基板１００に配設される、カラムデータ信号を伝送するための配線の本数を減らすことができる。

画素アレイ部２（図１参照）を、フルハイビジョン規格から４Ｋハイビジョン規格または８Ｋハイビジョン規格に展開する場合、画素部３は解像度に反比例して小さくしなければならない。これには、電源電圧を供給するための電源線の幅を狭めることで対応できるが、一方で、電源線が高抵抗となるために電圧降下が大きくなる可能性がある。電圧降下が大きくなると、この降下分を含むように電源電圧が高く設定される。ドライバＩＣも高い電圧でも動作できるように設計する必要が生じるため、ドライバＩＣの製造コストが増える可能性がある。

本実施形態によれば、カラムデータ信号を伝送する信号の本数を減らしたことで、電源線の幅を狭める必要をなくすことができる。その結果、ドライバＩＣの製造コストの増加を抑えることができる。

［第１１の実施形態］
図２２は、この発明の第１１の実施形態に係る画像表示装置が備える画素部３Ｈの回路構成を示す図である。本実施形態に係る画像表示装置の基本的構成は、画素部３Ｈの構成を除いて、図１に示す画像表示装置１と同じであるため、ここでの説明は省略する。

図２２を参照して、画素部３Ｈは、図２１に示す画素部３Ｇと基本的構成が同じである。相違点は、ＳＰ３３３をアドレサブルシリアル／パラレル変換回路（ＡＳＰ）３３４に変更した点にある。ドライバＩＣ９０ｈは、ＡＳＰ３３４、電流出力回路（ＣＯ）３０４〜３０６、およびテストトランジスタ３６，３３１を含む。

ＡＳＰ３３４は、ＯＴＰＲＯＭを用いて構成されている。ＯＰＴＲＯＭには、画素基板検査工程（図５のＳ４０）において、画素部３Ｈが属する行のアドレスを表わす行アドレスＩＤが書き込まれる。

ＡＳＰ３３４は、行選択信号ＲｏｊがＨレベルに活性化されたときにのみ、カラムデータ信号ＣＳｉを受信する。本実施形態では、カラムデータ信号ＣＳｉは、カラムデータ信号Ｒｉ，Ｇｉ，Ｂｉをまとめて１つのシリアルデータ信号とし、かつ、このシリアルデータ信号の先頭部分に、行アドレスＩＤを表わす信号を追加したものである。

ＡＳＰ３３４は、カラムデータ信号ＣＳｉを受信すると、受信した信号ＣＳｉの最初の９ビットが予め書込まれている行アドレスＩＤと一致したときにのみ、連続して送信されるカラムデータ信号Ｒｉ，Ｇｉ，Ｂｉを分割する。ＡＳＰ３３４は、分割したカラムデータ信号Ｒｉ，Ｇｉ，Ｂｉを、ＣＯ３０４〜３０６にそれぞれ出力する。ＣＯ３０４〜３０６はそれぞれ、ＡＳＰ３３４から受信したデジタル信号に基づいた電流を、次のサイクルまでＬＥＤチップ１３〜１５に出力し続ける。これにより、ＬＥＤチップ１３〜１５をデジタル信号に応じた強度で発光させる。

本実施形態に係る画素部３Ｈによれば、上記第９の実施形態の作用効果および上記第１０の実施形態の作用効果の両方を得ることができる。すなわち、長いカラム信号線内でのアナログ信号の伝送遅延および減衰による光出力信号の劣化を防止するとともに、ベース基板の製造コストを低減することができる。この結果、高輝度化に有効な構造を提供することができる。

［第１２の実施形態］
第１２の実施形態では、不良画素部を修復する他の方法について説明する。

図２３および図２４は、この発明の第１２の実施形態に係る画像表示装置が備える画素基板２００Ｃの平面図である。本実施形態に係る画像表示装置の基本的構成は、画素基板２００Ｃの構成を除いて、図１に示す画像表示装置１と同じであるため、ここでの説明は省略する。

図２３を参照して、画素基板２００Ｃは、図８に示す画素基板２００と基本的構成が同じである。相違点は、各色ＬＥＤチップを搭載するための接続パッドが２か所設けられている点にある。

画素不良の中で比較的頻度が高い不良モードとして、発光素子の不良がある。発光素子の不良とは、リーク不良、導通不良および諧調不良などの不良のうち、発光素子に起因して起こる不良である。なお、リーク不良とは、発光素子の陰極および陽極間にリークがあることをいう。導通不良とは、発光素子の陰極および陽極のいずれかが断線または接触不良によって導通しないことをいう。諧調不良とは、発光素子の発光量が設定値よりも低い、または設定値よりも高いことをいう。

本実施形態における不良画素部の修復方法は、このような発光素子の不良に対処するものである。具体的には、画素基板に予備の回路を設けておき、発光素子の不良が検出された場合には、代替えとなる発光素子を当該画素基板に新たに搭載した上で、この代替えの発光素子とドライバＩＣ２０５とが電気的に接続されるように、回路を切替えるものである。

図２３に示すように、画素基板２００Ｃでは、赤色ＬＥＤチップ用の接続パッドとしてパッドＲＡ，ＲＢが設けられ、緑色ＬＥＤチップ用の接続パッドとしてパッドＧＡ，ＧＢが設けられ、青色ＬＥＤチップ用の接続パッドとしてパッドＢＡ，ＢＢが設けられている。画素基板形成工程（図５のＳ２０）では、パッドＲＡに赤色ＬＥＤチップ２０２が搭載され、パッドＧＡに緑色ＬＥＤチップ２０３Ａが搭載され、パッドＢＡに青色ＬＥＤチップ２０４が搭載されるものとする。

画素基板２００Ｃを形成した後に実施される画素基板検査工程（図５のＳ３０）において、たとえば緑色ＬＥＤチップ２０３Ａに点灯不良が生じた場合を想定する。このような場合には、図２４に示すように、代替えの緑色ＬＥＤチップ２０３Ｂを、パッドＧＢに搭載する。さらに、不良の緑色ＬＥＤチップ２０３Ａが搭載されているパッドＧＡに繋がる配線パターン２０６の一部分（図中の領域２４０に相当）を切断する。なお、緑色ＬＥＤチップ２０３Ａに電流が流れないという不良である場合には、配線パターン２０６の切断は不要である。配線パターン２０６の切断は、たとえばレーザ光の照射によって容易に行なうことができる。

上記の作業を終了した後、再び緑色ＬＥＤチップの発光特性を検査する。緑色ＬＥＤチップ２０３Ｂが正常に発光していれば、修復が完了する。

一方、緑色ＬＥＤチップ２０３Ｂが正常に発光しない場合には、ドライバＩＣ２０５が異常である可能性が高いと判断される。この場合は、緑色ＬＥＤチップ２０３Ｂを含む画素部ごと、画素基板２００Ｃから切除され、正常な画素部に置き換えられる。

発光素子の修復方法としては、上述した方法に代えて、不良の緑色ＬＥＤチップ２０３Ａを画素基板２００Ｃから除去し、除去した部分に代替えの緑色ＬＥＤチップ２０３Ｂを搭載することも可能である。この方法によれば、上述した予備の接続パッドが不要となるため、配線パターン２０６の面積が増えることがない。しかしながら、その一方で、接続パッドを破損することなくＬＥＤチップを除去することは困難であるため、簡便さの点において図２３および図２４に示した方法が有利である。

したがって、画素基板の面積に十分な余裕がある場合には、図２３および図２４に示したように、予備の配線および接続パッドを設けることで、不良のＬＥＤチップの修復を簡便かつ速やかに行なうことができる。また、ＬＥＤチップ単位での修復が可能であるため、正常なドライバＩＣや他のＬＥＤチップを捨てずに、修復後も使用することができる。

なお、本実施形態では、不良ＬＥＤチップに繋がる配線パターンを物理的に切断する方法を採用したが、ドライバＩＣ２０５にＬＥＤチップの切換え機能を持たせることも可能である。

具体的には、ドライバＩＣ２０５からパッドＲＡ，ＲＢ，ＧＡ，ＧＢ，ＢＡ，ＢＢの各々に繋がる配線パターンを設けておく。たとえば緑色ＬＥＤチップ２０３Ａが不良である場合には、緑色ＬＥＤチップ２０３ＢをパッドＧＢに搭載するとともに、緑色ＬＥＤチップ２０３Ｂに電流を流すようにドライバＩＣ２０５の動作を変更する。ただし、ドライバＩＣ２０５の動作を変更するためには、緑色ＬＥＤチップ２０３Ａ，２０３Ｂのどちらに電流を流すかを選択するための不揮発性メモリが必要となる。その一方で、物理的な配線の切断作業をなくすことができる。

あるいは、各色ＬＥＤチップに２個の接続パッドを設けずに、単一の第４の接続パッドを設け、第４の接続パッドを３色のＬＥＤチップの間で共用することもできる。第４の接続パッドには、不良が発生したＬＥＤチップの代替えとなるＬＥＤチップが搭載される。画素部の面積に余裕がない場合にはこのような方法が有効である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 画像表示装置（ディスプレイ）、２ 画素アレイ部、３，３Ａ〜３Ｈ 画素部、４ 行選択回路、５ カラム信号出力回路、６ 画像処理回路、７〜１２，７６，７７ 入力端子、１３，１３ａ，１３ｂ，２０２ 赤色ＬＥＤチップ、１４，１４ａ，１４ｂ，２０３ 緑色ＬＥＤチップ、１５，１５ａ，１５ｂ，２０４ 青色ＬＥＤチップ、１６〜２２，７９，８０，３３２ 外部接続端子、２３〜２５ 駆動部、２７〜２９ 選択トランジスタ、３０〜３２，５６〜５８ 駆動トランジスタ、３３〜３５，５９〜６１ 保持キャパシタ、３６〜３９ テストトランジスタ、４０，４５ 青紫色ＬＥＤチップ、４１ 赤色蛍光体、４６ 緑色蛍光体、６３〜６５ スイッチングトランジスタ、７０〜７５ ＬＥＤ選択トランジスタ、７８ ＯＲ回路、９０，９０ａ〜９０ｈ ドライバＩＣ、１００ ベース基板、１０１ 電源線、１０２ アース線、１０３〜１０５ カラムデータ信号線、１０６ 層間絶縁膜、１０７ 行選択信号線、１０８ 接続部、１１０ フィルム基板、１１１ 第１配線層、１１２ 第２配線層、２００ 画素基板、２０５ ドライバＩＣ、２０６ 配線パターン、２０８〜２１４ 外部接続パッド、２１５ ビアホール、２１６ 異方性導電接着材、２１７ 接続パッド、２２０ 導電性ペースト、２３０ 基板、２３１ 窒化物半導体エピ層、２３２ メサ部、２３３ 透明電極、２３４ 透明保護膜、２３５ ｐ側電極、２３６ ｎ側電極、２４０ 配線修正部分、３０１〜３０３，３３３ ＳＰ、３０４ ＣＯＲ、３０５ ＣＯＧ、３０６ ＣＯＢ、３１１〜３１３，３３４ ＡＳＰ。

Claims (30)

1. 複数の画素部を二次元的に配列してなる画像表示装置であって、
   ベース基板と、
   前記ベース基板上に並べて配置され、各々が少なくとも１個の前記画素部を構成する複数の画素基板とを備え、
   前記ベース基板は、
   第１の主面と、前記第１の主面と反対側に位置する第２の主面とを有する第１の基板と、
   前記第１または前記第２の主面上に配設され、平面視において部分的に重なり合って配置された第１配線層および第２配線層を有する第１の配線部材とを含み、
   前記画素基板は、
   第３の主面と、前記第３の主面と反対側に位置する第４の主面とを有する第２の基板と、
   前記第３の主面上に搭載された複数の発光素子と、
   前記第３の主面上に搭載され、前記複数の発光素子を駆動し、前記画素部の動作性能をテストする機能を有するドライバＩＣと、
   前記第３の主面上に形成され、前記画素基板の外部から供給される画素テスト用入力信号を受付けるための複数の外部接続端子と、
   前記第２の基板を貫通するビアホールと、
   前記第３の主面上に配設され、前記複数の発光素子、前記ドライバＩＣ、前記複数の外部接続端子および前記ビアホールに電気的に接続される第２の配線部材とを含み、
   前記第２の基板は、前記第１の主面および前記第４の主面が対向するように、前記第１の基板と積層して配置され、かつ、
   前記第２の配線部材は、前記ビアホールを介して前記第１配線層および前記第２配線層に電気的に接続される、画像表示装置。
2. 前記第１配線層および前記第２配線層は、前記画素部内で連続している、請求項１に記載の画像表示装置。
3. 前記第１配線層および前記第２配線層は、電源線、接地線、行選択線およびカラムデータ線を含む、請求項１または２に記載の画像表示装置。
4. 前記第１配線層は、前記電源線、前記接地線および前記カラムデータ線を含む、請求項３に記載の画像表示装置。
5. 前記第２配線層は、前記行選択線を含む、請求項３または４に記載の画像表示装置。
6. 前記第２配線層は、前記第１の基板の厚み方向における前記第１配線層の上側に形成されており、
   前記第１の配線部材は、前記第１配線層と前記第２配線層との間に配置された絶縁層を有し、前記絶縁層は、前記第１配線層の一部の領域を覆うとともに、前記第２配線層の領域を少なくとも含むように形成される、請求項１〜５のいずれか１項に記載の画像表示装置。
7. 前記第２の配線部材は、隣接する前記画素部間では断絶されている、請求項１〜６のいずれか１項に記載の画像表示装置。
8. 前記複数の外部接続端子は、それぞれ、テストモード選択信号、テスト用電源電圧、テスト用接地電圧、テスト用行選択信号、テスト用カラムデータ信号を受ける、請求項３〜５のいずれか１項に記載の画像表示装置。
9. 前記テスト用行選択信号を受ける外部接続端子、および前記テスト用カラムデータ信号を受ける外部接続端子は、前記行選択線および前記カラムデータ線とは電気的に切り離されている、請求項８に記載の画像表示装置。
10. 前記複数の外部接続端子は、前記ドライバＩＣと電気的に接続されており、
    前記テスト用電源電圧を受ける外部接続端子、および前記テスト用接地電圧を受ける外部接続端子は、前記ビアホールを介して、前記電源線および前記接地線にそれぞれ電気的に接続されている、請求項８または９に記載の画像表示装置。
11. 前記テストモード選択信号を受ける外部接続端子は、前記ビアホールを介して、前記ベース基板上の接地線または電源線に電気的に接続されている、請求項９または１０に記載の画像表示装置。
12. 前記ドライバＩＣは、前記テストモード選択信号が活性化されることで、前記複数の外部接続端子を有効とするテストトランジスタを搭載する、請求項８〜１１のいずれか１項に記載の画像表示装置。
13. 前記画素基板は、前記複数の発光素子のいずれかの発光素子が不良であった場合に、代替えの発光素子を搭載するための接続パッドを有する、請求項１に記載の画像表示装置。
14. 前記ドライバＩＣは、前記代替えの発光素子が搭載された場合に前記接続パッドに電流を流すように、切換機能を有している、請求項１３に記載の画像表示装置。
15. 前記ドライバＩＣは、前記切換機能を実現するために、不揮発性メモリを有している、請求項１４に記載の画像表示装置。
16. 前記ドライバＩＣは、同じカラム信号線に隣接して接続される複数の前記画素部によって共有される、請求項１に記載の画像表示装置。
17. 前記ドライバＩＣは、同じ行選択線に隣接して接続される複数の前記画素部によって共有される、請求項１に記載の画像表示装置。
18. 前記画素基板では、前記複数の発光素子の発光特性が正常であるかどうかの検査が前記画素部ごとに行なわれており、前記発光特性が正常でない発光素子または前記ドライバＩＣを含む不良画素部を含む前記画素基板において、前記不良画素部が前記画素基板より切除され、代替えの画素部によって置き換えられる、請求項１に記載の画像表示装置。
19. 前記複数の発光素子は、青紫色ＬＥＤチップおよび赤色波長変換層の組合せにより構成される赤色発光素子を含む、請求項１〜１８のいずれか１項に記載の画像表示装置。
20. 前記複数の発光素子は、青紫色ＬＥＤチップおよび緑色波長変換層の組合せにより構成される緑色発光素子を含む、請求項１〜１８のいずれか１項に記載の画像表示装置。
21. 前記ドライバＩＣは、単結晶シリコン基板上に形成されたトランジスタを含む、請求項１〜２０のいずれか１項に記載の画像表示装置。
22. 前記第１の基板および前記第２の基板は、柔軟性を有するフィルム基板である、請求項１〜２１のいずれか１項に記載の画像表示装置。
23. 前記ドライバＩＣは、前記複数の発光素子の発光強度を示すデータとしてシリアルデジタルデータを受信し、前記シリアルデジタルデータに基づいて前記複数の発光素子を駆動する、請求項１〜２２のいずれか１項に記載の画像表示装置。
24. 複数の画素部を二次元的に配列してなる画像表示装置であって、
    ベース基板と、
    前記ベース基板上に並べて配置され、各々が少なくとも１個の前記画素部を構成する複数の画素基板とを備え、
    前記ベース基板は、
    第１の主面と、前記第１の主面と反対側に位置する第２の主面とを有する第１の基板と、
    前記第１または前記第２の主面上に配設された第１配線層とを含み、
    前記画素基板は、
    第３の主面と、前記第３の主面と反対側に位置する第４の主面とを有する第２の基板と、
    前記第３の主面上に搭載された複数の発光素子と、
    前記第３の主面上に搭載され、前記複数の発光素子を駆動し、前記画素部の動作性能をテストする機能を有するドライバＩＣと、
    前記第３の主面上に形成され、前記画素基板の外部から供給される画素テスト用入力信号を受付けるための複数の外部接続端子と、
    前記第２の基板を貫通するビアホールと、
    前記第３の主面上に配設され、前記複数の発光素子、前記ドライバＩＣ、前記複数の外部接続端子および前記ビアホールに電気的に接続される第２の配線部材とを含み、
    前記第２の基板は、前記第１の主面および前記第４の主面が対向するように、前記第１の基板と積層して配置され、かつ、
    前記第２の配線部材は、前記ビアホールを介して前記第１配線層に電気的に接続されており、
    前記ドライバＩＣは、特定の行アドレスを不揮発性メモリに記憶しており、行アドレス信号およびカラムデータ信号をシリアルデジタルデータとして受信し、受信した前記行アドレス信号が示す行アドレスが前記特定の行アドレスと一致する場合に、前記複数の発光素子を駆動する、画像表示装置。
25. 前記行アドレス信号は、前記シリアルデジタルデータの先頭に配置されている、請求項２４に記載の画像表示装置。
26. 前記ドライバＩＣは、クロック信号を受信する、請求項２４または２５に記載の画像表示装置。
27. 前記シリアルデジタルデータを配信するカラム信号線を少なくとも３本有する、請求項２４〜２６のいずれか１項に記載の画像表示装置。
28. 前記シリアルデジタルデータを配信するカラム信号線を１本有する、請求項２４〜２６のいずれか１項に記載の画像表示装置。
29. 画像表示素子の製造方法であって、
    第１のフィルム基板上に第１配線層を形成し、前記第１配線層の一部を覆う層間絶縁膜を形成し、前記層間絶縁膜上に第２配線層を形成することによりベース基板を形成するとともに、前記ベース基板上の前記第１配線層および前記第２配線層を検査する工程と、
    第２のフィルム基板上に、配線パターンおよびビアホールを形成し、前記ビアホール内に導電材料を充填し、かつ、発光素子およびドライバＩＣを含む画素部を少なくとも１個搭載することにより、画素基板を形成する工程と、
    前記画素基板の各前記画素部について発光テストを実施し、見い出した不良画素部を切除する工程と、
    良品である前記ベース基板上の、前記画素基板の前記ビアホールと対向する部分に導電性ペーストを形成する工程、前記ベース基板に対して、前記不良画素部が切除された前記画素基板を貼り合わせる工程、および、補修用画素基板から切り出した正常な画素部を、前記不良画素部が切除された部分に貼り合わせる工程を実施することにより、画素アレイ部を形成する工程とを備える、画像表示素子の製造方法。
30. 前記発光テストでは、不点灯欠陥および諧調不良の両方を検出する、請求項２９に記載の画像表示素子の製造方法。

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