JP6424524B2

JP6424524B2 - 半導体装置および半導体装置の製造方法

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Publication number: JP6424524B2
Application number: JP2014182765A
Authority: JP
Inventors: 原田　祐一; 祐一原田; 保幸星; 明将木下; 大西　泰彦; 泰彦大西
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2014-09-08
Filing date: 2014-09-08
Publication date: 2018-11-21
Anticipated expiration: 2034-09-08
Also published as: JP2016058498A

Description

この発明は、炭化珪素基板上に形成したスイッチングデバイスとして用いられる半導体装置および半導体装置の製造方法に関する。

図９は、従来の炭化珪素基板を用いたスイッチングデバイスであるＮチャネルＭＯＳＦＥＴの断面図である。図９に示すように、ｎ型炭化珪素（ＳｉＣ）基板１の表面に低濃度のｎ^-型ＳｉＣ層２が形成され、ｎ^-型ＳｉＣ層２の表面層に複数のｐ型領域３が形成され、ｐ型領域３の表面層にはｎ⁺型ソース領域４とｐ⁺型コンタクト領域５形成され、更にｎ⁺型ソース領域４とｐ⁺型コンタクト領域５との表面にソース電極８が形成されている。またｎ⁺型ソース領域４の間のｐ型領域３とｎ^-型ＳｉＣ層２の表面にゲート絶縁膜６を介してゲート電極７が形成されている。また、ｎ型炭化珪素基板１の裏面側にはドレイン電極９が形成されている。

また、図１０は、ゲートパッド部の平面図である。図１１は、ゲートパッド部の断面図（図１０のＡ−Ａ線断面図）である。ゲートパッド（ゲート金属電極）２５下にはｐ型領域２１及び高濃度のｐ⁺型コンタクト領域２２が形成されゲートパッド周辺（活性領域２８の終端構造部２９でソース電極８へとつながっている。ゲートパッド２５下のｐ型領域２１の電位がゲートパッド２５周辺部に形成されたソース電極８によりソース電位となるように設計されている（例えば、下記特許文献１参照。）。符号１３は絶縁膜、符号１４は層間絶縁膜である。

また、図１２は、表面にｐ型ＳｉＣ層を用いて形成したＮチャネルＭＯＳＦＥＴの断面図である。ｎ型ＳｉＣ基板１の表面にｎ^-型ＳｉＣ層２が形成され、そのｎ^-型ＳｉＣ層２の表面層に複数のｐ型領域１０が形成される。更に表面にｐ型ＳｉＣ層１１が形成される。更にｐ型領域１０が形成されていないｎ^-型ＳｉＣ層２上のｐ型ＳｉＣ層１１にｎ型領域１２が形成され、更にｐ型炭化珪素層１１の表面にはｎ⁺型ソース領域４とｐ⁺型コンタクト領域５が形成され、更にｎ⁺型ソース領域４とｐ⁺型コンタクト領域５との表面にソース電極８が形成されている。また、ｎ⁺型ソース４領域の間のｎ型領域１２とｎ型炭化珪素層１１表面にゲート絶縁膜６を介してゲート電極７が形成されている。またｎ型ＳｉＣ基板１裏面側にはドレイン電極９が形成されている。

図９及び図１２の構造のＭＯＳＦＥＴにおいて、ソース電極８に対しドレイン電極９に正の電圧が印可された状態でゲート電極７にゲート閾値以下の電圧が印加されている場合には、ｐ型領域３，１０とｎ^-型ＳｉＣ層２の間のＰＮ接合、或いはｐ型ＳｉＣ層１１とｎ型領域１２の間のＰＮ接合が逆バイアスされた状態であるため電流は流れない。一方、ゲート電極７にゲート閾値以上の電圧を印加すると、ゲート電極７直下のｐ型領域３，１０又はｐ型ＳｉＣ層１１表面にはｎ型の反転層（チャネル）が形成されることにより電流が流れるため、ゲート電極７に印加する電圧によってＭＯＳＦＥＴのスイッチング動作を行うことができる。ＭＯＳＦＥＴがオフしている際、ソース電極８に高電位を印加することでｐ型領域３，１０とＳｉＣ基板１とｎ^-型ＳｉＣ層２からなる内蔵ＰＮ（ｐｉｎ）ダイオードを駆動する。

特開２０１２−１０９６０２号公報

しかしながら、ＭＯＳＦＥＴをオフしている際、ソース電極８にプラスの電位を印加してｎ^-型ＳｉＣ層２とｐ型領域３，１０から成る内蔵ＰＮダイオードを駆動させる場合があり、この内蔵ＰＮダイオードが動作する際に順方向電圧（Ｖｆ）が高くなり損失悪化を招く。また、ゲートパッド２５下に形成したｐ型領域２１により、ゲートパッド２５下にもＰＮダイオード（ｐ⁺型コンタクト領域２２、ｐ型領域２１、ｎ型ＳｉＣ層２、ｎ型ＳｉＣ基板１からなるｐｉｎダイオード）が形成されているが、内蔵ＰＮダイオードの駆動はソース電極８が形成された部分のゲートパッド２５周辺のみに限定した動作になることからＶｆが高く損失悪化を招く。

この発明は、上述した従来技術による問題点を解消するため、内蔵ダイオードのオン動作時の損失を低減することができる半導体装置および半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板表面に形成された低濃度の第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面層に選択的に形成された第２導電型の第１半導体領域と、前記第１半導体領域内に形成された第１導電型ソース領域と、前記第１半導体領域内に形成された高濃度の第２導電型の第２半導体領域と、前記第２半導体領域及び前記第１導電型ソース領域に電気的に接続するソース電極と、前記第１導電型ソース領域から前記第１半導体領域を経由して前記第１導電型炭化珪素層に至る領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第１導電型炭化珪素基板の裏面側にドレイン電極を備えた半導体装置において、ゲート金属電極下の前記第１導電型炭化珪素層内に形成された第２導電型の第３半導体領域と、前記第３半導体領域の表面に形成された高濃度の第２導電型の第４半導体領域と、前記第４半導体領域の表面に前記ソース電極につながるよう形成された金属電極と、前記金属電極の表面を層間絶縁膜によって電気的に分離し前記ゲート電極につながる前記ゲート金属電極と、前記第１導電型炭化珪素層と、前記第３半導体領域と、前記第４半導体領域とによって形成されるＰＮダイオードと、を備えたことを特徴とする。

また、上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板表面に形成された低濃度の第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面層に選択的に形成された第２導電型の第１半導体領域と、前記第１半導体領域内に形成された第１導電型ソース領域と、前記第１半導体領域内に形成された高濃度の第２導電型の第２半導体領域と、前記第２半導体領域及び前記第１導電型ソース領域に電気的に接続するソース電極と、前記第１導電型ソース領域から前記第１半導体領域を経由して前記第１導電型炭化珪素層に至る領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第１導電型炭化珪素基板の裏面側にドレイン電極を備えた半導体装置において、ゲート金属電極下の前記第１導電型炭化珪素層内に複数形成された第２導電型の第３半導体領域と、前記第３半導体領域の表面に前記ソース電極につながるよう形成された金属電極とによって形成されるＪＢＳ構造のＳＢＤを有し、前記ゲート金属電極は、前記金属電極の表面を層間絶縁膜によって電気的に分離し前記ゲート電極につながることを特徴とする。

また、上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板表面に形成された低濃度の第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面層に選択的に形成された第２導電型の第１半導体領域と、前記第１半導体領域内に形成された第１導電型ソース領域と、前記第１半導体領域内に形成された高濃度の第２導電型の第２半導体領域と、前記第２半導体領域及び前記第１導電型ソース領域に電気的に接続するソース電極と、前記第１導電型ソース領域から前記第１半導体領域を経由して前記第１導電型炭化珪素層に至る領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第１導電型炭化珪素基板の裏面側にドレイン電極を備えた半導体装置において、ゲート金属電極下の前記第１導電型炭化珪素層内に複数形成された第２導電型の第３半導体領域と、前記第３半導体領域の表面に前記ソース電極につながるよう形成された金属電極とによって形成されるＪＢＳ構造のＳＢＤと、前記第１導電型炭化珪素層と、前記第１導電型炭化珪素層内に形成された第２導電型の第５半導体領域と、前記第５半導体領域の表面に形成された高濃度の第２導電型の第６半導体領域とによって形成されるＰＮダイオードとを有し、前記金属電極は、前記ＳＢＤと前記ＰＮダイオードとを並列に接続し、前記ゲート金属電極は、前記ＰＮダイオードの金属電極の表面を層間絶縁膜によって電気的に分離し、前記ゲート電極につながる、ことを特徴とする。

また、上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板表面に形成された低濃度の第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面層に選択的に形成された第２導電型の第１半導体領域と、前記第１半導体領域内に形成された第１導電型ソース領域と、前記第１半導体領域内に形成された高濃度の第２導電型の第２半導体領域と、前記第２半導体領域及び前記第１導電型ソース領域に電気的に接続するソース電極と、前記第１導電型ソース領域から前記第１半導体領域を経由して前記第１導電型炭化珪素層に至る領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第１導電型炭化珪素基板の裏面側にドレイン電極を備えた半導体装置の製造方法において、ゲート金属電極下の前記第１導電型炭化珪素層内に第２導電型の第３半導体領域を形成し、前記第３半導体領域の表面に高濃度の第２導電型の第４半導体領域を形成することでＰＮダイオードを形成し、前記第４半導体領域の表面に前記ソース電極につながるよう金属電極を形成し、前記金属電極の表面を層間絶縁膜によって電気的に分離し前記ゲート電極につながる前記ゲート金属電極を形成することを特徴とする。

また、上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板表面に形成された低濃度の第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面層に選択的に形成された第２導電型の第１半導体領域と、前記第１半導体領域内に形成された第１導電型ソース領域と、前記第１半導体領域内に形成された高濃度の第２導電型の第２半導体領域と、前記第２半導体領域及び前記第１導電型ソース領域に電気的に接続するソース電極と、前記第１導電型ソース領域から前記第１半導体領域を経由して前記第１導電型炭化珪素層に至る領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第１導電型炭化珪素基板の裏面側にドレイン電極を備えた半導体装置の製造方法において、ゲート金属電極を設ける配置位置下の前記第１導電型炭化珪素層内に第２導電型の第３半導体領域を複数形成し、前記第３半導体領域の表面に前記ソース電極につながるよう金属電極を形成することによりＪＢＳ構造のＳＢＤを形成し、前記金属電極の表面を層間絶縁膜によって電気的に分離し前記ゲート電極につながる前記ゲート金属電極を形成することを特徴とする。

また、上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板表面に形成された低濃度の第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面層に選択的に形成された第２導電型の第１半導体領域と、前記第１半導体領域内に形成された第１導電型ソース領域と、前記第１半導体領域内に形成された高濃度の第２導電型の第２半導体領域と、前記第２半導体領域及び前記第１導電型ソース領域に電気的に接続するソース電極と、前記第１導電型ソース領域から前記第１半導体領域を経由して前記第１導電型炭化珪素層に至る領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第１導電型炭化珪素基板の裏面側にドレイン電極を備えた半導体装置の製造方法において、ゲート金属電極を設ける配置位置下の前記第１導電型炭化珪素層内に第２導電型の第３半導体領域を複数形成し、前記第３半導体領域の表面に前記ソース電極につながるよう金属電極を形成することによりＪＢＳ構造のＳＢＤを形成し、前記第１導電型炭化珪素層と、前記第１導電型炭化珪素層内に形成された第２導電型の第５半導体領域と、前記第５半導体領域の表面に形成された高濃度の第２導電型の第６半導体領域とによってＰＮダイオードを形成し、前記ＳＢＤと前記ＰＮダイオードとを並列に接続し、前記ＰＮダイオードの金属電極の表面を層間絶縁膜で電気的に分離し、前記ゲート電極につながる前記ゲート金属電極を形成することを特徴とする。

上記構成によれば、ソース電極にプラスの電圧を印加し、ドレイン電極にマイナスの電圧を加えて内蔵ＰＮダイオードを駆動した際、ゲートパッド下に形成したダイオード専用の金属電極により、ゲートパッド下に形成したＰＮダイオード及びＳＢＤが動作する。これによりＶｆが低下することで、内蔵ダイオードのオン動作時の損失を低減することができＭＯＳＦＥＴの特性劣化を伴うことが無い。また、ゲートパッド下にダイオードを形成しているため、素子面積が増加しない。

本発明にかかる半導体装置および半導体装置の製造方法によれば、内蔵ダイオードのオン動作時の損失を低減することができるという効果を奏する。

図１は、本発明の実施の形態１にかかるＭＯＳＦＥＴの断面図である。図２は、本発明の実施の形態２にかかるＭＯＳＦＥＴの断面図である。図３は、本発明の実施の形態３にかかるＭＯＳＦＥＴの断面図である。図４は、本発明の実施の形態４にかかるＭＯＳＦＥＴの断面図である。図５は、本発明の実施の形態５にかかるＭＯＳＦＥＴの断面図である。図６は、本発明の実施の形態６にかかるＭＯＳＦＥＴの断面図である。図７は、本発明の実施の形態６にかかるゲートパッド下に形成したダイオードの順方向特性を示す図表である。図８は、本発明の実施の形態７にかかるＭＯＳＦＥＴの断面図である。図９は、従来の炭化珪素基板を用いたスイッチングデバイスであるＮチャネルＭＯＳＦＥＴの断面図である。図１０は、ゲートパッド部の平面図である。図１１は、ゲートパッド部の断面図である。図１２は、表面にｐ型ＳｉＣ層を用いて形成したＮチャネルＭＯＳＦＥＴの断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

［実施の形態１］
図１は、本発明の実施の形態１にかかるＭＯＳＦＥＴの断面図である。なお、平面図は、図１０と同様であり、図１０のＡ−Ａ線断面図が図１である。活性領域ＭＯＳＦＥＴの形成は上述した図９および図１２に示したように従来と同様に形成される。そして、この実施の形態１では、ゲートパッド下にＰＮダイオードを形成する。

図１に示すように、ｎ型（第１導電型）ＳｉＣ基板１の表面に低濃度のｎ^-型ＳｉＣ層２が形成され、そのｎ^-型ＳｉＣ層２の表面にｐ型領域（第２導電型第１半導体領域）２１が形成される。ｐ型領域２１の表面には高濃度のｐ⁺型コンタクト領域（第２導電型第３半導体領域）２２が形成され、ｐ⁺型コンタクト領域２２の表面にソース電極２３が形成されている。ソース電極２３の表面には層間絶縁膜２４が形成され、層間絶縁膜２４の表面にはゲートパッド（ゲート金属電極）２５が形成される。ＰＮダイオード（ｐ型領域２１で形成されたＰＮダイオード）の表面電極となるソース電極２３は、ゲートパッド２５の外周部でソース電極８と繋がっている。

このように形成されたＭＯＳＦＥＴにおいて、ソース電極８に高電位が印加された際にはＳｉＣのｎ^-型炭化珪素層２と、ｐ型領域３及びｐ型領域２１で形成された内蔵ＰＮダイオードが動作する。このとき損失を小さくするため内蔵ダイオードには順方向電圧（Ｖｆ）が低いことが求められる。Ｖｆは、ｎ^-型ＳｉＣ層２とｐ型領域３及びｐ型領域２１とで形成される拡散電位と、ｐ⁺型コンタクト領域２２とソース電極２３とのコンタクト抵抗によって概ね決定されるため、ゲートパッド２５の大きさの範囲でｐ⁺型コンタクト領域２２とソース電極２３とのコンタクト面積を大きくすることが効果的である。ソース電極２３を設けることで、従来構造（図１１）のｐ型コンタクト領域２２とソース電極８とのコンタクト面積と比べて大きくすることができる。

活性部セルは、コンタクト面積（ソース電極８とｐ⁺型コンタクト領域（第２導電型第２半導体領域）５とのコンタクト面積）を大きくするとセル密度が低下し、オン抵抗が高くなってしまうため、コンタクト面積を大きくできないが、ゲートパッド２５下の内蔵ＰＮダイオードは、オン抵抗に寄与していないことから上記のようにコンタクト面積（ｐ⁺型コンタクト領域２２とソース電極２３とのコンタクト面積）を大きくすることができる。このように、実施の形態１では、ゲートパッド２５下を内蔵ＰＮダイオードとして有効に動作させることでＭＯＳＦＥＴの特性に影響を与えることなく、内蔵ダイオードのＶｆ低減が可能となる。

［実施の形態２］
図２は、本発明の実施の形態２にかかるＭＯＳＦＥＴの断面図である。実施の形態２において、実施の形態１と異なるのはゲートパッド２５下に形成するＰＮダイオードの表面電極（ソース電極２３）をＭＯＳＦＥＴの活性領域のバリアメタルと共用している点である。

ＭＯＳＦＥＴ活性部のソースコンタクト部にオーミック電極としてニッケル（Ｎｉ）シリサイド（不図示）を形成する。その際に、Ｎｉの染み込み防止のためバリアメタルとして窒化チタン（ＴｉＮ）などを用いる場合があり、このＴｉＮのバリアメタルをゲートパッド２５下のダイオードの表面電極として用いる。これにより、工程数の増加を低減しつつゲートパッド２５下にダイオードの形成が可能となる。このように形成されたＭＯＳＦＥＴは、実施の形態１と同様にゲートパッド２５下を内蔵ＰＮダイオードとして有効に動作させることでＭＯＳＦＥＴの特性に影響を与えることなく、内蔵ダイオードのＶｆ低減が可能である。

［実施の形態３］
図３は、本発明の実施の形態３にかかるＭＯＳＦＥＴの断面図である。この実施の形態３が実施の形態１と異なるのはゲートパッド２５下のｎ^-型ＳｉＣ層２表面を掘り下げている点である。これにより、ｐ型領域２１の抵抗を低減し、ＰＮダイオードのＶｆをより低減することが可能になる。また、実施の形態１と同様、ゲートパッド２５下を内蔵ＰＮダイオードとして有効に動作させることでＭＯＳＦＥＴの特性に影響を与えることなく、内蔵ダイオードのＶｆ低減が可能である。

［実施の形態４］
図４は、本発明の実施の形態４にかかるＭＯＳＦＥＴの断面図である。ＭＯＳＦＥＴ活性部は、上述した図９又は図１２に示したように従来同様に形成される。そして、本実施の形態４では、ゲートパッド２５下にＳＢＤ（ＳｃｈｏｔｔｋｙＢａｒｒｉｅｒＤｉｏｄｅ）を形成する。

ｎ型ＳｉＣ基板１の表面に低濃度のｎ^-型ＳｉＣ層２が形成され、そのｎ^-型ＳｉＣ層２の表面層にｐ型領域（第３半導体領域）２１を複数形成し、更に表面にソース電極２３が形成され、ＪＢＳ（ＪｕｎｃｔｉｏｎＢａｒｒｉｅｒＳｃｈｏｔｔｋｙ）構造のＳＢＤが形成される。ソース電極２３の表面には層間絶縁膜２４が形成され、層間絶縁膜２４の表面にはゲートパッド（ゲート金属電極）２５が形成される。ＳＢＤの表面電極となるゲートソース電極２３は、ゲートパッド２５の外周部でソース電極８と繋がっている。このように形成されたＭＯＳＦＥＴにおいて、ゲートパッド２５下にＳＢＤが形成されており、ＳＢＤの動作でＭＯＳＦＥＴの特性に影響を与えることなく、内蔵ダイオードのＶｆ低減が可能となる。

［実施の形態５］
図５は、本発明の実施の形態５にかかるＭＯＳＦＥＴの断面図である。この実施の形態５が実施の形態４と異なるのはゲートパッド２５下のｎ^-型ＳｉＣ層２表面を掘り下げている点である。これによりＳＢＤの動作におけるｎ^-型ＳｉＣ層２の抵抗を低減し、ＳＢＤのＶｆをより低減することが可能になる。また、実施の形態４と同様、ゲートパッド２５下にＳＢＤを形成しているため、ＭＯＳＦＥＴの特性に影響を与えることなく、内蔵ダイオードのＶｆ低減が可能である。

［実施の形態６］
図６は、本発明の実施の形態６にかかるＭＯＳＦＥＴの断面図である。ＭＯＳＦＥＴ活性部は、図９又は図１２に示す従来と同様に形成される。そして、本実施の形態６では、ゲートパッド２５下にＳＢＤとＰＮダイオードを形成する。

ｎ型ＳｉＣ基板１の表面に低濃度のｎ^-型ＳｉＣ層２が形成され、そのｎ^-型ＳｉＣ層２の表面層にｐ型領域２１が複数形成され、更に表面にソース電極２３が形成され、ＪＢＳ構造のＳＢＤが形成される。これとは別にｎ^-型ＳｉＣ層２の表面層にｐ型領域（２）２６が形成され、ｐ型領域（２）２６の表面層には高濃度のｐ⁺型コンタクト領域（２）２７が形成される。ｐ⁺型コンタクト領域（２）２７の表面にはソース電極２３が形成され、ＰＮダイオードが形成される。ソース電極２３表面には、層間絶縁膜２４が形成され、更に層間絶縁膜２４の表面にはゲートパッド（ゲート金属電極）２５が形成される。ゲートパッド２５下に形成したソース電極２３は、ゲートパッド２５の外周部でソース電極８と繋がっている。

このように形成されたＭＯＳＦＥＴにおいてソース電極２３に高電位が印加された際には、ｎ^-型ＳｉＣ層２とｐ型領域３で形成されるＰＮダイオードと、ゲートパッド２５下に形成したＳＢＤ及びＰＮダイオードが順方向にバイアスされ、内蔵ダイオードが動作する。このとき損失を小さくするため内蔵ダイオードにはＶｆが低いことが求められる。実施の形態６では、ゲートパッド２５下にＳＢＤとＰＮダイオードを形成しており、これを動作させることでＭＯＳＦＥＴの特性に影響を与えることなく、内蔵ダイオードのＶｆ低減が可能となる。

図７は、本発明の実施の形態６にかかるゲートパッド下に形成したダイオードの順方向特性を示す図表である。横軸は電圧、縦軸は電流である。図７（ａ）は、ＳＢＤとＰＮダイオードそれぞれのダイオードの特性を示す。図７（ｂ）は、ＳＢＤとＰＮダイオードのダイオードを合わせた特性を示している。図７（ｂ）に示すように、ＳＢＤとＰＮダイオードの２つのダイオードを組み合わせることで内蔵ダイオードのＶｆ低減が可能となる。

［実施の形態７］
図８は、本発明の実施の形態７にかかるＭＯＳＦＥＴの断面図である。実施の形態８で実施の形態７と異なるのは、ゲートパッド２５下のｎ^-型ＳｉＣ層２表面を掘り下げている点である。これにより、ＳＢＤでは動作におけるｎ型ＳｉＣ層２の抵抗を低減することによりＳＢＤのＶｆをより低減でき、ＰＮダイオードではｐ型領域２６の抵抗を低減することによりＰＮダイオードのＶｆをより低減することが可能になる。また、実施の形態４と同様、ゲートパッド２５下にＳＢＤを形成しているため、ＭＯＳＦＥＴの特性に影響を与えることなく、内蔵ダイオードのＶｆ低減が可能である。

以上、各実施の形態で説明したように、ＭＯＳＦＥＴ表面に形成された外部端子に接続するためのゲートパッド下にＰＮダイオードおよび／またはＳＢＤを形成する。そして、それぞれのダイオードの表面にダイオード専用の金属電極を形成し、この金属電極をソース電極につながるように形成する。更にダイオード用の金属電極上を層間絶縁膜で電気的に絶縁し、その表面にゲートパッドとなるゲート金属電極を形成する。

これにより、ソース電極にプラスの電圧を印加し、ドレイン電極にマイナスの電圧を加えて内蔵ＰＮダイオードを駆動した際、ゲートパッド下に形成したダイオード専用の金属電極により、ゲートパッド下に形成したＰＮダイオード及びＳＢＤが動作する。これによりＶｆが低下することで、内蔵ダイオードのオン動作時の損失を低減することができ、ＭＯＳＦＥＴの特性劣化を伴うことが無い。また、ゲートパッド下にダイオードを形成しているため、素子面積が増加しない。

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される半導体装置に有用である。

１ｎ型炭化珪素基板
２ｎ^-型炭化珪素層
３ｐ型領域
４ｎ⁺型ソース領域
５ｐ⁺型コンタクト領域
６ゲート絶縁膜
７ゲート電極
８ソース電極
９ドレイン電極
１０ｐ型ベース領域
１１ｐ型炭化珪素層
１２ｎ型領域
１３絶縁膜
１４層間絶縁膜
２１ｐ型領域
２２ｐ⁺型コンタクト領域
２３ソース電極
２４層間絶縁膜
２５ゲート金属電極
２６ｐ型領域
２７ｐ⁺型コンタクト領域

Claims

第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板表面に形成された低濃度の第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面層に選択的に形成された第２導電型の第１半導体領域と、前記第１半導体領域内に形成された第１導電型ソース領域と、前記第１半導体領域内に形成された高濃度の第２導電型の第２半導体領域と、前記第２半導体領域及び前記第１導電型ソース領域に電気的に接続するソース電極と、前記第１導電型ソース領域から前記第１半導体領域を経由して前記第１導電型炭化珪素層に至る領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第１導電型炭化珪素基板の裏面側にドレイン電極を備えた半導体装置において、
ゲート金属電極下の前記第１導電型炭化珪素層内に形成された第２導電型の第３半導体領域と、
前記第３半導体領域の表面に形成された高濃度の第２導電型の第４半導体領域と、
前記第４半導体領域の表面に前記ソース電極につながるよう形成された金属電極と、
前記金属電極の表面を層間絶縁膜によって電気的に分離し前記ゲート電極につながる前記ゲート金属電極と、
前記第１導電型炭化珪素層と、前記第３半導体領域と、前記第４半導体領域とによって形成されるＰＮダイオードと、
を備えたことを特徴とする半導体装置。
第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板表面に形成された低濃度の第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面層に選択的に形成された第２導電型の第１半導体領域と、前記第１半導体領域内に形成された第１導電型ソース領域と、前記第１半導体領域内に形成された高濃度の第２導電型の第２半導体領域と、前記第２半導体領域及び前記第１導電型ソース領域に電気的に接続するソース電極と、前記第１導電型ソース領域から前記第１半導体領域を経由して前記第１導電型炭化珪素層に至る領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第１導電型炭化珪素基板の裏面側にドレイン電極を備えた半導体装置において、
ゲート金属電極下の前記第１導電型炭化珪素層内に複数形成された第２導電型の第３半導体領域と、前記第３半導体領域の表面に前記ソース電極につながるよう形成された金属電極とによって形成されるＪＢＳ構造のＳＢＤを有し、
前記ゲート金属電極は、前記金属電極の表面を層間絶縁膜によって電気的に分離し前記ゲート電極につながる
ことを特徴とする半導体装置。
第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板表面に形成された低濃度の第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面層に選択的に形成された第２導電型の第１半導体領域と、前記第１半導体領域内に形成された第１導電型ソース領域と、前記第１半導体領域内に形成された高濃度の第２導電型の第２半導体領域と、前記第２半導体領域及び前記第１導電型ソース領域に電気的に接続するソース電極と、前記第１導電型ソース領域から前記第１半導体領域を経由して前記第１導電型炭化珪素層に至る領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第１導電型炭化珪素基板の裏面側にドレイン電極を備えた半導体装置において、
ゲート金属電極下の前記第１導電型炭化珪素層内に複数形成された第２導電型の第３半導体領域と、前記第３半導体領域の表面に前記ソース電極につながるよう形成された金属電極とによって形成されるＪＢＳ構造のＳＢＤと、
前記第１導電型炭化珪素層と、前記第１導電型炭化珪素層内に形成された第２導電型の第５半導体領域と、前記第５半導体領域の表面に形成された高濃度の第２導電型の第６半導体領域とによって形成されるＰＮダイオードとを有し、
前記金属電極は、前記ＳＢＤと前記ＰＮダイオードとを並列に接続し、
前記ゲート金属電極は、前記ＰＮダイオードの金属電極の表面を層間絶縁膜によって電気的に分離し、前記ゲート電極につながる
ことを特徴とする半導体装置。
第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板表面に形成された低濃度の第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面層に選択的に形成された第２導電型の第１半導体領域と、前記第１半導体領域内に形成された第１導電型ソース領域と、前記第１半導体領域内に形成された高濃度の第２導電型の第２半導体領域と、前記第２半導体領域及び前記第１導電型ソース領域に電気的に接続するソース電極と、前記第１導電型ソース領域から前記第１半導体領域を経由して前記第１導電型炭化珪素層に至る領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第１導電型炭化珪素基板の裏面側にドレイン電極を備えた半導体装置の製造方法において、
ゲート金属電極下の前記第１導電型炭化珪素層内に第２導電型の第３半導体領域を形成し、前記第３半導体領域の表面に高濃度の第２導電型の第４半導体領域を形成することでＰＮダイオードを形成し、
前記第４半導体領域の表面に前記ソース電極につながるよう金属電極を形成し、前記金属電極の表面を層間絶縁膜によって電気的に分離し前記ゲート電極につながる前記ゲート金属電極を形成する
ことを特徴とする半導体装置の製造方法。
第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板表面に形成された低濃度の第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面層に選択的に形成された第２導電型の第１半導体領域と、前記第１半導体領域内に形成された第１導電型ソース領域と、前記第１半導体領域内に形成された高濃度の第２導電型の第２半導体領域と、前記第２半導体領域及び前記第１導電型ソース領域に電気的に接続するソース電極と、前記第１導電型ソース領域から前記第１半導体領域を経由して前記第１導電型炭化珪素層に至る領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第１導電型炭化珪素基板の裏面側にドレイン電極を備えた半導体装置の製造方法において、
ゲート金属電極を設ける配置位置下の前記第１導電型炭化珪素層内に第２導電型の第３半導体領域を複数形成し、前記第３半導体領域の表面に前記ソース電極につながるよう金属電極を形成することによりＪＢＳ構造のＳＢＤを形成し、
前記金属電極の表面を層間絶縁膜によって電気的に分離し前記ゲート電極につながる前記ゲート金属電極を形成する
ことを特徴とする半導体装置の製造方法。
第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板表面に形成された低濃度の第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面層に選択的に形成された第２導電型の第１半導体領域と、前記第１半導体領域内に形成された第１導電型ソース領域と、前記第１半導体領域内に形成された高濃度の第２導電型の第２半導体領域と、前記第２半導体領域及び前記第１導電型ソース領域に電気的に接続するソース電極と、前記第１導電型ソース領域から前記第１半導体領域を経由して前記第１導電型炭化珪素層に至る領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第１導電型炭化珪素基板の裏面側にドレイン電極を備えた半導体装置の製造方法において、
ゲート金属電極を設ける配置位置下の前記第１導電型炭化珪素層内に第２導電型の第３半導体領域を複数形成し、前記第３半導体領域の表面に前記ソース電極につながるよう金属電極を形成することによりＪＢＳ構造のＳＢＤを形成し、
前記第１導電型炭化珪素層と、前記第１導電型炭化珪素層内に形成された第２導電型の第５半導体領域と、前記第５半導体領域の表面に形成された高濃度の第２導電型の第６半導体領域とによってＰＮダイオードを形成し、
前記ＳＢＤと前記ＰＮダイオードとを並列に接続し、前記ＰＮダイオードの金属電極の表面を層間絶縁膜で電気的に分離し、前記ゲート電極につながる前記ゲート金属電極を形成する
ことを特徴とする半導体装置の製造方法。