JP6432638B2 - 半導体装置の動作方法および設計方法 - Google Patents

Description

本発明は、半導体装置に関する。

半導体に用いられる絶縁膜材料は、リーク電流の低減と容量（利得）の向上および移動度の改善を目的として、（ｉ）比誘電率は低いが界面準位密度を低減することができる二酸化ケイ素（ＳｉＯ₂）などからなる第１の層と、（ｉｉ）比誘電率の高いｈｉｇｈ−ｋ材料（Ｈｆ，Ｚｒなどの酸化物、酸窒化物）からなる第２の層とを積層したゲート絶縁膜が用いられている（特許文献１〜特許文献２）。特許文献１〜２の技術では、第１の層が半導体層上に積層され、第２の層が第１の層とゲート電極層との間に配置されている。

特開２０１１−２３３６９５号公報 特開２００７−３１１７４０号公報

しかし、ｈｉｇｈ−ｋ材料は、比較的低温で結晶化し易く、製造工程の途中で結晶化することによって絶縁膜中にキャリアの捕獲準位が形成され易くなる。また、印加電圧の高い電力用半導体デバイスなどの場合において、ゲート絶縁膜下にチャネルが形成（容量が蓄積）されるようにゲート絶縁膜に高い電圧を印加した際、従来の技術では、半導体層の側のゲート絶縁膜（第１の層／下層）が薄いため、下層のゲート絶縁膜においてリーク電流（トンネル電流）が発生し易い。そのため、チャネルのキャリアが十分に蓄積されていないような低いバイアス点において、上述のリーク電流が発生すると、下層のゲート絶縁膜を介してｈｉｇｈ−ｋ絶縁膜（第２層／上層）にキャリアが流れ出し、ｈｉｇｈ−ｋ絶縁膜の内部に捕獲される。その結果、しきい値電圧が印加した電圧側にシフトする。捕獲されたキャリアは開放されるまで時間がかかるため、電圧印加を０Ｖに戻し、再度電圧を印加した際にしきい値電圧がシフトしたままとなり、同じ電圧を印加してもチャネルが蓄積できず、電流が低下するという問題が生じる。特に電力変換用半導体装置（パワーデバイス）では、ゲート絶縁膜に印加される電圧がＳｉ系の微細素子と比べて高いためにその課題が顕著となる。

本発明は、上述の課題を解決するためになされたものであり、以下の形態として実現することが可能である。

（１）本発明の一形態によれば、半導体層の一方の面に積層されたゲート絶縁膜と、上記ゲート絶縁膜の上に積層され、該ゲート絶縁膜を介して上記半導体層にチャネルを形成するための電圧を印加するためのゲート電極層とを備えた半導体装置において、上記ゲート絶縁膜は、上記半導体層の一方の面に積層された第１絶縁膜と、上記第１絶縁膜と上記ゲート電極層との間に配置された第２絶縁膜とを備え、上記第１および第２絶縁膜の比誘電率をε１，ε２とし、上記第１および第２絶縁膜の膜厚をｄ１［ｎｍ］，ｄ２［ｎｍ］とし、上記ゲート電極層に印加できる定格電圧をＶｍａｘ［Ｖ］としたときに、ε１＜ε２であり、かつ次の数式（Ｃ１）を満たすように構成されている。

ここで、定格電圧とは、ゲート絶縁膜が絶縁破壊を起こさずに使用する上でゲート電極層に印加することのできる最大の電圧のことである。本形態において、ゲート絶縁膜を数式（Ｃ１）の条件を満たすように構成することにより、第２絶縁膜が結晶化して膜中にキャリアの捕獲準位を形成しても、半導体装置の動作時の印加電圧では、第１絶縁膜においてリーク電流（トンネル電流）が流れず、動作時においてゲート電圧を繰り返し印加した際にしきい値電圧がシフトするという問題を生じなくすることができる。

（２） 上記形態の半導体装置において、上記ゲート絶縁膜は、数式（Ｃ２）を満たす半導体装置である。

（３） 他の形態において、上記第１絶縁膜の膜厚ｄ１は、１０ｎｍ以上である半導体装置である。

（４） 他の形態において、上記第１絶縁膜の絶縁破壊電界強度をＥ１ｂｄ［ＭＶ／ｃｍ］としたとき、上記ゲート絶縁膜は、数式（Ｃ３）を満たす半導体装置である。

（５）（４）の形態において、上記絶縁破壊電界強度Ｅ１ｂｄは、１０ＭＶ／ｃｍとすることができる。

（６） 他の形態において、上記定格電圧Ｖｍａｘは、１０Ｖ以上である半導体装置である。

（７） 他の形態において、上記第１絶縁膜は、Ｓｉを主として含んだ絶縁材料であり、上記第２絶縁膜は、Ｈｆ、Ｚｒ、Ａｌから選択された１種以上を含む酸化物または酸窒化物を有する絶縁材料である半導体装置である。

（８） 他の形態において、上記第１絶縁膜は、Ａｌを主として含んだ絶縁材料であり、上記第２絶縁膜は、Ｈｆ、Ｚｒから選択された１種以上を含む酸化物または酸窒化物を有する絶縁材料である半導体装置である。

（９） 他の形態において、上記第２絶縁膜は、複数の層を積層して構成されている半導体装置である。

（１０） 他の形態において、上記半導体層は、III属窒化物系半導体を含む半導体装置である。

本発明において、ゲート絶縁膜を数式（Ｃ１）の条件を満たすように構成することにより、半導体装置の動作時におけるゲート電圧を繰り返し印加した際にしきい値電圧がシフトするという問題を生じなくすることができる。

第１実施の形態における半導体装置の構成を模式的に示す断面図である。 第１実施の形態における半導体装置の製造方法を示すフローチャートである。 ゲート電極層に電圧を印加した場合にその印加電圧とゲート絶縁膜に加わる電圧との関係を説明する説明図である。 半導体装置におけるゲート電極層に加えた電圧とゲート電極層に流れる電流との関係を説明する説明図である。 半導体装置のゲート電圧とソース電極層−ドレイン電極層間に流れる電流との関係を説明する説明図である。 第１実施の形態における半導体装置のゲート絶縁膜の仕様と実験結果を説明する説明図である。 第１実施の形態における半導体装置の他のゲート絶縁膜の仕様と実験結果を説明する説明図である。 第２実施の形態における半導体装置の構成を模式的に示す断面図である。 第２実施の形態における半導体装置のゲート絶縁膜の仕様と実験結果を説明する説明図である。 第３実施の形態における半導体装置の構成を模式的に示す断面図である。 第３実施の形態における半導体装置のゲート絶縁膜の仕様と実験結果を説明する説明図である。 第４実施の形態における半導体装置の構成を模式的に示す断面図である。 第４実施の形態における半導体装置のゲート絶縁膜の仕様と実験結果を説明する説明図である。

Ａ．第１実施の形態
（１） 半導体装置の概略構成
図１は第１実施の形態における半導体装置１０の構成を模式的に示す断面図である。半導体装置１０は、いわゆる縦型のＭＯＳＦＥＴであり、窒化ガリウム（ＧａＮ）を用いて形成された半導体素子である。半導体装置１０は、例えば電力制御に用いられ、パワーデバイスとも呼ばれる。図１には、本実施の形態における半導体装置１０の断面の一部を示している。なお、図１は、半導体装置１０の技術的特徴をわかりやすく示すための図であり、各部の寸法を正確に示すものではない。また、図１には、説明を容易にするために、相互に直交するＸＹＺ軸が図示されている。
半導体装置１０は、基板１１０と、第１のＮ型半導体層１２０と、Ｐ型半導体層１３０と、第２のＮ型半導体層１４０と、ゲートトレンチ１５０と、リセス１６０と、ゲート絶縁膜１９０と、ソース電極層２１０と、ドレイン電極層２２０と、ゲート電極層２３０と、Ｐボディ電極層２４０と、を備える。

（２） 半導体装置１０の各部の構成
半導体装置１０の基板１１０は、Ｙ軸およびＺ軸に沿って広がる板状をなす。基板１１０はＧａＮ基板であり、第１のＮ型半導体層１２０よりも高い濃度でケイ素（Ｓｉ）をドナーとして含有する。

第１のＮ型半導体層１２０は、基板１１０から＋Ｘ方向に積層した状態で形成されている。第１のＮ型半導体層１２０は、ＧａＮであり、ケイ素（Ｓｉ）をドナーとして含有する。

Ｐ型半導体層１３０は、第１のＮ型半導体層１２０から＋Ｘ方向に積層した状態で形成されている。Ｐ型半導体層１３０は、ＧａＮであり、マグネシウム（Ｍｇ）をアクセプタとして含有する。

第２のＮ型半導体層１４０は、Ｐ型半導体層１３０から＋Ｘ方向に積層した状態で形成されている。第２のＮ型半導体層１４０は、ＧａＮであり、第１のＮ型半導体層１２０よりも高い濃度でケイ素（Ｓｉ）をドナーとして含有する。

ゲートトレンチ１５０は、ゲートを形成するための溝部であって、第２のＮ型半導体層１４０の表面から第１のＮ型半導体層１２０に到達する溝部である。ゲートトレンチ１５０の断面形状は、第２のＮ型半導体層１４０の表面から第１のＮ型半導体層１２０に到達していれば、例えばＶ字型の形状等他の形状であってもよい。リセス１６０は、Ｐボディ電極層２４０を形成するための凹部であって、第２のＮ型半導体層１４０の表面からＰ型半導体層１３０に到達する凹部である。なお、リセス１６０の形状は、Ｐ型半導体層１３０が第２のＮ型半導体層１４０側に露出していれば、例えば段差状の形状やＶ字型の形状等の他の形状であってもよい。また、ゲートトレンチ１５０およびリセス１６０の側面の形状は、垂直でなくてもよく、斜めの形状でもよい。

ゲート絶縁膜１９０は、ゲートトレンチ１５０の底面および側面とゲートトレンチ１５０の周縁の第２のＮ型半導体層１４０の表面に形成された絶縁膜である。ゲート絶縁膜１９０は、半導体層の面上に積層された第１絶縁膜１９２と、第１絶縁膜１９２とゲート電極層２３０との間に配置された第２絶縁膜１９４とを備えている。なお、ゲート絶縁膜１９０の構成および作用については、後に詳細に説明する。

ゲート電極層２３０は、ゲート絶縁膜１９０を介して、ゲートトレンチ１５０の底面と側面とゲートトレンチ１５０の周縁を覆うように形成された電極である。本実施の形態では、ゲート電極層２３０は、アルミニウム（Ａｌ）からなる構造を有する。ゲート電極層２３０として、アルミニウムを用いているが、ポリシリコンを用いてもよい。また、ゲート電極層２３０は、他の材料により形成されていてもよく、複数層の構成であってもよい。例えば、ゲート電極層２３０は、金（Ａｕ）／ニッケル（Ｎｉ）構成や、Ａｌ／チタン（Ｔｉ）構成、Ａｌ／ＴｉＮ（窒化チタン）構成（それぞれ、Ｎｉ、Ｔｉ、ＴｉＮがゲート絶縁膜側）のような２層構成であってもよいし、ＴｉＮ／Ａｌ／ＴｉＮ構成のような３層構成であってもよい。

ソース電極層２１０は、第２のＮ型半導体層１４０の表面に形成された電極である。本実施の形態では、ソース電極層２１０は、チタン（Ｔｉ）からなる層（第２のＮ型半導体層１４０側）にアルミニウム（Ａｌ）からなる層を積層した構造を有する。他の実施の形態では、ソース電極層２１０は、Ｔｉの代わりに、例えば、バナジウム（Ｖ）、ハフニウム（Ｈｆ）を用いてもよい。

ドレイン電極層２２０は、基板１１０の第１のＮ型半導体層１２０が積層されている面の反対側の面に形成された電極である。本実施の形態では、ドレイン電極層２２０は、基板１１０側に配されチタン（Ｔｉ）からなる層にアルミニウム（Ａｌ）からなる層を積層した２層構造を有する。他の実施の形態では、ドレイン電極層２２０は、Ｔｉの代わりに、例えば、バナジウム（Ｖ）、ハフニウム（Ｈｆ）を用いてもよい。

Ｐボディ電極層２４０は、Ｐ型半導体層１３０にオーミック接触するように、リセス１６０に形成された電極である。本実施の形態では、Ｐボディ電極層２４０は、パラジウム（Ｐｄ）からなる層に金（Ａｕ）からなる層を積層した層から形成され、Ｐｄの層をＰ型半導体層１３０側に積層した構造を有する。他の実施の形態では、Ｐボディ電極層２４０は、ニッケル（Ｎｉ）、白金（Ｐｔ）、コバルト（Ｃｏ）等の導電性材料の少なくとも１つを含む電極であってもよい。

（３） 半導体装置の製造方法
図２は第１実施の形態における半導体装置１０の製造方法を示すフローチャートである。はじめに、基板１１０上に、結晶成長によって第１のＮ型半導体層１２０が形成され（ステップＳ１１０）、続いて、Ｐ型半導体層１３０および第２のＮ型半導体層１４０が順次形成される（ステップＳ１２０、ステップＳ１３０）。次に、ドライエッチングによりゲートの形成のためのゲートトレンチ１５０およびＰボディ電極層２４０のためのリセス１６０が形成される（ステップＳ１４０）。

続いて、ゲートトレンチ１５０および第２のＮ型半導体層１４０上にかけて、ゲート絶縁膜１９０が形成される（ステップＳ１５０）。ゲート絶縁膜１９０は、第１絶縁膜１９２および第２絶縁膜１９４の２層で順次形成される。続いて、電極が形成される（ステップＳ１６０）。第２のＮ型半導体層１４０に接続するように、ソース電極層２１０が形成される。Ｐ型半導体層１３０に接続するように、Ｐボディ電極層２４０が形成される。これらの電極と半導体層とのコンタクト抵抗を低減するための熱処理が行なわれる。なお、ソース電極層２１０およびＰボディ電極層２４０の熱処理については、同時に行なうほか、別々に行なってもよい。すなわち、ソース電極層２１０が形成された後に、ソース電極層２１０のための熱処理を行ない、その後に、Ｐボディ電極層２４０を形成した後に、Ｐボディ電極層２４０のための熱処理を行なってもよい。その逆でもよい。また、ゲート電極層２３０が形成される。基板１１０の裏面にドレイン電極層２２０が形成される。そして、これらの電極と半導体層とのコンタクト抵抗低減のための熱処理が実行される。ステップＳ１６０では、以上のように電極が形成される。
以上の工程により、本実施の形態の半導体装置１０が製造される。

（４） 半導体装置１０の動作
半導体装置１０において、ゲート電極層２３０に電圧が印加されていない状態では、Ｐ型半導体層１３０の存在により、ソース電極層２１０とドレイン電極層２２０との間は導通していない。一方、ゲート電極層２３０に加えた電圧（以下、ゲート電圧という。）が所定値以上になると、ゲート絶縁膜１９０の境界面付近のＰ型半導体層１３０側に反転層が形成される。この反転層がチャネルとして機能することにより、ソース電極層２１０とドレイン電極層２２０との間に電圧を印加すると、ソース電極層２１０とドレイン電極層２２０とは、第２のＮ型半導体層１４０と、Ｐ型半導体層１３０に形成された反転層と、第１のＮ型半導体層１２０と、基板１１０とを介して導通する。

（５） 実施の形態の作用・効果
（５）−１ ゲート絶縁膜１９０の特性
図３はゲート電極層２３０にゲート電圧を印加した場合にその印加電圧とゲート絶縁膜１９０に加わる電圧との関係を説明する説明図である。半導体装置１０の動作時におけるゲート絶縁膜１９０の特性について説明する。

図３に示すように、半導体装置１０が動作する電圧が印加されているとき、つまり、ゲート絶縁膜１９０の下にキャリアが蓄積されるような電圧が印加されているときに、ゲート電極層２３０へのゲート電圧をＶ［Ｖ］とし、第１および第２絶縁膜１９２，１９４に印加される電圧をＶ１［Ｖ］，Ｖ２［Ｖ］とし、第１および第２絶縁膜１９２，１９４の膜厚をｄ１［ｎｍ］，ｄ２［ｎｍ］とし、第１および第２絶縁膜１９２，１９４の比誘電率をε１，ε２とした場合において、数式（４），（５）の関係が成立する。

数式（４），（５）により、第１絶縁膜１９２に印加される電圧Ｖ１は、数式（６）により表わされる。なお、絶縁膜／半導体の界面に存在する固定電荷などの影響により生じるフラットバンドシフト電圧は、ゲート電極層２３０に印加できる定格電圧Ｖｍａｘ［Ｖ］に比べて十分に小さいとして、数式（５）に含めていない。

半導体装置１０の動作時におけるゲート電圧Ｖは、信頼性の観点から定格電圧Ｖｍａｘの１／３〜１／２であることが好ましい。半導体装置の動作時の印加電圧において、しきい値電圧の印加電圧方向へのシフトを抑制するためには、第１絶縁膜１９２に多量のリーク電流が流れることを抑制する必要がある。すなわち、第１絶縁膜１９２に、ＦＮ型（Fowler-Nordheim）のトンネル電流が流れないように設計しておく必要がある。第１絶縁膜１９２の膜種や膜質にもよるが、ＳｉＯ₂やＳｉＮ、Ａｌ₂Ｏ₃など、比較的耐圧の高い絶縁膜において、ＦＮ型のトンネル電流が発生する電界強度Ｅ１［ＭＶ／ｃｍ］は、７〜８ＭＶ／ｃｍにおいて発生することが多い。このことから、ゲート電圧Ｖが定格電圧Ｖｍａｘの１／３〜１／２において、第１絶縁膜１９２に印加される電界強度が７〜８ＭＶ／ｃｍ以下であることが好ましい。

第１絶縁膜１９２の膜厚ｄ１と第１絶縁膜１９２に印加される電圧Ｖ１との関係は、数式（７）で表され、さらに、数式（７）に数式（６）を代入して、数式（８）で表される。ここで、数式（８ａ）は、ゲート電圧Ｖが定格電圧Ｖｍａｘの１／３であり、電界強度Ｅ１が７ＭＶ／ｃｍとした場合を示し、数式（８ｂ）は、ゲート電圧Ｖが定格電圧Ｖｍａｘの１／２であり、電界強度Ｅ１が８ＭＶ／ｃｍとした場合を示す。

ゲート絶縁膜１９０は、上述した数式（８）を満たすように設計した場合には、以下に述べる理由により、しきい値電圧のシフトを抑制できる。

図４は半導体装置のゲート電極層に加えた電圧とゲート電極層に流れる電流（以下、ゲート電流という。）との関係を説明する説明図である。図４の横軸がゲート電圧［Ｖｇ］を示し、縦軸がゲート電流[Ｉｇ］を対数でとったものを示す。０Ｖと定格電圧Ｖｍａｘとの間のある電圧Ｖ０４まで、ゲート電圧を０Ｖから繰り返して印加することにより、Ｉ−Ｖ特性を調べた。図４（Ａ）は実施例の測定結果を示し、図４（Ｂ）は比較例の測定結果を示す。

実施例では、１回目にゲート電圧を印加した場合には、ゲート電圧を０Ｖから上昇させると、図４（Ａ）において実線で示す（ａ）の曲線のようなゲート電流の値を示した。２回目以降にゲート電圧を印加した場合には、図４（Ａ）において破線で示す（ｂ）の曲線のようなゲート電流の値を示した。２回目以降にゲート電圧が印加された場合には、ゲート電圧が電圧Ｖ０２〜Ｖ０３のときに、１回目のゲート電流の値と異なったゲート電流の値を示している。これは、以下の理由による。１回目のゲート電圧の印加で、第１絶縁膜１９２（図３参照）にトンネル電流が流れて、第２絶縁膜１９４の捕獲準位にキャリアが捕獲される。捕獲されたキャリアは、開放されるまでに時間がかかる。このために、２回目以降にゲート電圧を印加した場合に、１回目のゲート電圧を印加した場合と異なったゲート電流の値を示している。なお、実際には、電圧Ｖ０２〜Ｖ０３以外の部分においては、１回目と２回目の電流を示す曲線は重なっているが、技術の理解を容易にするために図４（Ａ）では、両方をずらして示している。また、ゲート電圧がＶ０２以下で繰り返して測定を行った場合には１回目と２回目以降で異なる値を示す現象は生じない。

比較例では、１回目にゲート電圧を印加した場合には、ゲート電圧を０Ｖから上昇させると、図４（Ｂ）において実線で示す（ｃ）の曲線のようなゲート電流の値を示した。２回目以降にゲート電圧を印加した場合には、図４（Ｂ）の破線で示す（ｄ）の曲線のようなゲート電流の値を示した。２回目以降にゲート電圧が印加された場合には、ゲート電圧が電圧Ｖ０１〜Ｖ０３のときに、図４（Ａ）の実施例で説明したように、捕獲されたキャリアの影響により、１回目のゲート電流の値と異なったゲート電流の値を示している。なお、実際には、電圧Ｖ０１〜Ｖ０３以外の部分においては、１回目と２回目の電流を示す曲線は重なっているが、技術の理解を容易にするために図４（Ｂ）では、両方をずらして示している。この比較例では、ゲート電圧がＶ０１以下で繰り返して測定を行った場合には１回目と２回目以降で異なる値を示す現象は生じないが、実施例で問題の生じなかった電圧Ｖ０１からＶ０２の間では異なる値を示す。

図５は半導体装置のゲート電圧とソース電極層−ドレイン電極層間に流れる電流（以下、ドレイン電流という。）との関係を説明する説明図である。図５の横軸がゲート電圧［Ｖｇ］を示し、縦軸がドレイン電流の値［Ｉｄ］を示す。例えば、図４（Ｂ）の比較例において、ゲート電圧として電圧Ｖ０１を越えない電圧Ｖａが印加された場合には、第１絶縁膜１９２（図３参照）にトンネル電流が流れないために、ドレイン電流は、ゲート電圧に対し、図５において実線で示す（ｅ）の曲線のような特性を示す。これに対して、図４（Ｂ）に示すゲート電圧として電圧Ｖ０１を越える電圧Ｖｂを印加した後に、測定を行なうと、図５において２点鎖線で示す（ｆ）の曲線のようなドレイン電流の値をとる。その結果、しきい値電圧Ｖｔｈ０がしきい値電圧Ｖｔｈｘへシフトしていることが分かる。

一方、図４（Ａ）の実施例の場合には、ゲート電圧が電圧Ｖａの場合だけでなく、電圧Ｖａより高い電圧Ｖｂ（電圧Ｖ０２以下）で繰り返して印加された場合にも、第１絶縁膜１９２にトンネル電流が流れず、第２絶縁膜１９４の捕獲準位にキャリアが蓄積されないから、１回目、２回目以降も、ドレイン電流の値が同じ特性を示す。その結果、しきい値電圧もシフトしない。

したがって、半導体装置の動作時のゲート電圧が図４（Ａ）に示す電圧Ｖｂで印加されると考えると、電圧Ｖｂが定格電圧Ｖｍａｘの１／３であって、上述した第１絶縁膜１９２（図３参照）の電界強度Ｅ１［ＭＶ／ｃｍ］が７ＭＶ／ｃｍであると想定した場合において、しきい値電圧のシフトが生じない半導体装置を作成するには、数式（８ａ）を満たす条件でゲート絶縁膜１９０を設計すればよい。一方、電圧Ｖｂが定格電圧Ｖｍａｘの１／２であって、上記電界強度Ｅ１［ＭＶ／ｃｍ］が８ＭＶ／ｃｍであると想定した場合において、しきい値電圧のシフトが生じない半導体装置を作成するには、数式（８ｂ）を満たす条件でゲート絶縁膜を設計すればよい。

図６は第１実施の形態におけるゲート絶縁膜１９０の仕様と実験結果を説明する説明図であり、試料Ａ１，試料Ａ２を示している。試料Ａ１，Ａ２では、第１絶縁膜に比誘電率ε１が４のＳｉＯ₂、第２絶縁膜に比誘電率ε２が２０のＺｒＯ₂を用いている。ゲート電極層２３０に印加できる定格電圧Ｖｍａｘが３０Ｖであるものとして設計しており、試料Ａ１にかかる第１絶縁膜の膜厚ｄ１を１２ｎｍ、第２絶縁膜の膜厚ｄ２を４０ｎｍとし、試料Ａ２にかかる第１絶縁膜の膜厚ｄ１を４ｎｍ、第２絶縁膜の膜厚ｄ２を４８ｎｍとした。これらの値を数式（８）の左辺に代入して値を求めた。数式（８）の値は、小数第一位を四捨五入した値で示している。判定の欄において、数式（８ａ）を満たさなかった場合を×、数式（８ｂ）を満たす場合を◎でそれぞれ表わす。試料Ａ１，Ａ２において、ゲート電圧を０Ｖからある電圧まで印加し、また、０Ｖにまで戻すことを繰り返し行なった際に、しきい値電圧のシフトが発生し始めるゲート電圧を調べた。数式（８ｂ）を満たした試料Ａ１では、ゲート電圧が１７Ｖで、すなわち定格電圧Ｖｍａｘの１／２以上の電圧でしきい値電圧のシフトが発生した。これに対して、数式（８ａ）を満たさない試料Ａ２では、ゲート電圧が定格電圧Ｖｍａｘの１／３である１０Ｖでしきい値電圧のシフトが発生した。

第１絶縁膜１９２は、数式（８）を満たすとともに、その膜厚ｄ１の具体的な値として、１０ｎｍ以上であることが望ましい。これは、第１絶縁膜１９２の膜厚ｄ１が薄いと、第２絶縁膜１９４の内部もしくは第１絶縁膜１９２と第２絶縁膜１９４との界面に存在する固定電荷によるクーロン散乱の影響を受け、チャネル走行するキャリアの移動度が低下するからである。

（５）−２ 第２絶縁膜１９４の膜厚
図７は第１実施の形態における他のゲート絶縁膜の仕様と実験結果を説明する説明図である。本実験例では、試料Ａ３〜試料Ａ７を作成して、第２絶縁膜１９４の膜厚の関係について調べた。各試料Ａ３〜試料Ａ７は、第１絶縁膜１９２の膜厚ｄ１を１２ｎｍで固定し、第２絶縁膜１９４の膜厚ｄ２を１０ｎｍ、２５ｎｍ、４０ｎｍ、５５ｎｍ、７０ｎｍとした。このときの各試料の定格電圧Ｖｍａｘはそれぞれ、１５Ｖ、２３Ｖ、３０Ｖ、３８Ｖ、４５Ｖであった。数式（８）の値は、小数第一位を四捨五入した値で示している。判定の欄において、数式（８ｂ）を満たす場合を◎で表わし、数式（８ａ）を満たす場合を○で表わす。試料Ａ３〜試料Ａ７において、定格電圧Ｖｍａｘの１／３の電圧をゲート電圧として印加した場合、いずれの試料についてもしきい値電圧のシフトが認められなかった。このとき、数式（８ａ）を満たしている。一方、チャネルの抵抗を低減するために、定格電圧Ｖｍａｘの１／２の電圧をゲート電圧として印加すると、５５ｎｍ（試料Ａ６）および７０ｎｍ（試料Ａ７）の場合に、しきい値電圧のシフトが認められた。

第２絶縁膜１９４の膜厚ｄ２に関しては、以下の点を考慮して定めることができる。ゲート絶縁膜を１層の第１絶縁膜１９２だけで形成した場合には、第１絶縁膜１９２が定格電圧Ｖｍａｘにおいて破壊されないために、第１絶縁膜１９２の絶縁破壊電界強度をＥ１ｂｄとすると、膜厚ｄ１との関係で、数式（９）を満たすことが好ましい。

半導体装置１０の相互コンダクタンスは、ゲート容量、すなわち、ゲート電極層２３０と半導体層との間にあるゲート絶縁膜１９０の容量に比例する値である。第１絶縁膜１９２だけでゲート絶縁膜１９０を形成した場合に、ゲート電極層２３０の単位面積当たりのゲート容量Ｃsingleは、数式（１０）で表わされる。

数式（１０）を数式（９）に代入して、数式（１１）を得る。

一方、ゲート絶縁膜１９０に２層の絶縁膜を用いた場合に、ゲート容量Ｃmultiは、第１膜および第２膜のゲート容量をＣ１，Ｃ２とすると、数式（１２）で表わされる。

各層のゲート容量Ｃ１，Ｃ２は、数式（１３）の関係を有するから、数式（１２）は、数式（１４）で表わされる。

第２絶縁膜１９４は、比誘電率ε２の高い絶縁材料を用いると、ゲート容量を高めることが可能となる。しかし、膜厚ｄ２が厚くなりすぎると、ゲート容量は、第１絶縁膜１９２だけを用いた場合より低下してしまい、ゲート絶縁膜１９０を２層にする利点が低減される。よって、数式（１５）の条件を満たすことが好ましい。

数式（１５）は、 数式（１１）および数式（１４）を代入すると、数式（１６）となる。

したがって、ゲート絶縁膜１９０の各層の膜厚ｄ１および膜厚ｄ２は、数式（１６）を満たす構成とすることで、同じゲート電圧を印加しても、相互コンダクタンスの高い、すなわちチャネル抵抗の低い半導体装置１０が実現できる。例えば、本実施の形態のように第１絶縁膜に比誘電率ε１が４のＳｉＯ₂、第２絶縁膜に比誘電率ε２が２０のＺｒＯ₂を用い、定格電圧Ｖｍａｘを３０Ｖで設計した半導体装置においては、以下の構成とすることが好ましい。第１絶縁膜ＳｉＯ₂の絶縁破壊電界強度Ｅ１ｂｄが１０ＭＶ／ｃｍであり、膜厚ｄ１を１２ｎｍとした場合には、膜厚ｄ２は９０ｎｍ以下であることが好ましい。

Ｂ．第２実施の形態
図８は第２実施の形態における半導体装置３００の構成を模式的に示す断面図である。半導体装置３００は、いわゆる横型のＭＯＳＦＥＴであり、窒化ガリウム（ＧａＮ）を用いて形成された半導体素子である。半導体装置３００は、例えば電力制御に用いられ、パワーデバイスとも呼ばれる。半導体装置３００は、基板３１０と、バッファ層３２０と、Ｐ型半導体層３３０と、第２のＮ型半導体層３４０と、第３のＮ型半導体層３５０とを積層して構成されている。基板３１０は、ケイ素（Ｓｉ）から形成された基板である。バッファ層３２０は、薄いアンドープＡｌＮ層の上に薄いアンドープＧａＮ層を積んだ多層の窒化物半導体層から形成されている。Ｐ型半導体層３３０は、ＧａＮであり、マグネシウム（Ｍｇ）をアクセプタとして含有する。第２のＮ型半導体層３４０は、ＧａＮであり、Ｐ型半導体層３３０にイオン注入によってＳｉをドナーとして添加した高濃度のｎ層である。第２のＮ型半導体層３４０は、Ｐ型半導体層３３０上に２箇所（図８の両側）形成されている。第３のＮ型半導体層３５０は、ＧａＮであり、Ｐ型半導体層３３０にイオン注入によってＳｉをドナーとして添加したｎ層であり、第２のＮ型半導体層３４０よりドナーの濃度が低く形成されている。なお、第２のＮ型半導体層３４０および第３のＮ型半導体層３５０は、ドナーとして作用するものであれば、Ｓｉ以外でもよく、また、イオン注入法のほかに、不純物拡散や選択再成長などの他の方法を用いて形成してもよい。

第２のＮ型半導体層３４０、Ｐ型半導体層３３０および第３のＮ型半導体層３５０上には、ゲート絶縁膜３９０が積層されている。ゲート絶縁膜３９０は、半導体層の面上の第１絶縁膜３９２と、第１絶縁膜３９２に積層された第２絶縁膜３９４とを備えている。ゲート絶縁膜３９０には、コンタクトホール３６０が２箇所（図８の両側）に形成されている。各々のコンタクトホール３６０にソース電極層４１０およびドレイン電極層４２０が、両側の第２のＮ型半導体層３４０に接触するようにそれぞれ形成されている。また、ゲート絶縁膜３９０の外面（半導体層と接している面とは反対の面）であって、ソース電極層４１０側の第２のＮ型半導体層３４０と第３のＮ型半導体層３５０との間には、ゲート電極層４３０が形成されている。

半導体装置３００の動作について説明する。ゲート電極層４３０にゲート電圧が印加されていない状態では、Ｐ型半導体層３３０の存在により、ソース電極層４１０とドレイン電極層４２０との間は導通していない。一方、ゲート電極層４３０に所定値以上のゲート電圧が印加されると、ソース電極層４１０側の第２のＮ型半導体層３４０と、第３のＮ型半導体層３５０と、の間のＰ型半導体層３３０に反転層が形成される。この反転層がチャネルとして機能することにより、ソース電極層４１０とドレイン電極層４２０との間に電圧を印加すると、ソース電極層４１０とドレイン電極層４２０とは、ソース電極層４１０側の第２のＮ型半導体層３４０と、Ｐ型半導体層３３０に形成された反転層と、第３のＮ型半導体層３５０と、ドレイン電極層４２０側の第２のＮ型半導体層３４０とを介して導通する。

図９は第２実施の形態におけるゲート絶縁膜の仕様と実験結果を説明する説明図であり、試料Ｂ１，試料Ｂ２を示している。半導体装置３００の構成のうち、ゲート絶縁膜３９０の仕様を変更することにより、試料Ｂ１，試料Ｂ２を作成した。第１絶縁膜として、試料Ｂ１では比誘電率ε１が４のＳｉＯ₂を用い、試料Ｂ２では比誘電率ε１が８のＡｌ₂Ｏ₃を用いた。第２絶縁膜として、試料Ｂ１，試料Ｂ２のどちらも、比誘電率ε２が２４のＺｒＯＮを用いた。ゲート電極層４３０に印加できる定格電圧Ｖｍａｘが３０Ｖであるものとして設計しており、試料Ｂ１、Ｂ２とも、第１絶縁膜の膜厚ｄ１を１０ｎｍ、第２絶縁膜の膜厚ｄ２を５０ｎｍとした。第１実施の形態と同様にしきい値電圧のシフトを調べた。数式（８）の値は、小数第一位を四捨五入した値で示している。判定の欄において、数式（８ｂ）を満たす場合を◎で表わす。その結果、試料Ｂ１、試料Ｂ２の仕様とも数式（８ｂ）の条件を満たしており、第１絶縁膜にＳｉＯ₂を用いた試料Ｂ１では定格電圧Ｖｍａｘの１／２を１Ｖ越えた１６Ｖでしきい値電圧のシフトが発生し、一方、第１絶縁膜にＡｌ₂Ｏ₃を用いた試料Ｂ２では、定格電圧Ｖｍａｘの１／２を十分に越えた２２Ｖでしきい値電圧のシフトが発生した。

Ｃ．第３実施の形態
図１０は第３実施の形態における半導体装置３００Ｃの構成を模式的に示す断面図である。半導体装置３００Ｃは、図８の半導体装置３００の構成のうち、絶縁膜に特徴を有する。すなわち、ゲート絶縁膜３９０Ｃは、第１絶縁膜３９２Ｃと、第１絶縁膜３９２Ｃ上に形成された第２絶縁膜３９４Ｃとから形成されている。第２絶縁膜３９４Ｃは、材質の異なる２層である第１膜３９４Ｃａと第２膜３９４Ｃｂとを積層することにより形成されている。
図１１は第３実施の形態におけるゲート絶縁膜の仕様と実験結果を説明する説明図であり、試料Ｃ１を示している。試料Ｃ１では、第１絶縁膜３９２Ｃに比誘電率ε１が４のＳｉＯ₂を用い、第２絶縁膜３９４Ｃのうち、第１膜３９４Ｃａに比誘電率ε２ａが８のＡｌ₂Ｏ₃、第２膜３９４Ｃｂに比誘電率ε２ｂが２４のＺｒＯＮをそれぞれ用いた。試料Ｃ１では、ゲート電極層４３０に印加できる定格電圧Ｖｍａｘが３０Ｖであるものとして設計している。ここで、第２絶縁膜３９４Ｃにおける比誘電率ε２の平均値は、数式（１７）から第１膜３９４Ｃａと第２膜３９４Ｃｂの合計の膜厚ｄ２を求め、さらに直列容量の計算式である数式（１８）を変形した数式（１９）を用いて求めている。試料Ｃ１の仕様では、数式（１９）で計算すると、第２絶縁膜３９４Ｃにおける比誘電率ε２の平均値が１６となる。

試料Ｃ１では、第１絶縁膜３９２Ｃの膜厚ｄ１が１０ｎｍである。第２絶縁膜３９４Ｃの膜厚ｄ２は、数式（１７）から求められる。試料Ｃ１では、第１膜３９４Ｃａおよび第２膜３９４Ｃｂの膜厚ｄ２ａ，ｄ２ｂが１０ｎｍ、３０ｎｍであるから、合計の膜厚ｄ２が４０ｎｍとなる。

第１実施の形態と同様にしきい値電圧のシフトを調べた。数式（８）の値は、小数第一位を四捨五入した値で示している。判定の欄において、数式（８ｂ）を満たす場合を◎で表わす。数式（８ｂ）を満たした本実施の形態では、ゲート電圧が定格電圧Ｖｍａｘの１／２を越えた１７Ｖでしきい値電圧のシフトが発生した。このように、本実施の形態によれば、第２絶縁膜３９４Ｃが複数の第１膜３９４Ｃａおよび第２膜３９４Ｃｂから形成されていても、第２絶縁膜３９４Ｃにおける比誘電率ε２の平均値および合計の膜厚ｄ２を用いて設計すれば、上述した実施の形態と同様、しきい値電圧のシフトの課題を解決することができる。

Ｄ．第４実施の形態
図１２は第４実施の形態における半導体装置５００の構成を模式的に示す断面図である。半導体装置５００は、チャネル部分以外に２次元電子ガス２ＤＥＧを利用した横型のＭＯＳＦＥＴである。半導体装置５００は、基板５１０と、バッファ層５２０と、キャリア走行層５３０と、障壁層５４０とを積層して構成されている。

基板５１０は、ケイ素（Ｓｉ）から形成された基板である。基板５１０の他の構成として、サファイヤ、ＳｉＣ、ＧａＮなどの材料を用いることができる。バッファ層５２０は、薄いアンドープＡｌＮ層の上に薄いアンドープＧａＮ層を積んだ多層の窒化物半導体層から形成されている。キャリア走行層５３０は、アンドープＧａＮからなる半導体層である。障壁層５４０は、キャリア走行層５３０より禁制帯幅が広いアンドープＡｌ₀.₂₅Ｇａ_0.75Ｎからなる窒化物半導体である。

キャリア走行層５３０と障壁層５４０とのヘテロ接合界面には、正の分極電荷の影響によって、キャリア走行層５３０の側に２次元電子ガス２ＤＥＧが発生する。なお、本実施の形態では、障壁層５４０は、１層のアンドープ層ＡｌＧａＮにより形成されているが、他の実施の形態では、ＧａＮ／ＡｌＧａＮ、ＩｎＧａＮ／ＡｌＧａＮ、ＩｎＧａＮ／ＡｌＧａＮ／ＡｌＮなどの多層からなる窒化物半導体層で形成してもよい。また、障壁層５４０は、ドーピングされたＡｌＧａＮ、ＡｌＩｎＮ、ＡｌＧａＩｎＮなどの１層よりなる窒化物半導体層、Ａｌ組成やドーピング濃度の異なる複数のＡｌＧａＮ層を含んでなる多層ＡｌＧａＮ層など、１層または多層のアンドープもしくはドーピングされた層からなる他の半導体層を用いてもよい。
なお、キャリア走行層５３０と障壁層５４０とは、それぞれ１層だけであるが、障壁層５４０の上に、さらに単数または複数のキャリア走行層／障壁層対を設けてもよい。

障壁層５４０からキャリア走行層５３０の一部にかけて、ゲートリセス５６０が形成されている。ゲートリセス５６０および障壁層５４０を覆うようにゲート絶縁膜５９０が形成されている。ゲート絶縁膜５９０は、第１絶縁膜５９２上に第２絶縁膜５９４を積層することにより形成されている。ゲート絶縁膜５９０には、ゲート電極層６３０の両側にコンタクトホール５７０が形成されている。図示の左側のコンタクトホール５７０にソース電極層６１０が図示の左側の障壁層５４０に接触するように形成されている。図示の右側のコンタクトホール５７０にドレイン電極層６２０が図示の右側の障壁層５４０に接触するように形成されている。また、ゲート絶縁膜５９０の外面であって、障壁層５４０の間の上方には、ゲート電極層６３０が形成されている。ソース電極層６１０およびドレイン電極層６２０は、障壁層５４０を介してトンネル電流機構によってキャリア走行層５３０にオーム性接触している。

ゲートリセス５６０は、障壁層５４０の上面からキャリア走行層５３０の部分的な深さまで彫り込むことによって形成されている。すなわち、ゲートリセス５６０の深さは、ゲート電極層６３０にゲート電圧を印加していない状態にて、ソース電極層６１０とドレイン電極層６２０の間の電流を抑制してノーマリーオフを実現するために、ソース電極層６１０とゲート電極層６３０の間の２次元電子ガス２ＤＥＧと、ゲート電極層６３０とドレイン電極層６２０の間の２次元電子ガス２ＤＥＧとが、ゲート電圧の印加なしの状態で、十分に分離されるように形成されている。なお、ゲートリセス５６０の側面は、キャリア走行層５３０および障壁層５４０に対して垂直であることを要せず、側面は傾斜して形成されていてもよい。コンタクトホール５７０の側面も同様に傾斜して形成されていてもよい。

半導体装置５００の動作について説明する。ゲート電極層６３０にゲート電圧を印加すれば、その下方と側方に接するゲート絶縁膜５９０のうち、ゲート絶縁膜５９０の下方と側方に接するキャリア走行層５３０に電子が蓄積される。これらの電子によって、ソース電極層６１０とドレイン電極層６２０との間に形成されている２次元電子ガス２ＤＥＧが接続される。よって、ソース電極層６１０とドレイン電極層６２０との間に電圧を印加すれば、ソース電極層６１０とドレイン電極層６２０の間に電流が流れる。

図１３は第４実施の形態におけるゲート絶縁膜の仕様と実験結果を説明する説明図であり、試料Ｄ１，試料Ｄ２を示している。試料Ｄ１，Ｄ２では、第１絶縁膜５９２に比誘電率ε１が４のＳｉＯ₂、第２絶縁膜５９４に比誘電率ε２が１６のＨｆＯ₂を用いている。試料Ｄ１では、第１絶縁膜５９２の膜厚ｄ１を１０ｎｍ、第２絶縁膜５９４の膜厚ｄ２を４０ｎｍとした。試料Ｄ２では、第１絶縁膜５９２の膜厚ｄ１を４ｎｍ、第２絶縁膜５９４の膜厚ｄ２を５５ｎｍとした。これらの値を数式（８）の左辺に代入して値を求めた。試料Ｄ１，Ｄ２について、第１実施の形態と同様にしきい値電圧のシフトを調べた。数式（８）の値は、小数第一位を四捨五入した値で示している。判定の欄において、数式（８ｂ）を満たす場合を◎で表わし、数式（８ａ）を満たす場合を○で表わす。試料Ｄ１，Ｄ２は、定格電圧Ｖｍａｘが３０Ｖで設計している。数式(８ｂ)を満たした試料Ｄ１では、定格電圧Ｖｍａｘの１／２以上である１７Ｖでしきい値電圧のシフトが発生した。一方、数式(８ａ)を満たした試料Ｄ２では、定格電圧Ｖｍａｘの１／３である１０Ｖではしきい値電圧のシフトは発生しなかったが、定格電圧Ｖｍａｘの１／２未満である１３Ｖでしきい値電圧のシフトが発生した。
本実施の形態においても、上述の第１実施の形態などと同様に、第２絶縁膜５９４の材料が結晶化して膜中にキャリアの捕獲準位を形成しても、しきい値電圧のシフトの発生を抑制することができる。

Ｅ．その他の変形例
上記各実施の形態では、第１絶縁膜は、二酸化ケイ素（ＳｉＯ₂）や酸化アルミニウム（Ａｌ₂Ｏ₃）、窒化ケイ素（ＳｉＮ）、酸窒化アルミニウム（ＡｌＯＮ）など、比較的耐圧の高い絶縁膜として形成されうる。そのような態様において、第１絶縁膜は、ＦＮ（Fowler-Nordheim）型のトンネル電流が発生する電界強度が７〜８ＭＶ／ｃｍにおいて発生する絶縁膜であれば、同様に適用できる。
また、第２絶縁膜は、１層または２層の構成について説明したが、３層以上でも同様に適用できる。また、第２絶縁膜は、Ａｌ₂Ｏ₃、ＨｆＯ₂、ＺｒＯ₂ 、ＺｒＯＮを用いて説明したが、第１絶縁膜との関係で、ｄ１＜ｄ２，ε１＜ε２が成立する膜を用いることで同様に適用できる。

半導体層の材料として、ＧａＮでなくても、ＳｉＣ、Ｓｉなど、他の材料系による半導体装置であってもよく、また、縦型、および横型ＭＯＳＦＥＴに限らず、ＩＧＢＴ（Insulated Gate Bipolar Transistor）など、絶縁ゲート構造を有する他の半導体装置でも同様に実施可能である。

上記実施の形態において、ゲート電極層に印加できる定格電圧Ｖｍａｘは、３０Ｖで設計した場合について説明したが、これに限らず、定格電圧Ｖｍａｘが１０Ｖ以上の半導体装置に有効であり、定格電圧Ｖｍａｘが１５Ｖや２０Ｖ、５０Ｖや１００Ｖ、１０００Ｖなどであってもよく、また１０００Ｖを越えるものであっても、同様に実施することができ、定格電圧Ｖｍａｘの値は、上述した実施の形態に限定されない。

本発明は、上述の実施の形態や変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施の形態、変形例中の技術的特徴は、上述の課題の一部又は全部を解決するために、あるいは、上述の効果の一部又は全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。

１０…半導体装置
１１０…基板
１２０…第１のＮ型半導体層
１３０…Ｐ型半導体層
１４０…第２のＮ型半導体層
１５０…ゲートトレンチ
１６０…リセス
１９０…ゲート絶縁膜
１９２，１９４…第１および第２絶縁膜
２１０…ソース電極層
２２０…ドレイン電極層
２３０…ゲート電極層
２４０…Ｐボディ電極層
３００…半導体装置
３００Ｃ…半導体装置
３１０…基板
３２０…バッファ層
３３０…Ｐ型半導体層
３４０…第２のＮ型半導体層
３５０…第３のＮ型半導体層
３６０…コンタクトホール
３９０…ゲート絶縁膜
３９０Ｃ…ゲート絶縁膜
３９２…第１絶縁膜
３９２Ｃ…第１絶縁膜
３９４…第２絶縁膜
３９４Ｃ…第２絶縁膜
３９４Ｃａ…第１膜
３９４Ｃｂ…第２膜
４１０…ソース電極層
４２０…ドレイン電極層
４３０…ゲート電極層
５００…半導体装置
５１０…基板
５２０…バッファ層
５３０…キャリア走行層
５４０…障壁層
５６０…ゲートリセス
５７０…コンタクトホール
５９０…ゲート絶縁膜
５９２…第１絶縁膜
５９４…第２絶縁膜
６１０…ソース電極層
６２０…ドレイン電極層
６３０…ゲート電極層

Claims (13)

1. 電力制御用の半導体装置の動作方法であって、
   半導体装置は、半導体層の一方の面に積層されたゲート絶縁膜と、上記ゲート絶縁膜の上に積層され、該ゲート絶縁膜を介して上記半導体層にチャネルを形成するための電圧を印加するためのゲート電極層とを備え、
   上記ゲート絶縁膜は、上記半導体層の一方の面に積層された第１絶縁膜と、上記第１絶縁膜と上記ゲート電極層との間に配置された第２絶縁膜とを備え、
   上記第１および第２絶縁膜の比誘電率をε１，ε２とし、上記第１および第２絶縁膜の膜厚をｄ１［ｎｍ］，ｄ２［ｎｍ］としたときに、ｄ１＜ｄ２、かつε１＜ε２であり、
   絶縁破壊を起こすことなく前記ゲート電極層に印加することができる最大電圧である定格電圧をＶｍａｘ［Ｖ］としたときに、
   前記半導体装置は、
   Ｖｍａｘが、１０Ｖ以上であり、
   しきい値電圧のシフトが発生する電圧が、Ｖｍａｘ／２以上であり、
   式（Ｃ２）の関係を満たし、
   前記半導体装置の動作方法は、
   Ｖｍａｘの１／３〜１／２のゲート電圧で動作させることによりしきい値電圧のシフトを抑制し、
   上記第１絶縁膜の絶縁破壊電界強度をＥ１ｂｄ［ＭＶ／ｃｍ］としたとき、上記ゲート絶縁膜は、次式（Ｃ３ａ）を満たす半導体装置の動作方法。
   

   

   
2. 請求項１に記載の半導体装置の動作方法において
   上記絶縁破壊電界強度Ｅ１ｂｄは、１０ＭＶ／ｃｍである半導体装置の動作方法。
3. 請求項１または２に記載の半導体装置の動作方法において
   前記半導体装置は、
   ソース電極層が接続されるＮ型半導体層と、
   ドレイン電極層が接続されるＮ型半導体層と、
   上記半導体層の一部であって、前記ソース電極層が接続されるＮ型半導体層と前記ドレイン電極層が接続されるＮ型半導体層との間に位置し、前記ゲート電極層が積層されている前記ゲート絶縁膜が積層されたＰ型半導体層と、を備え、さらに、
   前記Ｐ型半導体層と前記ドレイン電極層が接続されるＮ型半導体層との間に位置し、前記ドレイン電極層が接続されるＮ型半導体層よりもドナー濃度が低いＮ型半導体層を備える、半導体装置の動作方法。
4. 電力制御用の半導体装置の動作方法であって、
   半導体装置は、半導体層の一方の面に積層されたゲート絶縁膜と、上記ゲート絶縁膜の上に積層され、該ゲート絶縁膜を介して上記半導体層にチャネルを形成するための電圧を印加するためのゲート電極層とを備え、
   上記ゲート絶縁膜は、上記半導体層の一方の面に積層された第１絶縁膜と、上記第１絶縁膜と上記ゲート電極層との間に配置された第２絶縁膜とを備え、
   上記第１および第２絶縁膜の比誘電率をε１，ε２とし、上記第１および第２絶縁膜の膜厚をｄ１［ｎｍ］，ｄ２［ｎｍ］としたときに、ｄ１＜ｄ２、かつε１＜ε２であり、
   絶縁破壊を起こすことなく前記ゲート電極層に印加することができる最大電圧である定格電圧をＶｍａｘ［Ｖ］としたときに、
   前記半導体装置は、
   Ｖｍａｘが、１０Ｖ以上であり、
   しきい値電圧のシフトが発生する電圧が、Ｖｍａｘ／２以上であり、
   式（Ｃ２）の関係を満たし、
   前記半導体装置の動作方法は、
   Ｖｍａｘの１／３〜１／２のゲート電圧で動作させることによりしきい値電圧のシフトを抑制し、
   上記第１絶縁膜の絶縁破壊電界強度Ｅ１ｂｄは、１０ＭＶ／ｃｍである半導体装置の動作方法。
   

   
5. 請求項４記載の半導体装置の動作方法において、
   上記第１絶縁膜の絶縁破壊電界強度をＥ１ｂｄ［ＭＶ／ｃｍ］としたとき、上記ゲート絶縁膜は、次式（Ｃ３ａ）を満たす半導体装置の動作方法。
   

   
6. 請求項１から請求項５までのいずれか１項に記載の半導体装置の動作方法において、
   前記第１絶縁膜に印加される電界強度が８ＭＶ／ｃｍ以下である、半導体装置の動作方法。
7. 請求項１から請求項６までのいずれか１項に記載の半導体装置の動作方法において、
   前記膜厚ｄ１，ｄ２は、前記半導体層のチャネルが形成される領域を覆う前記第１および第２絶縁膜の厚さである、半導体装置の動作方法。
8. 請求項１から請求項７までのいずれか１項に記載の半導体装置の動作方法において、
   前記半導体装置は、縦型ＭＯＳＦＥＴである、半導体装置の動作方法。
9. 請求項１から請求項７までのいずれか１項に記載の半導体装置の動作方法において、
   前記半導体装置は、横型ＭＯＳＦＥＴである、半導体装置の動作方法。
10. 請求項４から９のいずれか１項に記載の半導体装置の動作方法において
    前記半導体装置は、
    ソース電極層が接続されるＮ型半導体層と、
    ドレイン電極層が接続されるＮ型半導体層と、
    上記半導体層の一部であって、前記ソース電極層が接続されるＮ型半導体層と前記ドレイン電極層が接続されるＮ型半導体層との間に位置し、前記ゲート電極層が積層されている前記ゲート絶縁膜が積層されたＰ型半導体層と、を備え、さらに、
    前記Ｐ型半導体層と前記ドレイン電極層が接続されるＮ型半導体層との間に位置し、前記ドレイン電極層が接続されるＮ型半導体層よりもドナー濃度が低いＮ型半導体層を備える、半導体装置の動作方法。
11. 電力制御用の半導体装置の設計方法であって、
    半導体装置は、半導体層の一方の面に積層されたゲート絶縁膜と、上記ゲート絶縁膜の上に積層され、該ゲート絶縁膜を介して上記半導体層にチャネルを形成するための電圧を印加するためのゲート電極層とを備え、
    上記ゲート絶縁膜は、上記半導体層の一方の面に積層された第１絶縁膜と、上記第１絶縁膜と上記ゲート電極層との間に配置された第２絶縁膜とを備え、
    絶縁破壊を起こすことなく前記ゲート電極層に印加することができる最大電圧である定格電圧をＶｍａｘ［Ｖ］としたときに、
    前記半導体装置は、
    Ｖｍａｘが、１０Ｖ以上であり、
    Ｖｍａｘの１／３〜１／２のゲート電圧で動作されることによりしきい値電圧のシフトが抑制され、
    しきい値電圧のシフトが発生する電圧が、Ｖｍａｘ／２以上であり、
    上記第１および第２絶縁膜の比誘電率をε１，ε２とし、上記第１および第２絶縁膜の膜厚をｄ１［ｎｍ］，ｄ２［ｎｍ］としたときに、
    前記半導体装置の設計方法は、
    ｄ１＜ｄ２、かつε１＜ε２であり、
    式（Ｃ２）の関係を満たすように前記半導体装置を設計し、
    上記第１絶縁膜の絶縁破壊電界強度をＥ１ｂｄ［ＭＶ／ｃｍ］としたとき、上記ゲート絶縁膜は、次式（Ｃ３ａ）を満たす半導体装置の設計方法。
    

    

    
12. 請求項１１に記載の半導体装置の設計方法において
    上記絶縁破壊電界強度Ｅ１ｂｄは、１０ＭＶ／ｃｍである半導体装置の設計方法。
13. 請求項１１または１２に記載の半導体装置の設計方法において
    前記半導体装置は、
    ソース電極層が接続されるＮ型半導体層と、
    ドレイン電極層が接続されるＮ型半導体層と、
    上記半導体層の一部であって、前記ソース電極層が接続されるＮ型半導体層と前記ドレイン電極層が接続されるＮ型半導体層との間に位置し、前記ゲート電極層が積層されている前記ゲート絶縁膜が積層されたＰ型半導体層と、を備え、さらに、
    前記Ｐ型半導体層と前記ドレイン電極層が接続されるＮ型半導体層との間に位置し、前記ドレイン電極層が接続されるＮ型半導体層よりもドナー濃度が低いＮ型半導体層を備える、半導体装置の設計方法。

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