JP6439419B2 - ドライバー及び電子機器 - Google Patents

Description

本発明は、ドライバー及び電子機器等に関する。

プロジェクターや情報処理装置、携帯型情報端末等の種々の電子機器において表示装置（例えば液晶表示装置）が用いられている。このような表示装置では高精細化が進んでおり、それに伴ってドライバーが１つの画素を駆動する時間が短くなっている。例えば、電気光学パネル（例えば液晶表示パネル）を駆動する手法として相展開駆動がある。この駆動手法では、例えば１回に８本のソース線を駆動し、それを１６０回繰り返して１２８０本のソース線を駆動する。ＷＸＧＡ（１２８０×７６８画素）のパネルを駆動する場合、上記１６０回の駆動（即ち水平走査線１本の駆動）を７６８回繰り返すことになる。リフレッシュレートを６０Ｈｚとすると、単純計算で１画素あたりの駆動時間は約１３５ナノ秒である。実際には、画素を駆動しない期間（例えばブランキング期間等）があるため、１画素あたりの駆動時間は約７０ナノ秒程度と更に短くなる。

特開２０００−３４１１２５号公報 特開２００１−１５６６４１号公報

上記のような画素の駆動時間の短縮にともなって、アンプ回路によって時間内にデータ電圧の書き込みを終えることが困難になりつつある。このような課題を解決する駆動手法として、キャパシターの電荷再分配により電気光学パネルを駆動する手法（以下、容量駆動と呼ぶ）が考えられる。例えば、特許文献１、２には、キャパシターの電荷再分配をＤ／Ａ変換に利用した技術が開示されている。Ｄ／Ａ変換回路では、駆動側の容量と負荷側の容量が共にＩＣに内蔵されており、それらの容量の間で電荷再分配が生じる。例えば、このようなＤ／Ａ変換回路の負荷側の容量をＩＣ外部の電気光学パネルの容量に置き換え、ドライバーとして用いたとする。この場合、ドライバー側の容量と電気光学パネル側の容量との間で電荷再分配が行われる。

しかしながら、電気光学パネルの入力端子の抵抗（例えば静電保護用の抵抗）によって電荷の移動が妨げられるため、一時的にドライバーの出力端子の電圧が所望のデータ電圧よりも上昇（又は下降）するという課題がある。この電圧の上昇（又は下降）が電源電圧を超えた（又は下回った）場合、例えば、ドライバーの静電保護素子（例えば出力端子と電源の間に設けられたダイオード）を介して電源に電荷が抜けてしまい、電荷再分配の電荷が保存しなくなる。そうすると、所望のデータ電圧が得られなくなってしまう。或いは、電圧の上昇（又は下降）がトランジスター等の耐圧を超えてしまい、ドライバーが故障する可能性がある。

本発明の幾つかの態様によれば、容量駆動の出力端子の電圧上昇（又は下降）を抑制できるドライバー及び電子機器等を提供できる。

本発明の一態様は、階調データに対応する第１〜第ｎのキャパシター駆動電圧（ｎは２以上の自然数）を第１〜第ｎのキャパシター駆動用ノードに出力するキャパシター駆動回路と、前記第１〜第ｎのキャパシター駆動用ノードとデータ電圧出力端子との間に設けられる第１〜第ｎのキャパシターを有するキャパシター回路と、を含み、前記キャパシター駆動回路は、前記第１〜第ｎのキャパシター駆動電圧を出力する第１〜第ｎの駆動部を有し、前記第１〜第ｎのキャパシターの容量のうちの第ｎのキャパシターの容量が最大である場合に、前記第１〜第ｎの駆動部のうちの第ｎの駆動部が、前記第ｎのキャパシター駆動電圧を出力した後に、前記第１〜第ｎの駆動部のうちの第ｎ−１の駆動部が、前記第１〜第ｎのキャパシター駆動電圧のうちの第ｎ−１のキャパシター駆動電圧を出力するドライバーに関係する。

本発明の一態様によれば、容量が最大の第ｎのキャパシターを駆動する第ｎの駆動部が第ｎのキャパシター駆動電圧を出力した後に、第ｎ−１のキャパシターを駆動する第ｎ−１の駆動部が第ｎ−１のキャパシター駆動電圧を出力する。このような駆動を行うことで、容量が最大の第ｎのキャパシターからデータ電圧出力端子への電荷供給が開始された後に、第ｎ−１のキャパシターからデータ電圧出力端子への電荷供給が開始される。これにより、容量駆動の出力端子の電圧上昇（又は下降）を抑制することができる。

また本発明の一態様では、前記第１〜第ｎのキャパシターの容量のうちの第ｉのキャパシター（ｉは１≦ｉ≦ｎの自然数）の容量が第ｊのキャパシター（ｊ＜ｉ、ｊは１≦ｊ≦ｎの自然数）の容量よりも大きい場合に、前記第１〜第ｎの駆動部のうちの第ｉの駆動部が、前記第１〜第ｎのキャパシター駆動電圧のうちの第ｉのキャパシター駆動電圧を出力した後に、前記第１〜第ｎの駆動部のうちの第ｊの駆動部が、前記第１〜第ｎのキャパシター駆動電圧のうちの第ｊのキャパシター駆動電圧を出力してもよい。

このようにすれば、第ｉのキャパシターからデータ電圧出力端子への電荷供給の開始タイミングと第ｊのキャパシターからデータ電圧出力端子への電荷供給の開始タイミングとがずれるので、データ電圧出力端子の電圧の上昇を抑えることができる。また、より容量が大きい第ｉのキャパシターを先に駆動することで、容量駆動の高速性を維持できる。

また本発明の一態様では、前記第ｉの駆動部における信号の遅延時間をｔｄｉとし、前記第ｊの駆動部における信号の遅延時間をｔｄｊとする場合に、ｔｄｉ＞ｔｄｊであり、前記第ｉの駆動部に入力される第ｉの入力信号に対する、前記第ｊの駆動部に入力される第ｊの入力信号の遅延時間は、ｔｄｉ−ｔｄｊよりも大きくてもよい。

第ｉの駆動部が出力する第ｉのキャパシター駆動電圧から、第ｊの駆動部が出力する第ｊのキャパシター駆動電圧までの遅延時間は、第ｉの入力信号から第ｊの入力信号までの遅延時間から駆動部における遅延時間の差（ｔｄｉ−ｔｄｊ）を引いたものとなる。本発明の一態様によれば、第ｉの入力信号に対する第ｊの入力信号の遅延時間を駆動部における遅延時間の差（ｔｄｉ−ｔｄｊ）よりも大きいので、第ｉの駆動部が第ｉのキャパシター駆動電圧を出力した後に第ｊの駆動部が第ｊのキャパシター駆動電圧を出力できる。

また本発明の一態様では、前記第１〜第ｎの駆動部への第１〜第ｎの入力信号を出力する信号出力回路を含み、前記信号出力回路は、前記第１〜第ｎの入力信号のうちの第ｎの入力信号よりも、前記第１〜第ｎの入力信号のうちの第ｎ−１の入力信号を遅延させて、前記第１〜第ｎの入力信号を前記第１〜第ｎの駆動部に出力してもよい。

このようにすれば、第ｎの駆動部へ入力される第ｎの入力信号に対して、第ｎ−１の駆動部へ入力される第ｎ−１の入力信号を遅延させることができる。そして、この第ｎの入力信号を第ｎの駆動部がバッファリングし、第ｎ−１の入力信号を第ｎ−１の駆動部がバッファリングすることで、第ｎの駆動部が第ｎのキャパシター駆動電圧を出力した後に第ｎ−１の駆動部が第ｎ−１のキャパシター駆動電圧を出力できる。

また本発明の一態様では、前記第１〜第ｎの駆動部への第１〜第ｎの入力信号を出力する信号出力回路を含み、前記信号出力回路は、前記第１〜第ｎの入力信号のうちの第ｉの入力信号（ｉは１≦ｉ≦ｎの自然数）よりも前記第１〜第ｎの入力信号のうちの第ｊの入力信号（ｊ＜ｉ、ｊは１≦ｊ≦ｎの自然数）を遅延させて、前記第１〜第ｎの入力信号を前記第１〜第ｎの駆動部に出力してもよい。

このようにすれば、第ｉの駆動部へ入力される第ｉの入力信号に対して、第ｊの駆動部へ入力される第ｊの入力信号を遅延させることができる。そして、この第ｉの入力信号を第ｉの駆動部がバッファリングし、第ｊの入力信号を第ｊの駆動部がバッファリングすることで、第ｉの駆動部が第ｉのキャパシター駆動電圧を出力した後に第ｊの駆動部が第ｊのキャパシター駆動電圧を出力できる。

また本発明の一態様では、前記第１〜第ｎの駆動部の駆動能力をＤ１〜Ｄｎとし、前記第１〜第ｎのキャパシターの容量をＣ１〜Ｃｎとした場合に、Ｄｎ／Ｃｎ＜Ｄ１／Ｃ１となるように前記第ｎの駆動部の駆動能力Ｄｎが設定されてもよい。

Ｄｎ／Ｃｎ＜Ｄ１／Ｃ１となるように第ｎの駆動部の駆動能力Ｄｎを設定することで、データ電圧出力端子に対する電荷供給量が最大の第ｎのキャパシターを駆動する第ｎのキャパシター駆動電圧の変化の傾きを、第１のキャパシターを駆動する第１のキャパシター駆動電圧の変化の傾きよりも小さくできる。これにより、容量駆動の出力端子の電圧上昇（又は下降）を抑制することが可能になる。

また本発明の一態様では、前記第１〜第ｎの駆動部のうち少なくとも前記第ｎの駆動部は、駆動能力が可変の駆動部であってもよい。

このようにすれば、第１〜第ｎのキャパシターのうち容量が最大の第ｎのキャパシターを駆動する第ｎの駆動部の駆動能力を可変に調整できる。これにより、最大容量の第ｎのキャパシターを駆動する第ｎの駆動部の駆動能力を下げることが可能になり、容量駆動の出力端子の電圧上昇（又は下降）を抑制することが可能になる。

また本発明の一態様では、前記データ電圧出力端子と基準電圧のノードとの間に設けられる可変容量回路を含み、前記可変容量回路の容量と電気光学パネル側容量を加算した容量と、前記キャパシター回路の容量とが、所与の容量比関係になるように、前記可変容量回路の容量が設定されていてもよい。

このようにすれば、電気光学パネル側容量が異なる場合であっても、それに応じて可変容量回路の容量を調整することによって所与の容量比関係が実現され、その容量比関係に対応した所望のデータ電圧の範囲を実現できる。即ち、種々の接続環境（例えば、ドライバーに接続される電気光学パネルの機種や、ドライバーが実装されるプリント基板の設計等）において汎用可能な容量駆動を実現できる。

また本発明の他の態様は、上記のいずれかに記載されたドライバーを含む電子機器に関係する。

ドライバーの第１構成例。 図２（Ａ）、図２（Ｂ）は、階調データに対応するデータ電圧の説明図。 ドライバーと電気光学パネルの模式図。 比較例における容量駆動の出力電圧の時間変化のシミュレーション結果。 ドライバーの第２構成例。 本実施形態における容量駆動の出力電圧の時間変化のシミュレーション結果。 信号出力回路の詳細な構成例。 ラッチ部の詳細な構成例。 クロック遅延部の詳細な構成例。 遅延部の詳細な構成例。 信号出力回路の変形構成例。 図１２（Ａ）、図１２（Ｂ）は、キャパシター駆動回路の詳細な構成例。 図１３（Ａ）、図１３（Ｂ）は、本実施形態における駆動部の駆動能力の例。 図１４（Ａ）〜図１４（Ｃ）は、第１構成例におけるデータ電圧の説明図。 ドライバーの第３構成例。 図１６（Ａ）〜図１６（Ｃ）は、第２構成例におけるデータ電圧の説明図。 ドライバーの詳細な構成例。 検出回路の詳細な構成例。 可変容量回路の容量を設定する処理のフローチャート。 図２０（Ａ）、図２０（Ｂ）は、可変容量回路の容量を設定する処理の説明図。 ドライバーの第２の詳細な構成例と、電気光学パネルの詳細な構成例と、ドライバーと電気光学パネルの接続構成例。 ドライバーと電気光学パネルの動作タイミングチャート。 電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．ドライバーの第１構成例
図１に、本実施形態のドライバーの第１構成例を示す。このドライバー１００は、キャパシター回路１０、キャパシター駆動回路２０、データ電圧出力端子ＴＶＱを含む。なお以下では、キャパシターの容量値を表す符号として、そのキャパシターの符号と同一の符号を用いる。

ドライバー１００は、例えば集積回路装置（ＩＣ）により構成される。集積回路装置は、例えばシリコン基板に回路が形成されたＩＣチップ、或はＩＣチップがパッケージに収納された装置に対応する。ドライバー１００の端子（データ電圧出力端子ＴＶＱ等）は、ＩＣチップのパッド或はパッケージの端子に対応する。

キャパシター回路１０は、第１〜第ｎのキャパシターＣ１〜Ｃｎ（ｎは２以上の自然数）を含む。またキャパシター駆動回路２０は、第１〜第ｎの駆動部ＤＲ１〜ＤＲｎを含む。なお以下では、ｎ＝１０の場合を例にとって説明するが、ｎは２以上の自然数であればよい。例えばｎは、階調データのビット数と同数に設定すればよい。

キャパシターＣ１〜Ｃ１０の第ｉのキャパシター（ｉはｎ＝１０以下の自然数）の一端は、キャパシター駆動ノードＮＤＲｉに接続され、第ｉのキャパシターの他端は、データ電圧出力ノードＮＶＱに接続される。データ電圧出力ノードＮＶＱはデータ電圧出力端子ＴＶＱに接続されるノードである。キャパシターＣ１〜Ｃ１０は、２の累乗で重み付けされた容量値を有している。具体的には第ｉのキャパシターＣｉの容量値は２^{（ｉ−１）}×Ｃ１である。

第１〜第１０の駆動部ＤＲ１〜ＤＲ１０の第ｉの駆動部ＤＲｉの入力ノードには、階調データＧＤ［１０：１］の第ｉのビットＧＤｉが入力される。第ｉの駆動部ＤＲｉの出力ノードは、第ｉのキャパシター駆動ノードＮＤＲｉである。階調データＧＤ［１０：１］は第１〜第１０のビットＧＤ１〜ＧＤ１０（第１〜第ｎのビット）で構成され、ビットＧＤ１がＬＳＢに対応し、ビットＧＤ１０がＭＳＢに対応する。

第ｉの駆動部ＤＲｉは、ビットＧＤｉが第１論理レベルの場合に第１電圧レベルを出力し、ビットＧＤｉが第２論理レベルの場合に第２電圧レベルを出力する。例えば、第１論理レベルは“０”（ローレベル）、第２論理レベルは“１”（ハイレベル）、第１電圧レベルは低電位側電源ＶＳＳの電圧（例えば０Ｖ）、第２電圧レベルは高電位側電源ＶＤＤの電圧（例えば１５Ｖ）である。例えば、第ｉの駆動部ＤＲｉは、入力された論理レベル（例えばロジック電源の３Ｖ）を駆動部ＤＲｉの出力電圧レベル（例えば１５Ｖ）にレベルシフトするレベルシフターや、そのレベルシフターの出力をバッファリングするバッファー回路で構成される。

以上のように、キャパシターＣ１〜Ｃ１０の容量値は、階調データＧＤ［１０：１］のビットＧＤ１〜ＧＤ１０の桁に応じた２の累乗で重み付けされている。そして、駆動部ＤＲ１〜ＤＲ１０が、ビットＧＤ１〜ＧＤ１０に応じて０Ｖ又は１５Ｖを出力することで、その電圧によりキャパシターＣ１〜Ｃ１０が駆動される。この駆動によってキャパシターＣ１〜Ｃ１０と電気光学パネル側容量ＣＰとの間で電荷再分配が生じ、その結果としてデータ電圧出力端子ＴＶＱにデータ電圧が出力される。

電気光学パネル側容量ＣＰは、データ電圧出力端子ＴＶＱから見える容量の合計である。例えば、電気光学パネル側容量ＣＰは、プリント基板の寄生容量である基板容量ＣＰ１と、電気光学パネル２００内の寄生容量や画素容量であるパネル容量ＣＰ２と、を加算したものである。

具体的には、ドライバー１００は集積回路装置としてリジッド基板に実装され、そのリジッド基板にフレキシブル基板が接続され、そのフレキシブル基板に電気光学パネル２００が接続される。このリジッド基板やフレキシブル基板には、ドライバー１００のデータ電圧出力端子ＴＶＱと電気光学パネル２００のデータ電圧入力端子ＴＰＮとを接続する配線が設けられている。この配線の寄生容量が基板容量ＣＰ１である。また図１７で後述するように、電気光学パネル２００には、データ電圧入力端子ＴＰＮに接続されたデータ線と、ソース線と、データ線をソース線に接続するスイッチ素子と、ソース線に接続される画素回路と、が設けられる。スイッチ素子は例えばＴＦＴ（Thin Film Transistor）で構成され、ソース・ゲート間に寄生容量がある。データ線には多数のスイッチ素子が接続されるため、データ線には多数のスイッチ素子の寄生容量が付く。また、データ線やソース線とパネル基板との間に寄生容量が存在する。また、液晶表示パネルでは液晶の画素に容量がある。これらを加算したものがパネル容量ＣＰ２である。

電気光学パネル側容量ＣＰは、例えば５０ｐＦ〜１２０ｐＦである。後述するように、キャパシター回路１０の容量ＣＯ（キャパシターＣ１〜Ｃ１０の容量の合計）と電気光学パネル側容量ＣＰの比を１：２にするため、キャパシター回路１０の容量ＣＯは２５ｐＦ〜６０ｐＦとなる。集積回路に内蔵する容量としては大きいが、例えばＭＩＭ（Metal Insulation Metal）キャパシターを縦に２〜３段積み上げる断面構造にすることで、キャパシター回路１０の容量ＣＯを実現できる。

２．データ電圧
次に、階調データＧＤ［１０：１］に対してドライバー１００が出力するデータ電圧について説明する。ここでは、キャパシター回路１０の容量ＣＯ（＝Ｃ１＋Ｃ２＋・・・Ｃ１０）がＣＰ／２に設定されているとする。

図２（Ａ）に示すように、第ｉのビットＧＤｉが“０”の場合には駆動部ＤＲｉは０Ｖを出力し、第ｉのビットＧＤｉが“１”の場合には駆動部ＤＲｉは１５Ｖを出力する。図２（Ａ）には、ＧＤ［１０：１］＝“１００１１１１１１１ｂ”（末尾のｂは“”内の数が２進数であることを示す）の場合を例に示している。

まず、駆動の前に初期化を行う。即ち、ＧＤ［１０：１］＝“００００００００００ｂ”に設定して駆動部ＤＲ１〜ＤＲ１０に０Ｖを出力させ、電圧ＶＱ＝ＶＣ＝７．５Ｖを設定する。ＶＣ＝７．５Ｖは初期化電圧である。

この初期化においてデータ電圧出力ノードＮＶＱに蓄積された電荷は、以後の駆動時にも保存されるので、電荷保存から図２（Ａ）の式ＦＥが求められる。式ＦＥにおいて符号ＧＤｉはビットＧＤｉの値（“０”又は“１”）を表すものとする。式ＦＥの右辺第２項を見ると、階調データＧＤ［１０：１］が１０２４階調のデータ電圧（５Ｖ×０／１０２３、５Ｖ×１／１０２３、５Ｖ×２／１０２３、・・・、５Ｖ×１０２３／１０２３）に変換されることが分かる。図２（Ｂ）には、一例として階調データＧＤ［１０：１］の上位３ビットを変化させたときのデータ電圧（出力電圧ＶＱ）を示す。

なお、以上では正極性駆動を例にとって説明したが、本実施形態では負極性駆動を行ってもよい。また正極性駆動と負極性駆動を交互に行う反転駆動を行ってもよい。負極性駆動では、初期化においてキャパシター駆動回路２０の駆動部ＤＲ１〜ＤＲ１０の出力を全て１５Ｖに設定し、出力電圧ＶＱ＝ＶＣ＝７．５Ｖを設定する。そして、階調データＧＤ［１０：１］の各ビットの論理レベルを反転（“０”を“１”に、“１”を“０”に）してキャパシター駆動回路２０に入力し、容量駆動を行う。この場合、階調データＧＤ［１０：１］＝“０００ｈ”（末尾のｈは“”内の数が１６進数であることを示す）に対してＶＱ＝７．５Ｖが出力され、階調データＧＤ［１０：１］＝“３ＦＦｈ”に対してＶＱ＝２．５Ｖが出力され、データ電圧範囲は７．５Ｖ〜２．５Ｖとなる。

以上のようにして、キャパシター回路１０の容量ＣＯと電気光学パネル側容量ＣＰとの間で電荷再分配させ、容量駆動を行うことで、階調データＧＤ［１０：１］に対応するデータ電圧を出力できる。電荷再分配により駆動を行うことで、フィードバック制御により電圧をセトリングさせるアンプ駆動に比べて高速なセトリングが可能となる。

３．容量駆動の出力電圧の過渡的な変化
次に、容量駆動の出力電圧ＶＱの過渡的な変化について説明する。図３に、ドライバー１００と電気光学パネル２００の模式図を示す。

図３に示すように、電気光学パネル２００のデータ電圧入力端子ＴＰＮとパネル容量ＣＰ２との間には、静電保護用の抵抗素子ＲＰが設けられる。抵抗素子ＲＰの抵抗値は、例えば２００Ω〜１ｋΩである。ドライバー１００のデータ電圧出力ノードＮＶＱには、図１５で後述するように可変容量回路３０が設けられており、その可変容量回路３０の容量が容量ＣＡに対応する。キャパシター回路１０の容量をＣＯ（＝Ｃ１＋Ｃ２＋・・・＋Ｃ１０）とした場合、ＣＡ＋ＣＰ＝２ＣＯとなるように容量ＣＡが設定される。この容量ＣＡと基板容量ＣＰ１を加算したものを容量ＣＸ（＝ＣＡ＋ＣＰ１）とすると、ＣＸ＋ＣＰ２＝２ＣＯである。

仮に、キャパシター駆動回路２０の駆動部ＤＲ１〜ＤＲ１０の出力インピーダンスをゼロと仮定する。この場合、駆動部ＤＲ１〜ＤＲ１０の出力が変化したと同時にキャパシター回路１０の容量ＣＯと容量ＣＸとの間で電荷再分配が完了する。この時点では、抵抗素子ＲＰがあるためパネル容量ＣＰ２には電荷が分配されず、出力電圧ＶＱは容量ＣＯと容量ＣＸの比で決まる電圧まで上昇することになる。例えば階調データＧＤ［１０：１］が“０００ｈ”から“３ＦＦｈ”に変化したとする。パネル容量ＣＰ２を含めて電荷再分配が起こった場合のデータ電圧は７．５Ｖから１２．５Ｖに変化するが、容量ＣＸは容量ＣＸ＋ＣＰ２よりも小さいので、出力電圧ＶＱは過渡的には１２．５Ｖを超えることになる。上述のようにＣＸ＋ＣＰ２＝２ＣＯであるが、例えばＣＸ＝（１／２）・ＣＯ、ＣＰ２＝（３／２）・ＣＯであったとする。この場合、キャパシター回路１０の容量ＣＯと容量ＣＸとの間で電荷再分配が起きた時点では、出力電圧ＶＱは７．５Ｖ＋１５Ｖ・（ＣＯ／（ＣＯ＋ＣＸ））＝１７．５Ｖとなる。

図４に、比較例における容量駆動の出力電圧ＶＱの時間変化のシミュレーション結果を示す。図４は、駆動部ＤＲ１〜ＤＲ１０に供給する階調データＧＤ［１０：１］のビットＧＤ１〜ＧＤ１０を同時に“０”から“１”に変化させた場合の、駆動部ＤＲ１〜ＤＲ１０の出力電圧と容量駆動の出力電圧ＶＱの波形図である。

図４に示すように、階調データＧＤ［１０：１］が“０００ｈ”から“３ＦＦｈ”に変化した後、ほぼ同時に駆動部ＤＲ１〜ＤＲ１０の出力電圧が上昇を始めている。駆動部ＤＲ１〜ＤＲ１０の出力電圧が上昇するとキャパシターＣ１〜Ｃ１０からデータ電圧出力ノードＮＶＱに電荷が供給され、データ電圧出力ノードＮＶＱの電圧ＶＱが上昇する。駆動部ＤＲ１〜ＤＲ１０の出力電圧の上昇がほぼ同時であるため電荷供給が重なり、電圧ＶＱは急激に上昇し、電圧ＶＱは１５．５Ｖとなって電源電圧１５Ｖを超えている。

なお、シミュレーションでは駆動部ＤＲ１〜ＤＲ１０の出力インピーダンスはゼロではないので、瞬時に容量ＣＯと容量ＣＸとの間で電荷再分配が完了すると考えた場合よりも、出力電圧ＶＱの立ち上がりは急峻でなくなる。この場合、出力電圧ＶＱの最大値は低下するが、高精細なパネルを駆動するためには高速な容量駆動が必要なので、駆動部ＤＲ１〜ＤＲ１０の出力インピーダンスは低い方が望ましい。そのため、高速な容量駆動を実現しようとするとキャパシターＣ１〜Ｃ１０からの電荷供給が速くなり、電荷供給のタイミングが重なることと合わせて電圧ＶＱが電源電圧を超える可能性が高くなる。

出力電圧ＶＱが最大値に達した後は、抵抗素子ＲＰを介して容量ＣＯ、ＣＸと容量ＣＰ２との間で電荷再分配が起きるので、出力電圧ＶＱが所望のデータ電圧（１２．５Ｖ）に漸近する。図１３（Ａ）等に示すように、キャパシター回路１０の容量ＣＯは例えば６４ｐＦである。電気光学パネル２００の抵抗素子ＲＰの抵抗値を例えば５００Ωとすると、容量ＣＯ、ＣＸ、ＣＰ２と抵抗素子ＲＰの時定数はおおよそ６４ｐＦ・５００Ω＝３２ｎｓの程度である。

以上のように、容量駆動では過渡的に出力電圧ＶＱが電源電圧（１５Ｖ）を超える可能性がある。図３に示すように、ドライバー１００のデータ電圧出力端子ＴＶＱには静電保護用の回路として例えばダイオードＤＡ１、ＤＡ２が設けられているため、出力電圧ＶＱが電源電圧を超えた場合には、データ電圧出力ノードＮＶＱからダイオードＤＡ１を介して電源に電荷が抜ける。図２（Ａ）で説明したように、容量駆動では電荷が保存した状態で電荷再分配が行われることで所望のデータ電圧が出力されるので、電荷が抜けることで所望のデータ電圧が得られなくなってしまう。なお、負極性駆動の場合には過渡的に出力電圧ＶＱが電源電圧（０Ｖ）を下回る可能性があり、ダイオードＤＡ２を介して電源に電荷が抜け、所望のデータ電圧が得られなくなる。

また、ダイオードＤＡ１、ＤＡ２等による静電保護が十分でなかった場合、出力電圧ＶＱがデータ電圧出力端子ＴＶＱの耐圧を超え、静電破壊に至る可能性がある。例えば、図１５で後述する可変容量回路３０ではスイッチ素子ＳＷＡ１〜ＳＷＡ５（例えばトランジスター）がデータ電圧出力ノードＮＶＱに接続されており、このスイッチ素子ＳＷＡ１〜ＳＷＡ５が静電破壊に至る可能性がある。

以上のような現象は、電気光学パネル２００の静電保護用の抵抗素子が原因となっている。即ち、ＩＣ内部に負荷側の容量が存在する（例えば特許文献１等）のではなく、負荷側の容量（パネル容量ＣＰ２）がドライバー（ＩＣ）の外部に存在することが一因である。

４．ドライバーの第２構成例
図５に、上記のような課題を解決できる本実施形態のドライバーの第２構成例を示す。このドライバー１００は、キャパシター回路１０、キャパシター駆動回路２０、信号出力回路６０、データ電圧出力端子ＴＶＱを含む。なお、既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素については適宜説明を省略する。

信号出力回路６０は、階調データＧＤ［１０：１］に基づいてデータＤＱ［１０：１］のビットＤＱ１〜ＤＱ１０を駆動部ＤＲ１〜ＤＲ１０へ出力する。このとき、上位ビット側よりも下位ビット側の遅延時間を大きくしてビットＤＱ１〜ＤＱ１０を出力する。即ち、上位ビット側の論理レベルの変化のタイミングに対して、下位ビット側の論理レベルの変化のタイミングを遅延させる。ビットＤＱ１〜ＤＱ１０の論理レベルは、階調データＧＤ［１０：１］のビットＧＤ１〜ＧＤ１０と同じ論理レベルである。なお、負極性駆動を行う場合は、ビットＤＱ１〜ＤＱ１０の論理レベルはビットＧＤ１〜ＧＤ１０の論理レベルを反転したものであってもよい。

図６に、本実施形態における容量駆動の出力電圧ＶＱの時間変化のシミュレーション結果を示す。図６は、階調データＧＤ［１０：１］を“０００ｈ”から“３ＦＦｈ”に変化させる場合の波形図であり、図４と同条件で（即ち図５のドライバー１００を図３のような回路モデルに適用して）シミュレーションを行った場合の波形図である。

図６に示すように、信号出力回路６０は、データＤＱ［１０：１］を“０００ｈ”から“２００ｈ”、“３００ｈ”、“３８０ｈ”、“３Ｃ０ｈ”、“３ＦＦｈ”の順に変化させる。即ち、最上位のビットＤＱ１０が“０”から“１”に変化し、次にビットＤＱ９が“０”から“１”に変化し、次にビットＤＱ８が“０”から“１”に変化し、次にビットＤＱ７が“０”から“１”に変化し、次にビットＤＱ１〜ＤＱ６が“０”から“１”に変化する。図６の例では、データＤＱ［１０：１］が“２００ｈ”に変化してから“３ＦＦｈ”になるまで約５ナノ秒である。

こうすることで、電荷供給量が最も大きいキャパシターＣ１０が最初に駆動され、その後、電荷供給量が大きい方から順にキャパシターＣ９〜Ｃ７が駆動され、電荷供給量が小さいキャパシターＣ６〜Ｃ１が最後に駆動される。このように駆動タイミングがずれると、キャパシターＣ１〜Ｃ１０からデータ電圧出力ノードＮＶＱに電荷が供給されるタイミングがずれるので、電圧ＶＱの上昇が緩やかとなる。電圧ＶＱが緩やかに上昇する間に静電保護用の抵抗素子ＲＰを介してパネル容量ＣＰ２に電荷が移動していくので、電圧ＶＱのピーク値は低くなる。図６の例ではピーク値は１４．３Ｖとなっており、電源電圧１５Ｖより低くなる。

また、容量が大きいキャパシターから先に駆動を開始することで高速な容量駆動を保ちつつ、電圧ＶＱのピーク値を下げることができる。即ち、電荷供給量が大きいキャパシターを先に駆動することで、その電荷が静電保護用の抵抗素子ＲＰを介してパネル容量ＣＰ２に再分配される時間を稼ぐことができる。電荷の供給量が大きいほど電圧のセトリングには時間が掛かるので、容量が大きいキャパシターから先に駆動を開始することでセトリング時間の増加を抑制しつつ、電圧ＶＱのピーク値を下げることができる。

５．信号出力回路の詳細構成
図７〜図１０に信号出力回路６０の詳細な構成例を示す。図７に示すように、信号出力回路６０は、ラッチ部６２とクロック遅延部６４とを含む。

ラッチ部６２は階調データＧＤ［１０：１］のビットＧＤ１〜ＧＤ１０をラッチし、そのラッチしたビットＧＤ１〜ＧＤ１０をデータＤＱ［１０：１］のビットＤＱ１〜ＤＱ１０として出力する。このとき、ラッチするタイミングによってビットＤＱ１〜ＤＱ１０を出力するタイミングを異ならせる。

クロック遅延部６４は、ラッチ部６２がビットＧＤ１〜ＧＤ１０をラッチするためのクロック信号を、クロック信号ＣＬＫ（例えば図１７の制御回路４０から供給される）に基づいて生成する。このとき、ラッチするタイミングに応じて遅延させたクロック信号を生成する。

図８に、ラッチ部６２の詳細な構成例を示す。ラッチ部６２はフリップフロップ回路ＦＦ１〜ＦＦ１０を含む。

下位ビット側のフリップフロップ回路ＦＦ１〜ＦＦ６は共通のクロック信号ＣＬＫ６に基づいてビットＧＤ１〜ＧＤ６をラッチする。上位ビット側のフリップフロップ回路ＦＦ７〜ＦＦ１０は、それぞれ遅延時間が異なるクロック信号ＣＬＫ７〜ＣＬＫ１０に基づいてビットＧＤ７〜ＧＤ１０をラッチする。フリップフロップ回路は例えばクロック信号の立ち上がりで入力信号をラッチし、次のクロック信号の立ち上がりで、そのラッチした入力信号を出力する。即ち、ビットＤＱ１〜ＤＱ１０の出力タイミングは、クロック信号ＣＬＫ６〜ＣＬＫ１０の立ち上がりエッジ（又は立ち下がりエッジ）の遅延時間で決まる。

図９に、クロック遅延部６４の詳細な構成例を示す。クロック遅延部６４は、クロック信号ＣＬＫ６〜ＣＬＫ１０を出力する遅延部ＣＫＤ６〜ＣＫＤ１０を含む。

最上位ビットに対応する遅延部ＣＫＤ１０にはクロック信号ＣＬＫが入力される。遅延部ＣＫＤ１０は、そのクロック信号ＣＬＫを遅延させてクロック信号ＣＬＫ１０を出力する。遅延部ＣＫＤ９には、１つ上位のビットに対応するクロック信号ＣＬＫ１０が入力される。遅延部ＣＫＤ９は、そのクロック信号ＣＬＫ１０を遅延させてクロック信号ＣＬＫ９を出力する。同様に、遅延部ＣＫＤ８〜ＣＫＤ６には、１つ上位のビットに対応するクロック信号ＣＬＫ９〜ＣＬＫ７が入力され、遅延部ＣＫＤ８〜ＣＫＤ６は、そのクロック信号ＣＬＫ９〜ＣＬＫ７を遅延させてクロック信号ＣＬＫ８〜ＣＬＫ６を出力する。

遅延部ＣＫＤ６〜ＣＫＤ１０には、遅延時間を設定する設定値ＤＹ６［５：１］〜ＣＬ１０［５：１］が入力される。遅延部ＣＫＤ６〜ＣＫＤ１０は、設定値ＤＹ６［５：１］〜ＣＬ１０［５：１］に対応する遅延時間だけクロック信号ＣＬＫ６〜ＣＬＫ１０を遅延させる。この遅延時間は、１つ上位のビットに対応するクロック信号に対する遅延時間なので、クロック信号ＣＬＫに対しての遅延時間は、上位ビット側の遅延時間を累積したものになる。例えば、クロック信号ＣＬＫに対するクロック信号ＣＬＫ９の遅延時間は、クロック信号ＣＬＫに対するクロック信号ＣＬＫ１０の遅延時間（設定値ＤＹ１０［５：１］）と、クロック信号ＣＬＫ１０に対するクロック信号ＣＬＫ９の遅延時間（設定値ＤＹ９［５：１］）とを加算したものになる。

図１０に、遅延部ＣＫＤ６〜ＣＫＤ１０の詳細な構成例を示す。図１０は、１つの遅延部の構成を示しており、遅延部ＣＫＤ６〜ＣＫＤ１０は共通の構成である。図１０に示す遅延部は、ブロックＢＫ１〜ＢＫ５を含む。ブロックＢＫ５は論理積回路ＡＣ５、ＡＤ５と論理和回路ＯＣ５とを含む。ブロックＢＫ４は遅延回路ＤＹＣ４と論理積回路ＡＣ４、ＡＤ４と論理和回路ＯＣ４とを含む。ブロックＢＫ３は遅延回路ＤＹＣ３と論理積回路ＡＣ３、ＡＤ３と論理和回路ＯＣ３とを含む。ブロックＢＫ２は遅延回路ＤＹＣ２と論理積回路ＡＣ２、ＡＤ２と論理和回路ＯＣ２とを含む。ブロックＢＫ１は遅延回路ＤＹＣ１と論理積回路ＡＣ１、ＡＤ１と論理和回路ＯＣ１とを含む。

遅延回路ＤＹＣ１〜ＤＹＣ４は、例えば複数の（偶数個の）論理反転回路（インバーター）を直列に接続した回路で構成される。

設定値ＤＹ［５：１］のビットＤＹ５が０の場合、ビットＤＹ４〜ＤＹ１の値に関係なく、クロック信号ＣＫＩがブロックＢＫ５の論理積回路ＡＤ５と論理和回路ＯＣ５を通過してクロック信号ＣＫＱとして出力される。遅延時間は最も短い。

設定値ＤＹ［５：１］のビットＤＹ５が１の場合、クロック信号ＣＫＩがブロックＢＫ１からブロックＢＫ２、ＢＫ３、ＢＫ４を通過し、ブロックＢＫ５の論理積回路ＡＣ５と論理和回路ＯＣ５を通過してクロック信号ＣＫＱとして出力される。ビットＤＹ４〜ＤＹ１の値に応じてブロックＢＫ４〜ＢＫ１の遅延回路ＤＹＣ４〜ＤＹＣ１を通過するか否かが選択され、遅延時間が変わる。ブロックＢＫ１を例にとって説明すると、ビットＤＹ１が“０”の場合にはクロック信号ＣＫＩが論理積回路ＡＤ１と論理和回路ＯＣ１を通過し、ビットＤＹ１が“１”の場合にはクロック信号ＣＫＩが遅延回路ＤＹＣ１と論理積回路ＡＣ１と論理和回路ＯＣ１を通過する。ビットＤＹ１が“１”の場合の方が遅延時間が長い。同様にしてブロックＢＫ２〜ＢＫ４での遅延時間が決まり、ブロックＢＫ１〜ＢＫ５での遅延時間を累積したものがクロック信号ＣＫＩに対するクロック信号ＣＫＱの遅延時間となる。

６．信号出力回路の変形構成例
図１１に、信号出力回路６０の変形構成例を示す。この変形構成例は、遅延素子（バッファー）を用いてビットＧＤ１〜ＧＤ１０に対するビットＤＱ１〜ＤＱ１０の遅延時間を決める。

具体的には、最上位のビットＧＤ１０はバッファーを介さずに、そのままビットＤＱ１０として出力される。ビットＧＤ９は、５個のバッファーを介してビットＤＱ９として出力される。ビットＧＤ８は、１０個のバッファーを介してビットＤＱ８として出力される。ビットＧＤ７〜ＧＤ１は、１６個のバッファーを介してビットＤＱ７〜ＤＱ１として出力される。即ち、最上位のビットＤＱ１０の遅延時間が最小であり、下位側に向かってビットＤＱ９、ＤＱ８、ＤＱ７の順に遅延時間が大きくなる。ビットＤＱ６〜ＤＱ１の遅延時間はビットＤＱ７の遅延時間と同じである。なお、バッファーは、例えば２個の論理反転回路（インバーター）を直列に接続した回路で構成される。

上記ではバッファーの個数で遅延時間を調整する場合を例に説明したが、これに限定されず、例えばバッファーのサイズで遅延時間を調整してもよい。

以上の実施形態によれば、ドライバー１００はキャパシター駆動回路２０とキャパシター回路１０とを含む。キャパシター駆動回路２０は、階調データＧＤ［１０：１］に対応する第１〜第１０のキャパシター駆動電圧（０Ｖ又は１５Ｖ）を第１〜第１０のキャパシター駆動用ノードＮＤＲ１〜ＮＤＲ１０に出力する。キャパシター回路１０は、第１〜第１０のキャパシター駆動用ノードＮＤＲ１〜ＮＤＲ１０とデータ電圧出力端子ＴＶＱとの間に設けられる第１〜第１０のキャパシターＣ１〜Ｃ１０を有する。キャパシター駆動回路２０は、第１〜第１０のキャパシター駆動電圧を出力する第１〜第１０の駆動部ＤＲ１〜ＤＲ１０を有する。そして、第１〜第１０のキャパシターＣ１〜Ｃ１０の容量のうちの第１０のキャパシターの容量が最大である場合に、第１０の駆動部ＤＲ１０が、第１０のキャパシター駆動電圧を出力した後に、第９の駆動部ＤＲ９が、第９のキャパシター駆動電圧を出力する。

このようにすれば、容量が最大のキャパシターＣ１０と容量が次に大きいキャパシターＣ９からデータ電圧出力端子ＴＶＱへの電荷供給が異なるタイミングで開始される。容量が大きいキャパシターからの電荷供給が重ならないことで、データ電圧出力端子ＴＶＱの電圧ＶＱの上昇が抑えられ、電圧ＶＱのピーク値を下げる（又は負極性駆動の場合には上げる）ことが可能となる。これにより、電圧ＶＱのピーク値が電源電圧１５Ｖを超える（又は負極性駆動の場合には電源電圧０Ｖを下回る）ことを回避できる。

また、電荷供給量が大きい方が、その電荷がパネル容量ＣＰ２に分配されるのに時間が掛かるが、本実施形態では容量がより大きいキャパシターＣ１０を先に駆動するので、電荷分配の時間を確保しやすい。これにより、容量駆動の高速性を維持し、高精細な電気光学パネル２００に対応できる。

また本実施形態では、第ｉのキャパシターＣｉ（ｉは１≦ｉ≦ｎ＝１０の自然数）の容量が第ｊのキャパシターＣｊ（ｊ＜ｉ、ｊは１≦ｊ≦ｎ＝１０の自然数）の容量よりも大きい。この場合に、第ｉの駆動部ＤＲｉが第ｉのキャパシター駆動電圧を出力した後に、第ｊの駆動部ＤＲｊが第ｊのキャパシター駆動電圧を出力する。例えば図６の例では、Ｃ１０＞Ｃ９＞Ｃ８＞Ｃ７＞Ｃ６であり、容量が大きい方から順に駆動部ＤＲ１０、ＤＲ９、ＤＲ８、ＤＲ７、ＤＲ６がキャパシター駆動電圧を出力する。

このようにすれば、キャパシターＣｉ、Ｃｊからデータ電圧出力端子ＴＶＱへの電荷供給の開始タイミングがずれるので、データ電圧出力端子ＴＶＱの電圧ＶＱの上昇を抑えることができる。また、より容量が大きいキャパシターＣｉを先に駆動することで、その電荷が静電保護用の抵抗素子ＲＰを介してパネル容量ＣＰ２に分配される時間を確保することが可能となり、容量駆動の高速性を維持できる。

また本実施形態では、第ｉの駆動部ＤＲｉにおける信号の遅延時間をｔｄｉとし、第ｊの駆動部ＤＲｊにおける信号の遅延時間をｔｄｊとする場合に、ｔｄｉ＞ｔｄｊである。第ｉの駆動部ＤＲｉに入力される第ｉの入力信号（信号出力回路６０からのビットＤＱｉ）に対する、第ｊの駆動部ＤＲｊに入力される第ｊの入力信号（信号出力回路６０からのビットＤＱｊ）の遅延時間は、ｔｄｉ−ｔｄｊよりも大きい。

第ｉの駆動部ＤＲｉが出力する第ｉのキャパシター駆動電圧から、第ｊの駆動部ＤＲｊが出力する第ｊのキャパシター駆動電圧までの遅延時間は、第ｉの入力信号から第ｊの入力信号までの遅延時間から駆動部における遅延時間の差（ｔｄｉ−ｔｄｊ）を引いたものとなる。本実施形態では、第ｉの入力信号から第ｊの入力信号までの遅延時間が駆動部における遅延時間の差（ｔｄｉ−ｔｄｊ）よりも大きいので、第ｉの駆動部ＤＲｉが第ｉのキャパシター駆動電圧を出力した後に第ｊの駆動部ＤＲｊが第ｊのキャパシター駆動電圧を出力できる。

ここで、ｔｄｉ＞ｔｄｊとなるのは、第ｉの駆動部ＤＲｉを構成するバッファーの最終段（図１２（Ａ）のＩＱＡ、ＰＱＡ、ＮＱＡ、図１２（Ｂ）のＩＱＢ）のトランジスターサイズが、第ｊの駆動部ＤＲｊを構成するバッファーの最終段のサイズよりも大きい（例えば図１３（Ａ）、図１３（Ｂ））からである。或いは、第ｉの駆動部ＤＲｉを構成するバッファーの段数が、第ｊの駆動部ＤＲｊを構成するバッファーの段数よりも多いからである。このような構成にするのは、駆動の負荷であるキャパシターＣｉ、Ｃｊの容量がＣｉ＞Ｃｊであり、駆動部ＤＲｉの方が駆動部ＤＲｊよりも駆動能力を高くする必要があるためである。

また本実施形態では、ドライバー１００は、第１〜第１０の駆動部ＤＲ１〜ＤＲ１０への第１〜第１０の入力信号（ビットＤＱ１〜ＤＱ１０）を出力する信号出力回路６０を含む。そして、信号出力回路６０は、第１０の入力信号よりも第９の入力信号を遅延させて、第１〜第１０の入力信号を第１〜第１０の駆動部ＤＲ１〜ＤＲ１０に出力する。

このようにすれば、駆動部ＤＲ１０へ入力される第１０の入力信号に対して、駆動部ＤＲ９へ入力される第９の入力信号を遅延させることができる。そして、この第１０の入力信号を駆動部ＤＲ１０がバッファリングし、第９の入力信号を駆動部ＤＲ９がバッファリングすることで、第１０の駆動部ＤＲ１０が第１０のキャパシター駆動電圧を出力した後に第９の駆動部ＤＲ９が第９のキャパシター駆動電圧を出力できる。

また本実施形態では、信号出力回路６０は、第ｉの入力信号（ビットＤＱｉ）よりも第ｊの入力信号（ビットＤＱｊ）を遅延させて出力する。例えば図７〜図１０の構成例では、第１０の入力信号（ビットＤＱ１０）よりも第９の入力信号（ビットＤＱ１０）を遅延させ、第９の入力信号（ビットＤＱ９）よりも第８の入力信号（ビットＤＱ８）を遅延させ、第８の入力信号（ビットＤＱ８）よりも第７の入力信号（ビットＤＱ７）を遅延させ、第７の入力信号（ビットＤＱ７）よりも第６の入力信号（ビットＤＱ６）を遅延させて、第１〜第１０の入力信号を第１〜第１０の駆動部ＤＲ１〜ＤＲ１０に出力する。

このようにすれば、駆動部ＤＲｉへ入力される第ｉの入力信号に対して、駆動部ＤＲｊへ入力される第ｊの入力信号を遅延させることができる。そして、この第ｉの入力信号を駆動部ＤＲｉがバッファリングし、第ｊの入力信号を駆動部ＤＲｊがバッファリングすることで、第ｉの駆動部ＤＲｉが第ｉのキャパシター駆動電圧を出力した後に第ｊの駆動部ＤＲｊが第ｊのキャパシター駆動電圧を出力できる。

７．キャパシター駆動回路
以上の実施形態ではキャパシター駆動回路２０の駆動部ＤＲ１〜ＤＲ１０の駆動タイミングを異ならせることで出力電圧ＶＱのピーク値を低減させているが、駆動部ＤＲ１〜ＤＲ１０の駆動能力を調整することによって出力電圧ＶＱのピーク値を低減させることも可能である。この手法について以下に説明する。

図１２（Ａ）、図１２（Ｂ）に、キャパシター駆動回路２０の詳細な構成例を示す。図１２（Ａ）は、階調データＧＤ［１０：１］の上位ビット側に対応する駆動部ＤＲ８〜ＤＲ１０の構成例である。図１２（Ｂ）は、階調データＧＤ［１０：１］の下位ビット側に対応する駆動部ＤＲ１〜ＤＲ７の構成例である。なお、ここでは上位ビット側と下位ビット側の境界を第７ビットと第８ビットの間にしているが、これに限定されない。例えば、少なくとも最上位ビットに対応する駆動部ＤＲ１０が図１２（Ａ）の構成であればよい。

図１２（Ａ）に示すように、上位ビット側の駆動部ＤＲ８〜ＤＲ１０の各駆動部ＤＲｉは、論理反転回路ＩＡ１〜ＩＡ１０、ＩＱＡ（インバーター、バッファー）と、論理積回路ＡＡ１と、論理和回路ＯＡ１と、Ｐ型トランジスターＰＱＡと、Ｎ型トランジスターＮＱＡと、を含む。

論理反転回路ＩＡ１〜ＩＡ３、ＩＱＡは直列に接続され、階調データのビットＧＤｉをバッファリングしてキャパシターＣｉを駆動する。最終段の論理反転回路ＩＱＡが最も大きいサイズのトランジスターで構成されており、そのサイズが駆動能力を決める。前段の論理反転回路ＩＡ１〜ＩＡ３は最終段（ＩＱＡ）を駆動するプリドライバーである。

論理積回路ＡＡ１、論理和回路ＯＡ１、論理反転回路ＩＡ４〜ＩＡ１０、Ｐ型トランジスターＰＱＡ、Ｎ型トランジスターＮＱＡは、駆動部ＤＲｉの駆動能力を切り換える回路である。即ち、制御信号ＳＮＲｉがアクティブ（ハイレベル）の場合にはビットＧＤｉをバッファリングしてキャパシターＣｉを駆動する。制御信号ＳＮＲｉが非アクティブ（ローレベル）の場合には、Ｐ型トランジスターＰＱＡ、Ｎ型トランジスターＮＱＡがオフになって出力がハイインピーダンス状態になる。この切り替え回路では、Ｐ型トランジスターＰＱＡとＮ型トランジスターＮＱＡが最終段であり、例えば論理反転回路ＩＱＡを構成するトランジスターと同じサイズである。この場合、制御信号ＳＮＲｉを非アクティブにすると駆動能力が半分になる。

図１２（Ｂ）に示すように、下位ビット側の駆動部ＤＲ１〜ＤＲ７の各駆動部ＤＲｉは、論理反転回路ＩＢ１〜ＩＢ３、ＩＱＢ（インバーター、バッファー）と、を含む。

下位ビット側の駆動部ＤＲｉは切り替え回路を含まない。論理反転回路ＩＢ１〜ＩＢ３、ＩＱＢは直列に接続され、階調データのビットＧＤｉをバッファリングしてキャパシターＣｉを駆動する。最終段の論理反転回路ＩＱＢが最も大きいサイズのトランジスターで構成されており、そのサイズが駆動能力を決める。

図１３（Ａ）、図１３（Ｂ）に、本実施形態における駆動部ＤＲ１〜ＤＲ１０の駆動能力の例を示す。図１３（Ａ）、図１３（Ｂ）には、キャパシターＣ１〜Ｃ１０の容量と、駆動部ＤＲ１〜ＤＲ１０の最終段を構成するＰ型トランジスター及びＮ型トランジスターのサイズ（ゲート幅Ｗ）を示す。また駆動能力Ｄｉをトランジスター（ここではＮ型）のサイズとした場合の駆動能力ＤｉとキャパシターＣｉの容量との比Ｄｉ／Ｃｉを示す。なお、図１３（Ａ）において、駆動能力を切り替え可能な駆動部ＤＲ８〜ＤＲ１０のトランジスターサイズは、論理反転回路ＩＱＡのトランジスター及びＰ型トランジスターＰＱＡ、Ｎ型トランジスターＮＱＡのサイズを合計したものである。

図１３（Ａ）は、制御信号ＳＮＲ８〜ＳＮＲ１０をアクティブにした場合の駆動能力の例である。上位ビット側の駆動部ＤＲ５〜ＤＲ１０の駆動能力は６．２５で同一に設定されており、下位ビット側の駆動部ＤＲ１〜ＤＲ４の駆動能力よりも小さい。具体的には、下位ビット側の駆動部ＤＲ１〜ＤＲ４の駆動能力は、順に小さくなるように設定されている。そして、下位ビット側の駆動部ＤＲ１〜ＤＲ４の駆動能力の最小値１２よりも、上位ビット側の駆動部ＤＲ５〜ＤＲ１０の駆動能力を小さい値に設定している。

キャパシターＣ１〜Ｃ１０からの電荷供給量は上位ビット側の方が大きいので、電圧ＶＱへの寄与も上位ビット側の方が大きい。これは図２（Ａ）の式ＦＥからも明らかである。本実施形態では上位ビット側の駆動能力を下位ビット側の駆動能力よりも小さくすることで、電圧ＶＱへの寄与が大きい上位ビット側の電荷供給を下位ビット側に比べて遅くできる。これにより、上位ビット側のキャパシターからの電荷供給が遅くなる（電荷供給が終わるタイミングが下位ビット側より遅くなる）ので、電荷供給のピークがずれ、電圧ＶＱのピーク値を低くできる。これにより、電源電圧を超える可能性を下げることができる。

より具体的には、駆動部ＤＲｉの出力電圧の変化の傾きはｄＶ／ｄｔ＝（ｄＱ／ｄｔ）／Ｃｉ＝Ｉ／Ｃｉであり、駆動部ＤＲｉがキャパシターＣｉに供給する電流Ｉはトランジスターサイズに比例するので、傾きｄＶ／ｄｔは比Ｄｉ／Ｃｉにおおよそ比例する。図１３（Ａ）では上位ビット側のＤｉ／Ｃｉが小さいので、電荷供給量が大きいキャパシターを駆動する駆動部の出力電圧の傾きｄＶ／ｄｔが小さくなる。これによって、電荷供給量が大きいキャパシターからの電荷供給の速さが遅くなり、電圧ＶＱのピーク値を低くできる。

図１３（Ｂ）は、制御信号ＳＮＲ８〜ＳＮＲ１０を非アクティブにした場合の駆動能力の例である。駆動能力を切り替え可能な駆動部ＤＲ８〜ＤＲ１０の駆動能力は、図１３（Ａ）の半分の３．１２５に設定される。駆動部ＤＲ５〜ＤＲ７の駆動能力は６．２５のままである。即ち、駆動部ＤＲ８〜ＤＲ１０と駆動部ＤＲ５〜ＤＲ７でそれぞれ駆動能力が同一であり、そのうちの上位ビット側である駆動部ＤＲ８〜ＤＲ１０の駆動能力の方が駆動部ＤＲ５〜ＤＲ７の駆動能力よりも低い。当然、駆動部ＤＲ８〜ＤＲ１０の駆動能力は、下位ビット側の駆動部ＤＲ１〜ＤＲ４の駆動能力のうちの最小値１２よりも小さい。

このように上位ビット側の駆動能力を切り替え可能にすることで、ドライバー１００の接続環境（電気光学パネル２００の種類、実装基板の設計等）に応じて適切な駆動能力を選択できる。この点について以下に説明する。

本実施形態のドライバー１００には、種々の（例えば画素数や液晶の種類等が異なる）電気光学パネル２００を接続できる。キャパシター回路１０の容量ＣＯと負荷側の容量ＣＸ＋ＣＰ２との比は１：２であるが、パネル容量ＣＰ２は電気光学パネル２００の種類に応じて異なっており、それに対応して容量ＣＸが変動する。容量ＣＸが小さいほど出力電圧ＶＱのピーク値は高くなるので、パネル容量ＣＰ２が大きい電気光学パネル２００を接続した場合には出力電圧ＶＱのピーク値は高くなりやすい。逆に、パネル容量ＣＰ２が小さい電気光学パネル２００を接続した場合には出力電圧ＶＱのピーク値は低くなりやすい。

この点、本実施形態によれば、上位ビット側の駆動能力を切り替え可能に構成したことで、電気光学パネル２００の種類に応じて最適な駆動能力を選択できる。例えば、駆動能力が高い設定で出力電圧ＶＱのピーク値が電源電圧を超える場合には駆動能力が低い設定を選択できる。或いは、駆動能力が高い設定で出力電圧ＶＱのピーク値が電源電圧を超えない場合には駆動能力が高い設定を選択できる。また、上述したように高速な駆動を実現する点から駆動能力が高い方が望ましいが、本実施形態では出力電圧ＶＱのピーク値が電源電圧を超えない範囲で、できるだけ高い駆動能力を選択できる。

以上の本実施形態によれば、第１〜第１０の駆動部ＤＲ１〜ＤＲ１０の駆動能力をＤ１〜Ｄ１０とし、第１〜第１０のキャパシターＣ１〜Ｃ１０の容量をＣ１〜Ｃ１０とした場合に、Ｄ１０／Ｃ１０＜Ｄ１／Ｃ１となるように第１０の駆動部ＤＲ１０の駆動能力Ｄ１０が設定される。例えば図１３（Ａ）の例ではＤ１０／Ｃ１０＝６．２５＜９６＝Ｄ１／Ｃ１であり、図１３（Ｂ）の例ではＤ１０／Ｃ１０＝３．１２５＜９６＝Ｄ１／Ｃ１である。

上述したように駆動能力ＤｉとキャパシターＣｉの容量との比Ｄｉ／Ｃｉは駆動部ＤＲｉの出力電圧の変化の傾きを決める。本実施形態ではＤ１０／Ｃ１０＜Ｄ１／Ｃ１に設定することで、少なくとも最大容量のキャパシターＣ１０を駆動する電圧の変化の傾きを、最小容量のキャパシターＣ１を駆動する電圧の変化の傾きよりも小さくできる。これにより、最も電荷供給量が大きい（最も出力電圧ＶＱのピーク値を押し上げる）キャパシターＣ１０からの電荷供給のスピード（即ち電流）を小さくできるので、出力電圧ＶＱのピーク値を効果的に低下できる。

なお、本実施形態では駆動能力を２段階に切り換える場合を例に説明したが、駆動能力を可変にする構成はこれに限定されない。例えば、駆動能力を更に多段に切り換える構成としてもよい。

ここで、駆動能力とは、駆動対象であるキャパシターを駆動する能力であり、キャパシターに対して電荷（電流）を供給する能力である。駆動能力は、例えば駆動部を構成するトランジスターのうちキャパシターを駆動するトランジスター（出力段、最終段）のサイズや、そのトランジスターのオン抵抗等によって表される。

また本実施形態では、第１〜第１０の駆動部ＤＲ１〜ＤＲ１０のうち少なくとも第１０の駆動部ＤＲ１０は、駆動能力が可変の駆動部である。

このようにキャパシターＣ１〜Ｃ１０のうち最大容量を駆動する駆動部ＤＲ１０を可変の駆動能力にすることで、少なくとも最大容量のキャパシターＣ１０を駆動する駆動部ＤＲ１０の駆動能力を下げることが可能になる。これにより、容量駆動により出力する電圧ＶＱの過渡的な変化におけるピーク値を下げる（又は負極性駆動の場合には上げる）ことができる。即ち、キャパシターＣ１〜Ｃ１０のうち最大容量のキャパシターＣ１０は、データ電圧出力ノードＮＶＱに対する電荷の供給量も最大なので、駆動部ＤＲ１〜ＤＲ１０のうち駆動部ＤＲ１０の駆動能力を下げることが出力電圧ＶＱのピーク値を下げることに最も貢献する。

また、駆動能力を可変にしたことで、出力電圧ＶＱのピーク値が電源電圧を超えない（又は負極性駆動の場合には下回らない）範囲で、駆動能力を高く設定できる。これにより、ドライバー１００の接続環境に応じて最適な駆動能力を設定できる。即ち、容量駆動の高速なセトリングを保ちつつ、出力電圧ＶＱのピーク値を下げる（又は負極性駆動の場合には上げる）ことができる。

８．ドライバーの第３構成例
次に、図１で説明した第１構成例におけるデータ電圧について再考する。図２（Ａ）では、キャパシター回路１０の容量ＣＯと電気光学パネル側容量ＣＰの比が１：２に設定されていることを前提としていたが、ここでは比が１：２でない場合も含めてデータ電圧の最大値を考える。以下で説明するように、種々の電気光学パネル２００に対して汎用のドライバー１００を作ろうとすると、比を１：２に保てなくなり、一定のデータ電圧範囲を出力できないという課題がある。

図１４（Ａ）に示すように、まずキャパシター回路１０の初期化を行う。即ち、階調データＧＤ［１０：１］＝“０００ｈ”（末尾のｈは“”内の数が１６進数であることを示す）を設定して駆動部ＤＲ１〜ＤＲ１０の全ての出力を０Ｖに設定する。また図１４（Ａ）の式ＦＡに示すように電圧ＶＱ＝ＶＣ＝７．５Ｖを設定する。この初期化においてキャパシター回路１０の容量ＣＯと電気光学パネル側容量ＣＰに蓄積された電荷の総量は、以降のデータ電圧出力において保存される。これにより、初期化電圧ＶＣ（コモン電圧）を基準としたデータ電圧が出力されることになる。

図１４（Ｂ）に示すように、データ電圧の最大値が出力されるのは、階調データＧＤ［１０：１］＝“３ＦＦｈ”を設定して駆動部ＤＲ１〜ＤＲ１０の全ての出力を１５Ｖに設定した場合である。このときのデータ電圧は電荷保存の法則から求めることができ、図１４（Ｂ）の式ＦＢに示す値となる。

図１４（Ｃ）に示すように、所望のデータ電圧範囲が例えば５Ｖであるとする。初期化電圧ＶＣ＝７．５Ｖが基準なので、最大値は１２．５Ｖである。このデータ電圧が実現されるのは、式ＦＢからＣＯ／（ＣＯ＋ＣＰ）＝１／３の場合である。即ち、電気光学パネル側容量ＣＰに対して、キャパシター回路１０の容量ＣＯ＝ＣＰ／２（即ち、ＣＰ＝２ＣＯ）に設定しておけばよい。ある特定の電気光学パネル２００と実装基板に対しては、このようにＣＯ＝ＣＰ／２に設計することで、５Ｖのデータ電圧範囲を実現できる。

しかしながら、電気光学パネル側容量ＣＰは電気光学パネル２００の種類や実装基板の設計に応じて５０ｐＦ〜１２０ｐＦ程度の幅をもっている。また同一種類の電気光学パネル２００及び実装基板であっても、複数の電気光学パネルを接続する場合には（例えばプロジェクターではＲ、Ｇ、Ｂの３つの電気光学パネルを接続する）、各電気光学パネルとドライバーの接続配線の長さが異なるため、基板容量ＣＰ１が同一になるとは限らない。

例えば、ある電気光学パネル２００と実装基板に対してキャパシター回路１０の容量ＣＯをＣＰ＝２ＣＯとなるように設計したとする。このキャパシター回路１０に対して別種の電気光学パネルや実装基板を接続した場合、ＣＰ＝ＣＯ／２や、ＣＰ＝５ＣＯとなる可能性がある。ＣＰ＝ＣＯ／２の場合、図１４（Ｃ）に示すように、データ電圧の最大値が１７．５Ｖになり、電源電圧１５Ｖを超えてしまう。この場合、データ電圧の範囲だけでなくドライバー１００や電気光学パネル２００の耐圧の観点からも問題がある。また、ＣＰ＝５ＣＯの場合、データ電圧の最大値が１０Ｖとなり、十分なデータ電圧範囲が得られない。

このように、キャパシター回路１０の容量ＣＯを電気光学パネル側容量ＣＰに応じて設定した場合、その電気光学パネル２００や実装基板に対してドライバー１００が専用設計になってしまうという課題がある。即ち、電気光学パネル２００の種類や実装基板の設計が変わるたびに、それ専用のドライバー１００を設計し直さなければならない。

図１５に、上記のような課題を解決できる本実施形態のドライバーの第３構成例を示す。このドライバー１００は、キャパシター回路１０、キャパシター駆動回路２０、可変容量回路３０を含む。なお、既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素については適宜説明を省略する。

可変容量回路３０は、データ電圧出力ノードＮＶＱに接続される容量であり、その容量値を可変に設定できる回路である。具体的には、可変容量回路３０は、第１〜第ｍのスイッチ素子ＳＷＡ１〜ＳＷＡｍ（ｍは２以上の自然数）、第１〜第ｍの調整用キャパシターＣＡ１〜ＣＡｍを含む。なお以下ではｍ＝６の場合を例に説明する。

第１〜第６のスイッチ素子ＳＷＡ１〜ＳＷＡ６は、例えばＰ型又はＮ型のＭＯＳトランジスターや、或はＰ型ＭＯＳトランジスターとＮ型ＭＯＳトランジスターを組み合わせたトランスファーゲートで構成される。スイッチ素子ＳＷＡ１〜ＳＷＡ６の第ｓのスイッチ素子ＳＷＡｓ（ｓはｍ＝６以下の自然数）の一端は、データ電圧出力ノードＮＶＱに接続される。

第１〜第６の調整用キャパシターＣＡ１〜ＣＡ６は、２の累乗で重み付けされた容量値を有している。具体的には調整用キャパシターＣＡ１〜ＣＡ６の第ｓの調整用キャパシターＣＡｓの容量値は２^{（ｓ−１）}×ＣＡ１である。第ｓの調整用キャパシターＣＡｓの一端は、第ｓのスイッチ素子ＳＷＡｓの他端に接続される。第ｓの調整用キャパシターＣＡｓの他端は、低電位側電源（広義には、基準電圧のノード）に接続される。

例えば、ＣＡ１＝１ｐＦに設定した場合、スイッチ素子ＳＷＡ１のみがオンした状態では可変容量回路３０の容量は１ｐＦであり、スイッチ素子ＳＷＡ１〜ＳＷＡ６の全てがオンした状態では可変容量回路３０の容量は６３ｐＦ（＝１ｐＦ＋２ｐＦ＋・・・＋３２ｐＦ）である。容量値が２の累乗で重み付けされているため、スイッチ素子ＳＷＡ１〜ＳＷＡ６のオン・オフ状態に応じて１ｐＦ〜６３ｐＦの間で１ｐＦ（ＣＡ１）ステップで、可変容量回路３０の容量を設定することができる。

９．第３構成例におけるデータ電圧
本実施形態のドライバー１００が出力するデータ電圧について説明する。ここではデータ電圧の範囲（データ電圧の最大値）について説明する。

図１６（Ａ）に示すように、まずキャパシター回路１０の初期化を行う。即ち、駆動部ＤＲ１〜ＤＲ１０の全ての出力を０Ｖに設定し、電圧ＶＱ＝ＶＣ＝７．５Ｖ（式ＦＣ）を設定する。この初期化においてキャパシター回路１０の容量ＣＯと可変容量回路の容量ＣＡと電気光学パネル側容量ＣＰに蓄積された電荷の総量は、以降のデータ電圧出力において保存される。

図１６（Ｂ）に示すように、データ電圧の最大値が出力されるのは、駆動部ＤＲ１〜ＤＲ１０の全ての出力を１５Ｖに設定した場合である。このときのデータ電圧は図１６（Ｂ）の式ＦＤに示す値となる。

図１６（Ｃ）に示すように、所望のデータ電圧範囲が例えば５Ｖであるとする。データ電圧の最大値１２．５Ｖが実現されるのは、式ＦＤからＣＯ／（ＣＯ＋（ＣＡ＋ＣＰ））＝１／３、即ちＣＡ＋ＣＰ＝２ＣＯの場合である。ＣＡは可変容量回路の容量なので、自在に設定可能であり、与えられたＣＰに対してＣＡ＝２ＣＯ−ＣＰに設定することができる。即ち、ドライバー１００に接続する電気光学パネル２００の種類や、実装基板の設計がどのようなものであっても、データ電圧の範囲をいつも７．５Ｖ〜１２．５Ｖに設定することが可能となる。

以上の第３構成例によれば、ドライバー１００は可変容量回路３０を含む。可変容量回路３０は、データ電圧出力端子ＴＶＱと基準電圧（低電位側電源の電圧、０Ｖ）のノードとの間に設けられる。そして、可変容量回路３０の容量ＣＡと電気光学パネル側容量ＣＰを加算した容量ＣＡ＋ＣＰ（以下、被駆動側の容量と呼ぶ）と、キャパシター回路１０の容量ＣＯ（以下、駆動側の容量と呼ぶ）とが、所与の容量比関係（例えばＣＯ：（ＣＡ＋ＣＰ）＝１：２）になるように、可変容量回路３０の容量ＣＡが設定されている。

ここで、可変容量回路３０の容量ＣＡは、可変容量回路３０の可変の容量に対して設定された容量値である。図１５の例では、スイッチ素子ＳＷＡ１〜ＳＷＡ６のうちオンになっているスイッチ素子に接続された調整用キャパシターの容量を合計したものである。また、電気光学パネル側容量ＣＰは、データ電圧出力端子ＴＶＱに対して外部に接続される容量（寄生容量、回路素子の容量）である。図１５の例では、基板容量ＣＰ１とパネル容量ＣＰ２である。また、キャパシター回路１０の容量ＣＯは、キャパシターＣ１〜Ｃ１０の容量を合計したものである。

また、所与の容量比関係とは、駆動側の容量ＣＯと被駆動側の容量ＣＡ＋ＣＰとの比の関係である。これは、各容量の値が測定されている（明確に容量値が決定されている）場合の容量比に限定されない。例えば、所与の階調データＧＤ［１０：１］に対する出力電圧ＶＱから推定される容量比であってもよい。電気光学パネル側容量ＣＰは通常、事前に測定値が得られているものではないので、そのままでは可変容量回路３０の容量ＣＡを決定できない。そのため、図１９で後述するように、例えば階調データＧＤ［１０：１］の中央値“２００ｈ”に対してＶＱ＝１０Ｖが出力されるように可変容量回路３０の容量ＣＡを決定する。この場合、結果的に容量比ＣＯ：（ＣＡ＋ＣＰ）＝１：２になっていると推定され、この比と容量ＣＡから容量ＣＰを推定できる（推定できるが、容量ＣＰは知らなくてよい）。

さて、図１等で説明した第１構成例では、ドライバー１００の接続環境（実装基板の設計や電気光学パネル２００の種類）が変わると、その度に設計変更が必要であるという課題があった。

この点、第３構成例によれば、可変容量回路３０を設けることで、ドライバー１００の接続環境に依存しない汎用のドライバー１００を実現できる。即ち、電気光学パネル側容量ＣＰが異なる場合であっても、それに応じて可変容量回路３０の容量ＣＡを調整することによって、所与の容量比関係（例えばＣＯ：（ＣＡ＋ＣＰ）＝１：２）を実現できる。この容量比関係によってデータ電圧の範囲（図１６（Ａ）〜図１６（Ｃ）の例では７．５Ｖ〜１２．５Ｖ）が決まるので、接続環境に依存しないデータ電圧の範囲を実現できる。

また、本実施形態では、キャパシター駆動回路２０は、階調データＧＤ［１０：１］の第１〜第１０のビットＧＤ１〜ＧＤ１０に基づいて、前記第１〜第１０のキャパシター駆動電圧の各駆動電圧として第１電圧レベル（０Ｖ）又は第２電圧レベル（１５Ｖ）を出力する。そして、所与の容量比関係は、第１電圧レベルと第２電圧レベルの電圧差（１５Ｖ）と、データ電圧出力端子ＴＶＱに出力されるデータ電圧（出力電圧ＶＱ）との間の電圧関係によって決定される。

例えば、図１６（Ａ）〜図１６（Ｃ）の例では、データ電圧出力端子ＴＶＱに出力されるデータ電圧の範囲が５Ｖ（７．５Ｖ〜１２．５Ｖ）である。この場合、第１電圧レベルと第２電圧レベルの電圧差（１５Ｖ）とデータ電圧の範囲（５Ｖ）との間の電圧関係が実現されるように所与の容量比関係が決定される。即ち、容量ＣＯと容量ＣＡ＋ＣＰによる分圧（電圧分割）によって１５Ｖが５Ｖに分圧される容量比ＣＯ：（ＣＡ＋ＣＰ）＝１：２が、所与の容量比関係となる。

このようにすれば、第１電圧レベルと第２電圧レベルの電圧差（１５Ｖ）と、データ電圧出力端子ＴＶＱに出力されるデータ電圧（範囲５Ｖ）との間の電圧関係から、所与の容量比関係ＣＯ：（ＣＡ＋ＣＰ）＝１：２を決定できる。逆に、所与の容量比関係が実現されているか否かは、電圧関係を調べれば判定できることになる。即ち、電気光学パネル側容量ＣＰが分かっていなくても、電圧関係から容量比ＣＯ：（ＣＡ＋ＣＰ）＝１：２を実現する可変容量回路３０の容量ＣＡを決定できることになる（例えば図１９のフロー）。

１０．ドライバーの詳細な構成例
図１７に、本実施形態のドライバーの詳細な構成例を示す。このドライバー１００は、データ線駆動回路１１０、制御回路４０を含む。データ線駆動回路１１０は、キャパシター回路１０、キャパシター駆動回路２０、可変容量回路３０、検出回路５０を含む。制御回路４０は、データ出力回路４２、インターフェース回路４４、可変容量制御回路４６、レジスター部４８（記憶部）を含む。データ出力回路４２は信号出力回路６０を含む。なお、既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素については適宜説明を省略する。

データ線駆動回路１１０は、１つのデータ電圧出力端子ＴＶＱに対応して１つ設けられる。ドライバー１００は複数のデータ線駆動回路と複数のデータ電圧出力端子を含むが、図１７では１つだけ図示している。

インターフェース回路４４は、ドライバー１００を制御する表示コントローラー３００（広義には、処理部）とドライバー１００との間のインターフェース処理を行う。例えば、ＬＶＤＳ（Low Voltage Differential Signaling）等のシリアル通信によるインターフェース処理を行う。この場合、インターフェース回路４４は、シリアル信号を入出力するＩ／Ｏ回路と、制御データや画像データをシリアル／パラレル変換するシリアル／パラレル変換回路と、を含む。また、表示コントローラー３００から入力されてパラレルデータに変換された画像データをラッチするラインラッチを含む。ラインラッチは、例えば１度に１本の水平走査線に対応する画像データをラッチする。

データ出力回路４２は、水平走査線に対応する画像データの中から、キャパシター駆動回路２０へ出力する階調データＧＤ［１０：１］を取り出し、データＤＱ［１０：１］として出力する。このとき信号出力回路６０がデータＤＱ［１０：１］の各ビットの出力を遅延させる。データ出力回路４２は、例えば、電気光学パネル２００の駆動タイミングを制御するタイミングコントローラーと、水平走査線に対応する画像データから階調データＧＤ［１０：１］を選択する選択回路と、選択された階調データＧＤ［１０：１］をデータＤＱ［１０：１］としてラッチする出力ラッチ（信号出力回路６０のラッチ部６２）と、を含む。図２１等で後述する相展開駆動を行う場合、出力ラッチは、１度に８画素分（データ線ＤＬ１〜ＤＬ８の本数分）の階調データＧＤ［１０：１］をラッチする（即ち、出力ラッチは８個のラッチ部６２を含む）。この場合、タイミングコントローラーは、相展開駆動の駆動タイミングに合わせて選択回路や出力ラッチの動作タイミングを制御する。また、インターフェース回路４４によって受信された画像データに基づいて水平同期信号や垂直同期信号を生成してもよい。また、電気光学パネル２００のスイッチ素子（ＳＷＥＰ１等）のオン・オフを制御するための信号（ＥＮＢＸ）や、ゲート駆動（電気光学パネル２００の水平走査線の選択）を制御する信号を、電気光学パネル２００に対して出力してもよい。

検出回路５０は、データ電圧出力ノードＮＶＱの電圧ＶＱを検出する。具体的には、所与の検出電圧と電圧ＶＱとを比較し、その結果を検出信号ＤＥＴとして出力する。例えば、電圧ＶＱが検出電圧以上である場合にはＤＥＴ＝“１”を出力し、電圧ＶＱが検出電圧より小さい場合にはＤＥＴ＝“０”を出力する。

可変容量制御回路４６は、検出信号ＤＥＴに基づいて可変容量回路３０の容量を設定する。この設定処理のフローは図１９で後述する。可変容量制御回路４６は、可変容量回路３０の制御信号として設定値ＣＳＷ［６：１］を出力する。この設定値ＣＳＷ［６：１］は第１〜第６のビットＣＳＷ６〜ＣＳＷ１（第１〜第ｍのビット）で構成される。ビットＣＳＷｓ（ｓはｍ＝６以下の自然数）は、可変容量回路３０のスイッチ素子ＳＷＡｓに入力される。例えばビットＣＳＷｓ＝“０”の場合にはスイッチ素子ＳＷＡｓがオフになり、ビットＣＳＷｓ＝“１”の場合にはスイッチ素子ＳＷＡｓがオンになる。設定処理を行う場合、可変容量制御回路４６は検出用データＢＤ［１０：１］を出力する。そして、データ出力回路４２は検出用データＢＤ［１０：１］を出力データＤＱ［１０：１］としてキャパシター駆動回路２０へ出力する。

レジスター部４８は、設定処理により設定された可変容量回路３０の設定値ＣＳＷ［６：１］と、信号出力回路６０の遅延時間を設定する設定値ＤＹ６［５：１］〜ＤＹ１０［１０：１］と、キャパシター駆動回路２０の上位ビット側の駆動部ＤＲ８〜ＤＲ１０の駆動能力を設定する設定値（制御信号ＳＮＲ８〜ＳＮＲ１０）と、を記憶する。またレジスター部４８はインターフェース回路４４を介して表示コントローラー３００からアクセス可能に構成される。即ち、表示コントローラー３００はレジスター部４８から設定値ＣＳＷ［６：１］、ＤＹ６［５：１］〜ＤＹ１０［１０：１］、ＳＮＲ８〜ＳＮＲ１０の読み出しや書き込みを行うことができる。

図１８に、検出回路５０の詳細な構成例を示す。検出回路５０は、検出電圧Ｖｈ２を生成する検出電圧生成回路ＧＣＤＴと、データ電圧出力ノードＮＶＱの電圧ＶＱと検出電圧Ｖｈ２とを比較するコンパレーターＯＰＤＴと、を有する。

検出電圧生成回路ＧＣＤＴは、例えば抵抗素子による電圧分割回路等により予め決められた検出電圧Ｖｈ２を出力する。或は、レジスター設定等により可変の検出電圧Ｖｈ２を出力してもよい。この場合、検出電圧生成回路ＧＣＤＴは、レジスター設定値をＤ／Ａ変換するＤ／Ａ変換回路であってもよい。

１１．可変容量回路の容量を設定する処理
図１９に、可変容量回路３０の容量を設定する処理のフローチャートを示す。この処理は、例えばドライバー１００に電源を投入した際の立ち上げ時（初期化処理）において行う。

図１９に示すように、処理を開始すると、設定値ＣＳＷ［６：１］＝“３Ｆｈ”を出力し、可変容量回路３０のスイッチ素子ＳＷＡ１〜ＳＷＡ６を全てオンにする（ステップＳ１）。次に、検出用データＢＤ［１０：１］＝“０００ｈ”を出力し、キャパシター駆動回路２０の駆動部ＤＲ１〜ＤＲ１０の出力を全て０Ｖに設定する（ステップＳ２）。次に、出力電圧ＶＱを初期化電圧ＶＣ＝７．５Ｖに設定する（ステップＳ３）。この初期化電圧ＶＣは、例えば外部から端子ＴＶＣを介して供給される。

次に、可変容量回路３０の容量を仮設定する（ステップＳ４）。例えば、設定値ＣＳＷ［６：１］＝“１Ｆｈ”を設定する。この場合、スイッチ素子ＳＷＡ６がオフ、スイッチ素子ＳＷＡ５〜ＳＷＡ１がオンになるので、容量は最大値の半分になる。次に、出力電圧ＶＱへの初期化電圧ＶＣの供給を解除する（ステップＳ５）。次に、検出電圧Ｖｈ２を所望の電圧に設定する（ステップＳ６）。例えば、検出電圧Ｖｈ２＝１０Ｖを設定する。

次に、検出用データＢＤ［１０：１］のＭＳＢをＢＤ１０＝“０”からＢＤ１０＝“１”に変化させる（ステップＳ７）。次に、出力電圧ＶＱが検出電圧Ｖｈ２＝１０Ｖ以上であるか否かを検出する（ステップＳ８）。

ステップＳ８において出力電圧ＶＱが検出電圧Ｖｈ２＝１０Ｖより小さい場合、ビットＢＤ１０＝“０”に戻す（ステップＳ９）。次に、設定値ＣＳＷ［６：１］＝“１Ｆｈ”を“−１”して“１Ｅｈ”とし、可変容量回路３０の容量を１段階小さくする（ステップＳ１０）。次に、ビットＢＤ１０＝“１”を設定する（ステップＳ１１）。次に、出力電圧ＶＱが検出電圧Ｖｈ２＝１０Ｖ以下であるか否かを検出する（ステップＳ１２）。出力電圧ＶＱが検出電圧Ｖｈ２＝１０Ｖ以下である場合にはステップＳ９に戻り、出力電圧ＶＱが検出電圧Ｖｈ２＝１０Ｖより大きい場合には処理を終了する。

ステップＳ８において出力電圧ＶＱが検出電圧Ｖｈ２＝１０Ｖ以上である場合、ビットＢＤ１０＝“０”に戻す（ステップＳ１３）。次に、設定値ＣＳＷ［６：１］＝“１Ｆｈ”を“＋１”して“２０ｈ”とし、可変容量回路３０の容量を１段階大きくする（ステップＳ１４）。次に、ビットＢＤ１０＝“１”を設定する（ステップＳ１５）。次に、出力電圧ＶＱが検出電圧Ｖｈ２＝１０Ｖ以上であるか否かを検出する（ステップＳ１６）。出力電圧ＶＱが検出電圧Ｖｈ２＝１０Ｖ以上である場合にはステップＳ１３に戻り、出力電圧ＶＱが検出電圧Ｖｈ２＝１０Ｖより小さい場合には処理を終了する。

図２０（Ａ）、図２０（Ｂ）に、上記のステップＳ８〜Ｓ１６により設定値ＣＳＷ［６：１］が決定される様子を模式的に示す。

上記のフローでは検出用データＢＤ［１０：１］のＭＳＢをＢＤ１０＝“１”に設定し、そのときの出力電圧ＶＱと検出電圧Ｖｈ２＝１０Ｖを比較している。ＢＤ［１０：１］＝“２００ｈ”は階調データ範囲“０００ｈ”〜“３ＦＦｈ”の中央値であり、検出電圧Ｖｈ２＝１０Ｖはデータ電圧範囲７．５Ｖ〜１２．５Ｖの中央値である。即ち、ＢＤ１０＝“１”にしたときに出力電圧ＶＱが検出電圧Ｖｈ２＝１０Ｖに一致していれば、正しい（所望の）データ電圧が得られていることになる。

図２０（Ａ）に示すように、仮設定値ＣＳＷ［６：１］＝“１Ｆｈ”においてステップＳ８で“ＮＯ”であった場合、ＶＱ＜Ｖｈ２である。この場合、出力電圧ＶＱを上昇させる必要がある。図１６（Ｂ）の式ＦＤから可変容量回路３０の容量ＣＡを小さくすれば出力電圧ＶＱが上昇することが分かるので、設定値ＣＳＷ［６：１］を“１”ずつ小さくしていく。そして、最初にＶＱ≧Ｖｈ２となる設定値ＣＳＷ［６：１］＝“１Ａｈ”で停止する。これにより、検出電圧Ｖｈ２に直近の出力電圧ＶＱが得られる設定値ＣＳＷ［６：１］を決定できる。

図２０（Ｂ）に示すように、仮設定値ＣＳＷ［６：１］＝“１Ｆｈ”においてステップＳ８で“ＹＥＳ”であった場合、ＶＱ≧Ｖｈ２である。この場合、出力電圧ＶＱを下降させる必要がある。図１６（Ｂ）の式ＦＤから可変容量回路３０の容量ＣＡを大きくすれば出力電圧ＶＱが上昇することが分かるので、設定値ＣＳＷ［６：１］を“１”ずつ大きくしていく。そして、最初にＶＱ＜Ｖｈ２となる設定値ＣＳＷ［６：１］＝“２４ｈ”で停止する。これにより、検出電圧Ｖｈ２に直近の出力電圧ＶＱが得られる設定値ＣＳＷ［６：１］を決定できる。

以上の処理により得られた設定値ＣＳＷ［６：１］を、最終的な設定値ＣＳＷ［６：１］として決定し、その設定値ＣＳＷ［６：１］をレジスター部４８に書き込む。容量駆動により電気光学パネル２００を駆動する際には、レジスター部４８に記憶された設定値ＣＳＷ［６：１］で可変容量回路３０の容量が設定される。

なお、本実施形態では可変容量回路３０の設定値ＣＳＷ［６：１］をレジスター部４８に記憶させる場合を例に説明したが、これに限定されるものでない。例えば、設定値ＣＳＷ［６：１］をＲＡＭ等のメモリーに記憶させてもよいし、ヒューズ（例えば、製造時にレーザー等で切断して設定値を設定する）により設定値ＣＳＷ［６：１］を設定してもよい。

１２．相展開駆動の手法
次に、電気光学パネル２００の駆動手法について説明する。以下では相展開駆動を例にとって説明するが、本実施形態のドライバー１００が行う駆動手法は相展開駆動に限定されない。

図１７に、ドライバーの第２の詳細な構成例と、電気光学パネルの詳細な構成例と、ドライバーと電気光学パネルの接続構成例を示す。

ドライバー１００は、制御回路４０、第１〜第ｋのデータ線駆動回路ＤＤ１〜ＤＤｋ（ｋは２以上の自然数）を含む。データ線駆動回路ＤＤ１〜ＤＤｋは、それぞれ図１７のデータ線駆動回路１１０に対応する。なお以下ではｋ＝８の場合を例に説明する。

制御回路４０は、データ線駆動回路ＤＤ１〜ＤＤ８の各データ線駆動回路に対して、対応する階調データを出力する。また制御回路４０は、制御信号（例えば図２２のＥＮＢＸ等）を電気光学パネル２００に出力する。

データ線駆動回路ＤＤ１〜ＤＤ８は、階調データをデータ電圧に変換し、そのデータ電圧を出力電圧ＶＱ１〜ＶＱ８として電気光学パネル２００のデータ線ＤＬ１〜ＤＬ８へ出力する。

電気光学パネル２００は、データ線ＤＬ１〜ＤＬ８（第１〜第ｋのデータ線）、スイッチ素子ＳＷＥＰ１〜ＳＷＥＰ（ｔｋ）、ソース線ＳＬ１〜ＳＬ（ｔｋ）を含む。ｔは２以上の自然数であり、以下ではｔ＝１６０（即ちｔｋ＝１６０×８＝１２８０（ＷＸＧＡ））の場合を例に説明する。

スイッチ素子ＳＷＥＰ１〜ＳＷＥＰ１２８０のうちスイッチ素子ＳＷＥＰ（（ｊ−１）×ｋ＋１）〜ＳＷＥＰ（ｊ×ｋ）の一端は、データ線ＤＬ１〜ＤＬ８に接続される。ｊはｔ＝１６０以下の自然数である。例えばｊ＝１の場合にはスイッチ素子ＳＷＥＰ１〜ＳＷＥＰ８である。

スイッチ素子ＳＷＥＰ１〜ＳＷＥＰ１２８０は、例えばＴＦＴ（Thin Film Transistor）等で構成され、ドライバー１００からの制御信号に基づいて制御される。例えば、電気光学パネル２００は不図示のスイッチ制御回路を含み、そのスイッチ制御回路がＥＮＢＸ等の制御信号に基づいてスイッチ素子ＳＷＥＰ１〜ＳＷＥＰ１２８０のオン・オフを制御する。

図２２に、図２１のドライバー１００と電気光学パネル２００の動作タイミングチャートを示す。

プリチャージ期間では、信号ＥＮＢＸがハイレベルになり、スイッチ素子ＳＷＥＰ１〜ＳＷＥＰ１２８０が全てオンになる。そして、ソース線ＳＬ１〜ＳＬ１２８０の全てがプリチャージ電圧ＶＰＲに設定される。

初期化期間では、信号ＥＮＢＸがローレベルになり、スイッチ素子ＳＷＥＰ１〜ＳＷＥＰ１２８０が全てオフになる。そして、データ線ＤＬ１〜ＤＬ８が初期化電圧ＶＣ＝７．５Ｖに設定される。ソース線ＳＬ１〜ＳＬ１２８０はプリチャージ電圧ＶＰＲのままである。

データ電圧出力期間の第１の出力期間では、ソース線ＳＬ１〜ＳＬ８に対応する階調データがデータ線駆動回路ＤＤ１〜ＤＤ８に入力される。そして、キャパシター回路１０とキャパシター駆動回路２０による容量駆動と電圧駆動回路８０による電圧駆動が行われ、データ線ＤＬ１〜ＤＬ８がデータ電圧ＳＶ１〜ＳＶ８で駆動される。容量駆動と電圧駆動の開始後、信号ＥＮＢＸがハイレベルになり、スイッチ素子ＳＷＥＰ１〜ＳＷＥＰ８がオンになる。そして、ソース線ＳＬ１〜ＳＬ８がデータ電圧ＳＶ１〜ＳＶ８で駆動される。このとき、不図示のゲートドライバーにより１本のゲート線（水平走査線）が選択されており、その選択されたゲート線とデータ線ＤＬ１〜ＤＬ８に接続される画素回路にデータ電圧ＳＶ１〜ＳＶ８が書き込まれる。なお図１８には例としてデータ線ＤＬ１、ソース線ＳＬ１の電位を示す。

第２出力期間では、ソース線ＳＬ９〜ＳＬ１６に対応する階調データがデータ線駆動回路ＤＤ１〜ＤＤ８に入力される。そして、キャパシター回路１０とキャパシター駆動回路２０による容量駆動と電圧駆動回路８０による電圧駆動が行われ、データ線ＤＬ１〜ＤＬ８がデータ電圧ＳＶ９〜ＳＶ１６で駆動される。容量駆動と電圧駆動の開始後、信号ＥＮＢＸがハイレベルになり、スイッチ素子ＳＷＥＰ９〜ＳＷＥＰ１６がオンになる。そして、ソース線ＳＬ９〜ＳＬ１６がデータ電圧ＳＶ９〜ＳＶ１６で駆動される。このとき、選択されたゲート線とデータ線ＤＬ９〜ＤＬ１６に接続される画素回路にデータ電圧ＳＶ９〜ＳＶ１６が書き込まれる。なお図２０には例としてデータ線ＤＬ１、ソース線ＳＬ９の電位を示す。

以降、同様にして第３出力期間、第４出力期間、・・・、第１６０出力期間においてソース線ＳＬ１７〜ＳＬ２４、ＳＬ２５〜ＳＬ３２、・・・、ＳＬ１２６３〜ＳＬ１２８０が駆動され、ポストチャージ期間に移行する。

１３．電子機器
図２３に、本実施形態のドライバー１００を適用できる電子機器の構成例を示す。本実施形態の電子機器として、例えばプロジェクターや、テレビション装置、情報処理装置（コンピューター）、携帯型情報端末、カーナビゲーションシステム、携帯型ゲーム端末等の、表示装置を搭載する種々の電子機器を想定できる。

図２３に示す電子機器は、ドライバー１００、電気光学パネル２００、表示コントローラー３００（第１処理部）、ＣＰＵ３１０（第２処理部）、記憶部３２０、ユーザーインターフェース部３３０、データインターフェース部３４０を含む。

電気光学パネル２００は例えばマトリックス型の液晶表示パネルである。或は、電気光学パネル２００は自発光素子を用いたＥＬ（Electro-Luminescence）表示パネルであってもよい。ユーザーインターフェース部３３０は、ユーザーからの種々の操作を受け付けるインターフェース部である。例えば、ボタンやマウス、キーボード、電気光学パネル２００に装着されたタッチパネル等で構成される。データインターフェース部３４０は、画像データや制御データの入出力を行うインターフェース部である。例えばＵＳＢ等の有線通信インターフェースや、或は無線ＬＡＮ等の無線通信インターフェースである。記憶部３２０は、データインターフェース部３４０から入力された画像データを記憶する。或は、記憶部３２０は、ＣＰＵ３１０や表示コントローラー３００のワーキングメモリーとして機能する。ＣＰＵ３１０は、電子機器の各部の制御処理や種々のデータ処理を行う。表示コントローラー３００はドライバー１００の制御処理を行う。例えば、表示コントローラー３００は、データインターフェース部３４０や記憶部３２０から転送された画像データを、ドライバー１００が受け付け可能な形式に変換し、その変換された画像データをドライバー１００へ出力する。ドライバー１００は、表示コントローラー３００から転送された画像データに基づいて電気光学パネル２００を駆動する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１論理レベル、第２論理レベル）と共に記載された用語（ローレベル、ハイレベル）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。またキャパシター回路、キャパシター駆動回路、信号出力回路、可変容量回路、検出回路、制御回路、ドライバー、電気光学パネル、電子機器の構成・動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０ キャパシター回路、２０ キャパシター駆動回路、３０ 可変容量回路、
４０ 制御回路、４２ データ出力回路、４４ インターフェース回路、
４６ 可変容量制御回路、４８ レジスター部（記憶部）、５０ 検出回路、
６０ 信号出力回路、６２ ラッチ部、６４ クロック遅延部、
１００ ドライバー、１１０ データ線駆動回路、２００ 電気光学パネル、
３００ 表示コントローラー、３１０ ＣＰＵ、３２０ 記憶部、
３３０ ユーザーインターフェース部、３４０ データインターフェース部、
Ｃ１ キャパシター、ＣＡ 可変容量回路の容量、ＣＡ１ 調整用キャパシター、
ＣＫＤ６ 遅延部、ＣＯ キャパシター回路の容量、ＣＰ 電気光学パネル側容量、
ＤＤ１、ＤＤ２ 静電保護用のダイオード、ＤＬ１ データ線、
ＤＲ１ 駆動部、ＦＦ１ フリップフロップ回路、ＧＤ１ ビット、
ＧＤ［１０：１］ 階調データ、ＮＤＲ１ キャパシター駆動ノード、
ＲＰ 静電保護用の抵抗素子、ＳＬ１ ソース線、ＳＷＡ１ スイッチ素子、
ＳＷＥＰ１ スイッチ素子、ＴＶＱ データ電圧出力端子、ＶＣ 初期化電圧、
Ｖｈ２ 検出電圧、ＶＰＲ プリチャージ電圧

Claims (7)

1. 階調データに対応する第１〜第ｎのキャパシター駆動電圧（ｎは２以上の自然数）を第１〜第ｎのキャパシター駆動用ノードに出力するキャパシター駆動回路と、
   前記第１〜第ｎのキャパシター駆動用ノードとデータ電圧出力端子との間に設けられる第１〜第ｎのキャパシターを有するキャパシター回路と、
   を含み、
   前記キャパシター駆動回路は、
   前記第１〜第ｎのキャパシター駆動電圧を出力する第１〜第ｎの駆動部を有し、
   前記第１〜第ｎのキャパシターの容量のうちの第ｎのキャパシターの容量が最大である場合に、前記第１〜第ｎの駆動部のうちの第ｎの駆動部が、前記第ｎのキャパシター駆動電圧を出力した後に、前記第１〜第ｎの駆動部のうちの第ｎ−１の駆動部が、前記第１〜第ｎのキャパシター駆動電圧のうちの第ｎ−１のキャパシター駆動電圧を出力し、
   前記第１〜第ｎのキャパシターの容量のうちの第ｉのキャパシター（ｉは１≦ｉ≦ｎの自然数）の容量が第ｊのキャパシター（ｊ＜ｉ、ｊは１≦ｊ≦ｎの自然数）の容量よりも大きく、前記第１〜第ｎの駆動部のうちの第ｉの駆動部における信号の遅延時間をｔｄｉとし、前記第１〜第ｎの駆動部のうちの第ｊの駆動部における信号の遅延時間をｔｄｊとする場合に、
   ｔｄｉ＞ｔｄｊであり、
   前記第ｉの駆動部に入力される第ｉの入力信号に対する、前記第ｊの駆動部に入力される第ｊの入力信号の遅延時間は、ｔｄｉ−ｔｄｊよりも大きく、
   前記第ｉの駆動部が、前記第１〜第ｎのキャパシター駆動電圧のうちの第ｉのキャパシター駆動電圧を出力した後に、前記第ｊの駆動部が、前記第１〜第ｎのキャパシター駆動電圧のうちの第ｊのキャパシター駆動電圧を出力することを特徴とするドライバー。
2. 請求項１において、
   前記第１〜第ｎの駆動部への第１〜第ｎの入力信号を出力する信号出力回路を含み、
   前記信号出力回路は、
   前記第１〜第ｎの入力信号のうちの前記第ｉの入力信号（ｉは１≦ｉ≦ｎの自然数）よりも、前記第１〜第ｎの入力信号のうちの前記第ｊの入力信号（ｊ＜ｉ、ｊは１≦ｊ≦ｎの自然数）を遅延させて、前記第１〜第ｎの入力信号を前記第１〜第ｎの駆動部に出力することを特徴とするドライバー。
3. 階調データに対応する第１〜第ｎのキャパシター駆動電圧（ｎは２以上の自然数）を第１〜第ｎのキャパシター駆動用ノードに出力するキャパシター駆動回路と、
   前記第１〜第ｎのキャパシター駆動用ノードとデータ電圧出力端子との間に設けられる第１〜第ｎのキャパシターを有するキャパシター回路と、
   を含み、
   前記キャパシター駆動回路は、
   前記第１〜第ｎのキャパシター駆動電圧を出力する第１〜第ｎの駆動部を有し、
   前記第１〜第ｎのキャパシターの容量のうちの第ｎのキャパシターの容量が最大である場合に、前記第１〜第ｎの駆動部のうちの第ｎの駆動部が、前記第ｎのキャパシター駆動電圧を出力した後に、前記第１〜第ｎの駆動部のうちの第ｎ−１の駆動部が、前記第１〜第ｎのキャパシター駆動電圧のうちの第ｎ−１のキャパシター駆動電圧を出力し、
   前記第１〜第ｎの駆動部のうち少なくとも前記第ｎの駆動部は、駆動能力が可変の駆動部であることを特徴とするドライバー。
4. 請求項１又は３において、
   前記第１〜第ｎの駆動部への第１〜第ｎの入力信号を出力する信号出力回路を含み、
   前記信号出力回路は、
   前記第１〜第ｎの入力信号のうちの第ｎの入力信号よりも、前記第１〜第ｎの入力信号のうちの第ｎ−１の入力信号を遅延させて、前記第１〜第ｎの入力信号を前記第１〜第ｎの駆動部に出力することを特徴とするドライバー。
5. 請求項１乃至４のいずれかにおいて、
   前記第１〜第ｎの駆動部の駆動能力をＤ１〜Ｄｎとし、前記第１〜第ｎのキャパシターの容量をＣ１〜Ｃｎとした場合に、
   Ｄｎ／Ｃｎ＜Ｄ１／Ｃ１となるように前記第ｎの駆動部の駆動能力Ｄｎが設定されることを特徴とするドライバー。
6. 請求項１乃至５のいずれかにおいて、
   前記データ電圧出力端子と基準電圧のノードとの間に設けられる可変容量回路を含み、
   前記可変容量回路の容量と電気光学パネル側容量を加算した容量と、前記キャパシター回路の容量とが、所与の容量比関係になるように、前記可変容量回路の容量が設定されていることを特徴とするドライバー。
7. 請求項１乃至６のいずれかに記載されたドライバーを含むことを特徴とする電子機器。

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