JP6503202B2 - 半導体装置 - Google Patents

Description

本発明は、過熱を検出する機能を有する半導体装置に関する。

半導体集積回路では、能動素子の動作時や外部からの電荷流入等により発熱する。そのため、感熱素子を配置し、感熱素子からの信号により半導体集積回路を制御して、過熱による動作異常や破壊を起こさないようにしている。感熱素子としては、例えばＰＮ接合の順方向電圧が利用されている。詳しく述べると、ＰＮ接合の順方向に一定電流を流すとＰＮ接合の両端に電位差が生じる。この電位差が温度に依存して変化するので、この電位差が過熱検出の信号に用いられている（例えば、特許文献１、２参照）。

特開平０８−２３６７０９号公報 特開平０３−０３４３６０号公報

半導体集積回路において、微細化が進展している。温度上昇は面積に反比例して増大するので、近年の微細化の進展に伴い、局所的な温度上昇が激しくなっている。局所的な発熱が大きくなると、発熱源と感熱素子の間の温度差が増大する。これを解決するためには、発熱源と感熱素子を出来るだけ接近させて配置させることが有効である。

特許文献１、２ともに、発熱源の半導体層１と感熱素子の半導体層２とを絶縁膜によって、分離する方法を用いることで、発熱源と感熱素子を接近させて配置させることを可能にしている。

一般に、発熱源の面積は、感熱素子の面積よりも大きい。そのため、特許文献１の図１に示されているように、発熱源の一部を平面的にくりぬいて、そこに感熱素子を配置するとより良い。これは、感熱素子が発熱源に囲まれるので、発熱源の温度をより正しく感知できるようになるためである。

特許文献１、２では、パワー素子が縦型のトランジスタの場合について具体的に述べられている。縦型のトランジスタの基本セルは、一般に正方形か正方形を少し変形させたような形状であるため、特許文献１の図１に示されるように発熱源の一部を平面的にくりぬいた形状に配置することは容易である。

しかしながら、パワー素子が横型のトランジスタである場合、以下に述べる困難から、従来は発熱源の一部を平面的にくりぬいた形状にされていなかった。ここで、横型のトランジスタは幅の長いトランジスタを等ピッチで並べたものである。また、１つのソースは、２つのトランジスタのチャネルのソースを共通化したものである。また、１つのドレインは、２つのトランジスタのチャネルのドレインを共通化したものである。つまり、ソース、ドレインが隣接する２つのトランジスタで共通化されているため、一部だけ幅を変えることが困難なためである。

あるいは、敢えて前記に記すようなソース、もしくはドレインの共通化をしないことで、一部のトランジスタの幅を狭くして、平面的にくりぬいた形状を実現していた。しかし、この方法では、トランジスタを配置するピッチが広くなるため、単位面積あたりの発熱量が減少し、感熱素子付近の温度が低くなるという欠点があった。

本発明は、上記不具合に鑑みてなされ、横型のトランジスタから成るパワー素子において、トランジスタを構成するソース、ドレイン、チャネル、電界緩和領域を変形させることで、パワー素子の温度をより正しく感知することを可能にした半導体装置を提供することを課題とする。

本発明では、上記課題を解決するために以下の手段を用いた。
導通状態の際に電流が流れることで熱破壊に至る可能性があるパワー素子と温度を検出するための感熱素子を有し、前記パワー素子は第一の半導体層に形成されており、前記感熱素子は第二の半導体層に形成されており、前記第一の半導体層と前記第二の半導体層とは、絶縁膜で分離されており、平面的に見て、前記感熱素子の少なくとも２辺が前記パワー素子に隣接しており、前記パワー素子は複数の横型のＭＯＳトランジスタが等しいピッチで配置されたものであり、前記感熱素子に隣接する複数の前記ＭＯＳトランジスタの少なくとも１つにおいて、ソース幅とドレイン幅の差が、前記感熱素子に隣接しない前記ＭＯＳトランジスタのソース幅とドレイン幅の差と異なることを特徴とする半導体装置とした。

上記手段を用いることで、パワー素子の温度をより正しく感知することができる半導体装置を提供できる。

本発明の半導体装置におけるパワー素子と感熱素子の平面配置図（Ａ）および断面図（Ｂ）である。 従来の半導体装置におけるパワー素子と感熱素子の平面配置図である。 従来の半導体装置におけるパワー素子と感熱素子の平面配置図である。 本発明の半導体装置におけるパワー素子と感熱素子の平面配置図である。 本発明の半導体装置におけるパワー素子と感熱素子の平面配置図である。（寄生チャネル対策を施した実施例） 本発明の半導体装置におけるパワー素子と感熱素子の平面配置図である。寄生バイポーラ対策を施した実施例） 本発明の半導体装置におけるパワー素子と感熱素子の平面配置図である。（寄生バイポーラ対策を施した場合の平面配置図 本発明の半導体装置におけるパワー素子と感熱素子の平面配置図である。（寄生チャネル対策と寄生バイポーラ対策を施した実施例） 本発明の半導体装置におけるパワー素子と感熱素子の平面配置図である。（寄生バイポーラ対策を施した実施例） 本発明の半導体装置におけるパワー素子と感熱素子の平面配置図である。（寄生バイポーラ対策を施した実施例）

以下では発明を実施するための形態をそれぞれの実施例について、図面を用いて説明する。

図１（Ａ）は、本発明のパワー素子と感熱素子の配置を示す平面図である。図１（Ｂ）は、図１（Ａ）の切断線Ａ−Ａにおける断面図である。パワー素子は、第一の半導体層１に形成される。感熱素子２は、第一の半導体層１とは別の第二の半導体層２に形成される。感熱素子２は、基本的に矩形の形状を有しており、四辺により囲まれているとする。第一の半導体層と第二の半導体層は、素子分離のＬＯＣＯＳ酸化膜３を介して分離されている。ここで、第一の半導体層１は半導体基板であり、第二の半導体層２は例えば多結晶シリコンである。

パワー素子を形成するトランジスタは、横型のＭＯＳトランジスタであり、ゲート電極４、ソース５、ドレイン６Ａ、６Ｂ、ドレイン電界緩和領域７から成る。発熱は電圧と電流の積である電力に比例するので、電圧の高い高耐圧のパワー素子において、発熱が課題となることが多い。そこで、素子分離として一般的に用いられるＬＯＣＯＳ酸化膜３を、ドレインの電界緩和領域７として用いるタイプの高耐圧トランジスタを記載している。今後、これをＬＯＣＯＳドレイン型と呼ぶ。

大きいチャネル幅のトランジスタを、等ピッチで並べる配置は、パワー素子のような大電流を流す素子において、よく使われる手法である。ここで、図１（Ａ）に示すように、パワー素子を構成する複数のトランジスタの一つのドレイン６Ａの幅を短くし、空いたスペースに感熱素子を配置する。チャネル幅はソース５の幅により決定され、本実施例ではソースの幅とチャネル幅は同一である。

ＬＯＣＯＳドレイン型のトランジスタは、一般的なトランジスタの１種で、ドレイン６Ａ，６Ｂは、ドレイン電界緩和領域７で囲まれる。つまり、ドレイン緩和領域７は、ドレイン６Ａ，６Ｂよりも幅が広い。そのため、ドレイン緩和領域７のサイズを考慮して、ソース５の幅よりもドレイン６の幅が小さいことが多い。このように、ドレインとソースの幅に差があるのが一般的である。

図１（Ａ）では、一つのドレイン６Ａの幅を短くしているが、このドレインに電流を流すソースの幅は狭くしていない。そのため、感熱素子に隣接するトランジスタのソースとドレインの幅の差が、感熱素子に隣接しないトランジスタのソースとドレインの幅の差と異なり、差が大きくなっている。

幅の方向が上下、左右どちらか混乱しないように、トランジスタに流れる電流は、一般に、チャネルの幅に比例して、チャネルの長さに反比例すると言うので、この幅と同じ向きを幅と呼ぶことにする。図面では紙面の上下方向の長さになる。

ここでは、第一の半導体層と第二の半導体層が、ＬＯＣＯＳ酸化膜によって分離された場合について述べたが、これに限定されるものではない。ＬＯＣＯＳ酸化膜の代わりに他の絶縁膜を用いても、本発明の本質は失われない。

ここでは、横型のＭＯＳトランジスタとして、ＬＯＣＯＳ酸化膜を電界緩和領域に用いたタイプのトランジスタの場合について述べたが、これに限定されるものではない。本発明の本質は、横型のＭＯＳトランジスタ一般に通じるものである。

ドレインとソースの幅が、異なる場合がより一般的であるが、差がゼロの場合でも本発明の本質は失われない。この場合、感熱素子に隣接しないトランジスタのソースとドレインの幅の差はゼロで、感熱素子に隣接するトランジスタのソースとドレインの幅の差はゼロではないことになる。

比較例として、従来の半導体装置の平面図を図２、３に示した。図２は従来技術による半導体装置の平面図である。同じ幅のトランジスタを等ピッチで並べたパワー素子に隣接するように感熱素子が配置されている。図３は従来技術を用いて、感熱素子がパワー素子に挟まれるように配置した場合の平面図である。感熱素子の２辺方向にパワー素子があるので、図２よりもパワー素子の温度をより正しく感知できる。これに対し、図１に示す本実施例の半導体装置では、感熱素子の４方向にパワー素子があるので、図２、３に示す従来の半導体装置よりもパワー素子の温度をより正しく感知することができる。

実施例１のように、ドレインを１本だけ変形させるだけでは、感熱素子を配置する広さが得られない場合がある。この場合、チャネルやソースを変形させる必要が生じる。この場合について、図示したのが図４である。直近のドレイン６Ａだけでなく、近隣のゲート電極４とソース５の一部を削除し、チャネルの幅を狭くしている。ここで、チャネルとはソース５を囲んでいるＬＯＣＯＳ酸化膜がない領域（アクティブ領域という）とゲート電極４の重なっている部分を指すものとする。図では感熱素子２の左右両隣に描かれているソース５とドレイン６Ｂからなるトランジスタにおいては、ソース５の感熱素子側の一部が削除されて細くなっているが、その影響はほとんどない。

感熱素子があると、感熱素子の電位や、感熱素子への配線によって、寄生チャネルが形成される場合がある。そのため、図４の配置では、寄生チャネルが形成されて、ソースから寄生チャネルを介してドレインに電流が流れる恐れがある。そこで、図５に示すような幅が短くされたゲート電極同士を結んでいるゲート電極を配置することで、寄生チャネルを介した電流が流れないようにできる。
この手法は、感熱素子に面しない辺においても適用される場合がある。しかし、本発明とは無関係なので、省略する。

実際のパワー素子においては、チップ外部からドレイン端子にノイズが入ることがよくある。このようなノイズ起因で、過渡的に寄生バイポーラ電流が流れることがある。寄生バイポーラ電流は、通常、ソース／基板の接合において、順方向電流が流れる状態になることで生じる。この電流は、チャネルに限定して流れる電流ではないので、たとえチャネルがないとしても、ドレインの幅よりも大幅に大きいソースが近くにあると、ドレインの一部に電流が集中する。電流が集中すると、温度が局所的に増大し、熱破壊に至り易くなる。図４、図５に示した実施例は、このような要因を考慮していない、原理を示すための基本形なので、この電流集中が起こり易い。この対策を実施したのが、図６である。チャネルに接しないソースを両隣のトランジスタの分まで削除してなくしている。半導体製造において、よくおきる配置ズレが生じても安定的にソースが形成されないようにしている。両隣のトランジスタのチャネルの一部も形成されずなくなっている。こうすることで、ソースから流れる寄生バイポーラ電流の集中箇所をなくすことができる。

パワー素子がＮ型のＭＯＳトランジスタの場合、実施例４（図６）で述べた寄生バイポーラ電流は、Ｎ型のソースとＰ型の基板との間で、順方向電流が流れることで生じる。そこで、図４、図５において細くなったソースのアクティブ領域を残したまま、このアクティブ領域をＰ型基板と同極性のＰ型にすることで、ソースから基板への順方向電流をなくすことができる。図４に対して、この考えを適用した配置が、図７である。図４のソースにて、電流集中の要因となる箇所を、基板と同極性の基板コンタクト領域８に変えている。こうすることで、ＭＯＳトランジスタとして働かない領域を形成し、寄生バイポーラ電流の集中箇所をなくすことができる。

実施例５を説明する図７で示した平面図では、ソースから寄生チャネルを介してドレインに電流が流れる恐れがある。この対策の一つに実施例３（図５）で示した手法があるが、別の手法として、素子分離領域に面するソースを基板と同極性の基板コンタクト領域にする手法がある。図７にこの考えを適用したものが図８である。

パワー素子がＮ型のＭＯＳトランジスタの場合、素子分離領域はＰ型で、ソースとドレインはＮ型である。配線等の影響で、素子分離領域のＰ型がＮ型化すると、ソースから素子分離領域を介してドレインに至る経路が全てＮ型になるので、電流が流れる。この電流経路を寄生チャネルと呼び、電流を寄生チャネルリークと呼ぶ。素子分離領域に面するソースを基板と同極のＰ型にすると、上記経路が全てＮ型になるということが起きないため、寄生チャネルリークが流れない。

図８では、感熱素子を配置するために変形したソース領域において、素子分離領域であるＬＯＣＯＳ酸化膜に面する領域全てを基板コンタクト領域８にしている。これによって、寄生チャネルの発生を防止している。

図９は、実施例４（図６）で述べた寄生バイポーラ電流の局所的集中を防ぐ手法の１つである。感熱素子を配置するためにドレイン６Ａの幅を小さくし、この小さくしたドレインから成るトランジスタのチャネル幅とソース５の幅を小さくしたドレイン６Ａの幅に合わせて小さくする。こうすると、図９に示すように、感熱素子に隣接しないドレイン６Ｂが、感熱素子に隣接するソース５よりも大きくなる。寄生バイポーラ電流は、ソースから基板に順方向電流が流れるものであるから、このようにソース５よりもドレイン６Ｂが大きい場合、電流集中が起きない。

図１０は、実施例１で説明した図１に、寄生バイポーラ電流対策を施したものである。図１では、ドレインよりもソースが大きい箇所があるので、ソースの一部を基板コンタクト領域にすることで、電流集中が起きないようにしている。図１に対して、図６、図９で示した手法を適用することで電流集中を防ぐことも可能である。これについては、実施例４、実施例７で述べた内容と同じである。

図１では、チャネルに接するソースの幅がドレインの幅よりも大きいので、通常のチャネルを流れる電荷が局所的に集中する。そのため、チャネルを流れる電荷が、ドレイン近傍で電界加速されることによって生じる電離衝突の密度が局所的に大きい。そのため、電離衝突によって発生する基板電流によって、基板電位が持ち上がり、ソースから基板に順方向電流が流れるという現象が起き易くなっている。また、電離衝突の密度が大きいため、通常、ホットキャリアシフトと呼ばれる特性劣化が局所的に大きくなる。先に述べた手法を適用するとこれらの問題も解決される。

感熱素子が形成される第二の半導体層は、多結晶シリコンであり、ゲート電極に用いる多結晶シリコンと同一のものにする。こうすることで、付加工程なしで、感熱素子を形成することができる。実施例１から実施例８で述べた全ての配置において、ゲート電極と感熱素子は重なっていないので、先に述べた全ての実施例に適用することができる。

実施例１から８の説明において、ゲート電極から上の層間絶縁膜や、コンタクトを含む配線を省略している。これらは、半導体装置の一般的な技術で配置されるものであり、どのように配置するかについても当業者には分かる事柄であるため省略する。

実施例１から８の説明において、感熱素子の４方向全てがパワー素子に囲まれている配置について述べてきたが、この配置に限定されるものではない。例えば、パワー素子の一辺をへこませた凹型の配置にして、へこませた領域に感熱素子を配置する。この場合、感熱素子の３方向がパワー素子で囲まれる。この場合でも、本特許の本質は失われない。この場合、４方向全てが囲まれる場合と比べて、パワー素子の最高温度地点と、感熱素子地点の温度差は大きくなる。しかし、感熱素子から配線を引き出すことが容易になる。配線層が少ない場合はこちらの方法が有利な場合がある。

また、ＭＯＳトランジスタを並べて、長方形のパワー素子を形成し、その頂点付近のＭＯＳトランジスタを変形させて、感熱素子を配置する場合、感熱素子の２辺がパワー素子で囲まれることになる。この場合でも本発明の本質は失われない。この場合、前記の３方向囲まれる場合よりも更にパワー素子の最高温度地点と、感熱素子地点の温度差は大きくなる。しかしながら、パワー素子での発熱が比較的小さい場合は、このような配置でも性能を満たせる場合がある。その場合は、他の回路やチップ面積等を総合的に考えて、この配置を選択することも可能である。

１ 第一の半導体層
２ 第二の半導体層、感熱素子
３ ＬＯＣＯＳ酸化膜、素子分離
４ ゲート電極
５ ソース
６、６Ａ、６Ｂ ドレイン
７ ドレイン電界緩和領域、ドレイン低濃度領域
８ 基板コンタクト領域

Claims (9)

1. 第一の半導体層に形成されたパワー素子と
   前記第一の半導体層とは絶縁膜で分離された第二の半導体層に形成された、前記パワー素子の温度を検出するための矩形の感熱素子と、
   を有し、
   平面的に見て、前記感熱素子の少なくとも２辺が前記パワー素子に隣接しており、
   前記パワー素子は複数の横型のＭＯＳトランジスタが等しいピッチで配置されたものであり、
   前記感熱素子は前記横型のＭＯＳトランジスタのドレインの一部の幅を短くして配置されており、
   前記感熱素子に隣接する前記複数の横型のＭＯＳトランジスタの少なくとも１つにおいて、ソース幅とドレイン幅の差が、前記感熱素子に隣接しない前記ＭＯＳトランジスタのソース幅とドレイン幅の差よりも大きくなっていることを特徴とする半導体装置。
2. 第一の半導体層に形成されたパワー素子と
   前記第一の半導体層とは絶縁膜で分離された第二の半導体層に形成された、前記パワー素子の温度を検出するための矩形の感熱素子と、
   を有し、
   平面的に見て、前記感熱素子の少なくとも２辺が前記パワー素子に隣接しており、
   前記パワー素子は複数の横型のＭＯＳトランジスタが等しいピッチで配置されたものであり、
   前記感熱素子は前記横型のＭＯＳトランジスタのドレインの一部の幅を短くして配置されており、
   前記感熱素子に隣接する前記複数の横型のＭＯＳトランジスタの少なくとも１つにおいて、ゲート電極の一部が削除されていることで、ソース幅よりチャネル幅が小さくなっていることを特徴とする半導体装置。
3. 第一の半導体層に形成されたパワー素子と
   前記第一の半導体層とは絶縁膜で分離された第二の半導体層に形成された、前記パワー素子の温度を検出するための矩形の感熱素子と、
   を有し、
   平面的に見て、前記感熱素子の少なくとも２辺が前記パワー素子に隣接しており、
   前記パワー素子は複数の横型のＭＯＳトランジスタが等しいピッチで配置されたものであり、
   前記感熱素子は前記横型のＭＯＳトランジスタのドレインの一部の幅を短くして配置されており、
   前記感熱素子に隣接する前記複数の横型のＭＯＳトランジスタの少なくとも１つにおいて、他のドレインに対向するソースの一部まで削除することで、前記少なくとも１つのＭＯＳトランジスタにおいてチャネルの一部がないことを特徴とする半導体装置。
4. 第一の半導体層に形成されたパワー素子と
   前記第一の半導体層とは絶縁膜で分離された第二の半導体層に形成された、前記パワー素子の温度を検出するための矩形の感熱素子と、
   を有し、
   平面的に見て、前記感熱素子の少なくとも２辺が前記パワー素子に隣接しており、
   前記パワー素子は複数の横型のＭＯＳトランジスタが等しいピッチで配置されたものであり、
   前記感熱素子は前記横型のＭＯＳトランジスタのドレインの一部の幅を短くして配置されており、
   前記感熱素子に隣接する前記複数の横型のＭＯＳトランジスタの少なくとも１つにおいて、ゲート電極の一部が削除されており、他のドレインに対向するソースにあたるアクティブ領域の一部が基板と同じ極性であり、ＭＯＳトランジスタとして働かない領域を含むことを特徴とする半導体装置。
5. 第一の半導体層に形成されたパワー素子と
   前記第一の半導体層とは絶縁膜で分離された第二の半導体層に形成された、前記パワー素子の温度を検出するための矩形の感熱素子と、
   を有し、
   平面的に見て、前記感熱素子の少なくとも２辺が前記パワー素子に隣接しており、
   前記パワー素子は複数の横型のＭＯＳトランジスタが等しいピッチで配置されたものであり、
   前記感熱素子は前記横型のＭＯＳトランジスタのドレインの一部の幅を短くして配置されており、
   前記感熱素子に隣接する前記複数の横型のＭＯＳトランジスタの少なくとも１つにおいて、ゲート電極とソースの一部が削除されており、他のドレインに対向するチャネルとソースの少なくとも一部が存在しないことを特徴とする半導体装置。
6. 前記感熱素子に面するソースにおいて、素子分離領域に接するソースの極性が基板と同じであることを特徴とする請求項２乃至５のいずれか１項記載の半導体装置。
7. さらに、前記感熱素子に対向するソースの一部が削除され、前記ソースの他の部分と比べ細くなっていることを特徴とする請求項２あるいは４記載の半導体装置。
8. 前記感熱素子に接するドレインの辺が、ゲート電極によって囲まれていることを特徴とする請求項１乃至７のいずれか１項記載の半導体装置。
9. 前記感熱素子が形成される半導体層と、パワー素子のゲート電極が形成される半導体層が同一であることを特徴とする請求項１乃至８のいずれか１項記載の半導体装置。

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