JP6505146B2 - Gaming machine - Google Patents
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Description
本発明は、遊技動作に起因する抽選処理によって大当り状態を発生させる遊技機に関し、特に、電源基板の回路構成を簡素化した遊技機に関する。 The present invention relates to a gaming machine that generates a big hit state by a lottery process caused by a gaming operation, and more particularly to a gaming machine in which the circuit configuration of a power supply substrate is simplified.
パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、７・７・７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。 A ball game machine such as a pachinko machine is provided with a symbol starting port provided on a game board, a symbol display unit for displaying a series of symbol variation modes by a plurality of display symbols, and a special winning opening with an open / close plate. Is configured. Then, when the detection switch provided in the symbol starting port detects the passage of the game ball, it becomes a winning state, and after the game ball is paid out as a prize ball, the display symbol is fluctuated for a predetermined time in the symbol display portion. Thereafter, when the symbol is stopped in a predetermined manner such as 7/7/7, the jackpot is in a big hit state, the big winning opening is repeatedly opened, and a game state advantageous to the player is generated.
大当りの遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を２０秒前後実行し、その後、特別図柄を整列させている。 Whether or not to generate a big hit gaming state is determined by a big hit lottery that is executed on the condition that the game ball has won in the symbol starting opening, and the above-mentioned symbol fluctuation operation is based on this lottery result It has become. For example, when the lottery result is in the winning state, the rendering operation called reach action or the like is executed for about 20 seconds, and then the special symbols are aligned.
ところで、この種の遊技機は、複数の回路基板に区分されて構成されるのが一般的であり、典型的には、大当り抽選を実行して遊技動作を統括的に制御する主制御基板と、遊技球を払い出す払出制御基板と、ランプ演出、音声演出、役物演出、及び画像演出などを制御する一又は複数の演出制御基板と、各制御基板に必要な直流電圧を配電する電源基板と、に区分されている（特許文献１〜３）。
By the way, this type of gaming machine is generally divided into a plurality of circuit boards, and is typically configured with a main control board that executes a big hit lottery and centrally controls the game operation. , A payout control board for paying out game balls, and one or a plurality of effect control boards for controlling lamp effects, voice effects, feature effects, image effects, etc., and a power supply board for distributing DC voltage necessary for each control board And (see
また、これら遊技機では、電源基板に電断検知回路を設けて、電源遮断状態を素早く且つ適切に検出して、停電時に遊技状態を保持して、遊技者に不利益が及ばないようにしている。そして、このような回路構成を前提にして、出願人は、誤動作の発生を可能な限り防止した電源基板について提案をしている（特許文献４） Also, in these gaming machines, a power failure detection circuit is provided on the power supply substrate to quickly and appropriately detect the power interruption state, and keep the gaming state at the time of a power failure so that the disadvantage does not reach the player. There is. Then, on the premise of such a circuit configuration, the applicant has proposed a power supply substrate which prevents the occurrence of a malfunction as much as possible (Patent Document 4).
ところで、この種の遊技機は、一般に商品寿命が短く、遊技性の異なる新機種を次々と開発する必要があり、しかも、機種変更時には、電源基板も含め公的機関での審査が必要となり、その負担が少なくないという問題がある。 By the way, this kind of game machine generally has a short product life, and it is necessary to develop new models with different game characteristics one after another. Furthermore, when changing the model, it is necessary to have a public organization review including the power supply board. There is a problem that the burden is not small.
本発明は、上記の課題に鑑みてなされたものであって、機器変更時の検査負担を軽減することができる遊技機を提供することを目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a gaming machine capable of reducing the inspection burden at the time of device change.
上記の目的を達成するため、本発明は、所定のスイッチ信号に基づいて抽選処理を実行し、その抽選結果に応じた遊技動作を実行可能な遊技機であって、前記抽選処理を実行して遊技動作を中心統括的に制御する主制御手段（２１）と、前記主制御手段（２１）からの指示に基づいて必要な制御動作を実行するサブ制御手段（２４）と、遊技機に配電される交流電源の交流電圧を整流して直流電圧を生成する直流生成手段（２０）と、を有して構成され、前記サブ制御手段（２４）には、交流電源の整流電圧に基づいて発光するフォトダイオード（Ｄ）、及び、フォトダイオードの発光に基づいてＯＮ動作するフォトトランジスタ（Ｔｒ）を有するスイッチ回路（ＰＨ１）と、前記フォトトランジスタ（Ｔｒ）のＯＮ／ＯＦＦ動作に対応して充電／放電されるコンデンサ（Ｃ１）を有する検出回路と、前記直流生成手段（２０）が生成した直流電圧に基づいて電源リセット信号（ＲＳＴ１）を生成する直流判定回路（ＪＧ１）と、が設けられ、前記直流判定回路（ＪＧ１）は、前記検出回路の出力電圧の異常降下に基づいて、電断異常信号（ＡＢＮ）を出力するよう構成されている。 In order to achieve the above object, the present invention is a gaming machine capable of executing a lottery process based on a predetermined switch signal and executing a game operation according to the lottery result, wherein the lottery process is executed. Main control means (21) for centrally controlling the game operation centrally, sub control means (24) for executing necessary control operations based on an instruction from the main control means (21) , and power distribution to the game machine And DC generating means (20) for rectifying the AC voltage of the AC power supply to generate DC voltage, and the sub control means (24) emits light based on the rectified voltage of the AC power supply. A switch circuit (PH1) having a photo diode (D) and a photo transistor (Tr) which is turned on based on light emission of the photo diode, and corresponding to the ON / OFF operation of the photo transistor (Tr) A detection circuit having a capacitor (C1) to be charged / discharged, and a DC determination circuit (JG1) for generating a power supply reset signal (RST1) based on the DC voltage generated by the DC generation means (20) The direct current determination circuit (JG1) is configured to output a power failure abnormality signal (ABN) based on an abnormal drop of the output voltage of the detection circuit.
本発明では、交流電源の交流電圧と、直流生成手段が生成した直流電圧とを受けて、交流電源の投入と遮断を検出する電源監視回路（スイッチ回路＋検出回路＋直流判定回路）をサブ制御手段に設けるので、直流生成手段の機能を最小限に抑えることができ、機器変更時において、電源基板の検査負担を解消することができる。 In the present invention, sub control of a power supply monitoring circuit ( switch circuit + detection circuit + DC determination circuit ) is performed which receives the AC voltage of the AC power supply and the DC voltage generated by the DC generation unit and detects turning on and off of the AC power Since the means is provided, the function of the direct current generation means can be minimized, and the burden of inspection of the power supply board can be eliminated at the time of equipment change.
上記した通り、本発明によれば、機器変更時の検査負担を軽減することができる。 As described above, according to the present invention, the inspection load at the time of device change can be reduced.
以下、実施例に基づいて本発明を詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、木製外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。
Hereinafter, the present invention will be described in detail based on examples. FIG. 1 is a perspective view showing a pachinko machine GM of the present embodiment. The pachinko machine GM has a rectangular frame-shaped wooden
この前枠３には、遊技盤５が、裏側からではなく、表側からワンタッチコネクタを利用して着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。ここで、ワンタッチコネクタとは、一の装着操作で複数の接点が接続状態となり、一の分離操作で複数の接点が分離状態となる接続コネクタＣ１〜Ｃ３（図３参照）を意味する。
The
ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。一方、ガラス扉６の下側には、スピーカが配置されている。
On the outer periphery of the
前面板７には、発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は、その回動角度に応じた強度で動作する打撃槌によって遊技球が発射される。
An
ここで、打撃槌は、発射ソレノイドＳＬｅによって駆動されており、打撃槌が機能するまでの発射準備のため、球送りソレノイドＳＬｆが機能している。また、発射ハンドル１０には、図３に示すように、発射ソレノイドＳＬｅの発射強度を調整可能な強度ボリュームＶＲと、遊技者が発射ハンドル１０に触れているか否かを検出するタッチセンサＴＣＨと、遊技者が発射停止を指示する発射停止スイッチＳＴＯＰと、が配置されている。
Here, the striking rod is driven by the firing solenoid SLe, and the ball feeding solenoid SLf is functioning in preparation for firing until the striking rod functions. In addition, as shown in FIG. 3, the
そして、強度ボリュームＶＲの出力であって、発射ハンドル１０の回転位置を示す発射強度信号ＶＲと、タッチセンサＴＣＨのタッチセンサ信号ＴＣＨと、停止スイッチ信号ＳＴＯＰは、払出制御基板の発射制御回路３０に伝送されるよう構成されている（図３、図４参照）。
A firing intensity signal VR indicating the rotational position of the
一方、上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。
On the other hand, a
上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部ＮＵＭ（図４）と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。
The right side of the
図２に示すように、遊技盤５の表面には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その略中央には、背面側に延びる中央開口ＨＯが設けられている。そして、中央開口ＨＯの奥底には、液晶カラーディスプレイで構成された表示装置ＤＳが配置されている。
As shown in FIG. 2, on the surface of the
また、表示装置ＤＳの前面に形成される空間には、演出可動体ＡＭＵ（可動役物）が昇降自在に配置されている。演出可動体ＡＭＵは、昇降機構ＡＬＶに保持されて昇降される固定部材ＦＩＸと、固定部材ＦＩＸに支持されて回転する回転部材ＲＯＴとで構成されている。 Further, in the space formed on the front surface of the display device DS, the effect movable body AMU (movable combination) is disposed so as to be movable up and down. The effect movable body AMU is configured of a fixed member FIX which is held by the lifting and lowering mechanism ALV and lifted and lowered, and a rotating member ROT which is supported and rotated by the fixed member FIX.
昇降機構ＡＬＶの昇降動作や、回転部材ＲＯＴの回転動作は、ステッピングモータで構成された演出モータＭ１〜Ｍｎの回転によって実現される。なお、通常時には、演出可動体ＡＭＵは、昇降機構ＡＬＶに吊り上げられた状態で待機している。 The lifting and lowering operation of the lifting and lowering mechanism ALV and the rotation operation of the rotating member ROT are realized by the rotation of the effect motors M1 to Mn formed of stepping motors. In addition, at normal times, the effect movable body AMU stands by in a state of being lifted by the lifting and lowering mechanism ALV.
遊技領域の適所には、図柄始動口１５、大入賞口１６、普通入賞口１７、ゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。
At an appropriate position of the game area, a
表示装置ＤＳは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置ＤＳは、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９を有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されたり、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、当否結果を不確定に報知する予告演出などが実行される。
The display device DS is a device that variably displays a specific symbol related to the jackpot state and displays a background image, various characters, and the like in an animation. The display device DS has a special symbol display portion Da to Dc at the center portion and a normal
普通図柄表示部１９は普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止するようになっている。
The normal
図柄始動口１５は、左右一対の開閉爪を備えた電動式チューリップで開閉されるよう構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、開閉爪が所定時間だけ、若しくは、所定個数の遊技球を検出するまで開放されるようになっている。
The
電動式チューリップは、制御信号ＣＬＴ２がＬレベルになるタイミングで、パワートランジスタによるスイッチ回路ＰＳを経由して、第２ソレノイドＳＬ２が通電状態となって開放する（図４参照）。なお、図２の構成とは異なり、普通入賞口１７を開閉可能に構成する場合には、制御信号ＣＴＬ３で通電制御される第３ソレノイドＳＬ３によって普通入賞口が開閉される。
At the timing when the control signal CLT2 becomes L level, the electrically-operated tulip opens the second solenoid SL2 as it is energized (see FIG. 4) via the switch circuit PS by the power transistor. Note that, unlike the configuration of FIG. 2, when the
図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃの表示図柄が所定時間だけ変動し、図柄始動口１５への遊技球の入賞タイミングに応じた抽選結果に基づいて決定される停止図柄で停止する。なお、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、一連の図柄演出の間に、予告演出が実行される場合がある。また、予告演出の一種として、演出可動体ＡＭＵが中央開口ＨＯの位置に降下してくることがある。そして、降下した演出可動体ＡＭＵは、時計方向又は反時計方向に回転した後、元の位置に上昇する。
When the game ball is won in the
大入賞口１６は、例えば前方に開放可能な開閉板１６ａで開閉制御されるが、特別図柄表示部Ｄａ〜Ｄｃの図柄変動後の停止図柄が「７７７」などの大当り図柄のとき、「大当りゲーム」と称する特別遊技が開始され、開閉板１６ａが開放されるようになっている。開閉板１６ａは、制御信号ＣＴＬ１がＬレベルになるタイミングで、第１ソレノイドＳＬ１が通電状態となって開放する（図４参照）。
The big winning
大入賞口１６の開閉板１６ａが開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板１６ａが閉じる。このような動作は、最大で例えば１５回まで特別遊技が継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態となるという特典が付与される。
After the opening and
図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図であり、ホールコンピュータＨＣと、球貸し機ＬＥＮに接続され、ＡＣ２４Ｖを受けて動作する遊技機が示されている。なお、ホールコンピュータＨＣには、各種の遊技情報ＩＮＦや異常情報が伝送され、球貸し機ＬＥＮと遊技機ＧＭとの間では、球貸し動作時に、各種の情報が送受信される。 FIG. 3 is a block diagram showing the entire circuit configuration of a pachinko machine GM for realizing the above-described operations, showing a gaming machine connected to a hall computer HC and a ball lending machine LEN and operating with receiving 24 V AC. There is. Note that various game information INF and abnormality information are transmitted to the hall computer HC, and various information is transmitted and received between the ball lender LEN and the game machine GM at the time of ball lend operation.
図示の通り、この遊技機ＧＭは、ＡＣ２４Ｖを受けて３種類の直流電圧（５Ｖ，１２Ｖ，３５Ｖ）を出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出などを実行する演出制御基板２２と、演出制御基板２２から受けた制御コマンドＣＭＤ’に基づいて表示装置ＤＳを駆動する画像制御基板２３と、主制御基板２１から受けた制御コマンドＳＹＯに基づいて、払出モータＭｏを制御して遊技球を払い出す払出制御基板２４と、を中心に構成されている。
As shown, the gaming machine GM has a
主制御基板２１が出力する制御コマンドＣＭＤは、先ず、演出制御基板２２に伝送され、演出制御基板２２から出力される制御コマンドＣＭＤ’は、１ビット長のストローブ信号ＳＴＢと共に、画像インタフェイス基板３７を経由して、画像制御基板２３に伝送される。一方、主制御基板２１が出力する賞球用の制御コマンドＳＹＯは、主基板中継基板３４を経由して、払出制御基板２４に伝送される。
The control command CMD output from the
制御コマンドＣＭＤと制御コマンドＣＭＤ’は、１６ビット長のパラレルデータであり、主制御基板２１から画像制御基板２３には、８ビット長毎に２回に分けてパラレル送信される。したがって、主制御基板２１から画像制御基板２３に向かうコマンド伝送路は、ストローブ信号ＳＴＢを含めて合計９ビット長となる。
The control command CMD and the control command CMD 'are 16-bit parallel data, and are parallelly transmitted twice from the
一方、演出制御基板２２から画像制御基板２３に伝送される制御コマンドＣＭＤ’は、１６ビット長をまとめてパラレル伝送される。そのため、演出制御基板２２から画像制御基板２３に向かうコマンド伝送路は、ストローブ信号ＳＴＢ’を含めて合計１７ビット長となるが、多数の制御コマンドを連続的に送受信しても迅速にその処理を終えることができる利点がある。
On the other hand, the control command CMD 'transmitted from the effect control board 22 to the
本実施例では、主制御基板２１から払出制御基板２４に伝送される制御コマンド（賞球コマンド）ＳＹＯは、８ビット長のパラレルデータで構成されている。この賞球コマンドＳＹＯは、スタートビットＳＴＡＲＴと、ストップビットＳＴＯＰとが前後に付加されることで合計１０ビットとなり、伝送クロックを伝送しない非同期方式でシリアル伝送される（図１０（ａ）参照）。
In the present embodiment, the control command (prize ball command) SYO transmitted from the
これら主制御基板２１、演出制御基板２２、画像制御基板２３、及び払出制御基板２４には、ワンチップマイコンＭＣＯＭ１〜ＭＣＯＭ４を備えるコンピュータ回路がそれぞれ搭載されている。そこで、制御基板２１〜２４とインタフェイス基板３７に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２２、画像制御部２３、及び払出制御部２４と言うことがある。すなわち、この実施例では、画像制御基板２３と画像インタフェイス基板３７とで画像制御部２３を構成している。なお、演出制御部２２、画像制御部２３、及び払出制御部２４の全部又は一部がサブ制御部である。
Computer circuits including one-chip microcomputers MCOM1 to MCOM4 are mounted on the
ところで、本実施例では、電源基板２０の回路構成を簡素化して、公的検査が不要な電源基板の部品化を実現している。具体的には、電源基板２０は、ＡＣ２４Ｖを整流する整流回路と、整流回路の出力を受ける力率改善回路と、力率改善回路の出力を受けて３種類の直流電圧（３５Ｖ，１２Ｖ，５Ｖ）を生成する降圧型のＤＣ／ＤＣコンバータとで構成され、電源の投入や遮断を示す電源リセット信号ＲＳＴや、電断信号ＡＢＮが出力されない構成となっている。
By the way, in the present embodiment, the circuit configuration of the
本実施例では、電源リセット信号ＲＳＴは、払出制御基板２４、主制御基板２１、及び、演出制御基板２２に配電された直流電圧に基づいて各々で生成され（ＲＳＴ１〜ＲＳＴ３）、また、電断信号ＡＢＮは、払出制御基板２４に配電された交流電圧ＡＣ２４Ｖに基づいて、払出制御基板２４において生成され、ワンチップマイコンＭＣＯＭ４と、主制御基板２１のワンチップマイコンＭＣＯＭ１に伝送される。
In the present embodiment, the power reset signal RST is respectively generated based on the DC voltage distributed to the payout control board 24, the
このように、実施例では、遊技制御動作に影響を与える電源リセット信号ＲＳＴや電断信号ＡＢＮが、電源基板２０から出力されないので、事実上、電源基板２０の悪用や改変のおそれがなく、公的機関における確認検査が不要となる。
As described above, in the embodiment, since the power supply reset signal RST and the power-off signal ABN affecting the game control operation are not output from the
この構成に対応して、本実施例の払出制御基板２４には、電源基板２０から直流電圧（１２Ｖ，５Ｖ）を受ける電源関連回路２９が配置されており、電源関連回路２９において、電源リセット信号ＲＳＴ１と電断信号ＡＢＮを生成している。
Corresponding to this configuration, the power supply related circuit 29 receiving DC voltage (12 V, 5 V) from the
また、電気二重層コンデンサＣｂｋを配置したバックアップ電源基板２７が、電源基板２０や払出制御基板２４とは別に設けられており、払出制御基板２４は、電源基板２０から受ける直流電圧ＶＢＢ（５Ｖ）を、給電ラインＶＢＢを通してバックアップ電源基板２７に給電して、電気二重層コンデンサＣｂｋを充電している（図４参照）。なお、電断後は、電気二重層コンデンサＣｂｋの充電電圧ＶＢＢが、払出制御基板２４と主制御基板２１に搭載されたワンチップマイコンＭＣＯＭ４，ＭＣＯＭ１のバックアップ電源ＶＢＢとして機能し、各ワンチップマイコンの内蔵ＲＡＭの記憶内容が確実に維持される。
Further, a backup
図４に示す通り、払出制御基板２４からバックアップ電源基板２７に対して、逆流防止用のダイオードＤ１を経由して５Ｖが供給されている。また、払出制御基板２４には、発光ダイオードＤ２と電流制限抵抗ｒを経由して、バックアップ電源基板２７のグランドに至る検査ラインＬＮが形成されており、払出制御基板２４とバックアップ電源基板２７が正常に接続されている場合には、発光ダイオードＤ２が点灯するよう構成されている。
As shown in FIG. 4, 5 V is supplied from the delivery control board 24 to the backup
上記の回路構成を採るので、払出制御基板２４とバックアップ電源基板２７の正常接続時には、検査ラインＬＮの電位がグランドレベルであり、一方、非接続状態では、５Ｖレベルとなる。そこで、本実施例では、電源投入時に、検査ラインＬＮの電位を判定することで、バックアップ電源基板２７との正常接続状態を確認し、正常な接続状態が確認できない場合には、遊技動作を開始しないようにしている。なお、遊技動作が開始されない状態では、発光ダイオードＤ２が消灯状態であるので、係員は、直ちに、異常内容を把握することができる。
Since the above-described circuit configuration is adopted, the potential of the inspection line LN is at the ground level when the delivery control substrate 24 and the backup
上記の構成を有するので、本実施例では、払出制御基板２４とバックアップ電源基板２７の接続異常が見逃されるおそれがなく、停電時に遊技状態が記憶保存されないなど、遊技者の利益が保護されないおそれがない。すなわち、本実施例では、バックアップ電源基板２７を別基板構成としたことに伴う弊害が解消されている。
With the above configuration, in the present embodiment, there is no risk that the connection abnormality between the payout control board 24 and the backup
バックアップ電源として使用する電気二重層コンデンサＣｂｋの静電容量Ｃは、０．３Ｆ〜１Ｆ程度が適当であり、本実施例では、０．４５Ｆとしている。そのため、仮に、定電流の充電電流０．５Ａで充電したとしても、０Ｖから５Ｖまで充電するのに、ｔ＝Ｃ＊Ｖ／Ｉ＝０．４５＊５／０．５＝４．５秒を要することになる。そこで、電源投入時、給電ラインＶＢＢの電位を素早く判定して、コンデンサＣｂｋが使用限界に達していることを判定することもできる。 The capacitance C of the electric double layer capacitor Cbk used as a backup power supply is suitably about 0.3 F to about 1 F, and is set to 0.45 F in this embodiment. Therefore, even if charging is performed with a constant current charging current of 0.5 A, t = C * V / I = 0.45 * 5 / 0.5 = 4.5 seconds to charge from 0 V to 5 V. It will be necessary. Therefore, when the power is turned on, the potential of the feed line VBB can be quickly determined to determine that the capacitor Cbk has reached the use limit.
次に、直流電圧の配電関係について整理しておく。電源基板２０で生成された３種類の直流電圧（３５Ｖ，１２Ｖ，５Ｖ）は、先ず、払出制御基板２４に配電される。そして、２種類の直流電圧（１２Ｖ，５Ｖ）が、払出制御基板２４を経由した後、接続コネクタＣ１と主基板中継基板３４とを経由して、主制御基板２１に配電される。
Next, the distribution relationship of DC voltage is organized. First, three types of direct current voltages (35 V, 12 V, 5 V) generated by the
また、電源基板２０で生成された３種類の直流電圧（３５Ｖ，１２Ｖ，５Ｖ）は、接続コネクタＣ２と電源中継基板３５を経由して、演出制御基板２２に配電され、画像制御基板２３には、演出制御基板２２と画像インタフェイス基板３７を経由して、２種類の直流電圧（１２Ｖ，５Ｖ）が配電されるようなっている。
Further, the three types of DC voltages (35 V, 12 V, 5 V) generated by the
上記の構成に対応して、払出制御基板２４と主制御基板２１では、配電された２種類の直流電圧（１２Ｖ，５Ｖ）に基づいて、各々、電源リセット信号ＲＳＴ１，ＲＳＴ２を生成して内部回路を電源リセットしている。同様に、演出制御基板２２と画像制御基板２３でも、配電された２種類の直流電圧（１２Ｖ，５Ｖ）に基づいて、電源リセット信号ＲＳＴ３を生成し、演出制御基板２２と画像制御基板２３の内部回路を電源リセットしている。
Corresponding to the above configuration, the payout control board 24 and the
ところで、この遊技機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別される。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１〜Ｃ３によって電気的に接続されている。各接続コネクタＣ１〜Ｃ３は、各々、複数の接点を有するが、これら全体Ｃ１〜Ｃ３の接点が、一の装着操作で接続状態となり、一の分離操作で分離状態となるワンタッチコネクタである。
By the way, the game machine GM is roughly divided into a frame side member GM1 surrounded by a broken line in FIG. 3 and a board side member GM2 fixed to the back of the
枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新たな盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材ＧＭ１を除く全てが、盤側部材ＧＭ２である。
The frame side member GM1 includes the
図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２４と、信号中継基板２５と、発射中継基板２６と、バックアップ電源基板２７と、外部端子基板２８と、枠中継基板３１と、ランプ駆動基板３２とが含まれており、これらの回路基板が、前枠３の適所に各々固定されている。
As shown by the broken line frame in FIG. 3, the frame side member GM1 includes the
払出制御基板２４には、８ビットを処理単位とするＣＰＵを内蔵したワンチップマイコンＭＣＯＭ４と、電源リセット信号ＲＳＴ１と電断信号ＡＢＮを生成する電源関連回路２９と、払出モータＭｏを回転駆動するための駆動信号Φ１〜Φ４を生成する払出駆動回路ＤＲと、遊技球を発射制御する球送りソレノイドＳＬｆと発射ソレノイドＳＬｅの駆動信号を生成する発射制御回路ＳＨとが搭載されている。
The payout control board 24 has a one-chip microcomputer MCOM4 incorporating a CPU whose processing unit is 8 bits, a power supply related circuit 29 for generating a power reset signal RST1 and an interruption signal ABN, and rotationally drives the payout motor Mo. A payout drive circuit DR that generates
信号中継基板２５は、払出駆動回路ＤＲから受ける駆動信号Φ１〜Φ４を、払出モータＭｏに転送して払出モータＭｏを回転駆動している。また、信号中継基板２５は、各種の検知センサからの検出信号を受けて、払出制御基板２４のワンチップマイコンＭＣＯＭ４に転送している。
The signal relay substrate 25 transfers the
信号中継基板２５が受ける検出信号は、特に限定されないが、この実施例では、ガラス扉６や前枠７が開放されたことを示す扉枠開放信号、遊技球が詰まって払出不能状態であることを示す球詰り検出信号、払出すべき遊技球が無いこと示す補給切れ検出信号、及び、遊技球の払出しを検知したことを示す計数スイッチ信号が含まれる。
The detection signal received by the signal relay board 25 is not particularly limited, but in this embodiment, a door frame open signal indicating that the
次に、発射中継基板２６は、発射制御回路ＳＨから受けるソレノイド信号ＳＬｆを、球送りソレノイドＳＬｆに供給して、発射ソレノイドＳＬｅと共に発射制御動作を実現している。また、発射中継基板２６には、遊技者が操作する発射ハンドル１０に関して、遊技球の発射停止を指示する発射停止スイッチＳＴＯＰ、遊技者が発射ハンドル１０に触れていることを示すタッチセンサＴＣＨ、及び、発射ハンドル１０の回転位置を示す強度ボリュームＶＲからの信号を受けて、受けた各信号を、払出制御基板２４のワンチップマイコンＭＣＯＭ４に転送している。
Next, the firing relay substrate 26 supplies the solenoid signal SLf received from the firing control circuit SH to the ball feeding solenoid SLf to realize the firing control operation together with the firing solenoid SLe. In addition, the launch relay board 26 has a launch stop switch STOP instructing suspension of launch of the game ball with respect to the launch handle 10 operated by the player, a touch sensor TCH indicating that the player is touching the
外部端子基板２８は、ホールコンピュータＨＣに伝送すべき遊技情報ＩＮＦを中継する回路基板であり、遊技情報ＩＮＦは、主制御基板２１で生成され、主基板中継基板３４と、接続コネクタＣ１と、払出制御基板２４とを経由して、外部端子基板２８に至るよう回路接続されている（図４参照）。
The external
ランプ駆動基板３３には、複数のＬＥＤが接続されており、これらのＬＥＤ群を駆動する駆動データは、シリアル信号として、演出制御基板２２のワンチップマイコンＭＣＯＭ２→枠中継基板３６→接続コネクタＣ３→枠中継基板３１を経由して、ランプ駆動基板３２に搭載された複数のＬＥＤドライバに伝送されている。同様に、演出制御基板２２で生成された音声演出用の音声信号も、枠中継基板３６→接続コネクタＣ３→枠中継基板３１を経由して、複数のスピーカに供給されている。
A plurality of LEDs are connected to the lamp drive board 33, and drive data for driving these LED groups are serial signals, and the one-chip microcomputer MCOM2 of the effect control board 22 → frame relay board 36 → connection connector C3 → The light is transmitted to a plurality of LED drivers mounted on the
また、枠中継基板３１は、チャンスボタン１１からのスイッチ信号を受けており、他の信号と纏めたシリアル信号として、接続コネクタＣ３→枠中継基板３６を経由して演出制御基板２２のワンチップマイコンＭＣＯＭ２に伝送される。
Further, the frame relay board 31 receives the switch signal from the
以上、枠側部材ＧＭ１を中心に説明したが、遊技盤５の背面には、盤側部材ＧＭ２として、主制御基板２１、演出制御基板２２、画像制御基板２３、及び画像インタフェイス基板３７が、表示装置ＤＳやその他の回路基板と共に固定されている。
As described above, the frame side member GM1 has been mainly described, but the
図３に示す通り、主制御基板２１には、係員が操作する初期化スイッチＳＷが接続されている。初期化スイッチＳＷは、主制御部２１と払出制御部２４のワンチップマイコンＭＣＯＭ１，ＭＣＯＭ４の内蔵ＲＡＭの作業領域を初期設定するか否かを決定するスイッチである。そして、初期化スイッチＳＷがＯＮ操作されたことを示すＲＡＭクリア信号ＣＬＲは、主制御部２１のワンチップマイコンＭＣＯＭ１と、払出制御部２４のワンチップマイコンＭＣＯＭ４に共通的に伝送される（図４参照）。
As shown in FIG. 3, an initialization switch SW operated by a staff member is connected to the
また、主制御部２１は、遊技盤中継基板３３を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１５〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類ＳＬ１〜ＳＬ３を駆動している。
Further, the
演出制御基板２２には、音声演出・ランプ演出・演出可動体による可動演出などの演出動作を制御するワンチップマイコンＭＣＯＭ２と、ワンチップマイコンＭＣＯＭ２からの指示に基づいて音声信号を再生して出力する音声合成回路（音声プロセッサ）ＳＮＤと、再生される音声信号の元データである圧縮音声データを記憶する音声メモリと、音声合成回路ＳＮＤのデジタル音声信号を受けてＤ級増幅するデジタルアンプＡＭＰなどが配置されている。 The effect control board 22 reproduces and outputs an audio signal on the basis of an instruction from the one-chip microcomputer MCOM2 for controlling the effect operation such as the sound effect, the lamp effect, and the movable effect by the effect movable body, and the one-chip microcomputer MCOM2. A voice synthesis circuit (voice processor) SND, a voice memory for storing compressed voice data which is original data of a voice signal to be reproduced, a digital amplifier AMP for receiving a digital voice signal of the voice synthesis circuit SND and performing class D amplification It is arranged.
また、演出制御基板２２には、ランプ駆動基板３８と、ランプモータ駆動基板３９とが接続されており、各駆動基板３８，３９に接続されたランプ群やモータ群Ｍ１〜Ｍｘが適宜に駆動されることで、ランプ演出と可動演出が実現される。
Further, a
一方、画像制御基板２３には、演出制御基板２２から制御コマンドＣＭＤ’を受けるワンチップマイコンＭＣＯＭ３と、ワンチップマイコンＭＣＯＭ３からの指示に基づいて、表示装置ＤＳの一フレーム分の画像データを生成して出力する画像プロセッサＶＤＰと、画像演出用の基礎データを記憶するＣＧメモリなどが配置されている。そして、ワンチップマイコンＭＣＯＭ３が、制御コマンドＣＭＤ’に基づいて画像プロセッサＶＤＰを制御することで、演出制御部２２におけるランプ演出、音声演出、可動演出に同期した画像演出が実現される。
On the other hand, the
次に、図４は、主制御部２１と払出制御部２４の内部構成をやや詳細に図示したブロック図である。図示の通り、電源基板２０で生成された３５Ｖは、払出制御部２４の発射制御回路ＳＨに配電されて、発射ソレノイドＳＬｅや球送りソレノイドＳＬｆの電源電圧となる。また、払出制御部２４を経由して、主制御基板２１に配電された３５Ｖは、ソレノイドＳＬ１〜ＳＬ３の電源電圧となる。
Next, FIG. 4 is a block diagram illustrating the internal configurations of the
主制御基板２１に配置された各ソレノイドＳＬ１〜ＳＬ３は、制御信号ＣＴＬ１〜ＣＴＬ３に基づいてＯＮ／ＯＦＦ制御されるパワートランジスタを内蔵した電力スイッチＰＳが接続されている。そして、ワンチップマイコンＭＣＯＭ１が制御信号ＣＴＬ１〜ＣＴＬ３を適宜に制御することで、各ソレノイドＳＬ１〜ＳＬ３が電動式チューリップや大入賞口１６が適宜に開閉する。
Each of the solenoids SL1 to SL3 disposed on the
一方、発射ソレノイドＳＬｅや球送りソレノイドＳＬｆについては、ワンチップマイコンＭＣＯＭ４の制御に基づかず、発射制御回路ＳＨへの初期設定値や、発射強度ボリュームＶＲの出力信号に基づいて、その通電時間や通電タイミングや通電周期などが発射制御回路ＳＨにおいて制御される。但し、発射制御回路ＳＨが発射制御動作を開始するためには、（１）球貸し機ＬＥＮが正常に接続されており、且つ、（２）主制御部２１から発射許可信号ＳＨＯＯＴを受けることが動作開始条件となる。また、（３）遊技者が発射ハンドル１０から手を離した場合や、（４）遊技者が発射停止を指示した場合には、発射制御回路ＳＨは、当然に発射動作を停止する（動作停止条件）。
On the other hand, the firing solenoid SLe and the ball feeding solenoid SLf are not based on the control of the one-chip microcomputer MCOM4, but are based on the initial setting value to the firing control circuit SH and the output signal of the firing intensity volume VR. The timing and energization cycle are controlled by the firing control circuit SH. However, in order for the launch control circuit SH to start the launch control operation, (1) the ball lender LEN is normally connected, and (2) the launch permission signal SHOOT can be received from the
上記した動作開始条件について説明を追加すると、図４に示す通り、発射制御回路ＳＨは、球貸中継部ＬＫ１と中継基板ＬＫ２を経由して、球貸し機ＬＥＮに接続されており（図６参照）、球貸し機ＬＥＮとの接続状態を示す通電信号ＰＯＵＴを受けるようになっている。また、発射制御回路ＳＨは、主制御部２１のワンチップマイコンＭＣＯＭ１から発射許可信号ＳＨＯＯＴを受けるよう回路接続されている。
As described above with reference to FIG. 4, the launch control circuit SH is connected to the ball lending machine LEN via the ball lending relay unit LK1 and the relay board LK2 as shown in FIG. 4 (see FIG. 6). ), And receives an energization signal POUT indicating a connection state with the ball lending machine LEN. Further, the emission control circuit SH is connected in circuit so as to receive the emission permission signal SHOOT from the one-chip microcomputer MCOM1 of the
図７（ａ）は、発射制御回路ＳＨの内部構成を図示したものであり、発射制御回路ＳＨには、通電信号ＰＯＵＴと、論理反転された発射許可信号ＳＨＯＯＴと、論理反転された停止スイッチ信号ＳＴＯＰと、タッチセンサ信号ＴＣＨと、を受けるＡＮＤ回路が内蔵されている。ここで、球貸し機ＬＥＮとの接続が確立すると通電信号がＰＯＵＴ＝Ｈとなり（図６参照）、主制御部２１が発射を許可すれば発射許可信号がＳＨＯＯＴ＝Ｈとなり（図８のＳＴ１５）、停止スイッチの操作が無いと停止スイッチ信号がＳＴＯＰ＝Ｈとなり、遊技者が発射ハンドル１０に触れるとタッチセンサ信号がＴＣＨ＝Ｌとなるよう構成されている。
FIG. 7A illustrates the internal configuration of the firing control circuit SH. The firing control circuit SH includes the energizing signal POUT, the logically inverted firing permission signal SHOOT, and the logically inverted stop switch signal. An AND circuit that receives STOP and a touch sensor signal TCH is incorporated. Here, when the connection with the ball lending machine LEN is established, the energization signal becomes POUT = H (see FIG. 6), and when the
図７（ｂ）は、タッチセンサの内部構成を図示したものであり、遊技者が発射ハンドル１０を握っていると、センストランジスタＱｓはＯＮ状態であり、タッチセンサ信号ＴＣＨ＝Ｌとなる。そして、通電信号ＰＯＵＴ＝Ｈ、発射許可信号ＳＨＯＯＴ＝Ｈ、停止スイッチ信号ＳＴＯＰ＝Ｈ、タッチセンサ信号ＴＣＨ＝Ｌの条件で、ＡＮＤ回路の出力がＨレベルとなり、分周器の分周動作が許可され、その出力信号の周波数で決まる法的の所定周期で遊技球が間欠的に発射されることになる。
FIG. 7B illustrates the internal configuration of the touch sensor. When the player holds the
一方、上記の何れかの条件が不成立であると、遊技球が発射されることはない。なお、遊技球の発射動作は、発射ソレノイドＳＬｅが間欠的に通電することで実現されるが、発射強度ＶＲに値に基づいて規定される発射ソレノイドＳＬｅの通電電流に対応して発射強度が制御される。また、発射周期に対応して、球送りソレノイドＳＬｆが通電して、発射球が所定位置にセットされる。 On the other hand, when any of the above conditions is not established, the gaming ball is not fired. In addition, although the launch operation of the gaming ball is realized by intermittently energizing the launch solenoid SLe, the launch intensity is controlled corresponding to the energizing current of the launch solenoid SLe defined based on the value of the launch intensity VR. Be done. Also, the ball feed solenoid SLf is energized in response to the firing cycle, and the shooting ball is set at a predetermined position.
図４に関して説明を続けると、払出制御基板２４の電源関連回路２９は、電源基板２０から交流２４Ｖを受ける交流検知回路ＤＥＴと、電源基板２０から直流１２Ｖと５Ｖを受ける直流判定回路ＪＧ１と、を有して構成されている。ここで、交流検知回路ＤＥＴは、交流電源が投入状態であるか、遮断状態であるかを検出する回路である。また、直流判定回路ＪＧ１は、直流電圧（１２Ｖ，５Ｖ）に基づいて電源リセット信号ＲＳＴ１を生成すると共に、交流電源（ＡＣ２４Ｖ）が遮断されたことを検知して、電断信号ＡＢＮを生成するよう構成されている。
Continuing with the description with reference to FIG. 4, the power supply related circuit 29 of the payout control board 24 comprises an AC detection circuit DET receiving 24 V AC from the
先に説明した通り、払出制御基板２４に配電された２種類の直流電圧（１２Ｖ，５Ｖ）は、主制御基板２１に転送されて、ワンチップマイコンＭＣＯＭ１を含む電子素子や、入賞口１５〜１８に内蔵された検出スイッチの電源電圧となる。また、本実施例では、主制御基板２１にも、直流判定回路ＪＧ１が設けられており、直流判定回路ＪＧ１は、２種類の直流電圧（１２Ｖ，５Ｖ）に基づいて、主制御基板用の電源リセット信号ＲＳＴ２を生成している。このように本実施例では、電源リセット信号ＲＳＴｉを伝送しないので、ノイズなどの影響でワンチップマイコンＭＣＯＭｉが異常リセットされるおそれがない。
As described above, the two types of DC voltages (12 V, 5 V) distributed to the payout control board 24 are transferred to the
図４には、主制御基板２１と払出制御基板２４との間で送受信される重要な制御信号についても記載されている。図示の通り、本実施例では、払出制御基板２４から主制御基板２１には、４ビット長のエラー情報と、１ビット長の通知信号ＰＷＯＮ／Ｅｒｒが伝送される。通知信号は、電源投入時においては、払出制御基板２４の払出制御動作の準備が完了したことを、Ｈレベルで示す電源投入信号ＰＷＯＮであり、主制御基板２１のワンチップマイコンＭＣＯＭ１に伝送される。また、この１ビット長の通知信号は、電源リセット後は、賞球コマンドＳＹＯの通信異常を示す通信異常信号Ｅｒｒとして機能し、賞球コマンドＳＹＯの受信処理で異常が検出されると、主制御基板２１のワンチップマイコンＭＣＯＭ１に、Ｌレベルの通信異常信号Ｅｒｒが伝送される。
In FIG. 4, important control signals transmitted and received between the
一方、４ビット長のエラー情報は、具体的には、補給切れ検出信号、球詰り検出信号、扉枠開放信号、計数エラー信号である。ここで、補給切れ検出信号、球詰り検出信号、及び、扉枠開放信号は、各々、信号中継基板２５が受ける同種の検知信号に対応している。すなわち、信号中継基板２５が受ける補給切れ検出信号、球詰り検出信号、及び、扉枠開放信号は、先ず、ワンチップマイコンＭＣＯＭ４に伝送されて、しかるべき異常対応処理がされた後、同種のエラー情報として、主制御基板２１のワンチップマイコンＭＣＯＭ１に伝送される。
On the other hand, the 4-bit error information is, specifically, an out-of-supply detection signal, a ball clogging detection signal, a door frame open signal, and a counting error signal. Here, the supply out detection signal, the ball clogging detection signal, and the door frame opening signal respectively correspond to the same type of detection signal received by the signal relay board 25. That is, the replenishment failure detection signal, the ball clogging detection signal, and the door frame open signal received by the signal relay substrate 25 are first transmitted to the one-
また、計数エラー信号は、信号中継基板２５が受ける計数スイッチ信号に関連しており、ワンチップマイコンＭＣＯＭ４において、払出した筈の遊技球の個数と、計数スイッチ信号の累積値との整合判定がされ、整合しない場合に、ワンチップマイコンＭＣＯＭ４からワンチップマイコンＭＣＯＭ１に、計数エラー信号として伝送される。
The counting error signal is related to the counting switch signal received by the signal relay board 25. The one-
主制御基板２１から払出制御基板２４には、初期化スイッチＳＷが操作されたことを示すＲＡＭクリア信号ＣＬＲと、遊技球の発射動作を許可する発射許可信号ＳＨＯＯＴと、遊技球の払出数を特定する賞球コマンドＳＹＯとが各１ビット長の信号線で伝送される。図示の通り、賞球コマンドＳＹＯは、ワンチップマイコンＭＣＯＭ１のシリアル送信ポートＳＩＯＴＸから、ワンチップマイコンＭＣＯＭ４のシリアル受信ポートＳＩＯＲＸに対して、一方向に伝送される。
From the
なお、図３に関して説明した通り、外部端子基板２８は、主制御基板２１のワンチップマイコンＭＣＯＭ１から、１０ビット程度の遊技情報ＩＮＦを受けると共に、払出制御基板２４のワンチップマイコンＭＣＯＭ４から、賞球数を特定する賞球信号と、扉枠開放信号などのエラー情報を受けて、ホールコンピュータＨＣに転送している。
As described with reference to FIG. 3, the external
図５（ａ）は、払出制御基板２４の電源関連回路２９を構成する交流検知回路ＤＥＴと、直流判定回路ＪＧ１と、を示す回路図であり、ワンチップマイコンＭＣＯＭ４との接続関係も図示されている。また、図５（ｃ）は、主制御基板２１の直流判定回路ＪＧ２を示す回路図であり、図５（ｂ）は、直流判定回路ＪＧ１，ＪＧ２の動作を説明するタイムチャートである。
FIG. 5 (a) is a circuit diagram showing an AC detection circuit DET constituting the power supply related circuit 29 of the payout control board 24 and a DC determination circuit JG1. The connection relationship with the one-chip microcomputer MCOM4 is also illustrated. There is. FIG. 5C is a circuit diagram showing the direct current determination circuit JG2 of the
図５（ａ）に示す通り、交流検知回路ＤＥＴは、交流２４Ｖを整流する全波整流回路と、全波整流回路の整流出力を受けるフォトカプラＰＨ１とを中心に構成されている。そして、フォトカプラＰＨ１のフォトダイオードＤには、逆方向電圧を保護ダイオードＤ３が吸収する状態で、電流制限抵抗Ｒ１で制限された検知電流が流れるよう構成されている。 As shown in FIG. 5A, the AC detection circuit DET is mainly configured of a full wave rectification circuit that rectifies 24 V AC and a photocoupler PH1 that receives a rectified output of the full wave rectification circuit. Then, a detection current limited by the current limiting resistor R1 flows in the photodiode D of the photocoupler PH1 in a state where the protection diode D3 absorbs the reverse voltage.
したがって、電源投入状態では、フォトカプラＰＨ１のフォトトランジスタＴｒがＯＮ動作して、出力抵抗Ｒ２には５Ｖ程度の検出電圧Ｖｓｃが出力される。なお、フォトダイオードＤが整流出力（脈流）を受けることで、検知電流が変動することがあっても、検出電圧Ｖｓｃの変動は、平滑コンデンサＣ１によって吸収される。 Therefore, in the power-on state, the phototransistor Tr of the photocoupler PH1 is turned on, and the detection voltage Vsc of about 5 V is output to the output resistor R2. Note that, when the photodiode D receives the rectified output (pulsed flow), even if the detected current fluctuates, the fluctuation of the detected voltage Vsc is absorbed by the smoothing capacitor C1.
一方、電源が遮断された場合には、フォトカプラＰＨ１のフォトトランジスタＴｒがＯＦＦ動作することで、平滑コンデンサＣ１の充電電荷が出力抵抗Ｒ２を経由して放電され、検出電圧Ｖｓｃが、グランドレベルに降下する。もっとも、実施例のフォトカプラＰＨは、ＯＮ状態からＯＦＦ状態に移行するに要するターンオフ時間が０．１ｍＳ程度であるので、交流電源が一時的に遮断される瞬停状態では、フォトトランジスタＴｒがＯＦＦ動作することはない。すなわち、本実施例では、交流検知回路ＤＥＴにフォトカプラＰＨ１を使用することで、電源ノイズなどの影響を排除している。 On the other hand, when the power is shut off, the phototransistor Tr of the photocoupler PH1 is turned off, and the charge of the smoothing capacitor C1 is discharged via the output resistor R2, and the detection voltage Vsc becomes the ground level. Go down. However, in the photocoupler PH of the embodiment, the turn-off time required to shift from the ON state to the OFF state is about 0.1 mS, so the phototransistor Tr is turned off in the momentary power interruption state in which the AC power supply is temporarily interrupted. It does not work. That is, in the present embodiment, the influence of power supply noise and the like is eliminated by using the photocoupler PH1 in the AC detection circuit DET.
また、フォトトランジスタＴｒがＯＦＦ動作しても、平滑コンデンサＣ１の充電電荷が、所定レベルまで放電する以前に交流電源が復帰する瞬停状態であれば、以下に説明するＬレベルの電断信号ＡＢＮが発生することもない。すなわち、本実施例では、平滑コンデンサＣ１によっても、電源ノイズなどの影響を排除している。 Further, even if the phototransistor Tr is turned OFF, the L level power interruption signal ABN described below, as long as the AC power supply recovers before the AC power returns before the charge of the smoothing capacitor C1 is discharged to a predetermined level. Does not occur. That is, in the present embodiment, the smoothing capacitor C1 also eliminates the influence of the power supply noise and the like.
次に、直流判定回路ＪＧ１と、直流判定回路ＪＧ２は、各々、細枠で示される電源電圧監視用のＩＣで構成されている。図示の通り、直流判定回路ＪＧ１の異常出力端子ＯＵＴｃは、電流制限抵抗Ｒ８を通して電源電圧５Ｖを受けている。この直流判定回路ＪＧ１において、異常出力端子ＯＵＴｃは、反転電断信号ＡＢＮバーの出力端子であり、ＮＡＮＤゲートＧ３を通して電断信号ＡＢＮに論理反転された後、ワンチップマイコンＭＣＯＭ４の入力ポートとバッファ回路ＢＵＦに伝送されている。
Next, each of the direct current determination circuit JG1 and the direct current determination circuit JG2 is configured by an IC for monitoring a power supply voltage indicated by a narrow frame. As illustrated, the abnormal output terminal OUTc of the DC determination circuit JG1 receives the
実施例のバッファ回路ＢＵＦは、Inverting Schmitt Trigerタイプであるが、電断信号ＡＢＮについては、バッファ回路ＢＵＦで一巡させて論理反転を解消させた上で、主制御基板２１のワンチップマイコンＭＣＯＭ１の入力ポートに伝送されている（図４参照）。なお、補給切れ検出信号、球詰り検出信号、計数エラー信号、扉枠開放信号、及び、電源投入信号ＰＷＯＮ／通信異常信号Ｅｒｒは、論理反転された状態でワンチップマイコンＭＣＯＭ４の出力ポートから出力され、Inverting Schmitt Trigerタイプのバッファ回路ＢＵＦで論理反転された後、主制御基板２１のワンチップマイコンＭＣＯＭ１の入力ポートに伝送される（図４参照）。
Although the buffer circuit BUF of the embodiment is of the Inverting Schmitt Triger type, the buffer circuit BUF makes one round of the interrupt signal ABN to eliminate the logic inversion, and then the input of the one-chip microcomputer MCOM1 of the
一方、直流判定回路ＪＧ１のリセット端子ＲＳＴ１は、ノイズ吸収コンデンサＣ４を経由してグランドに接続されると共に、電流制限抵抗Ｒ９を通して電源電圧５Ｖを受けている。そして、直流判定回路ＪＧ１のリセット端子ＲＳＴ１は、ＮＡＮＤゲートＧ４，Ｇ５を通して、ワンチップマイコンＭＣＯＭ４のリセット端子に接続されることで、電源リセット信号ＲＳＴ１を供給している。また、リセット端子ＲＳＴ１は、ＮＡＮＤゲートＧ４，Ｇ６を通して、ラッチ回路ＬＴのクリア端子ＣＬＲ端子にも接続され、ＩＯリセット信号ＩＯＲＳＴ１を供給している。
On the other hand, the reset terminal RST1 of the direct current determination circuit JG1 is connected to the ground via the noise absorbing capacitor C4, and receives the
ラッチ回路ＬＴは、Ｄ型フリップフロップで構成されており、ワンチップマイコンＭＣＯＭ４のデータバスを経由して、ＥＸＳ信号、ＰＲＤＹ信号、エラーランプ信号ＥＲＲ、及び、賞球信号を取得するよう構成されている。そして、チップセレクト信号ＣＳに基づき、ラッチ回路ＬＴに取得されたＥＸＳ信号とＰＲＤＹ信号は、玉貸し機ＬＥＮに伝送され、ラッチ回路ＬＴに取得された賞球信号は、ホールコンピュータＨＣに伝送される。また、エラーランプ信号ＥＲＲは、不図示のエラーランプを駆動して、異常時にはエラーランプを点灯させる。 The latch circuit LT is configured by a D-type flip flop, and configured to obtain the EXS signal, the PRDY signal, the error ramp signal ERR, and the award ball signal via the data bus of the one-chip microcomputer MCOM4. There is. Then, based on the chip select signal CS, the EXS signal and the PRDY signal acquired by the latch circuit LT are transmitted to the ball lender LEN, and the prize ball signal acquired by the latch circuit LT is transmitted to the hall computer HC . Further, the error lamp signal ERR drives an error lamp (not shown), and turns on the error lamp at the time of abnormality.
図５（ｃ）に示す通り、主制御基板２１に配置される直流判定回路ＪＧ２の回路構成は、上記した払出制御基板２４の直流判定回路ＪＧ１とほぼ同様であり、直流判定回路ＪＧ２が、反転電断信号ＡＢＮバーを生成しない点、つまり、異常出力端子ＯＵＴｃを使用しない点を除けば、直流判定回路ＪＧ１と同一構成である。
As shown in FIG. 5C, the circuit configuration of the direct current determination circuit JG2 disposed on the
すなわち、直流判定回路ＪＧ２から出力される電源リセット信号ＲＳＴ２は、ワンチップマイコンＭＣＯＭ１のリセット端子に供給され、また、同じ信号がＩＯリセット信号ＩＯＲＳＴ２として、ラッチ回路ＬＴのクリア端子ＣＬＲ端子にも供給されている。図示の通り、主制御部２１のラッチ回路ＬＴの出力には、発射許可信号ＳＨＯＯＴが含まれており、電源投入時にラッチ回路ＬＴが電源リセットされることで、発射許可信号ＳＨＯＯＴは、このタイミングで確実にＬレベルとなる。
That is, the power reset signal RST2 output from the DC determination circuit JG2 is supplied to the reset terminal of the one-chip microcomputer MCOM1, and the same signal is also supplied to the clear terminal CLR terminal of the latch circuit LT as the IO reset signal IORST2. ing. As illustrated, the output of the latch circuit LT of the
以上を踏まえて、図５（ａ）に戻って、払出制御部２４の回路構成について説明を続ける。図示の通り、電源電圧監視用ＩＣは、３個の監視端子Ｖｓａ，Ｖｓｂ，Ｖｓｃを有しており、各監視端子Ｖｓａ，Ｖｓｂ，Ｖｓｃに対応してコンパレータＣＭａ，ＣＭｂ，ＣＭｃが内蔵されている。そして、コンパレータＣＭｃの出力値に基づいてＯＮ動作するトランジスタＱ３が内蔵されており、トランジスタＱ３のオープンコレクタ端子たる異常出力端子ＯＵＴｃに、反転電断信号ＡＢＮバーが出力される構成となっている。 Based on the above, returning to FIG. 5A, the circuit configuration of the payout control unit 24 will be described. As shown, the power supply voltage monitoring IC has three monitoring terminals Vsa, Vsb and Vsc, and comparators CMa, CMb and CMc are incorporated corresponding to the respective monitoring terminals Vsa, Vsb and Vsc. . A transistor Q3 which is turned on based on the output value of the comparator CMc is built in, and an inverted power interruption signal ABN is outputted to an abnormal output terminal OUTc which is an open collector terminal of the transistor Q3.
ここで、第３端子の入力電圧Ｖｓｃは、交流検知回路ＤＥＴの交流検出電圧Ｖｓｃであり、電源投入直後から有意値となる。そのため、コンパレータＣＭｃの出力は、電源投入直後からＨレベルとなり、トランジスタＱ３は素早くＯＮ動作することで、反転電断信号ＡＢＮバーは、電源投入直後からＬレベルとなる。そのため、ワンチップマイコンＭＣＯＭ４に供給される電断信号ＡＢＮは、電源投入直後からＨレベルとなる。 Here, the input voltage Vsc at the third terminal is the AC detection voltage Vsc of the AC detection circuit DET, and becomes a significant value immediately after the power is turned on. Therefore, the output of the comparator CMc becomes H level immediately after the power is turned on, and the transistor Q3 is quickly turned ON, so that the reverse power interruption signal ABN becomes L level immediately after the power is turned on. Therefore, the power-off signal ABN supplied to the one-chip microcomputer MCOM4 becomes H level immediately after the power is turned on.
このように、本実施例では、ワンチップマイコンＭＣＯＭ４に供給される電断信号ＡＢＮは、電源投入直後からＨレベルとなり、この動作状態は、交流電源が遮断されない限り変わらない。一方、交流電源が遮断されると、第３端子の電圧Ｖｓｃが素早くゼロボルトに向けて降下するので、コンパレータＣＭｃの出力がＬレベルに変化する。その結果、トランジスタＱ３がＯＦＦ遷移して、反転電断信号ＡＢＮバーがＨレベルに上昇する。
As described above, in the present embodiment, the power-off signal ABN supplied to the one-
先に説明した通り、反転電断信号ＡＢＮバーは、ＮＡＮＤゲートＧ３を経由して、電断信号ＡＢＮとして、ワンチップマイコンＭＣＯＭ４の入力ポートに伝送される。また、反転電断信号ＡＢＮバーは、ＮＡＮＤゲートＧ３とバッファ回路ＢＵＦを経由して、電断信号ＡＢＮとして、ＭＣＯＭ１の入力ポートに伝送される。 As described above, the inverted power interruption signal ABN is transmitted to the input port of the one-chip microcomputer MCOM4 as the power interruption signal ABN via the NAND gate G3. In addition, the inverted power interruption signal ABN / is transmitted to the input port of MCOM1 as the power interruption signal ABN via the NAND gate G3 and the buffer circuit BUF.
そのため、二つのワンチップマイコンＭＣＯＭ１，ＭＣＯＭ４は、ほぼ同じタイミングで交流電源の遮断状態を知ることができ、直流電源が遮断するまでの間に、素早く必要な電断処理を終えることができる。そして、直流電源が完全に遮断された後は、バックアップ電源ＶＢＢが機能して、各ワンチップマイコンＭＣＯＭ１，ＭＣＯＭ４の内蔵ＲＡＭの記憶内容が維持される。なお、交流検知回路ＤＥＴにフォトカプラＰＨ１を使用しているので、交流電源の瞬停状態では、電断信号ＡＢＮが生じないことは先に説明した通りである。 Therefore, the two one-chip microcomputers MCOM1 and MCOM4 can know the shutoff state of the AC power supply at substantially the same timing, and can quickly finish the necessary power-off process until the DC power supply shuts off. Then, after the DC power supply is completely cut off, the backup power supply VBB functions to maintain the stored contents of the built-in RAMs of the one-chip microcomputers MCOM1 and MCOM4. Note that, since the photocoupler PH1 is used for the AC detection circuit DET, the power-off signal ABN is not generated in the momentary stop condition of the AC power supply as described above.
続いて、直流電源に関する電源リセット信号ＲＳＴ１に関して説明する。図５（ａ）や図５（ｃ）に示す通り、第１端子Ｖｓａは、コンデンサＣ３でグランドに接続されることで事実上開放状態となっている。そのため、直流電圧５Ｖが規定レベルである定常状態では、素子内部の分圧抵抗Ｒ６，Ｒ７の分圧比に基づき、第１端子Ｖｓｂは、１．４Ｖ程度になる。この第１端子Ｖｓａの電圧は、コンパレータＣＭａに供給されるが、コンパレータＣＭａの他方側の入力電圧が１．２４Ｖ程度であるので、直流電圧５Ｖが規定レベルである定常状態では、コンパレータＣＭａの出力がＬレベルとなる。
Subsequently, the power supply reset signal RST1 related to the DC power supply will be described. As shown in FIG. 5A and FIG. 5C, the first terminal Vsa is practically opened by being connected to the ground by the capacitor C3. Therefore, in the steady state in which the
一方、第２端子Ｖｓｂには、直流電圧１２Ｖを、分圧抵抗Ｒ４，Ｒ５で分圧した検知電圧が供給されるよう構成されている。そして、直流電圧１２Ｖが規定レベルである定常状態では、第２端子Ｖｓｂは、１．６Ｖ程度になるよう分圧抵抗Ｒ４，Ｒ５の抵抗値が設定されている。この第２端子Ｖｓｂの電圧は、コンパレータＣＭｂに供給されるが、コンパレータＣＭｂの他方側の入力電圧が１．２４Ｖ程度であるので、定常状態では、コンパレータＣＭｂの出力がＬレベルとなる。
On the other hand, a detection voltage obtained by dividing the
以上の定常動作に基づき、５Ｖと１２Ｖの直流電圧が規定レベルである定常状態では、ＯＲゲートＧ１の出力がＬレベルとなり、ＲＳフリップフロップＦＦのＳ入力端子にＬレベルの電圧が供給されることになる。後述するように、この定常状態では、ＲＳフリップフロップＦＦのＲ入力端子にＬレベルの電圧が供給されている。 Based on the above steady operation, in the steady state where the DC voltages of 5 V and 12 V are at the prescribed level, the output of the OR gate G1 becomes L level, and the L level voltage is supplied to the S input terminal of the RS flip flop FF. become. As described later, in this steady state, an L level voltage is supplied to the R input terminal of the RS flip flop FF.
以上、５Ｖと１２Ｖの直流電圧が規定レベルである定常状態について説明したが、電源投入状態であって、直流電圧５Ｖ，１２Ｖが漸次上昇する過渡タイミングでは、必ず、第１端子Ｖｓａや第２端子Ｖｓｂの電圧が、１．２４Ｖを下回る状態が生じるので、この時、ＯＲゲートＧ１の出力がＨレベルとなる。そして、ＲＳフリップフロップＦＦのＳ入力端子に、Ｈレベルの電圧が供給され、Ｒ入力端子に、Ｌレベルの電圧が供給されることで、ＲＳフリップフロップＦＦがセットされてＱ出力がＨレベルになる。 Although the steady state in which the DC voltages of 5 V and 12 V are at the prescribed level has been described above, the first terminal Vsa or the second terminal is always at the transition timing when the power is on and the DC voltages 5 V and 12 V gradually increase. Since the voltage Vsb falls below 1.24 V, the output of the OR gate G1 becomes H level at this time. Then, the voltage of H level is supplied to the S input terminal of the RS flip flop FF, and the voltage of L level is supplied to the R input terminal, whereby the RS flip flop FF is set and the Q output becomes H level. Become.
そのため、電源投入直後に、素早くトランジスタＱ１がＯＮ動作し、この結果、コンパレータＣＭ２の出力もＨレベルとなり、トランジスタＱ２はＯＮ動作する。図５（ｂ）のタイミングＴ１は、この遷移動作を示しており、電源リセット信号ＲＳＴ１は、電源投入時に素早くＬレベルとなる。 Therefore, immediately after the power is turned on, the transistor Q1 is quickly turned ON, and as a result, the output of the comparator CM2 also becomes H level, and the transistor Q2 is turned ON. Timing T1 in FIG. 5B indicates this transition operation, and the power supply reset signal RST1 quickly becomes L level when the power is turned on.
直流電圧５Ｖ，１２Ｖが上昇する過渡タイミングについて説明を続けると、その後、直流電圧５Ｖ，１２Ｖが更に上昇して規定レベルに近づくと、ＯＲゲートＧ１の出力であるＲＳフリップフロップＦＦのＳ入力端子が、Ｌレベルに変化し、これに対応してＲ入力端子が、Ｈレベルに変化する。そのため、このタイミングでＲＳフリップフロップＦＦがリセットされ、その結果、トランジスタＱ１がＯＦＦ遷移することになり、コンデンサＣＴへの充電動作が開始される。 To continue the explanation of the transition timing when DC voltages 5V and 12V rise, then, when DC voltages 5V and 12V further rise and approach the specified level, the S input terminal of RS flip flop FF which is the output of OR gate G1 , And L level, and correspondingly, the R input terminal changes to H level. Therefore, at this timing, the RS flip flop FF is reset, and as a result, the transistor Q1 is turned OFF, and the charging operation to the capacitor CT is started.
図５（ｂ）のタイミングＴ２やタイミングＴ５は、コンデンサＣＴの充電開始時を示しており、その後、コンパレータＣＭ１，ＣＭ２の反転入力端子（−）の電位は、漸次、上昇することになる。そして、適度な充電時間Ｔｐｏが経過すると（タイミングＴ２、Ｔ６）、コンパレータＣＭ２の出力がＬレベルに遷移することで、トランジスタＱ２がＯＦＦ動作し、その結果、電源リセット信号ＲＳＴ１は、Ｈレベルに変化する。なお、この動作に対応して、コンパレータＣＭ１の出力もＬレベルとなり、ＲＳフリップフロップＦＦのＳ入力端子とＲ入力端子は共にＬレベルとなる。 Timing T2 and timing T5 in FIG. 5B indicate the start time of charging of the capacitor CT, and thereafter, the potential of the inverting input terminal (-) of the comparators CM1 and CM2 gradually rises. When the appropriate charging time Tpo elapses (timings T2 and T6), the output of the comparator CM2 transitions to L level, and the transistor Q2 is turned OFF. As a result, the power reset signal RST1 changes to H level. Do. Incidentally, in response to this operation, the output of the comparator CM1 also becomes L level, and both the S input terminal and the R input terminal of the RS flip flop FF become L level.
以上の通り、タイミングＴ２からタイミングＴ３まで電源リセット信号ＲＳＴ１がＬレベルに維持されることで、最適なリセット期間Ｔｐｏが確保される。本実施例では、払出制御基板２４のリセット期間Ｔｐｏは、４７０ｍＳ程度であるのに対して、主制御基板２１のリセット期間Ｔｐｏは、それより十分に長い１Ｓ程度で設定されており、払出制御基板２４が素早く起動することになる。
As described above, the power reset signal RST1 is maintained at the L level from the timing T2 to the timing T3, so that the optimal reset period Tpo is secured. In the present embodiment, the reset period Tpo of the payout control board 24 is about 470 mS, whereas the reset period Tpo of the
以上の通り、主制御基板２１と払出制御基板２４では、電源リセット信号ＲＳＴ２，ＲＳＴ１に関し、ワンチップマイコンＭＣＯＭ１，ＭＣＯＭ４の正常起動に必要な最適なリセット期間Ｔｐｏが確保されており、その後の正常動作が担保される。
As described above, the
ところで、直流電圧５Ｖ、１２Ｖについて、少なくとも何れか一方が低下すると、ＯＲゲートＧ１の出力がＨレベルに変化することで、ＲＳフリップフロップＦＦがセットされる。その結果、トランジスタＱ１がＯＮ遷移することで、電源リセット信号ＲＳＴ１がＬレベルとなる。図５（ｂ）のタイミングＴ４とタイミングＴ７は、この動作状態を示しており、このタイミングで電源リセット信号ＲＳＴ１がＬレベルに変化して、ワンチップマイコンＭＣＯＭ４は動作停止状態となる。したがって、交流電源が供給されている正常給電状態において、直流電圧５Ｖと直流電圧１２Ｖの何れか一方が異常降下しても、ワンチップマイコンが暴走状態になることはない。
By the way, when at least one of the
一方、交流電源の遮断時には、タイミングＴ７の直流電圧の降下開始に先行して、交流検知回路ＤＥＴが交流電源の遮断を検知して、電断信号ＡＢＮを出力している。そして、電断信号ＡＢＮを受けたワンチップマイコンＭＣＯＭ４、ＭＣＯＭ１では、必要な電断処理を終えているので、その後に電源リセット信号ＲＳＴ１がＬレベルに変化しても何の問題も生じない。 On the other hand, when the AC power is shut off, the AC detection circuit DET detects the shutoff of the AC power prior to the start of the drop of the DC voltage at timing T7, and outputs the power interruption signal ABN. Then, in the one-chip microcomputers MCOM4 and MCOM1 having received the power-off signal ABN, necessary power-off processing has been completed, so that no problem occurs even if the power reset signal RST1 subsequently changes to L level.
電源リセット信号ＲＳＴ１の意義について説明を続けると、図５（ａ）に示す通り、払出制御基板２４の電源リセット信号ＲＳＴ１は、ＩＯリセット信号ＩＯＲＳＴ１として、ラッチ回路ＬＴのクリア端子ＣＬＲにも供給されている。そのため、球貸し機ＬＥＮに伝送されるＥＸＳ信号やＰＲＤＹ信号、及び、ホールコンピュータＨＣに伝送される賞球信号が、電源リセット信号ＲＳＴ１（ＩＯＲＳＴ１）によって確実にクリアされ、しかも、電源リセット期間Ｔｐｏの間は、如何なるノイズ環境下でもクリア状態が維持される。 To continue the explanation of the significance of the power reset signal RST1, as shown in FIG. 5A, the power reset signal RST1 of the payout control board 24 is also supplied to the clear terminal CLR of the latch circuit LT as the IO reset signal IORST1. There is. Therefore, the EXS signal and PRDY signal transmitted to the ball lender LEN and the prize ball signal transmitted to the hall computer HC are reliably cleared by the power reset signal RST1 (IORST1), and the power reset period Tpo The clear state is maintained for any noise environment during the period.
その結果、ホールコンピュータＨＣが賞球実績を誤認することや、球貸し機ＬＥＮがエラー対応動作を開始ことが確実に防止される。なお、本実施例の構成を採らない場合には、電源投入直後の電源が不安定な時間帯、つまり、電源リセット期間Ｔｐｏに対応する時間帯に、異常レベルの信号や異常パルスが出力されるおそれがあるが、本実施例ではその可能性が皆無となる。また、電源リセット信号ＲＳＴ１でクリアされるデータには、エラーランプを点灯させる駆動データが含まれているので、不合理にエラーランプが点灯することがなく、遊技ホールの係員を混乱させることもない。 As a result, it is possible to prevent the hole computer HC from misidentifying the winning ball results and the ball lender LEN from reliably starting the error response operation. If the configuration of this embodiment is not employed, an abnormal level signal or abnormal pulse is output during an unstable time zone immediately after the power is turned on, that is, a time zone corresponding to the power reset period Tpo. There is a fear, but in this embodiment the possibility is completely null. Further, since the data to be cleared by the power reset signal RST1 includes drive data for lighting the error lamp, the error lamp is not lit unreasonably and there is no confusion in the game hall staff .
図６（ａ）は、玉貸し機ＬＥＮと制御信号を送受信する中継基板ＬＫ２（図４参照）と、払出制御基板２４との関係を図示したものであり、払出制御基板２４に搭載されたラッチ回路ＬＴ（図５参照）と、球貸中継部ＬＫ１（図４）とが示されている。また、図６（ｂ）は、玉貸し機ＬＥＮと、払出制御基板２４との通信プロトコルを示している。 FIG. 6A illustrates the relationship between the payout control substrate 24 and the relay substrate LK2 (see FIG. 4) that transmits and receives the ball lender LEN, the control signal, and the latch mounted on the payout control substrate 24. A circuit LT (see FIG. 5) and a ball lending relay unit LK1 (FIG. 4) are shown. Further, FIG. 6B shows a communication protocol between the ball lending device LEN and the payout control board 24.
図示の通り、払出制御基板２４は、玉貸し機ＬＥＮから、直流電圧である導通確認信号ＶＬと、ＢＲＤＹ信号と、ＢＲＱ信号とを受ける一方、玉貸し機ＬＥＮに対して、ＰＲＤＹ信号と、ＥＸＳ信号を出力している。図６（ｂ）に示す通り、例えば、２５個を払出単位とする球貸し動作は、払出制御基板２４が、玉貸し機ＬＥＮに対して、ＨレベルのＰＲＤＹ信号を出力することが動作開始の条件となる（動作（ａ））。そして、その後、動作（ｂ）〜動作（ｆ）によって、一単位の遊技球が払出され、その後、動作（ｃ’）〜動作（ｆ’）を繰り返す毎に２５球の遊技球が払出され、最後に、動作（ｇ）が実行されて一連の球貸し動作が終了する。 As shown, the payout control board 24 receives from the ball lending device LEN the continuity confirmation signal VL which is a DC voltage, the BRDY signal, and the BRQ signal, while the PRDY signal and EXS for the ball lending device LEN. It is outputting a signal. As shown in FIG. 6 (b), for example, in the ball lending operation in which 25 units are taken out, it is started that the payout control board 24 outputs a PRDY signal of H level to the ball lending device LEN. It becomes a condition (action (a)). After that, one unit of gaming balls is paid out by the operations (b) to (f), and then 25 balls of the gaming balls are paid out every time the operations (c ') to (f') are repeated, Finally, operation (g) is performed to end the series of ball lending operations.
上記の球貸し動作を正確に実行するため、実施例の中継基板ＬＫ２には、直流電圧１２Ｖで動作する５個のフォトカプラＰＨ２〜ＰＨ６と、各フォトダイオードの電流制限抵抗ｒと、各フォトトランジスタの電流制限抵抗Ｒと、が配置されている。そして、図６（ｂ）に示す適宜なタイミングで、ラッチ回路ＬＴに出力されるＰＲＤＹ信号やＥＸＳ信号は、シンクドライバＳＫ１を経由して、フォトカプラＰＨ２、ＰＨ３に伝えられ、玉貸し機ＬＥＮに伝送される。ここで、シンクドライバＳＫ１は、直流電圧１２Ｖから電流制限抵抗ｒに流入するＯＮ電流を、素子内部に引き込むシンク動作（sink）を実行するスイッチング素子である。
In order to accurately execute the above-mentioned ball lending operation, the relay substrate LK2 of the embodiment includes five photocouplers PH2 to PH6 operating at a DC voltage of 12 V, current limiting resistances r of respective photodiodes, and respective phototransistors. Current-limiting resistor R is arranged. Then, at an appropriate timing shown in FIG. 6B, the PRDY signal and EXS signal output to the latch circuit LT are transmitted to the photocouplers PH2 and PH3 via the sink driver SK1, and are sent to the ball lending device LEN. It is transmitted. Here, the sink driver SK1 is a switching element that performs a sink operation (sink) that draws the ON current flowing from the
上記の動作に対応して、玉貸し機ＬＥＮは、定常的に導通確認信号（直流電圧）ＶＬを給電すると共に、図６（ｂ）に示す適宜なタイミングで、ＢＲＤＹ信号と、ＢＲＱ信号を払出制御基板に出力する。そして、導通確認信号ＶＬと、ＢＲＤＹ信号と、ＢＲＱ信号は、フォトカプラＰＨ４〜ＰＨ６を経由して、シンクドライバＳＫ２に伝送される。実施例の場合、シンクドライバＳＫ２は、電源電圧５Ｖから負荷抵抗ＲＬに流入するＯＮ電流を、素子内部に引き込むシンク動作を実行するスイッチング素子であり、過電圧を吸収するクランプ回路Clamp などが内蔵されている。
In response to the above operation, the ball lending machine LEN regularly feeds the conduction confirmation signal (DC voltage) VL, and dispenses the BRDY signal and the BRQ signal at an appropriate timing shown in FIG. 6 (b). Output to control board. Then, the conduction confirmation signal VL, the BRDY signal, and the BRQ signal are transmitted to the sink driver SK2 via the photocouplers PH4 to PH6. In the case of the embodiment, the sink driver SK2 is a switching element for performing a sink operation for drawing the ON current flowing from the
シンクドライバＳＫ２を経由することで、電圧レベルが１２Ｖから、ワンチップマイコンＭＣＯＭ４に対応する５Ｖに修正されるが、レベル変換されたＢＲＤＹ信号とＢＲＱ信号は、各々、ワンチップマイコンＭＣＯＭ４に伝送される。また、導通確認信号ＶＬは、シンクドライバＳＫ２を経由することで、Ｈレベルの通電信号ＰＯＵＴとなり、発射制御回路ＳＨに伝送される。図７に関して説明した通り、Ｈレベルの通電信号ＰＯＵＴは、遊技球の発射動作の許可条件となる。したがって、玉貸し機ＬＥＮと払出制御基板２４とが電源投入時から接続されていない場合や、遊技動作中に、払出制御基板２４と玉貸し機ＬＥＮの接続が途絶えたような異常時には、遊技球の発射が開始されず、異常事態の発生が遊技者に対して直ちに明らかとなる。 Although the voltage level is corrected from 12 V to 5 V corresponding to the one-chip microcomputer MCOM4 by passing through the sink driver SK2, the level converted BRDY signal and BRQ signal are respectively transmitted to the one-chip microcomputer MCOM4 . Further, the conduction confirmation signal VL passes through the sink driver SK2 to become the conduction signal POUT at H level, and is transmitted to the emission control circuit SH. As described with reference to FIG. 7, the H level energization signal POUT is a permission condition of the game ball firing operation. Therefore, when the ball lending machine LEN and the payout control board 24 have not been connected since the power was turned on, or during an operation such as a malfunction such as when the connection between the payout control board 24 and the ball lending machine LEN is interrupted, The firing of the event is not started, and the occurrence of an abnormal situation is immediately apparent to the player.
続いて、主制御部２１と払出制御部２４の制御動作について説明する。図８は、主制御部の動作を説明するフローチャートであり、ＣＰＵリセット後に実行されるメインルーチン（図８（ａ））と、所定時間τｍ（＝４ｍＳ）毎に起動されるタイマ割込みルーチン（図８（ｂ））と、を示している。
Subsequently, control operations of the
電源リセット信号ＲＳＴ２に基づき、ワンチップマイコンＭＣＯＭ１のＣＰＵがリセットされると、ＣＰＵが割込み禁止状態に設定された後（ＳＴ１）、ワンチップマイコンＭＣＯＭ１の内部レジスタが初期設定される（ＳＴ２）。なお、図５（ｃ）に関して説明した通り、電源リセット信号ＲＳＴ２に基づいて、ＣＰＵが電源リセットされるとき、ＩＯリセット信号ＩＯＲＳＴ２に基づいて、ラッチ回路ＬＴの出力がクリアされる。そのため、発射許可信号ＳＨＯＯＴは、電源リセット時にＯＦＦ（＝Ｌ）レベルとなり、この発射許可信号ＳＨＯＯＴが払出制御部２４に伝送される。図４や図７に示す通り、Ｌレベルの発射許可信号ＳＨＯＯＴは、払出制御部２４の発射制御回路ＳＨに伝送されるので、このタイミングで遊技球の発射が禁止される。 When the CPU of the one-chip microcomputer MCOM1 is reset based on the power supply reset signal RST2, after the CPU is set to the interrupt prohibition state (ST1), the internal register of the one-chip microcomputer MCOM1 is initialized (ST2). As described with reference to FIG. 5C, when the power of the CPU is reset based on the power reset signal RST2, the output of the latch circuit LT is cleared based on the IO reset signal IORST2. Therefore, the release permission signal SHOOT becomes OFF (= L) level when the power is reset, and the release permission signal SHOOT is transmitted to the payout control unit 24. As shown in FIG. 4 and FIG. 7, since the L level fire permission signal SHOOT is transmitted to the fire control circuit SH of the payout control unit 24, the firing of the gaming ball is prohibited at this timing.
次に、初期化スイッチＳＷが操作されたことを示すＲＡＭクリア信号ＣＬＲを取得して一時記憶し、ワンチップマイコンＭＣＯＭ１に内蔵されたウォッチドッグタイマＷＤＴをクリアしつつ（ＳＴ４）、電源投入信号ＰＷＯＮがＨレベルになるのを待機する（ＳＴ５）。 Next, the RAM clear signal CLR indicating that the initialization switch SW has been operated is acquired and temporarily stored, and while the watchdog timer WDT built in the one-chip microcomputer MCOM1 is cleared (ST4), the power on signal PWON Waits for H level (ST5).
電源投入信号ＰＷＯＮは、払出制御部２４において、払出動作の準備が完了したことを示す信号であり（図１１のＳＴ５０）、主制御部２１と払出制御部２４の制御動作を整合させるための信号である。なお、主制御部２１の電源リセット信号ＲＳＴ２のリセット期間Ｔｐｏが１Ｓ程度であるのに対して、払出制御部２４の電源リセット信号ＲＳＴ１のリセット期間Ｔｐｏは、その半分程度に設定されているので、通常、ステップＳＴ５の判定時には、主制御部２１はＯＮ（＝Ｈ）レベルの電源投入信号ＰＷＯＮを受けており、直ちに、ステップＳＴ６の処理に移行する。
The power-on signal PWON is a signal indicating that preparation for the dispensing operation is completed in the dispensing control unit 24 (ST50 in FIG. 11), and a signal for aligning the control operations of the
そして、初期化スイッチＳＷがＯＮ操作されたことで、ＲＡＭクリア信号ＣＬＲがＯＮレベルの場合（ＳＴ６）や、電源監視処理で記憶されたバックアップフラグＢＦＬが破壊されている場合（ＳＴ７）や、内蔵ＲＡＭのチェックサム値が電断前の値と一致しない場合（ＳＴ７〜ＳＴ９）には、内蔵ＲＡＭの記憶内容が維持されていないと判定して、内蔵ＲＡＭをゼロクリアする（ＳＴ１０）。 Then, when the initialization switch SW is turned ON, the RAM clear signal CLR is ON level (ST6), the backup flag BFL stored in the power supply monitoring process is destroyed (ST7), or If the checksum value of the RAM does not match the value before power interruption (ST7 to ST9), it is determined that the stored content of the built-in RAM is not maintained, and the built-in RAM is cleared to zero (ST10).
また、内蔵ＲＡＭがゼロクリアされたことを示す制御コマンドであるＲＡＭクリアコマンドＣＭＤを演出制御部２２に送信する（ＳＴ１１）。そして、演出制御部２２は、受けたＲＡＭクリアコマンドＣＭＤに対応する制御コマンドＣＭＤ’を画像制御部２３に送信する。なお、払出制御部２４には、ＲＡＭクリアコマンドＣＭＤが伝送されない。しかし、払出制御部２４は、主制御部２１に伝送されるＲＡＭクリア信号ＣＬＲを、共通的に受けるよう構成されているため（図４）、このＲＡＭクリア信号ＣＬＲに基づいて、同種のＲＡＭクリア処理を実行することができる（図１１のＳＴ４２〜ＳＴ４８）。
Further, a RAM clear command CMD, which is a control command indicating that the built-in RAM has been cleared to zero, is transmitted to the effect control unit 22 (ST11). Then, the effect control unit 22 transmits a control command CMD ′ corresponding to the received RAM clear command CMD to the
一方、内蔵ＲＡＭの記憶内容が正しく維持されていると判定される場合には（ＳＴ９がＹ判定）、バックアップフラグＢＦＬと通信異常フラグＴＸｅｒをクリアし（ＳＴ１２）、ワンチップマイコンＭＣＯＭ１の内蔵ＣＴＣ回路を初期設定した上で、タイマ割込み動作を開始するべく、ＣＰＵを割込み許可状態に設定する（ＳＴ１４）。 On the other hand, if it is determined that the stored contents of the built-in RAM are properly maintained (ST9 makes a Y determination), the backup flag BFL and the communication abnormality flag TXer are cleared (ST12), and the built-in CTC circuit of the one-chip microcomputer MCOM1 Is initialized, and the CPU is set in the interrupt enabled state to start the timer interrupt operation (ST14).
以上の処理によって、主制御部２１では遊技制御動作が開始可能となるのでして、遊技球の発射を許可するべくＯＮレベルの発射許可信号ＳＨＯＯＴを出力して（ＳＴ１５）、無限ループ処理を開始する。
By the above processing, the
続いて、４ｍＳ毎に起動されるタイマ割込み処理について説明する。まず、払出制御部２４から伝送される電断信号ＡＢＮのレベルに基づいて（図４参照）、交流電源が遮断されていないかを判定し、交流電源が遮断されたと判定される場合には、必要なバックアップ処理を実行して、バックアップフラグＢＦＬを所定値（５ＡＨ）にセットした上で、ＣＰＵがリセットされること、及び、直流電源が遮断状態となることを待つ（ＳＴ２０）。なお、バックアップ処理には、チェックサム値を算出して記憶する処理が含まれている。 Subsequently, timer interrupt processing activated every 4 mS will be described. First, based on the level of the power interruption signal ABN transmitted from the payout control unit 24 (see FIG. 4), it is determined whether the AC power is not cut off, and when it is determined that the AC power is cut off, Necessary backup processing is executed, the backup flag BFL is set to a predetermined value (5AH), and it is then waited for the CPU to be reset and for the DC power to be turned off (ST20). The backup process includes a process of calculating and storing a checksum value.
一方、電断異常が判定されない場合には、抽選処理用の乱数値を更新し（ＳＴ２１）、各種の遊技動作用のタイマ値を減算して更新する（ＳＴ２２）。また、入賞口１５〜１８に内蔵された検出スイッチのスイッチ信号や、払出制御部２４から伝送される通信異常信号Ｅｒｒや、払出制御部２４から伝送される払出に関する異常信号を含む各種のスイッチ信号を取得する（ＳＴ２３）。図４に関して説明した通り、通信異常信号Ｅｒｒは、賞球コマンドＳＹＯの通信異常の有無を示しており、ステップＳＴ５で判定される電源投入信号ＰＷＯＮと同一の伝送線で伝送される。 On the other hand, when a power failure abnormality is not determined, the random number value for lottery processing is updated (ST21), and timer values for various game operations are subtracted and updated (ST22). In addition, various switch signals including a switch signal of a detection switch incorporated in the winning opening 15-18, a communication abnormality signal Err transmitted from the payout control unit 24, and an abnormal signal related to a payout transmitted from the payout control unit 24. To obtain (ST23). As described with reference to FIG. 4, the communication error signal Err indicates the presence or absence of a communication error of the prize ball command SYO, and is transmitted by the same transmission line as the power on signal PWON determined in step ST5.
次に、ステップＳＴ２３の処理で取得したスイッチ信号に基づいて異常判定処理を実行し、異常判定値には、異常報知用の異常フラグをセットすると共に、その他の必要な処理を実行する（ＳＴ２４）。例えば、通信異常信号Ｅｒｒが異常レベルの場合には、通信異常フラグＴＸｅｒをＯＮ状態にセットすると共に、発射許可信号ＳＨＯＯＴを禁止レベル（＝Ｌ）に変更する。 Next, abnormality determination processing is executed based on the switch signal acquired in the processing of step ST23, and an abnormality flag for abnormality notification is set as the abnormality determination value, and other necessary processing is executed (ST24). . For example, when the communication error signal Err is at an error level, the communication error flag TXer is set to the ON state, and the emission permission signal SHOOT is changed to the inhibition level (= L).
後述するように、本実施例では、賞球コマンドＳＹＯの通信異常時には、払出制御部２４において遊技球の払出を停止するが（図１１（ｃ）参照）、この払出停止動作に合わせて、発射許可信号ＳＨＯＯＴを禁止レベル（＝Ｌ）に変更することで、遊技球の発射を禁止している。 As will be described later, in the present embodiment, the payout control unit 24 stops the payout of the gaming ball when the communication of the winning ball command SYO is abnormal (see FIG. 11 (c)). By changing the permission signal SHOOT to the prohibition level (= L), the firing of the game ball is prohibited.
次に、遊技球の入賞時には、賞球数を特定した賞球コマンドＳＹＯｉが、図９（ｂ）に示すコマンドバッファＢＵＦＦに作成される（ＳＴ２５）。そして、コマンドバッファＢＵＦＦから読み出された賞球コマンドＳＹＯｉが、図９（ｃ）の手順を経て、払出制御部２４に向けてシリアル伝送される（ＳＴ２６）。 Next, at the time of winning of the gaming ball, a winning ball command SYOi specifying the number of winning balls is created in the command buffer BUFF shown in FIG. 9B (ST25). Then, the prize ball command SYOi read from the command buffer BUFF is serially transmitted to the payout control unit 24 through the procedure of FIG. 9C (ST26).
なお、通信異常が生じた結果（Ｅｒｒ＝Ｌ）、通信異常フラグＴＸｅｒがＯＮ状態となって発射動作が禁止された後も（ＳＴ２４）、必要な賞球コマンドＳＹＯｉがコマンドバッファＢＵＦＦに繰り返し格納される（ＳＴ２５）。そして、このコマンドバッファＢＵＦＦの記憶内容は、電源遮断後もバックアップ電源ＶＢＢによって維持されるので、通信異常発生時までの遊技球の入賞状態が消滅することはない。すなわち、入賞状態は、コマンドバッファＢＵＦＦに記憶される賞球コマンドとして記憶維持される。 As a result of the occurrence of communication error (Err = L), the required award ball command SYOi is repeatedly stored in the command buffer BUFF even after the communication error flag TXer is turned ON and the firing operation is prohibited (ST24). (ST25). Since the stored contents of the command buffer BUFF are maintained by the backup power supply VBB even after the power is shut off, the winning state of the gaming ball until the occurrence of the communication abnormality does not disappear. That is, the winning state is stored and maintained as a prize ball command stored in the command buffer BUFF.
図９（ａ）は、賞球コマンドＳＹＯｉの構成を図示したものであり、入賞口の検出スイッチの出力に基づき、１バイト長のＳＹ０１〜ＳＹ１５の何れかの賞球コマンドが、図９（ｂ）に示すコマンドバッファＢＵＦＦに記憶される。なお、１５種類の賞球コマンドＳＹ０１〜ＳＹ１５が用意されているが、必ずしも、その全てが使用される必要はない。 FIG. 9 (a) illustrates the configuration of the winning ball command SYOi, and based on the output of the detection switch of the winning opening, any of the winning ball commands of 1-byte length SY01 to SY15 is shown in FIG. It is stored in the command buffer BUFF shown in. Although fifteen types of award ball commands SY01 to SY15 are prepared, it is not necessary to use all of them.
また、本実施例では、全ての賞球コマンドＳＹＯｉにおいて、所定の有意ビットと、残りのダミービットを対応させることで、通信異常や、不正コマンドの伝送を容易に検出できるようにしている。図９（ａ）は、説明の便宜上、単純な構成を例示しており、上位４ビットと下位４ビットをビット加算すると、１６進数ＦＦＨとなるよう、上位４ビット（ダミービット）と下位４ビット（有意ビット）を対応付けている。 Further, in the present embodiment, by associating predetermined significant bits with the remaining dummy bits in all the prize ball commands SYOi, it is possible to easily detect communication abnormality or transmission of an illegal command. FIG. 9A exemplifies a simple configuration for convenience of explanation, and the upper 4 bits (dummy bits) and the lower 4 bits are set so that hexadecimal FFH can be obtained by adding the upper 4 bits and the lower 4 bits. (Significant bits) are associated.
図９（ａ）の構成例では、下位４ビット（１〜１５）が賞球数を特定しており、払出制御部２４において、上位４ビットと下位４ビットをビット加算（整合演算）することで、通信異常の発生を判定することができる。また、送信される筈がない賞球コマンドＳＹＯｊが伝送された場合には、それが、不正コマンドであると判定することができる。なお、本実施例では、パリティビットを設けていないが、パリティビットを設けた場合は、パリティビットを除くダミービットと、有意ビットとの整合演算に基づいて不正コマンドを検出する。 In the configuration example of FIG. 9A, the lower 4 bits (1 to 15) specify the number of winning balls, and the payout control unit 24 performs bit addition (matching operation) of the upper 4 bits and the lower 4 bits. Thus, the occurrence of a communication error can be determined. In addition, when the prize ball command SYO j that is not to be transmitted is transmitted, it can be determined that it is an incorrect command. In the present embodiment, although the parity bit is not provided, when the parity bit is provided, the invalid command is detected based on the matching operation of the dummy bit excluding the parity bit and the significant bit.
このような構成の賞球コマンドＳＹＯｉは、ワンチップマイコンＭＣＯＭ１のシリアル送信ポートＳＩＯＴＸからシリアル出力され、ワンチップマイコンＭＣＯＭ４のシリアル受信ポートＳＩＯＲＸでシリアル受信されるようになっている。なお、図９（ｃ）にシリアル送信ポートＳＩＯＴＸの構成を図示し、図９（ｄ）に、シリアル受信ポートＳＩＯＲＸの構成を図示している。 The prize ball command SYOi having such a configuration is serially output from the serial transmission port SIOTX of the one-chip microcomputer MCOM1 and is serially received by the serial reception port SIORX of the one-chip microcomputer MCOM4. FIG. 9C shows the configuration of the serial transmission port SIOTX, and FIG. 9D shows the configuration of the serial reception port SIORX.
図９（ｃ）に示す通り、シリアル送信ポートＳＩＯＴＸは、ＣＰＵが１バイトデータを書き込む送信データレジスタＲＰｔと、送信データレジスタＲＰｔから転送される１バイトデータを、所定の通信速度で１ビットずつ出力する送信シフトレジスタＲＳｔと、送信データレジスタＲＰｔへの書込みが可能か否か（エンプティ状態／フル状態）などを特定するステイタスレジスタＳＴｔを有して構成されている。 As shown in FIG. 9C, the serial transmission port SIOTX outputs the transmission data register RPt, in which the CPU writes 1 byte data, and the 1 byte data transferred from the transmission data register RPt, one bit at a time at a predetermined communication speed. And a status register STt for specifying whether writing to the transmission data register RPt is possible (empty state / full state).
一方、シリアル受信ポートＳＩＯＲＸは、図９（ｄ）に示す通り、シリアル信号（賞球コマンドＳＹＯｉ）を１ビットずつ取得する受信シフトレジスタＲＳｒと、受信シフトレジスタＲＳｒから１バイトデータが転送される受信データレジスタＲＰｒと、受信動作の異常に関する情報などを特定するステイタスレジスタＳＴｒとを有して構成されている。 On the other hand, as shown in FIG. 9D, the serial reception port SIORX receives the reception shift register RSr which acquires serial signals (a prize ball command SYOi) bit by bit, and reception where 1 byte data is transferred from the reception shift register RSr. It comprises a data register RPr and a status register STr for specifying information on an abnormality in the reception operation.
後述するように、受信動作の異常には、ノイズエラーと、オーバーランエラーと、フレーミングエラーとが含まれており、検出された異常に対応して、ステイタスレジスタＳＴｒの該当ビットがセットされる。また、ステイタスレジスタＳＴｒの所定ビット（受信データフルビット）に基づき、受信シフトレジスタＲＳｒから受信データレジスタＲＰｒに１バイトデータが転送されたことが特定される。 As described later, the abnormality in the reception operation includes a noise error, an overrun error, and a framing error, and the corresponding bit of the status register STr is set according to the detected abnormality. Further, based on a predetermined bit (received data full bit) of the status register STr, it is specified that 1-byte data has been transferred from the received shift register RSr to the received data register RPr.
実施例のシリアル信号は、図１０（ａ）に示す通り、ＬレベルのスタートビットＳＴＡＲＴ（１ビット）と、８ビット長の賞球コマンドと、ＨレベルのストップビットＳＴＯＰ（１ビット）と、を連続させた全１０ビットである。そして、この１０ビットが、本実施例では、９６００ｂｐｓ（bit per second）程度の通信速度（ボーレート）でシリアル伝送されている。 As shown in FIG. 10A, the serial signal according to the embodiment includes an L level start bit START (1 bit), an 8-bit long award ball command, and an H level stop bit STOP (1 bit). It is a total of 10 consecutive bits. Then, in the present embodiment, the 10 bits are serially transmitted at a communication speed (baud rate) of about 9600 bps (bits per second).
図示の通り、本実施例は、伝送クロックを伝送しない非同期式のシリアル伝送方式を採っており、非通信idle状態では、シリアル信号線はＨレベルである。そして、idle状態でＨレベルのシリアル信号線が、スタートビットＳＴＡＲＴによってＬレベルに立下がり、その後、８ビットのデータが伝送された後、ストップビットＳＴＯＰによって、シリアル信号線がＨレベルに立上ることで、元のidle状態に戻る。 As illustrated, this embodiment adopts an asynchronous serial transmission method in which the transmission clock is not transmitted, and in the non-communication idle state, the serial signal line is at the H level. Then, in the idle state, the serial signal line at the H level falls to the L level by the start bit START, and then after the 8-bit data is transmitted, the serial signal line rises to the H level by the stop bit STOP. Then, return to the original idle state.
本実施例では、シリアル送信ポートＳＩＯＴＸと、シリアル受信ポートＳＩＯＲＸとは、ボーレート（９６００ｂｐｓ）の１６倍の同一周波数の判定クロックＲＴに基づいて、シリアル送信とシリアル受信の動作を整合させている。図１０（ｃ）〜図１０（ｅ）は、スタートビットＳＴＡＲＴと、データビットと、ストップビットＳＴＯＰについて、判定クロックＲＴとの関係を図示したものである。
In this embodiment, the serial transmission port SIOTX and the serial reception port SIORX match the operation of serial transmission and serial reception based on the determination clock RT having the
図１０（ｃ）に示す通り、シリアル受信ポートＳＩＯＲＸは、シリアル信号線の立下がりエッジを検知すると、判定クロックＲＴのカウント動作を開始し、その後、例えば、３番目と、５番目と、７番目の判定クロックＲＴに同期して、スタートビットＳＴＡＲＴビットを整合判定している。この場合、通常は、全てＬレベルが検出されるが、何れかでＨレベルが検出されるとノイズエラーとしてステイタスレジスタＳＴｒのノイズエラービットがセットされる。その後、１６番目の判定クロックＲＴを検出すると、その後は、賞球コマンドＳＹＯｉが伝送されると判断される。 As shown in FIG. 10C, when the serial reception port SIORX detects the falling edge of the serial signal line, it starts counting the determination clock RT, and then, for example, the third, fifth, and seventh. The start bit START bit is matched and judged in synchronization with the judgment clock RT. In this case, normally, all L levels are detected, but if H level is detected in any of them, the noise error bit of the status register STr is set as a noise error. Thereafter, when the sixteenth determination clock RT is detected, it is determined that the award ball command SYOi is transmitted thereafter.
図１０（ｃ）に示す通り、シリアル受信ポートＳＩＯＲＸは、スタートビットＳＴＡＲＴを受けた後、１番目から開始される判定クロックＲＴにおいて、例えば、８番目と、９番目と、１０番目の判定クロックＲＴに同期して、賞球コマンドの第１ビットの論理値を判定する。８番目と９番目と１０番目の３回の判定値は、共通して０か１の筈であるが、万一、不一致の場合には、多数決論理で決まる値を受信シフトレジスタＲＳｒに取得すると共に、ノイズエラーとしてステイタスレジスタＳＴｒのノイズエラービットをセットする。 As shown in FIG. 10C, the serial reception port SIORX receives the start bit START and then, for example, the eighth, ninth, and tenth determination clocks RT in the determination clock RT started from the first. In synchronization with, the logic value of the first bit of the prize ball command is determined. The 8th, 9th and 10th three judgment values are commonly 0 or 1 but if they do not match, a value determined by the majority logic is acquired in the reception shift register RSr At the same time, the noise error bit of the status register STr is set as a noise error.
その後の処理も同じであり、１６番目の判定クロックＲＴを検出すると、その後は、賞球コマンドＳＹＯｉの次ビットが開始されるとして、同様の判定処理と取得処理を繰り返す。このように、本実施例では、１番目から１６番目まで続く、１６個の判定クロックＲＴの中央付近で、賞球コマンドＳＹＯｉのデータビットを取得しているので、シリアル送信ポートＳＩＯＴＸと、シリアル受信ポートＳＩＯＲＸとで、判定クロックＲＴの周波数に多少のずれが生じても、１０ビット程度で完了する一単位の送受信動作において、不合理な動作が発生することはない。 The subsequent processing is the same, and when the sixteenth determination clock RT is detected, the same determination processing and acquisition processing are repeated assuming that the next bit of the award ball command SYOi is started thereafter. As described above, in the present embodiment, since the data bit of the award ball command SYOi is acquired near the center of the 16 determination clocks RT continuing from the first to the sixteenth, the serial transmission port SIOTX and the serial reception Even if a slight deviation occurs in the frequency of the determination clock RT with the port SIO RX, an unreasonable operation does not occur in one transmission / reception operation completed in about 10 bits.
このようにして、８ビット長の賞球コマンドＳＹＯｉを取得した後は、図１０（ｅ）に示す動作を実行する。すなわち、賞球コマンドの最終ビットを受けた後、１番目から開始される判定クロックＲＴにおいて、例えば、８番目と、９番目と、１０番目の判定クロックＲＴに同期して、ストップビットＳＴＯＰがＨレベルであることを確認する。この場合、通常は、全てＨレベルが検出されるが、何れかでＬレベルが検出されるとノイズエラーとしてステイタスレジスタＳＴｒのノイズエラービットがセットされる。 In this way, after obtaining the 8-bit winning ball command SYOi, the operation shown in FIG. 10E is executed. That is, in the determination clock RT started from the first after receiving the final bit of the award ball command, for example, the stop bit STOP is H in synchronization with the eighth, ninth and tenth determination clock RT. Confirm that it is a level. In this case, normally, all H levels are detected, but when L level is detected in any of them, the noise error bit of the status register STr is set as a noise error.
また、多数決論理の結果、Ｌレベルが選択される場合には、重要な通信異常が生じたとして、ステイタスレジスタＳＴｒのフレーミングエラービットがセットされる。 When L level is selected as a result of majority logic, it is determined that a significant communication error has occurred, and the framing error bit of the status register STr is set.
以上の通りに動作するので、ステイタスレジスタＳＴｒに記憶される通信異常には、スタートビット、データビット、ストップビットの何れかに異常が検出されたことを示すノイズエラーと、ストップビットを検出できないフレーミングエラーとが含まれることになる。また、ステイタスレジスタＳＴｒには、受信データレジスタＲＰｒのデータがＣＰＵに読み出される以前に、次の８ビットを受信シフトレジスタＲＳｒが受けたことを示すオーバーランエラーも記憶される。 Since the operation is as described above, the communication error stored in the status register STr is a noise error indicating that an abnormality is detected in any of the start bit, data bit, and stop bit, and framing in which the stop bit can not be detected. An error will be included. The status register STr also stores an overrun error indicating that the reception shift register RSr has received the next 8 bits before the data of the reception data register RPr is read by the CPU.
以上説明したように、シリアル伝送において各種の異常の発生が懸念されるが、本発明者の繰り返し実験によれば、ノイズエラーやフレーミングエラーは、事実上発生しないことが確認されている。また、主制御部２１のタイマ割込み周期τｍ（４ｍＳ）と、払出制御部２４のタイマ割込み周期τｓ（＝２ｍｓ）とが適切に設定さているので、オーバーランエラーが生じることもない。
As described above, although there are concerns about the occurrence of various abnormalities in serial transmission, according to the present inventor's repeated experiments, it has been confirmed that noise errors and framing errors virtually do not occur. Further, since the timer interrupt cycle τm (4 mS) of the
図９（ｅ）や図１０（ｂ）は、この関係を図示したものであり、主制御部２１において、賞球コマンドＳＹＯｉが連続的に送信される場合を示している。図示の通り、賞球コマンドＳＹＯｉの送信終了から、次の賞球コマンドＳＹＯｉ＋１の送信終了までの経過時間は、平均的にτｍであり、タイマ割込み処理（図８（ｂ）及び図１１（ｂ））の他の処理の影響によって、ずれる可能性のある最大ずれ時間をδと見積もると、賞球コマンドＳＹＯｉの送信終了から、次の賞球コマンドＳＹＯｉ＋１の送信終了までの経過時間の最低値は、τｍ−２＊δとなる。
FIG. 9 (e) and FIG. 10 (b) illustrate this relationship, and show the case where the main
一方、払出制御部２４において賞球コマンドＳＹＯｉの受信開始から、次の賞球コマンドＳＹＯｉ＋１の受信開始までの経過時間は、平均的にτｓであり、タイマ割込み処理（図１０（ｂ））の他の処理の影響によって、ずれる可能性のある最大ずれ時間をδと見積もると、賞球コマンドＳＹＯｉの受信開始から、次の賞球コマンドＳＹＯｉ＋１の受信開始終了までの経過時間の最大値は、τｓ＋２＊δとなる。
On the other hand, the elapsed time from the start of reception of the prize ball command SYOi in the payout control unit 24 to the start of reception of the next prize ball
したがって、τｍ−２＊δ≦τｓ＋２＊δの場合には、オーバーランエラーの可能性があるが、本実施例では、主制御部２１と払出制御部２４のタイマ割込み周期（τｍ，τｓ）が、τｍ＞＞τｓ＋４＊δとなるよう設計されているので、（τｍ−２＊δ）−（τｓ＋２＊δ）＝τｍ−τｓ−４＊δ＞＞０であって、オーバーランエラーの恐れはない。すなわち、賞球コマンドＳＹＯに関し、シリアル受信割込みなどを起動させるまでもなく、タイマ割込み処理における定時的な受信処理（図１１（ｂ）のＳＴ７３））によって、正常に賞球コマンドＳＹＯｉを取得することができる。
Therefore, in the case of τm−2 * δ ≦ τs + 2 * δ, there is a possibility of an overrun error, but in the present embodiment, the timer interruption period (τm, τs) of the
次に、図９（ｃ）に基づいて、賞球コマンド伝送処理（ＳＴ２６）について更に具体的に説明する。先ず、通信異常フラグＴＸｅｒを判定し（ＳＴ３５）、通信異常状態の場合（ＴＸｅｒ＝ＯＮ）には何もしないで処理を終える。このように、本実施例では、通信異常状態が発生した後は、賞球コマンドＳＹＯを送信しないので、コマンドバッファＢＵＦＦの賞球コマンドＳＹＯが消滅することはなく、遊技球の入賞状態が正しく記憶維持される。 Next, based on FIG. 9C, the winning ball command transmission process (ST26) will be described more specifically. First, the communication abnormality flag TXer is determined (ST35), and in the case of the communication abnormality state (TXer = ON), nothing is performed and the processing is ended. As described above, in this embodiment, since the winning ball command SYO is not transmitted after the occurrence of the communication abnormal state, the winning ball command SYO of the command buffer BUFF does not disappear, and the winning state of the gaming ball is correctly stored. Maintained.
一方、通信異常状態でない場合（ＴＸｅｒ＝ＯＦＦ）には、次に、ステイタスレジスタＳＴｔを参照して、送信データレジスタＲＰｔが空か（Empty ）否かを、ステイタスレジスタＳＴｔのEmpty ビットで判定する（ＳＴ３６）。図９（ｅ）に関して説明した通り、本実施例では、主制御部と払出制御部のタイマ割込み周期（τｍ，τｓ）が、τｍ＝４ｍＳ、τｓ＝２ｍＳであって、τｍ＞＞τｓ＋４＊δの条件を満たすので、ステップＳＴ３６の判定は、必ず、Empty 判定となる筈である。しかし、万一、Nonempty判定となる場合は、重大な機器トラブルと判定して、通信異常フラグＴＸｅｒをＯＮ状態に設定する。その結果、その後は、賞球コマンドＳＹＯが払出制御部２４に伝送されることはない。 On the other hand, when the communication is not in an abnormal state (TXer = OFF), next, referring to the status register STt, it is judged by the Empty bit of the status register STt whether the transmission data register RPt is empty (Empty) ST 36). As described with reference to FIG. 9E, in the present embodiment, timer interrupt periods (τm, τs) of the main control unit and the payout control unit are τm = 4 mS, τs = 2 mS, and τm >> τs + 4 * δ Therefore, the determination in step ST36 should always be an Empty determination. However, in the case where it is judged as nonempty judgment, it is judged as a serious equipment trouble, and the communication abnormality flag TXer is set to ON state. As a result, thereafter, the prize ball command SYO is not transmitted to the payout control unit 24.
但し、通常の場合は、送信データレジスタＲＰｔが、必ず、Empty 状態となるので、この場合には、コマンドバッファＢＵＦＦに記憶されている最古の賞球コマンドＳＹＯを、送信データレジスタＲＰｔに書込む（ＳＴ３８）。すると、その後は、シリアル送信ポートＳＩＯＴＸが自動的に送信動作を開始して、図１０（ａ）に示す１０ビットのシリアル送信動作を開始して、約１０／９６００≒１ｍＳ後に送信動作を終え、ステイタスレジスタＳＴｔのEmpty ビットを、ＯＮ状態（Empty ）に設定する。 However, in the normal case, since the transmission data register RPt is always in the Empty state, in this case, the oldest award ball command SYO stored in the command buffer BUFF is written to the transmission data register RPt. (ST38). Then, after that, the serial transmission port SIOTX automatically starts the transmission operation, starts the 10-bit serial transmission operation shown in FIG. 10A, and finishes the transmission operation after about 10/9600 1 1 mS, Set the Empty bit of the status register STt to the ON state (Empty).
上記の動作は、シリアル送信ポートＳＩＯＴＸにおいて自動的に実行されるので、ＣＰＵは、ステップＳＴ３８の処理に続いて、送信済みの賞球コマンドＳＹＯをコマンドバッファＢＵＦＦから消去して、コマンドバッファＢＵＦＦを整理して処理を終える（ＳＴ３９）。その結果、次のタイマ割込みでは、残っている最古の賞球コマンドＳＹＯが、払出制御部２４に向けてシリアル送信されることになる。 Since the above operation is automatically executed at the serial transmission port SIOTX, the CPU erases the transmitted award ball command SYO from the command buffer BUFF following the processing of step ST38, and organizes the command buffer BUFF. And the process ends (ST 39). As a result, in the next timer interrupt, the remaining oldest prize ball command SYO is serially transmitted to the payout control unit 24.
以上、図９に関して説明したので、図８に戻って主制御部２１のタイマ割込み処理の説明を続ける。ステップＳＴ２６の処理が終われば、普通図柄表示部１９が変動する当り中か否かに応じて、適宜な普通図柄処理（ＳＴ２８）と普通電動役物処理（ＳＴ３０）を実行し、図柄始動口１５に関する特別図柄処理を実行する（ＳＴ３１）。そして、大当り中であれば、大入賞口１６を開閉させ特別電動役物処理を実行する（ＳＴ３３）。
As described above with reference to FIG. 9, returning to FIG. 8, the description of the timer interrupt process of the
そして、最後に、演出制御部２４に対して必要な制御コマンドＣＭＤを伝送する（ＳＴ３４）。この時、通信異常フラグＴＸｅｒがＯＮ状態であれば、音声報知及び画像表示により、『通信異常が発生したので、係員を呼んで下さい。』と遊技者に連絡するための通信異常報知コマンドＣＭＤが伝送される。 Then, finally, the necessary control command CMD is transmitted to the effect control unit 24 (ST34). At this time, if the communication error flag TXer is in the ON state, the communication error has occurred by voice notification and image display. Please call a person in charge. And a communication error notification command CMD for contacting the player.
本実施例の場合、一旦ＯＮ状態にセットされた通信異常フラグＴＸｅｒは、再度の電源リセット時まで消滅しない構成を採っているので（ＳＴ１２参照）、ステップＳＴ３４の処理によって通信異常報知コマンドが繰り返し送信されることになり、演出制御部２２や画像制御部２３では、異常解消まで音声報知や画像報知を消滅させることはない。なお、その後は、係員による交流電源の遮断と、接続コネクタＣ１などの接続確認と、その後の電源復帰などによって通信異常の解消が図られるが、本発明の繰返し実験では、不正コマンドの伝送以外では、このような通信異常が生じることは事実上ないことを確認している。
In the case of the present embodiment, since the communication abnormality flag TXer once set in the ON state does not disappear until the power is reset again (see ST12), the communication abnormality notification command is repeatedly transmitted by the process of step ST34. As a result, the effect control unit 22 and the
続いて、払出制御部２４の動作について説明する。図１１は、払出制御部２４の動作を説明するフローチャートであり、ＣＰＵリセット後に実行されるメインルーチン（図１１（ａ））と、所定時間τｓ（＝２ｍＳ）毎に起動されるタイマ割込みルーチン（図１１（ｂ））と、を示している。 Subsequently, the operation of the payout control unit 24 will be described. FIG. 11 is a flow chart for explaining the operation of the payout control unit 24. The main routine (FIG. 11 (a)) executed after CPU reset and the timer interrupt routine activated every predetermined time τs (= 2 mS) FIG. 11 (b)) is shown.
電源リセット信号ＲＳＴ１に基づき、ワンチップマイコンＭＣＯＭ４のＣＰＵがリセットされると、ＣＰＵが割込み禁止状態に設定された後（ＳＴ１）、ワンチップマイコンＭＣＯＭ４の内部レジスタが初期設定される（ＳＴ２）。その結果、ワンチップマイコンＭＣＯＭ４に内部された出力ポートの出力がクリアされ、図５（ａ）のバッファ回路ＢＵＦに出力される補給切れ検出信号、球詰り検出信号、計数エラー信号、及び扉枠開放信号は、全て正常Ｌレベルとなり、また、電源投入信号ＰＷＯＮもＬレベルとなる。 When the CPU of the one-chip microcomputer MCOM4 is reset based on the power supply reset signal RST1, after the CPU is set to the interrupt prohibition state (ST1), the internal register of the one-chip microcomputer MCOM4 is initialized (ST2). As a result, the output of the output port contained in the one-chip microcomputer MCOM4 is cleared, and the supply out detection signal, the ball clogging detection signal, the counting error signal, and the door frame open output to the buffer circuit BUF in FIG. The signals all become normal L level, and the power on signal PWON also becomes L level.
次に、バックアップ電源基板２７との正常接続を判定するべく、検査ラインＬＮの電位を判定する（ＳＴ４２）。正常時には、検査ラインＬＮの電位はＬレベルであるが（図４参照）、万一、断線状態（非接続状態）であればＨレベルとなる。そこで、非接続状態と判定される場合には、そのまま無限ループ処理を開始する。このステップＳＴ４２のタイミングでは、ＣＰＵが割込み禁止状態であるので、図１１（ｂ）の動作が実行されることはない。
Next, in order to determine normal connection with the backup
しかも、払出制御部２４から出力される電源投入信号ＰＷＯＮは、Ｌレベルのままであるので、主制御部２１は、ステップＳＴ４〜ＳＴ４の処理から抜けることができず遊技機が起動しない。そのため、バックアップ電源基板２７との非接続異常が、営業開始前に、係員に検出されることになり、バックアップ電源ＶＢＢの異常状態が何日も継続されるおそれがない。
In addition, since the power on signal PWON output from the payout control unit 24 remains at L level, the
一方、ステップＳＴ４２において正常接続が確認された場合には、ステップＳＴ４３〜ＳＴ４９の処理を経てＣＰＵが割込み許可状態となり、電源投入信号がＯＮ状態とされる（ＳＴ５０）。なお、ステップＳＴ４３〜ＳＴ４９の処理は、主制御部２１における図８のステップＳＴ６〜ＳＴ１４の処理と、ステップＳＴ１１を除いてほぼ同じである。
On the other hand, if the normal connection is confirmed in step ST42, the CPU enters the interrupt enabled state through the processing in steps ST43 to ST49, and the power on signal is turned on (ST50). The process of steps ST43 to ST49 is substantially the same as the process of steps ST6 to ST14 of FIG. 8 in the
続いて、図１１（ｂ）に基づいて、タイマ割込み処理について説明する。先ず、電断信号ＡＢＮを判定して、電断異常時には、必要なバックアップ処理を実行する電源監視処理が実行される（ＳＴ７０）。なお、具体的な動作内容は、主制御部２１におけるステップＳＴ２０の処理と同じである。
Subsequently, the timer interrupt process will be described based on FIG. First, the power interruption signal ABN is determined, and when the power interruption is abnormal, the power supply monitoring processing for executing the necessary backup processing is executed (ST70). The specific operation content is the same as the process of step ST20 in the
次に、補給切れ検出信号、球詰り検出信号、計数エラー信号、及び扉枠開放信号などに関するスイッチ信号が取得され（ＳＴ７１）、払出動作に関するタイマ値を減算して更新する（ＳＴ７２）。 Next, switch signals relating to the supply out detection signal, the ball clogging detection signal, the counting error signal, the door frame opening signal and the like are obtained (ST71), and the timer value relating to the payout operation is subtracted and updated (ST72).
次に、シリアル受信ポートＳＩＯＲＸをアクセスして、もし、賞球コマンドＳＹＯが受信されていれば、これを取得する（ＳＴ７３）。図１１（ｃ）は、この賞球コマンド受信処理を示すフローチャートである。先ず、ステイタスレジスタＳＴｒの該当ビット（受信データフルビット）が参照され、１バイトデータの取得済みであるか（Data Full ）、それとも、受信済みのデータが存在しないか（Not Full）が判定される（ＳＴ６０）。 Next, the serial reception port SIORX is accessed, and if the award ball command SYO is received, it is acquired (ST 73). FIG. 11C is a flowchart showing this winning ball command reception process. First, the corresponding bit (received data full bit) of the status register STr is referred to, and it is determined whether 1-byte data has been acquired (Data Full) or whether received data does not exist (Not Full). (ST60).
ここで、Not Full状態であれば何もしないで処理を終える。一方、Data Full 状態であれば、ステイタスレジスタＳＴｒのノイズエラービットや、フレーミングエラービットを参照して、通信異常の有無を判定する（ＳＴ６１）。先に説明した通り、ノイズエラービットは、賞球コマンドＳＹＯである１バイトのデータ取得中に、図１０（ｃ）〜図１０（ｅ）に示す何れかの通信異常が発生したか否かを示している。また、フレーミングエラービットは、賞球コマンドである１バイトのデータ取得後、ストップビットを検出できない通信異常が発生したか否かを示している。 Here, in the case of the Not Full state, the processing is finished without doing anything. On the other hand, if it is in the data full state, the presence or absence of communication abnormality is determined by referring to the noise error bit and the framing error bit of the status register STr (ST61). As described above, the noise error bit determines whether any communication abnormality shown in FIGS. 10 (c) to 10 (e) has occurred during acquisition of 1-byte data which is the prize ball command SYO. It shows. Further, the framing error bit indicates whether or not a communication error in which the stop bit can not be detected has occurred after acquisition of 1-byte data which is a prize ball command.
そして、何らかの通信異常が発生したと判定される場合には、通信異常信号ＥｒｒをＬレベルに変更する（ＳＴ６５）。その結果、主制御部２１では、賞球コマンドが正常に伝送されなかったことを把握して、発射許可信号ＳＨＯＯＴを、ＯＦＦ状態に制御すると共に（図８（ｂ）のＳＴ２４）、その後の賞球コマンドＳＹＯの送信を停止する（図９（ｃ）のＳＴ３５）。なお、Ｌレベルに変更された通信異常信号Ｅｒｒは、その後の電源リセット後のステップＳＴ５０の処理で、正常Ｈレベルに戻される。
Then, when it is determined that some communication abnormality has occurred, the communication abnormality signal Err is changed to L level (ST65). As a result, the
図１１（ｃ）に示す通り、何らかの通信異常が発生したと判定される場合には、賞球開始処理（ＳＴ６４）がスキップされるので、遊技球が遊技者に払出されることはない。このことは、一見、遊技者に不利な取り扱いにも感じられるが、（１）通信異常の発生可能性が非常に低いこと（実験的にほぼゼロ）、（２）通信異常が発生すると、係員による保守作業の後の電源リセットを経て、入賞口に係員が遊技球を投入する顧客サービスがされると期待されること、（３）もし、このような顧客サービスが無いと、通信異常時に仮に賞球動作を実行したとしても、その実行が確認できない遊技者としては不満が残ること、などに鑑みると、通信異常時に賞球開始処理（ＳＴ６４）をスキップさせるのが最も合理的であると考えられる。 As shown in FIG. 11 (c), when it is determined that some communication abnormality has occurred, the winning ball start process (ST64) is skipped, so the gaming ball is not paid out to the player. Although this may seem at first seem to be a disadvantage to the player, (1) the possibility of occurrence of communication abnormality is very low (experimental almost zero), and (2) a clerk in charge of occurrence of communication abnormality It is expected that a customer service will be performed in which a staff member puts a game ball into the winning opening after power supply reset after maintenance work by (3) If there is no such customer service, provisionally at the time of communication abnormality Considering that dissatisfaction remains as a player who can not confirm the execution even if the prize ball operation is executed, it is most reasonable to cause the prize ball start process (ST64) to be skipped when the communication is abnormal. Be
以上、遊技球を遊技者に払出されないことの意味について説明したが、ステップＳＴ６５の処理に続いて、通信異常に関わる１バイト取得データの読み込み処理（Read access ）や、ステイタスレジスタＳＴｒへの書込み処理（Write access）によって、全てのノイズエラービットをクリアする。 In the above, the meaning of the fact that the game ball is not paid out to the player has been described, but following the processing of step ST65, reading processing (Read access) of 1-byte acquisition data related to communication error and writing processing to status register STr All noise error bits are cleared by (Write access).
これは、主制御部２１において、賞球コマンドＳＹＯの送信停止処理（図９（ｃ）のＳＴ３５）を実行する以前に、送信済みであった賞球コマンドＳＹＯを、払出制御部２４において読み落さないための処理である。すなわち、ノイズエラービットがクリアされたことで（ＳＴ６６）、払出制御部２４の次のタイマ割込み時には、次の賞球コマンドを取得することができ、通信異常が発生しない限り（ＳＴ６１：Normal）、この賞球コマンドに対応する払出動作を実行することができる（ＳＴ６２〜ＳＴ６４）。
This is because the payout control unit 24 reads the winning ball command SYO that has already been transmitted before the
次に、通信異常が発生しない通常時の動作を説明する。ステップＳＴ６２のタイミングは、受信データレジスタＲＰｒに受信データが記憶さているData Full 状態であるので、ＣＰＵは、受信データレジスタＲＰｒから賞球コマンドＳＹＯを読み出す（ＳＴ６２）。次に、賞球コマンドＳＹＯについて、ダミービットと、有意ビットとの間で整合演算を実行して、不正コマンドでないことを確認する（ＳＴ６３）。なお、賞球コマンドＳＹＯが、図９（ａ）の構成である場合には、上位４ビットと下位４ビットをビット加算結果がＦＦＨとなるか否かが判定される。また、送信される筈のない賞球コマンドＳＹＯを受信したか否かも判定される。 Next, a normal operation in which no communication error occurs will be described. Since the timing of step ST62 is the Data Full state in which the reception data is stored in the reception data register RPr, the CPU reads the award ball command SYO from the reception data register RPr (ST62). Next, for the award ball command SYO, a matching operation is performed between the dummy bit and the significant bit to confirm that the command is not an illegal command (ST63). When the award ball command SYO has the configuration shown in FIG. 9A, it is determined whether the result of the bit addition of the upper 4 bits and the lower 4 bits is FFH. In addition, it is also determined whether or not the winning ball command SYO that has been transmitted has been received.
そして、これらの整合演算によって、万一、所定の演算結果が得られない場合には、ステップＳＴ６５の処理に移行して、発射動作と、賞球動作とを停止し、通信異常報知動作を開始する（ＳＴ３４）。これは、違法行為の発生に適切に対応するためである。なお、ノイズエラーや、フレーミングエラーなどの通信異常が発生しない状態で、正当な賞球コマンドの１ビットが丸ごとビット化けして整合演算に失敗することは、事実上考えられないので、整合演算に失敗した場合の異常報知の内容は、違法行為の発生の可能性を考慮した内容にしても良い。 Then, if a predetermined calculation result can not be obtained by these matching calculations, the process proceeds to step ST65 to stop the firing operation and the prize ball operation and start the communication error notification operation. To do (ST34). This is to respond appropriately to the occurrence of illegal activity. It should be noted that it is virtually unthinkable that one bit of a valid prize ball command will be entirely converted to a single bit and there is no communication error such as noise error or framing error, so it is not necessary to match the match operation. The content of the abnormality notification in the case of failure may be content in consideration of the possibility of occurrence of illegal activity.
以上、賞球コマンド受信処理（ＳＴ７３）を説明したので、図１１（ｂ）に戻って説明を続ける。賞球コマンド受信処理（ＳＴ７３）が終われば、球貸し動作に関する処理（ＳＴ７４，ＳＴ７５）を実行し、図１１（ｃ）のステップＳＴ６４の処理において開始設定された賞球動作や、必要とされている球貸し動作を実行するため、払出モータＭｏの駆動データΦ１〜Φ４を適宜に更新する（ＳＴ７６）。 Since the award ball command reception process (ST73) has been described above, the description will be continued by returning to FIG. When the award ball command reception process (ST73) is finished, the process (ST74, ST75) relating to the ball lending operation is executed, and the award ball operation started and set in the process of step ST64 of FIG. In order to execute the ball lending operation, the drive data Φ1 to 44 of the payout motor Mo are appropriately updated (ST76).
次に、球詰りや、補給切れなどの払出動作についての異常が検出されている場合は、その旨を主制御部２１に送信し（ＳＴ７７）、ステップＳＴ７６で更新された駆動データΦ１〜Φ４を払出モータＭｏに出力して割込み処理を終える（ＳＴ７８）。 Next, when an abnormality in the dispensing operation such as a clogged ball or out of supply is detected, that effect is transmitted to the main control unit 21 (ST77), and the drive data Φ1 to 44 updated in step ST76 are displayed. It outputs to the payout motor Mo and ends the interrupt processing (ST78).
以上、実施例について詳細に説明したが、具体的な記載内容は特に本発明を限定せず、適宜に変更可能である。 As mentioned above, although an Example was described in detail, the contents of a concrete statement can change suitably, without limiting the present invention in particular.
ＧＭ 遊技機
２１ 主制御手段
２４ サブ制御手段
２０ 直流生成手段
２９ 電源監視回路
Claims (7)
前記抽選処理を実行して遊技動作を中心統括的に制御する主制御手段と、前記主制御手段からの指示に基づいて必要な制御動作を実行するサブ制御手段と、遊技機に配電される交流電源の交流電圧を整流して直流電圧を生成する直流生成手段と、を有して構成され、
前記サブ制御手段には、
交流電源の整流電圧に基づいて発光するフォトダイオード、及び、フォトダイオードの発光に基づいてＯＮ動作するフォトトランジスタを有するスイッチ回路と、
前記フォトトランジスタのＯＮ／ＯＦＦ動作に対応して充電／放電されるコンデンサを有する検出回路と、
前記直流生成手段が生成した直流電圧に基づいて電源リセット信号を生成する直流判定回路と、が設けられ、
前記直流判定回路は、前記検出回路の出力電圧の異常降下に基づいて、電断異常信号を出力するよう構成されていることを特徴とする遊技機。 It is a gaming machine capable of executing a lottery process based on a predetermined switch signal and executing a game operation according to the lottery result,
Main control means for centrally controlling the game operation by executing the lottery process, sub control means for executing necessary control operations based on an instruction from the main control means, and alternating current distributed to the gaming machine And DC generating means for rectifying an AC voltage of the power supply to generate a DC voltage,
The sub control means
A photodiode that emits light based on a rectified voltage of an AC power supply;
A detection circuit having a capacitor which is charged / discharged corresponding to the ON / OFF operation of the phototransistor;
A DC determination circuit that generates a power reset signal based on the DC voltage generated by the DC generation unit ;
A game machine characterized in that the direct current determination circuit is configured to output a power failure abnormality signal based on an abnormal drop of an output voltage of the detection circuit .
制御回路基板と電源基板との接続異常が、制御回路基板において検出可能に構成されている請求項３に記載の遊技機。 The sub control means is configured by connecting a control circuit board that executes a control operation and a power supply board that holds the backup power supply,
4. The gaming machine according to claim 3 , wherein the connection abnormality between the control circuit board and the power supply board is configured to be detectable in the control circuit board.
前記サブ制御手段と前記直流生成手段とは、枠側部材として配置されている請求項１〜４の何れかに記載の遊技機。 Divided into a frame-side member and a replaceable panel-side member by being detachably mounted on the frame-side member,
The gaming machine according to any one of claims 1 to 4 , wherein the sub control means and the direct current generation means are arranged as frame side members.
外部機器への所定の出力信号は、前記直流判定回路の出力に基づいて初期化されるよう構成されている請求項１〜５の何れかに記載の遊技機。 The sub control means is a payout control means for paying out game media based on communication with an external device,
The gaming machine according to any one of claims 1 to 5 , wherein a predetermined output signal to an external device is configured to be initialized based on the output of the direct current determination circuit .
前記直流生成手段が生成した直流電圧に基づく比較電圧と、前記コンデンサの出力電圧に基づく交流検出電圧と、を受ける比較回路が設けられ、
前記比較回路の出力に基づいて、前記電断異常信号が生成される請求項１〜６の何れかに記載の遊技機。 The direct current determination circuit
A comparison circuit is provided which receives a comparison voltage based on the DC voltage generated by the DC generation means and an AC detection voltage based on the output voltage of the capacitor,
The gaming machine according to any one of claims 1 to 6 , wherein the power failure abnormality signal is generated based on an output of the comparison circuit.
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