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JP6524950B2 - 半導体装置およびその製造方法 - Google Patents
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Description

本発明は、素子領域の外周に終端構造を有した半導体装置に関する。また、その半導体装置の製造方法に関する。
基板主面に垂直な方向に導通を取る縦型の半導体装置では、装置の終端部にｐｎ接合界面が露出する。半導体装置に逆方向電圧を印加した場合、この端面に露出するｐｎ界面に電界が集中するため、耐圧が設計値まで達しない問題がある。そこで耐圧を向上させるために、素子領域の外周に、フィールドプレート構造、ガードリング構造などの終端構造を設けることが一般に行われている。
特許文献１では、ｎ層上に形成されたｐ層のうち、終端領域側の領域にリセス溝を設け、ｐ層を薄くした領域（電界緩和領域）を設けた構造が示されている。この構造によると、電界緩和領域とｎ層とのｐｎ接合による空乏層が形成され、その空乏層において等電位線が終端側に均等に広がるため、電界集中が緩和される。
特許第５６９１２５９号
しかし、特許文献１の構造でも耐圧の向上は十分でなく、さらなる耐圧の向上が求められていた。
そこで本発明の目的は、耐圧が向上された半導体装置を実現することである。また、その半導体装置の製造方法を提供することである。
本発明は、第１伝導型の第１層と、第１層上に設けられた第２伝導型の第２層と、を有し、素子中央部に位置し、素子の動作領域である素子領域と、素子領域の周辺部に設けられ、素子領域を囲う終端領域と、で構成される半導体装置において、終端領域は、素子領域を囲い、第２層表面から第１層に達する深さであって、側面に第１層と第２層の界面が現れるメサ溝と、素子領域とメサ溝との間の位置に、素子領域を囲うようにして設けられ、第２層の厚さを薄くして電界緩和領域とするリセス溝と、電界緩和領域に設けられ、第２層よりもキャリア濃度の低い第２伝導型の第３層と、を有し、第３層の素子領域側の側面は、リセス溝の素子領域側の側面よりも外側となるようにした、ことを特徴とする半導体装置である。
本発明において、第１伝導型がｎ型である場合、第２導電型はｐ型を意味し、第１伝導型がｐ型である場合、第２伝導型はｎ型を意味する。
また、本発明において、メサ溝とリセス溝を連続させて２段の階段状の形状とし、メサ溝の素子領域側の側面と、第３層のメサ溝側の側面とを同一面とすることが望ましい。半導体装置の耐圧をより向上させることができる。
また、第３層のリセス溝側の側面は、リセス溝の素子領域側の側面よりも外側となるようにすることが望ましい。半導体装置の耐圧をより向上させることができる。
また、第３層は、電界緩和領域表面側から第１層側に向かって次第にキャリア濃度が増加するキャリア濃度分布であってよい。このようなキャリア濃度分布の第３層は、イオン注入によって容易に形成することができる。
また、本発明の半導体装置は、第２層の素子領域に設けられた第１伝導型の第４層と、第４層の前記第１層側であって第２層中に設けられ、第４層側から第１層側に向かって次第にキャリア濃度が増加するキャリア濃度分布である第２伝導型の第５層と、をさらに有していてもよい。この場合、第３層の底面は、第５層の底面よりも第１層側としてもよい。耐圧をより向上させることができる。また、第３層の底面は、第１層と第２層の界面に達するようにしてもよい。また、第３層の底面と、第５層の底面は同一面にあり、第３層および第５層の底面と、第１層と前記第２層の界面との間に、第２層が存在するようにしてもよい。
また、本発明は任意の半導体装置に適用できるが、第１層をドリフト領域、第２層をボディ領域、第４層をソース領域とする電界効果トランジスタとしてもよい。
また、第３層の幅は、５μｍ以上であることが望ましい。５μｍ以上とすれば、耐圧を十分に向上させることができる。
本発明は、任意の半導体材料からなる半導体装置に適用可能であるが、特にIII 族窒化物半導体からなる半導体装置に有効である。III 族窒化物半導体からなる半導体装置は、従来耐圧を向上させることが困難であったが、本発明により耐圧を大きく向上させることができるためである。
他の本発明は、第１伝導型の第１層と、第１層上に設けられた第２伝導型の第２層と、素子領域と、素子領域を囲う終端領域と、を有した半導体装置の製造方法において、第２層の終端領域と素子領域のそれぞれにイオン注入を行い、第１伝導型の第４層をそれぞれ形成するとともに、第４層の第１層側であって第２層中に、第１層側に向かって次第にキャリア濃度が増加するキャリア濃度分布であって第２伝導型である第３層および第５層を、終端領域と素子領域とにそれぞれ形成する工程と、素子領域を囲い、第２層表面から第１層に達する深さであって、側面に第１層と第２層の界面が現れるメサ溝と、素子領域とメサ溝との間の位置に、素子領域を囲うようにして、第２層の厚さを薄くして電界緩和領域とするリセス溝と、を形成する工程と、を有し、メサ溝とリセス溝の形成時に、第３層の上部に位置する第４層を除去する、ことを特徴とする半導体装置の製造方法である。
この本発明の製造方法によると、電界緩和領域の第３層と、素子領域の第４層とを同時に形成することができ、簡便に第３層を形成することができる。
本発明によれば、第３層のキャリア濃度が低く、かつ薄いため、逆方向電圧の印加時に第２層よりも先に空乏化する。その空乏化した領域は、半導体装置の端面に露出するｐｎ界面での電界集中を緩和する領域として作用する。そのため、耐圧を大きく向上させることができる。
実施例１の半導体装置の構成を示した図。 実施例１の半導体装置の製造工程を示した図。 実施例１の半導体装置の製造工程を示した図。 実施例１の半導体装置の製造工程を示した図。 実施例１の半導体装置の製造工程を示した図。 実施例１の半導体装置の製造工程を示した図。 傾斜分布低濃度ｐ層領域２２の幅と耐圧の関係を示したグラフ。 電界緩和領域２５の厚さと耐圧の関係を示したグラフ。 実施例２の半導体装置の構成を示した図。 実施例３の半導体装置の構成を示した図。 変形例の半導体装置の構成を示した図。 変形例の半導体装置の構成を示した図。
以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限定されるものではない。
図１は、実施例１の半導体装置の構成を示した図である。実施例１の半導体装置は、トレンチ型の縦型ＭＯＳＦＥＴであり、図１のように、基板１０と、基板１０上に積層された第１のｎ層１１（ドリフト領域）と、第１のｎ層１１上に積層されたｐ層１２（ボディ領域）と、ｐ層１２の一部領域に形成された第２のｎ層１３（ソース領域）と、を有している。また、ゲート絶縁膜１４と、ゲート電極１５と、ソース電極１７と、ドレイン電極１８と、トレンチ１９と、を有している。また、実施例１の半導体装置は、素子中央部に位置し、ＭＯＳＦＥＴとして機能して動作する素子領域１と、その素子領域１の外周部に設けられ、素子領域１を囲うようにして設けられた終端領域２で構成されている。終端領域２は、実施例１の半導体装置の耐圧を向上させるための構造が設けられた領域である。終端領域２には、メサ溝２３、リセス溝２４、電界緩和領域２５、傾斜分布低濃度ｐ層領域２２が設けられている。
実施例１の半導体装置全体としては、縦型ＭＯＳＦＥＴとして動作する正六角形状の単位セルが、ハニカム状に配列されて並列接続された構造と、それ全体（素子領域１）を囲う終端領域２とで構成されている。具体的には、トレンチ１９の平面パターンは、上記ハニカム状パターンにおける正六角形の辺に相当するパターンとなっており、正六角形の中心部分にソース電極１７が配置されたパターンとなっている。もちろん、単位セルのパターン、単位セルの配列パターンはこれに限るものではなく、任意のパターンでよいが、上記のようなハニカム状パターンとすれば、平面充填の効率性やオン抵抗の低減などの点で有利である。図１では、装置全体のうち、半導体装置の単位セル分の構造とそれに隣接する終端領域２と、における断面を示している。
次に、半導体装置の各構成について、より詳細に説明する。
基板１０は、Ｓｉドープのｃ面ｎ−ＧａＮからなる厚さ３００μｍの平板状の基板である。Ｓｉ濃度は、１×１０18／ｃｍ3 である。ｎ−ＧａＮ以外にも、導電性を有し、III 族窒化物半導体の成長基板となる任意の材料の基板を用いることができる。たとえば、ＺｎＯ、Ｓｉなどを用いることも可能である。ただし、格子整合性の点から、本実施例のようにＧａＮ基板を用いることが望ましい。
第１のｎ層１１は、基板１０上に積層された厚さ１０μｍのＳｉドープのｎ−ＧａＮ層である。Ｓｉ濃度は、８×１０15／ｃｍ3 である。第１のｎ層１１は、本発明の第１層に相当する。
ｐ層１２は、ｎ層１１上に積層された厚さ１μｍのＭｇドープのｐ−ＧａＮ層である。Ｍｇ濃度は、２×１０17／ｃｍ3 である。ｐ層１２は、本発明の第２層に相当する。
第２のｎ層１３は、ｐ層１２にｎ型ドーパントであるＳｉイオンを注入することにより形成されたｎ型キャリア注入領域であり、その厚さは０．２μｍである。第２のｎ層１３の周囲には、Ｓｉの拡散によりｐ層１２のキャリア濃度が低下した領域である低濃度ｐ層領域２０が広がっている。
また、低濃度ｐ層領域２０のさらに第１のｎ層側には、第１のｎ層１１に達しない深さまで傾斜分布低濃度ｐ層領域２１が広がっている。傾斜分布低濃度ｐ層領域２１は、ｎ型ドーパントであるＳｉが、低濃度ｐ層領域２０から第１のｎ層１１側にさらに拡散し、第１のｎ層１１側に向かってＳｉ濃度が減少する分布となっていることにより、低濃度ｐ層領域２０に近いほどホール濃度が低下することになるため、結果的にキャリア濃度が低濃度ｐ層領域２０から第１のｎ層１１側に向かって次第に増加する分布を有した領域である。傾斜分布低濃度ｐ層領域２１のキャリア濃度は、低濃度ｐ層領域２０と接する領域では低濃度ｐ層領域２０以上であり、ｐ層１２と接する領域ではｐ層１２以下である。傾斜分布低濃度ｐ層領域２１のキャリア濃度の平均は、１×１０16／ｃｍ3 である。
トレンチ１９は、所定位置に形成された溝であり、第２のｎ層１３、ｐ層１２を貫通し、第１のｎ層１１に達する深さの溝である。トレンチ１９の底面１９ａには第１のｎ層１１が露出し、トレンチ１９の側面１９ｂには第１のｎ層１１、ｐ層１２、第２のｎ層１３が露出する。
トレンチ１９の形状は任意であるが、トレンチ１９の側面１９ｂは、ＧａＮのｍ面となるようにするのが望ましい。ドライエッチングでトレンチ１９を形成する際、ＧａＮへのダメージが少なくなり、ゲートリークを低減することができる。また、トレンチ１９の側面１９ｂは、基板１０主面に対して垂直である必要はなく、傾斜していてもよい。
ゲート絶縁膜１４は、トレンチ１９底面１９ａ、トレンチ１９側面１９ｂ、第２のｎ層１３上面１３ａであってトレンチ１９側面１９ｂ近傍に連続して膜状に設けられている。ゲート絶縁膜１４は、ＳｉＯ2 からなる。
実施例１では、ゲート絶縁膜１４としてＳｉＯ2 を用いているが、他の絶縁材料を用いてもよい。たとえば、ＺｒＯ2 、ＨｆＯ2 、ＳｉＮ、ＺｒＯＮ、ＳｉＯＮ、Ａｌ2 Ｏ3 、ＡｌＯＮ、などを用いることも可能である。
また、ゲート絶縁膜１４は多層としてもよい。たとえば、ゲート絶縁膜１４を多層とし、半導体層と接する層をＳｉＯ2 とし、他の層をＳｉＯ2 よりも比誘電率の高い層としてもよい。これによって、成膜時の半導体層へのダメージを低減しつつ、ゲート絶縁膜１４の実効的な比誘電率を高めることができる。具体的には、ＳｉＯ2 ／ＺｒＯＮ、ＳｉＯ2 ／Ａｌ2 Ｏ3 などを用いることができる。ここで「／」は積層であることを意味し、Ａ／ＢはＡ層を成膜した後Ｂ層を成膜することを意味する。以下、材料の説明において同様である。
ゲート電極１５は、ゲート絶縁膜１４を介して、トレンチ１９の底面１９ａ、トレンチ１９の側面１９ｂ、および第２のｎ層１３上面１３ａであってトレンチ１９側面１９ｂ近傍に連続して膜状に設けられている。ゲート電極１５は、Ａｌからなる。
ソース電極１７は、ｐ層１２上、および第２のｎ層１３上の一部領域上にわたって連続して設けられている。ソース電極１７は、第２のｎ層１３に対してオーミックコンタクトする導電性材料であり、Ｔｉ／Ａｌからなる。Ｔｉ／Ａｌ／Ｎｉ／Ａｕ、ＴｉＮ／Ａｌ、Ｐｄ／Ｔｉ／Ａｌなども用いることができる。
ゲート電極１５、およびソース電極１７へのコンタクトホール部分を除いて、パッシベーション膜（図示しない）が覆っている。パッシベーション膜はゲート絶縁膜１４と同一材料でもよいし、異なる材料を用いてもよい。たとえば、Ａｌ2 Ｏ3 、ＺｒＯＮ、ＳｉＯＮ、などを用いることができる。
ドレイン電極１８は、基板１０裏面（第１のｎ層１１が設けられている側とは反対側の面）に接して設けられている。ドレイン電極１８の材料は、基板１０に対してオーミックコンタクトする導電性材料であり、ソース電極１７と同一の材料である。もちろん、オーミックコンタクトする材料であれば、ソース電極１７とドレイン電極１８とで別材料を用いてもよい。
次に、素子領域１を囲う終端領域２の構成について説明する。
実施例１の半導体装置の終端領域２には、素子領域１を囲うようにしてメサ溝２３が設けられている。メサ溝２３の深さは、ｐ層１２表面からｐ層１２を貫通して第１のｎ層１１に達する深さである。メサ溝２３によって、実施例１の半導体装置の形状は断面形状がメサ状（台地状）となっている。メサ溝２３側面２３ｂは基板１０主面に垂直であってもよいし、傾斜していてもよい。なお、メサ溝２３は階段状であって、素子領域１側の側面２３ｂのみを有する構造であるが、素子領域１側とは反対側の側面を有するようにしてもよい。また、メサ溝２３は同心円状に複数設けてもよい。
また、素子領域１とメサ溝２３との間に、素子領域１を囲うようにしてリセス溝２４が設けられている。メサ溝２３とリセス溝２４は重なって連続しており、リセス溝２４のメサ溝２３側の側面は存在しておらず、終端領域２は、メサ溝２３の底面２３ａ、メサ溝２３の側面２３ｂ、リセス溝２４の底面（後述の電界緩和領域２５の上面）、リセス溝２４の側面２４ｂ、ｐ層１２上面の順に２段階の階段状の段差構造を有している。リセス溝２４の深さは、ｐ層１２表面から第１のｎ層１１に達しない深さであり、リセス溝２４によってｐ層１２が薄くなった領域が形成される。このｐ層１２のうち、リセス溝２４によって薄くなった領域を電界緩和領域２５と呼ぶこととする。リセス溝２４の底面には、傾斜分布低濃度ｐ層領域２２とｐ層１２の一部が露出する。なお、メサ溝２３の側面２３ｂやリセス溝２４の側面は、基板１０の主面に対して垂直である必要はなく、傾斜させてもよい。メサ溝２３の側面やリセス溝２４の側面を傾斜させることで耐圧をより向上させることができる。傾斜させる場合、その角度は基板１０の主面に対して４５〜８０°とするとよい。
リセス溝２４によって電界緩和領域２５を設けることにより、メサ溝２３側面に露出するｐｎ界面２６での電界集中が緩和され、耐圧が向上されている。これは、ｐ型である電界緩和領域２５と第１のｎ層１１とのｐｎ接合によって空乏層が形成され、その空乏層において等電位線が終端側に均等に広がるためである。
電界緩和領域２５の幅Ｗは、５〜５０μｍとすることが望ましい。この範囲とすることで、実施例１の半導体装置の耐圧をより向上させることができる。５μｍよりも狭いと、等電位線が十分に水平方向に広がらず、耐圧の向上が十分でない。また、傾斜分布低濃度ｐ層領域２２の幅ｘを十分に広く取ることができなくなる点でも望ましくない。また、５０μｍより広いと、耐圧向上の効果が飽和してしまうため望ましくない。より望ましくは５〜３０μｍであり、さらに望ましくは１０〜３０μｍである。
また、電界緩和領域２５の厚さｈは、５０〜１０００ｎｍとすることが望ましい。この範囲とすることで、実施例１の半導体装置の耐圧をより向上させることができる。５０ｎｍ未満では、電界緩和領域２５の厚さｈが薄すぎ、また後述の傾斜分布低濃度ｐ層領域２２の厚さｙも十分とすることができないため、耐圧の向上が十分でない。また、１０００ｎｍよりも厚いと、逆方向電圧の印加時に電界緩和領域２５が完全空乏化せず、耐圧を十分に向上させることができない。より望ましい電界緩和領域２５の厚さｈは、５０〜５００ｎｍであり、さらに望ましくは１００〜５００ｎｍである。
なお、実施例１では、メサ溝２３とリセス溝２４を連続させて階段状の形状となるようにしているが、必ずしも連続させる必要はない。ただし、連続させることが望ましい。連続させていない場合、メサ溝２３とリセス溝２４との間に厚さが薄くされていないｐ層１２が存在することとなり、耐圧を十分に向上させることができないためである。
電界緩和領域２５の表面には、傾斜分布低濃度ｐ層領域２２が形成されている。傾斜分布低濃度ｐ層領域２２は、本発明の第３層に相当する。傾斜分布低濃度ｐ層領域２２は、傾斜分布低濃度ｐ層領域２１と同時に形成される領域である。そのため、傾斜分布低濃度ｐ層領域２２の底面２２ａは、傾斜分布低濃度ｐ層領域２１の底面２１ａと同一面であり、底面２２ａはｐｎ界面２６に達しておらず、底面２２ａとｐｎ界面２６との間にｐ層１２が存在している。また、そのキャリア濃度分布も傾斜分布低濃度ｐ層領域２１と同様である。すなわち、ｎ型のドーパントであるＳｉが拡散することで、電界緩和領域２５の表面に近いほどホール濃度が低下することになるため、結果的にキャリア濃度が電界緩和領域２５の表面から第１のｎ層１１側に向かって次第に増加する分布を有した領域である。傾斜分布低濃度ｐ層領域２２のキャリア濃度は、電界緩和領域２５の表面（つまり傾斜分布低濃度ｐ層領域２２のキャリア濃度が最も低い領域）では、低濃度ｐ層領域２０以上である。また、ｐ層１２と接する領域である傾斜分布低濃度ｐ層領域２２の底面２２ａ（つまり傾斜分布低濃度ｐ層領域２２のキャリア濃度が最も高い領域）では、ｐ層１２以下である。傾斜分布低濃度ｐ層領域２２全体のキャリア濃度の平均は、１×１０16／ｃｍ3 であり、ｐ層１２のキャリア濃度よりも低い。
上記構成の傾斜分布低濃度ｐ層領域２２を電界緩和領域２５に設けることで、耐圧をさらに向上させることができる。その理由は次の通りである。
実施例１の半導体装置に逆方向電圧が印加されると、ｐｎ界面２６から空乏層が延びる。ここで、傾斜分布低濃度ｐ層領域２２の上部には低濃度ｐ層領域２０や第２のｎ層１３は位置しておらず、ソース電極１７などの電極も接触していない。さらに、傾斜分布低濃度ｐ層領域２２のキャリア濃度は上記のようにｐ層１２に比べて低く設定されており、電界緩和領域２５の厚さも薄く設定されている。そのため、電界緩和領域２５は、他のｐ層１２の領域よりも先に全体が完全空乏化する。言い換えれば、電界緩和領域２５は、他のｐ層１２の領域よりも低い逆方向電圧で完全に空乏化する。この完全空乏化した領域では、電位がゆるやかに変化するため、メサ溝２３の側面に露出するｐｎ界面２６における電界集中が緩和する。この結果、実施例１の半導体装置の耐圧が大きく向上する。
なお、傾斜分布低濃度ｐ層領域２２を設けることで、リセス溝２４の角部２４ａに新たに電界集中が発生する。これはアバランシェ降伏の要因となり得る。しかし、このリセス溝２４の角部はメサ溝２３の側面に露出するｐｎ界面２６よりもソース電極１７に近く、この角部で発生したホールは効率的にソース電極１７から引き抜くことができる。そのため、致命的な破壊は抑制されている。
傾斜分布低濃度ｐ層領域２２のメサ溝２３側の側面２２ｂは、メサ溝２３の側面２３ｂと一致しており、同一面となっている。つまり、傾斜分布低濃度ｐ層領域２２のメサ溝２３側の側面２２ｂと、メサ溝２３の側面２３ｂとの間に、ｐ層１２が存在していない。これにより、実施例１の半導体装置の耐圧はさらに向上している。もちろん、求める耐圧が十分となるのであれば、傾斜分布低濃度ｐ層領域２２の側面２２ｂを、メサ溝２３の側面２３ｂよりも素子領域１側としてもよい（図７参照）。
また、傾斜分布低濃度ｐ層領域２２の素子領域１側の側面２２ｃは、リセス溝２４の側面２４ｂよりもメサ溝２３側に位置しており、傾斜分布低濃度ｐ層領域２２の幅ｘは電界緩和領域２５の幅Ｗよりも小さくなっている。このように、傾斜分布低濃度ｐ層領域２２の側面２２ｃと、リセス溝２４の側面２４ｂとの間に、ｐ層１２の領域を設けることで、実施例１の半導体装置の耐圧はさらに向上している。もちろん、求める耐圧が十分となるのであれば、傾斜分布低濃度ｐ層領域２２の側面２２ｃと、リセス溝２４の側面２４ｂとを一致させて同一面としてもよい。あるいは、傾斜分布低濃度ｐ層領域２２の側面２２ｃが、リセス溝２４の側面２４ｂよりもトレンチ１９側となるようにしてもよい。
傾斜分布低濃度ｐ層領域２２のキャリア濃度は、その全体の平均値がｐ層１２のキャリア濃度未満であれば任意である。ここでｐ層１２のキャリア濃度は、ｐ層１２が複数の層で構成される場合や、キャリア濃度に分布がある場合には全体の平均を意味する。ただし、最小値が低濃度ｐ層領域２０のキャリア濃度以上、最大値がｐ層１２のキャリア濃度以下であることが好ましい。傾斜分布低濃度ｐ層領域２２全体のキャリア濃度の平均の下限については、傾斜分布低濃度ｐ層領域２２がｎ型や真性にならずにｐ型である範囲であればよい。ただし、実際の作製上１×１０15／ｃｍ3 以上が望ましい。
傾斜分布低濃度ｐ層領域２２の厚さｙは、５０ｎｍ以上とすることが望ましい。５０ｎｍよりも薄いと、電界緩和領域２５が早期に完全空乏化せず、耐圧を十分に向上させることができない。より望ましくは１００ｎｍ以上、さらに望ましくは２００ｎｍ以上である。
また、傾斜分布低濃度ｐ層領域２２の厚さｙを電界緩和領域２５の厚さｈと一致させてもよい。つまり、傾斜分布低濃度ｐ層領域２２の底面２２ａが、ｐｎ界面２６に達していてもよい。ただし、実施例１では傾斜分布低濃度ｐ層領域２２は第２のｎ層１３と同時に設けられ、傾斜分布低濃度ｐ層領域２１も同時に形成され、傾斜分布低濃度ｐ層領域２１の底面もｐｎ界面２６に達する。そのため、素子領域１の耐圧が低下してしまう。そこで、実施例１のように、傾斜分布低濃度ｐ層領域２１、２２の底面２１ａ、２２ａが同じ高さである場合には、傾斜分布低濃度ｐ層領域２２の底面２２ａが、ｐｎ界面２６に達しないようにし、底面２２ａとｐｎ界面２６との間にｐ層１２が存在するようにすることが望ましい。
傾斜分布低濃度ｐ層領域２２の幅ｘは、５μｍ以上とすることが望ましい。傾斜分布低濃度ｐ層領域２２を設けることによる耐圧向上の効果を十分に発揮させることができる。
傾斜分布低濃度ｐ層領域２２の上面は、電界緩和領域２５の上面と一致させて同一面としているが、傾斜分布低濃度ｐ層領域２２の上面を電界緩和領域２５の上面よりもｐｎ界面２６側として、傾斜分布低濃度ｐ層領域２２の上面と電界緩和領域２５の上面との間にｐ層１２が存在するようにしてもよい。ただし、耐圧向上の点や傾斜分布低濃度ｐ層領域２２の作製の容易さの点からは、上面を一致させることが望ましい。
次に、実施例１の半導体装置の製造方法について、図２を参照に説明する。
まず、基板１０上に、ＭＯＣＶＤ法によって、第１のｎ層１１、ｐ層１２を順に積層する（図２．Ａ参照）。ＭＯＣＶＤ法において、窒素源は、アンモニア、Ｇａ源は、トリメチルガリウム（Ｇａ（ＣＨ3 ）3 ：ＴＭＧ）、Ｉｎ源は、トリメチルインジウム（Ｉｎ（ＣＨ３）３：ＴＭＩ）、Ａｌ源は、トリメチルアルミニウム（Ａｌ（ＣＨ3 ）3 ：ＴＭＡ）である。また、ｎ型ドーパントガスは、シラン（ＳｉＨ4 ）、ｐ型ドーパントガスは、シクロペンタジエニルマグネシウム（Ｍｇ（Ｃ５Ｈ５）2 ：ＣＰ2 Ｍｇ）である。キャリアガスは水素や窒素である。その後、窒素雰囲気、７００〜９００℃に加熱することにより、ｐ層１２のｐ型化を行う。
次に、ｐ層１２表面のうち、第２のｎ層１３を形成する領域と、傾斜分布低濃度ｐ層領域２２を形成する領域のそれぞれ２つの領域に、Ｓｉをイオン注入する。そして、窒素雰囲気、９００〜１２００℃で熱処理を行い、注入されたＳｉを活性化する。これにより、第２のｎ層１３を形成するとともに、その領域からのＳｉイオンの拡散による低濃度ｐ層領域２０、傾斜分布低濃度ｐ層領域２１を形成する。また、第２のｎ層１３とは別の領域に、第２のｎ層２７を形成するとともに、その領域からのＳｉイオンの拡散による低濃度ｐ層領域２８、傾斜分布低濃度ｐ層領域２２を形成する（図２．Ｂ参照）。このように、実施例１の半導体装置の製造方法では、第２のｎ層１３の形成とともに、電界緩和領域の傾斜分布低濃度ｐ層領域２２を同時に形成することができるため、製造工程を簡略にすることができ、製造コストの低減を図ることができる。
次に、第２のｎ層１３、２７表面ないしｐ層１２表面の所定位置をドライエッチングしてトレンチ１９、メサ溝２３、およびリセス溝２４を形成する（図２．Ｃ参照）。
トレンチ１９の形成は、第２のｎ層１３、低濃度ｐ層領域２０、傾斜分布低濃度ｐ層領域２１およびｐ層１２を貫通し、第１のｎ層１１が露出する深さまで行う。また、トレンチ１９の幅は、第２のｎ層１３の幅よりも狭くし、かつ第２のｎ層１３の幅の中心とトレンチ１９の幅の中心が一致するように行う。これにより、トレンチ１９の２つの側面１９ｂそれぞれに、第２のｎ層１３が露出するようにする。
メサ溝２３の形成は、ｐ層１２を貫通し、第１のｎ層１１が露出するまで行う。リセス溝２４の形成は、第２のｎ層２７、低濃度ｐ層領域２８を貫通して傾斜分布低濃度ｐ層領域２２が露出するまで行う。また、メサ溝２３およびリセス溝２４の形成において、傾斜分布低濃度ｐ層領域２２上部の第２のｎ層２７および低濃度ｐ層領域２８は全て除去する。このリセス溝２４の形成により、ｐ層１２が薄くなった領域である電界緩和領域２５が形成されるとともに、電界緩和領域２５に傾斜分布低濃度ｐ層領域２２が位置する構成とすることができる。
なお、これらトレンチ１９、メサ溝２３、およびリセス溝２４の形成は任意の順序でよいが、リセス溝２４の深さを精度よく制御するために、トレンチ１９やメサ溝２３を形成した後にリセス２４を形成するとよい。また、ドライエッチングによってトレンチ１９側面、メサ溝２３側面、およびリセス溝２４側面にダメージ層が形成されるため、ウェットエッチングによりダメージ層を除去してもよい。その側面を介した電流リークを低減することができる。この場合、ウェットエッチング液としてＴＭＡＨ（水酸化テトラメチルアンモニウム）などを用いることができる。
実施例１の半導体装置の耐圧性能は、リセス溝２４の深さ（電界緩和領域２５の厚さ）だけでなく、傾斜分布低濃度ｐ層領域２２の厚さにも依存する。そのため、リセス溝２４の加工深さ精度に多少のばらつきがあってもよい。したがって、実施例１の半導体装置では、歩留りよく耐圧の向上を図ることができる。
また、トレンチ１９、メサ溝２３、あるいはリセス溝２４の形成後に、Ｓｉのイオン注入を行って第２のｎ層１３、低濃度ｐ層領域２０、傾斜分布低濃度ｐ層領域２１、２２を形成してもよい。この場合、所定の領域上に、ＳｉＯ2 などの膜を形成し、その膜厚によりイオン注入の深さや注入量を調整することで、傾斜分布低濃度ｐ層領域２２上に第２のｎ層１３を形成せずに傾斜分布低濃度ｐ層領域２２のみを形成することができる。
また、リセス溝２４を形成する際、傾斜分布低濃度ｐ層領域２２上に低濃度ｐ層領域２８が残存してもよい。しかし、低濃度ｐ層領域２８はＳｉ濃度が高く、部分的にｎ型化している可能性もあり、そのような領域が存在すると別途電界集中が発生してしまう。そこで、傾斜分布低濃度ｐ層領域２２上の低濃度ｐ層領域２０は完全に除去しておくことが望ましい。
次に、ＡＬＤ法（原子層堆積法）による成膜とエッチングによるパターニングによって、トレンチ１９底面１９ａ、トレンチ１９側面１９ｂ、第２のｎ層１３上面１３ａであってトレンチ１９側面１９ｂ近傍に連続して膜状にゲート絶縁膜１４を形成する（図２．Ｄ参照）。なお、ＡＬＤ法において、酸素源にはオゾンや酸素プラズマを用いるとよい。より低温でゲート絶縁膜１４を成長させることができ、また膜厚の均一さや膜質も向上させることができる。また、ＡＬＤ法ではなく、ＣＶＤ法やスパッタなどによってゲート絶縁膜１４を形成してもよい。
次に、リフトオフ法を用いて、ｐ層１２上および第２のｎ層１３上にわたってソース電極１７を形成する。さらに基板１０裏面にリフトオフ法を用いてドレイン電極１８を形成する。さらに、ゲート絶縁膜１４上に、蒸着、ドライエッチングによってゲート電極１５を形成する（図２．Ｅ参照）。なお、ソース電極１７、ドレイン電極１８、ゲート電極１５の形成順序は上記に限るものではなく、任意の順としてよい。たとえば、ゲート電極１５の形成後にソース電極１７、ドレイン電極１８を順に形成してもよい。
次に、ＡＬＤ法によって、上面全体にＡｌ2 Ｏ3 からなるパッシベーション膜（図示しない）を形成し、さらにパッシベーション膜を覆うようにして保護膜（図示しない）を形成し、パッシベーション膜および保護膜のうち、ソース電極１７、およびゲート電極１５の上部に当たる領域をドライエッチングしてコンタクトホールを形成し、ソース電極１７およびゲート電極１５と接続する配線電極（図示しない）を形成する。以上によって実施例１の半導体装置が製造される。
次に、実施例１の半導体装置に関する各種実験の結果について説明する。
図３は、傾斜分布低濃度ｐ層領域２２の幅ｘと耐圧との関係をシミュレーションにより算出した結果を示したグラフである。図３のグラフにおいて、横軸は傾斜分布低濃度ｐ層領域２２の幅ｘ（μｍ）を示し、縦軸は半導体装置の耐圧（Ｖ）を示している。電界緩和領域２５の幅は３０μｍとしている。また、電界緩和領域２５の厚さｈを０．７μｍとし、傾斜分布低濃度ｐ層領域２２の厚さｙを０．１μｍ、０．２μｍ、０．３μｍとした３パターンと、電界緩和領域２５の厚さｈを０．４μｍとし、傾斜分布低濃度ｐ層領域２２の厚さｙを０．１μｍ、０．２μｍ、０．３μｍとした３パターンの合計６パターンについて、傾斜分布低濃度ｐ層領域２２の幅ｘと耐圧との関係をグラフに示している。また、比較のため、電界緩和領域２５の厚さｈを０．７μｍとし、傾斜分布低濃度ｐ層領域２２の厚さｙを０μｍ、つまり傾斜分布低濃度ｐ層領域２２を設けない場合の耐圧をグラフに示している。
図３のように、傾斜分布低濃度ｐ層領域２２を設けない場合、耐圧はおよそ８２０Ｖであるが、傾斜分布低濃度ｐ層領域２２を設けることで９００Ｖ以上の耐圧が得られていることがわかる。また、傾斜分布低濃度ｐ層領域２２の幅ｘが広いほど耐圧は向上するが、次第に耐圧の向上は飽和していき、幅ｘがある一定値以上で耐圧はほぼ飽和することがわかる。傾斜分布低濃度ｐ層領域２２の厚さｘ、電界緩和領域２５の厚さｈがいずれの場合も、傾斜分布低濃度ｐ層領域２２の幅ｘが５μｍであれば、耐圧の向上は飽和して一定値となっていることがわかる。
また、図３から、電界緩和領域２５の厚さｈが薄いほど耐圧向上の効果が大きく、傾斜分布低濃度ｐ層領域２２の厚さが厚いほど耐圧向上の効果が大きい傾向にあることがわかる。電界緩和領域２５の厚さｈが薄いほど、電界緩和領域２５が厚さ方向に完全空乏化しやすくなり、傾斜分布低濃度ｐ層領域２２が厚いほど、電界緩和領域２５におけるキャリア濃度の低い領域の割合が増え、電界緩和領域２５の完全空乏化が起こりやすくなるためと考えられる。
図４は、電界緩和領域２５の厚さｈと耐圧との関係を、シミュレーションにより算出した結果を示したグラフである。傾斜分布低濃度ｐ層領域２２の厚さｙは、電界緩和領域２５の厚さｈと等しくし、電界緩和領域２５と第１のｎ層１１とが接する構造としている。また、電界緩和領域２５の幅は３０μｍとし、傾斜分布低濃度ｐ層領域２２の幅ｘは２０μｍとしている。
図４のように、電界緩和領域２５の厚さｈが大きくなるほど（つまり傾斜分布低濃度ｐ層領域２２の厚さｘが大きくなるほど）、端面に露出するｐｎ界面２６での電界集中の緩和効果が高くなり、耐圧が上昇することがわかる。また、図４では電界緩和領域２５の厚さｈが０．３μｍを超えるとどうなるかは示していないが、耐圧は次のように変化するものと推察される。電界緩和領域２５の厚さｈが０．３μｍを超えると、次第に耐圧向上の効果が飽和し、その後は厚くなるにつれて耐圧が減少していくものと考えられる。電界緩和領域２５が厚すぎると、電界緩和領域２５が完全空乏化するための逆方向電圧が大きくなり、電界集中の緩和効果が低減するためである。
以上、実施例１の半導体装置によれば、終端領域２にリセス溝２４によってｐ層１２を薄くした電界緩和領域２５が設けられ、その電界緩和領域２５にキャリア濃度がｐ層１２よりも低い傾斜分布低濃度ｐ層領域２２が設けられているため、端面に露出するｐｎ界面２６での電界集中が緩和され、耐圧が大きく向上している。
図５は、実施例２の半導体装置の構成を示した図である。実施例２の半導体装置は、実施例１の半導体装置において、傾斜分布低濃度ｐ層領域２２を傾斜分布低濃度ｐ層領域２２２に替えたものであり、他の構成は実施例１の半導体装置と同様である。
傾斜分布低濃度ｐ層領域２２２は、図５のように、ｐ層１２と接する底面２２２ａの位置が、傾斜分布低濃度ｐ層領域２１のｐ層１２と接する底面２１ａの位置よりも第１のｎ層１１側に近い構造である。つまり、傾斜分布低濃度ｐ層領域２２２の底面２２２ａと、第２のｎ層１３直下の傾斜分布低濃度ｐ層領域２１の底面２１ａとに高さの差Δｙを設けた構造である。傾斜分布低濃度ｐ層領域２２２の構成は、底面２２２ａの位置が異なっている以外は、実施例１の傾斜分布低濃度ｐ層領域２２と同様である。
このように、傾斜分布低濃度ｐ層領域２２２の底面２２２ａを、第２のｎ層１３直下の傾斜分布低濃度ｐ層領域２１の底面２１ａよりも低くして高さの差Δｙを設けることで、実施例１の半導体装置に比べてさらに耐圧が向上している。また、傾斜分布低濃度ｐ層領域２１の底面２１ａはｐｎ界面２６に達しないようにし、傾斜分布低濃度ｐ層領域２２２の底面２２２ａはｐｎ界面２６に達するように構成することもできる（図８参照）。この場合、電界緩和領域２５をより素早く完全空乏化することができるため、より耐圧を向上させることができる。
図６は、実施例３の半導体装置の構成を示した図である。実施例３の半導体装置は、実施例１の半導体装置において、第２のｎ層１３を第２のｎ層３１３に替え、低濃度ｐ層領域２０および傾斜分布低濃度ｐ層領域２１を設けていない構造である。他の構成は実施例１の半導体装置と同様である。
第２のｎ層３１３は、ＭＯＣＶＤ法による結晶成長により形成したＳｉドープのｎ−ＧａＮからなる層であり、その結晶成長においてドーパントガスを供給することでｎ型とするものである。第２のｎ層１３のようにイオン注入によってｎ−ＧａＮを形成するものではないため、第２のｎ層３１３の直下に低濃度ｐ層領域２０や傾斜分布低濃度ｐ層領域２１が生じない。言い換えれば、第２のｎ層３１３と第１層１１との間には、ｐ層１２のみが存在している。そのため、実施例１の半導体装置に比べてさらに耐圧が向上している。
（変形例）
実施例１〜３では、傾斜分布低濃度ｐ層領域２２はイオン注入によって形成しているため、厚さ方向のキャリア濃度分布に傾斜を有しているが、キャリア濃度分布が一定の低濃度ｐ層領域としてもよい。たとえば、ＭＯＣＶＤ法などによって結晶成長した層であってもよい。要するに、キャリア濃度の最大値がｐ層１２以下であって、全体のキャリア濃度の平均がｐ層１２よりも小さな領域であれば、キャリア濃度分布は一定でも一定でなくともよく、その形成方法も任意であってよい。ただし、実施例１〜３に示した傾斜分布低濃度ｐ層領域２２は、イオン注入によって容易に形成することができ、特に実施例１、２ではイオン注入による第２のｎ層１３の形成と同時に形成することができ、製造工程の簡略化の点で利点がある。
本発明の終端構造は、ガードリング構造、フィールドプレート構造などの旧知の終端構造と組み合わせて用いることも可能である。
本発明は、耐圧が１２００Ｖ以上の高耐圧の半導体装置に特に有効である。フィールドプレート構造では、高耐圧を得るために絶縁膜を厚くする必要があり、装置の設計が難しくなるが、本発明はその必要がないためである。特に、耐圧が１５００Ｖ以上の半導体装置に有効である。
実施例１〜３の半導体装置はＭＯＳＦＥＴであったが、本発明はこれに限るものではなく、ｎ層とｐ層の積層により素子端面にｐｎ界面が露出する構造であれば任意の半導体装置に適用可能である。たとえば、ＩＧＢＴ、ＨＦＥＴ、ｐｎダイオードなどの半導体装置に適用することができる。また、実施例の半導体装置において、伝導型を反転させた構造とした場合にも本発明は有効である。
実施例１〜３の半導体装置は、半導体層としてIII 族窒化物半導体を用いているが、本発明はこれに限るものではなく、任意の半導体材料を用いた半導体装置に適用できる。たとえば、ＳｉＣ、Ｓｉ、ＳｉＧｅ、III −Ｖ族半導体などにも適用することができる。本発明は、高耐圧な半導体材料であるIII 族窒化物半導体やＳｉＣを用いた場合に好適であり、特にIII 族窒化物半導体を用いた場合に好適である。
本発明の半導体装置は、パワーデバイスなどとして利用することができる。
１：素子領域
２：終端領域
１０：基板
１１：第１のｎ層
１２：ｐ層
１３、３１３：第２のｎ層
１４：ゲート絶縁膜
１５：ゲート電極
１７：ソース電極
１８：ドレイン電極
１９：トレンチ
２０：低濃度ｐ層領域
２１、２２、２２２：傾斜分布低濃度ｐ層領域
２３：メサ溝
２４：リセス溝
２５：電界緩和領域
２６：ｐｎ界面

Claims (12)

  1. 第１伝導型の第１層と、前記第１層上に設けられた第２伝導型の第２層と、を有し、素子中央部に位置し、素子の動作領域である素子領域と、前記素子領域の周辺部に設けられ、前記素子領域を囲う終端領域と、で構成される半導体装置において、
    前記終端領域は、
    前記素子領域を囲い、前記第２層表面から前記第１層に達する深さであって、側面に前記第１層と前記第２層の界面が現れるメサ溝と、
    前記素子領域と前記メサ溝との間の位置に、前記素子領域を囲うようにして設けられ、前記第２層の厚さを薄くして電界緩和領域とするリセス溝と、
    前記電界緩和領域に設けられ、前記第２層よりもキャリア濃度の低い第２伝導型の第３層と、
    を有し、
    前記第３層の前記素子領域側の側面は、前記リセス溝の前記素子領域側の側面よりも外側となるようにした、
    ことを特徴とする半導体装置。
  2. 前記メサ溝と前記リセス溝を連続させて２段の階段状の形状とし、前記メサ溝の前記素子領域側の側面と、前記第３層の前記メサ溝側の側面とを同一面とした、
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記第３層は、前記電界緩和領域表面側から前記第１層側に向かって次第にキャリア濃度が増加するキャリア濃度分布である、
    ことを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記第２層の前記素子領域に設けられた第１伝導型の第４層と、前記第４層の前記第１層側であって前記第２層中に設けられ、前記第４層側から前記第１層側に向かって次第にキャリア濃度が増加するキャリア濃度分布である第２伝導型の第５層と、
    をさらに有する、
    ことを特徴とする請求項３に記載の半導体装置。
  5. 前記第３層の底面は、前記第５層の底面よりも前記第１層側である、ことを特徴とする請求項４に記載の半導体装置。
  6. 前記第２層の前記素子領域に設けられた第１伝導型の第４層をさらに有し、前記第４層と前記第１層との間に前記第２層のみが存在する、ことを特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体装置。
  7. 前記第３層の底面は、前記第１層と前記第２層の界面に達する、ことを特徴とする請求項５または請求項６に記載の半導体装置。
  8. 前記第３層の底面と、前記第５層の底面は同一面にあり、前記第３層および前記第５層の底面と、前記第１層と前記第２層の界面との間に、前記第２層が存在する、ことを特徴とする請求項４に記載の半導体装置。
  9. 前記第１層をドリフト領域、前記第２層をボディ領域、前記第４層をソース領域とする電界効果トランジスタであることを特徴とする請求項４ないし請求項８のいずれか１項に記載の半導体装置。
  10. 前記第３層の幅は、５μｍ以上であることを特徴とする請求項１ないし請求項９のいずれか１項に記載の半導体装置。
  11. III 族窒化物半導体からなることを特徴とする請求項１ないし請求項１０のいずれか１項に記載の半導体装置。
  12. 第１伝導型の第１層と、前記第１層上に設けられた第２伝導型の第２層と、素子領域と、前記素子領域を囲う終端領域と、を有した半導体装置の製造方法において、
    前記第２層の前記終端領域と前記素子領域のそれぞれにイオン注入を行い、前記第１伝導型の第４層をそれぞれ形成するとともに、前記第４層の前記第１層側であって前記第２層中に、前記第１層側に向かって次第にキャリア濃度が増加するキャリア濃度分布であって第２伝導型である第３層および第５層を、前記終端領域と前記素子領域とにそれぞれ形成する工程と、
    前記素子領域を囲い、前記第２層表面から前記第１層に達する深さであって、側面に前記第１層と前記第２層の界面が現れるメサ溝と、前記素子領域と前記メサ溝との間の位置に、前記素子領域を囲うようにして、前記第２層の厚さを薄くして電界緩和領域とするリセス溝と、を形成する工程と、を有し、
    前記メサ溝と前記リセス溝の形成時に、前記第３層の上部に位置する前記第４層を除去する、
    ことを特徴とする半導体装置の製造方法。
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