JP6561559B2

JP6561559B2 - Semiconductor device and manufacturing method of semiconductor device

Info

Publication number: JP6561559B2
Application number: JP2015086733A
Authority: JP
Inventors: 多木　俊裕; 俊裕多木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2015-04-21
Filing date: 2015-04-21
Publication date: 2019-08-21
Anticipated expiration: 2035-04-21
Also published as: JP2016207803A

Description

本発明は、半導体装置及び半導体装置の製造方法に関するものである。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.

窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。例えば、窒化物半導体であるＧａＮは、バンドギャップが３．４ｅＶであり、Ｓｉのバンドギャップ１．１ｅＶ、ＧａＡｓのバンドギャップ１．４ｅＶよりも大きい。 A nitride semiconductor such as GaN, AlN, InN, or a mixed crystal material thereof has a wide band gap, and is used as a high-power electronic device or a short-wavelength light-emitting device. For example, GaN, which is a nitride semiconductor, has a band gap of 3.4 eV, which is larger than the Si band gap of 1.1 eV and the GaAs band gap of 1.4 eV.

このような高出力電子デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）として、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）がある（例えば、特許文献１）。窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いることができる。尚、ＡｌＧａＮを電子供給層、ＧａＮを電子走行層に用いたＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数差による歪みによりＡｌＧａＮにピエゾ分極等が生じ、高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が発生する。 As such a high-power electronic device, there is a high electron mobility transistor (HEMT) as a field effect transistor (FET) (for example, Patent Document 1). A HEMT using a nitride semiconductor can be used for a high-power / high-efficiency amplifier, a high-power switching device, and the like. In the HEMT using AlGaN as an electron supply layer and GaN as an electron transit layer, piezoelectric polarization or the like occurs in AlGaN due to strain due to a difference in lattice constant between AlGaN and GaN, and a high concentration of 2DEG (Two-Dimensional Electron Gas: 2). Dimensional electron gas).

特開２００２−３５９２５６号公報JP 2002-359256 A 特開２０１３−４１９８６号公報JP 2013-41986 特開２０１３−１９１６３７号公報JP 2013-191737 A

ところで、ＡｌＧａＮを電子供給層、ＧａＮを電子走行層に用いたＨＥＭＴにおいては、高電圧を印加して動作させた際に、オン抵抗が増加する電流コラプス現象が発生し問題となる。このような電流コラプス現象は、高電圧を印加した際に、窒化物半導体層の表面等において、２ＤＥＧを形成している電子がトラップされることにより生じるものであり、これにより、２ＤＥＧの密度が低くなり、オン抵抗が増加する。 By the way, in the HEMT using AlGaN as the electron supply layer and GaN as the electron transit layer, a current collapse phenomenon in which the on-resistance increases when operating by applying a high voltage becomes a problem. Such a current collapse phenomenon is caused when electrons forming 2DEG are trapped on the surface of the nitride semiconductor layer or the like when a high voltage is applied, whereby the density of 2DEG is increased. Lowers and increases on-resistance.

このため、窒化物半導体を用いた半導体装置において、電流コラプス現象が発生しにくく、高電圧を印加して動作させた際に、オン抵抗の低い半導体装置が求められている。 For this reason, in a semiconductor device using a nitride semiconductor, a current collapse phenomenon hardly occurs, and a semiconductor device having a low on-resistance when operated by applying a high voltage is required.

本実施の形態の一観点によれば、基板の上に半導体により形成された電子走行層と、前記電子走行層の上に半導体により形成された第１の電子供給層と、前記第１の電子供給層の上に半導体により形成された電子発生層と、前記電子発生層の上に半導体により形成された第２の電子供給層と、前記第１の電子供給層の上に形成されたゲート電極、ソース電極及びドレイン電極と、を有し、前記電子走行層には、第１の２次元電子ガスが発生し、前記電子発生層には、第２の２次元電子ガスが発生しており、前記電子発生層及び前記第２の電子供給層は、前記ゲート電極と前記ドレイン電極との間に形成されており、前記電子発生層及び前記第２の電子供給層と前記ゲート電極との間、及び、前記電子発生層及び前記第２の電子供給層と前記ドレイン電極との間には、絶縁膜が形成されていることを特徴とする。 According to one aspect of this embodiment, an electron transit layer formed of a semiconductor on a substrate, a first electron supply layer formed of a semiconductor on the electron transit layer, and the first electrons An electron generation layer formed of a semiconductor on the supply layer, a second electron supply layer formed of a semiconductor on the electron generation layer, and a gate electrode formed on the first electron supply layer A source electrode and a drain electrode, wherein the electron transit layer generates a first two-dimensional electron gas, and the electron generation layer generates a second two-dimensional electron gas, The electron generation layer and the second electron supply layer are formed between the gate electrode and the drain electrode, and between the electron generation layer, the second electron supply layer, and the gate electrode, And the electron generation layer, the second electron supply layer, and the gate Between the in-electrode, wherein an insulating film is formed.

開示の半導体装置によれば、窒化物半導体を用いた半導体装置において、電流コラプス現象が発生しにくく、高電圧を印加して動作させた際のオン抵抗を低くすることができる。 According to the disclosed semiconductor device, a current collapse phenomenon hardly occurs in a semiconductor device using a nitride semiconductor, and the on-resistance when operated by applying a high voltage can be reduced.

半導体装置の構造図Structure diagram of semiconductor device 第１の実施の形態における半導体装置の構造図Structure diagram of the semiconductor device in the first embodiment 第１の実施の形態における半導体装置の製造方法の工程図（１）Process drawing (1) of the manufacturing method of the semiconductor device in 1st Embodiment 第１の実施の形態における半導体装置の製造方法の工程図（２）Process drawing (2) of the manufacturing method of the semiconductor device in the first embodiment 第２の実施の形態における半導体装置の構造図Structure diagram of semiconductor device according to second embodiment 第２の実施の形態における半導体装置の製造方法の工程図（１）Process drawing (1) of the manufacturing method of the semiconductor device in 2nd Embodiment 第２の実施の形態における半導体装置の製造方法の工程図（２）Process drawing (2) of the manufacturing method of the semiconductor device in 2nd Embodiment 第３の実施の形態における半導体装置の構造図Structure diagram of semiconductor device according to third embodiment 第３の実施の形態における半導体装置の製造方法の工程図（１）Process drawing (1) of the manufacturing method of the semiconductor device in 3rd Embodiment 第３の実施の形態における半導体装置の製造方法の工程図（２）Process drawing (2) of the manufacturing method of the semiconductor device in 3rd Embodiment 第４の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図Explanatory diagram of a discretely packaged semiconductor device according to the fourth embodiment 第４の実施の形態における電源装置の回路図Circuit diagram of power supply device according to fourth embodiment 第４の実施の形態における高周波増幅器の構造図Structure diagram of high-frequency amplifier in fourth embodiment

実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。 The form for implementing is demonstrated below. In addition, about the same member etc., the same code | symbol is attached | subjected and description is abbreviate | omitted.

〔第１の実施の形態〕
最初に、図１に基づき窒化物半導体を用いた半導体装置における電流コラプス現象について説明する。図１に示される半導体装置は、基板９１０の上に、バッファ層９１１、電子走行層９２１、電子供給層９２２が積層されている。電子供給層９２２の上には、ゲート電極９４１、ソース電極９４２、ドレイン電極９４３が形成されており、電子供給層９２２の上のゲート電極９４１、ソース電極９４２、ドレイン電極９４３が形成されていない領域には、絶縁膜９５０が形成されている。 [First Embodiment]
First, a current collapse phenomenon in a semiconductor device using a nitride semiconductor will be described with reference to FIG. In the semiconductor device shown in FIG. 1, a buffer layer 911, an electron transit layer 921, and an electron supply layer 922 are stacked on a substrate 910. On the electron supply layer 922, a gate electrode 941, a source electrode 942, and a drain electrode 943 are formed. On the electron supply layer 922, a region in which the gate electrode 941, the source electrode 942, and the drain electrode 943 are not formed. An insulating film 950 is formed.

基板９１０は、ＳｉＣ基板等が用いられており、絶縁膜９５０はＳｉＮ等により形成されている。電子走行層９２１はＧａＮにより形成されており、電子供給層９２２はＡｌＧａＮにより形成されている。これにより、電子走行層９２１において、電子走行層９２１と電子供給層９２２との界面近傍には、２ＤＥＧ９２１ａが生成される。 As the substrate 910, a SiC substrate or the like is used, and the insulating film 950 is formed of SiN or the like. The electron transit layer 921 is made of GaN, and the electron supply layer 922 is made of AlGaN. As a result, in the electron transit layer 921, 2DEG 921a is generated in the vicinity of the interface between the electron transit layer 921 and the electron supply layer 922.

図１に示される構造の半導体装置においては、ドレイン電極９４３に高電圧を印加した場合、窒化物半導体層である電子供給層９２２と絶縁膜９５０との界面や電子供給層９２２において電子がトラップされ、２ＤＥＧ９２１ａの電子密度が低くなる。このように２ＤＥＧ９２１ａの電子密度が低くなると、オン抵抗が高くなるが、特に、ゲート電極９４１とドレイン電極９４３との間においては、高電圧が印加されるため、この傾向が顕著となる。 In the semiconductor device having the structure shown in FIG. 1, when a high voltage is applied to the drain electrode 943, electrons are trapped at the interface between the electron supply layer 922 and the insulating film 950, which are nitride semiconductor layers, or at the electron supply layer 922. The electron density of 2DEG921a is lowered. As described above, when the electron density of 2DEG 921a is reduced, the on-resistance is increased. In particular, since a high voltage is applied between the gate electrode 941 and the drain electrode 943, this tendency becomes remarkable.

（半導体装置）
次に、第１の実施の形態における半導体装置について、図２に基づき説明する。本実施の形態における半導体装置は、基板１０の上に、バッファ層１１、電子走行層２１、第１の電子供給層２２が積層されている。第１の電子供給層２２の上のゲート電極４１とドレイン電極４３との間となる領域には、電子発生層３１、第２の電子供給層３２が積層されている。また、電子発生層３１及び第２の電子供給層３２を覆うように、電子発生層３１及び第２の電子供給層３２の側面、第２の電子供給層３２の上には、絶縁膜５０が形成されている。 (Semiconductor device)
Next, the semiconductor device according to the first embodiment will be described with reference to FIG. In the semiconductor device according to the present embodiment, a buffer layer 11, an electron transit layer 21, and a first electron supply layer 22 are stacked on a substrate 10. In a region between the gate electrode 41 and the drain electrode 43 on the first electron supply layer 22, an electron generation layer 31 and a second electron supply layer 32 are stacked. An insulating film 50 is formed on the side surfaces of the electron generation layer 31 and the second electron supply layer 32 and on the second electron supply layer 32 so as to cover the electron generation layer 31 and the second electron supply layer 32. Is formed.

本実施の形態においては、ソース電極４２は第１の電子供給層２２の上に形成されている。ゲート電極４１は、第１の電子供給層２２の上に形成されており、電子発生層３１及び第２の電子供給層３２のゲート電極４１側の側面の絶縁膜５０に接している。ドレイン電極４３は、第１の電子供給層２２の上に形成されており、電子発生層３１及び第２の電子供給層３２のドレイン電極４３側の側面の絶縁膜５０に接している。 In the present embodiment, the source electrode 42 is formed on the first electron supply layer 22. The gate electrode 41 is formed on the first electron supply layer 22 and is in contact with the insulating film 50 on the side surface of the electron generation layer 31 and the second electron supply layer 32 on the gate electrode 41 side. The drain electrode 43 is formed on the first electron supply layer 22 and is in contact with the insulating film 50 on the side surface of the electron generation layer 31 and the second electron supply layer 32 on the drain electrode 43 side.

従って、電子発生層３１及び第２の電子供給層３２とゲート電極４１との間には、絶縁膜５０が形成され、電子発生層３１及び第２の電子供給層３２とドレイン電極４３との間には、絶縁膜５０が形成される。 Accordingly, the insulating film 50 is formed between the electron generation layer 31 and the second electron supply layer 32 and the gate electrode 41, and the gap between the electron generation layer 31 and the second electron supply layer 32 and the drain electrode 43 is formed. The insulating film 50 is formed.

基板１０は、ＳｉＣ基板等が用いられており、絶縁膜５０はＳｉＮ等により形成されている。電子走行層２１はＧａＮにより形成されており、第１の電子供給層２２はＡｌＧａＮにより形成されている。これにより、電子走行層２１において、電子走行層２１と第１の電子供給層２２との界面近傍には、第１の２ＤＥＧ２１ａが生成される。また、電子発生層３１はＧａＮにより形成されており、第２の電子供給層３２はＡｌＧａＮにより形成されている。これにより、電子発生層３１において、電子発生層３１と第２の電子供給層３２との界面近傍には、第２の２ＤＥＧ３１ａが生成される。 As the substrate 10, a SiC substrate or the like is used, and the insulating film 50 is formed of SiN or the like. The electron transit layer 21 is made of GaN, and the first electron supply layer 22 is made of AlGaN. Thereby, in the electron transit layer 21, the first 2DEG 21 a is generated near the interface between the electron transit layer 21 and the first electron supply layer 22. The electron generating layer 31 is made of GaN, and the second electron supply layer 32 is made of AlGaN. As a result, in the electron generation layer 31, a second 2DEG 31a is generated near the interface between the electron generation layer 31 and the second electron supply layer 32.

本実施の形態では、ドレイン電極４３に高電圧が印加され、窒化物半導体層と絶縁膜５０との界面や第１の電子供給層２２において電子がトラップされても、トラップされる電子は、電子発生層３１における第２の２ＤＥＧ３１ａから供給される。従って、ドレイン電極４３に高電圧が印加されても、電子走行層２１における第１の２ＤＥＧ２１ａは殆ど減少することはないため、オン抵抗が増大することはない。従って、本実施の形態における半導体装置においては、電流コラプス現象が抑制される。 In the present embodiment, even when a high voltage is applied to the drain electrode 43 and electrons are trapped at the interface between the nitride semiconductor layer and the insulating film 50 or the first electron supply layer 22, the trapped electrons are It is supplied from the second 2DEG 31a in the generation layer 31. Therefore, even if a high voltage is applied to the drain electrode 43, the first 2DEG 21a in the electron transit layer 21 hardly decreases, and the on-resistance does not increase. Therefore, the current collapse phenomenon is suppressed in the semiconductor device according to the present embodiment.

尚、本実施の形態における半導体装置においては、絶縁膜５０は、電圧を印加した際のリーク電流を防ぐため、即ち、第２の２ＤＥＧ３１ａ等を介して、ゲート電極４１とドレイン電極４３との間に電流が流れてしまうことを防ぐために設けられている。また、第２の２ＤＥＧ３１ａは、半導体装置の動作には寄与することはない。 In the semiconductor device according to the present embodiment, the insulating film 50 is provided between the gate electrode 41 and the drain electrode 43 to prevent leakage current when a voltage is applied, that is, via the second 2DEG 31a. It is provided in order to prevent the current from flowing through. Further, the second 2DEG 31a does not contribute to the operation of the semiconductor device.

（半導体装置の製造方法）
次に、本実施の形態における半導体装置における製造方法について説明する。 (Method for manufacturing semiconductor device)
Next, a manufacturing method in the semiconductor device in the present embodiment will be described.

最初に、図３（ａ）に示すように、基板１０の上に、窒化物半導体により、バッファ層１１、電子走行層２１、第１の電子供給層２２、電子発生層３１、第２の電子供給層３２をエピタキシャル成長により積層して形成する。本実施の形態においては、バッファ層１１、電子走行層２１、第１の電子供給層２２、電子発生層３１、第２の電子供給層３２は、有機金属気相成長（ＭＯＶＰＥ：Metal-Organic Vapor Phase Epitaxy）によルエピタキシャル成長により形成されている。 First, as shown in FIG. 3A, a buffer layer 11, an electron transit layer 21, a first electron supply layer 22, an electron generation layer 31, a second electron are formed on a substrate 10 by using a nitride semiconductor. The supply layer 32 is formed by epitaxial growth. In the present embodiment, the buffer layer 11, the electron transit layer 21, the first electron supply layer 22, the electron generation layer 31, and the second electron supply layer 32 are formed by metal organic chemical vapor deposition (MOVPE: Metal-Organic Vapor). Phase Epitaxy) is formed by epitaxial growth.

基板１０はＳｉＣ等の半導体基板により形成されている。バッファ層１１は、ＡｌＮ、ＡｌＧａＮ等により形成されている。電子走行層２１は、厚さが約３μｍのｉ−ＧａＮにより形成されており、第１の電子供給層２２は、厚さが約２０ｎｍのｉ−ＡｌＧａＮにより形成されている。電子発生層３１は、厚さが約１００ｎｍのｉ−ＧａＮにより形成されており、第２の電子供給層３２は、厚さが３０ｎｍのｉ−ＡｌＧａＮにより形成されている。これにより、電子走行層２１において、電子走行層２１と第１の電子供給層２２との界面近傍には、第１の２ＤＥＧ２１ａが生成される。また、電子発生層３１において、電子発生層３１と第２の電子供給層３２との界面近傍には、第２の２ＤＥＧ３１ａが生成される。 The substrate 10 is formed of a semiconductor substrate such as SiC. The buffer layer 11 is made of AlN, AlGaN, or the like. The electron transit layer 21 is made of i-GaN having a thickness of about 3 μm, and the first electron supply layer 22 is made of i-AlGaN having a thickness of about 20 nm. The electron generating layer 31 is made of i-GaN having a thickness of about 100 nm, and the second electron supply layer 32 is made of i-AlGaN having a thickness of 30 nm. Thereby, in the electron transit layer 21, the first 2DEG 21 a is generated near the interface between the electron transit layer 21 and the first electron supply layer 22. In the electron generation layer 31, a second 2DEG 31 a is generated near the interface between the electron generation layer 31 and the second electron supply layer 32.

次に、図３（ｂ）に示すように、ゲート電極４１とドレイン電極４３との間に形成される電子発生層３１及び第２の電子供給層３２を除き、電子発生層３１及び第２の電子供給層３２を除去する。具体的には、第２の電子供給層３２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極４１とドレイン電極４３との間となる領域に、不図示のレジストパターンを形成する。この後、塩素系ガスを用いたＲＩＥ（Reactive Ion Etching）等のドライエッチングにより、レジストパターンが形成されていない領域の電子発生層３１及び第２の電子供給層３２を第１の電子供給層２２の表面が露出するまで除去する。これにより、ゲート電極４１とドレイン電極４３との間となる領域に、電子発生層３１及び第２の電子供給層３２が形成される。この後、不図示のレジストパターンは有機溶剤等により除去する。 Next, as shown in FIG. 3B, the electron generation layer 31 and the second electron supply layer 32 are formed except for the electron generation layer 31 and the second electron supply layer 32 formed between the gate electrode 41 and the drain electrode 43. The electron supply layer 32 is removed. Specifically, a photoresist is applied on the second electron supply layer 32, and exposure and development by an exposure apparatus are performed, so that the region between the gate electrode 41 and the drain electrode 43 is not illustrated. The resist pattern is formed. Thereafter, the electron generation layer 31 and the second electron supply layer 32 in the region where the resist pattern is not formed are formed into the first electron supply layer 22 by dry etching such as RIE (Reactive Ion Etching) using a chlorine-based gas. Remove until the surface is exposed. As a result, the electron generating layer 31 and the second electron supply layer 32 are formed in a region between the gate electrode 41 and the drain electrode 43. Thereafter, the resist pattern (not shown) is removed with an organic solvent or the like.

この後、図示はしないが、素子分離領域を形成してもよい。具体的には、第１の電子供給層２２及び第２の電子供給層３２の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたドライエッチングまたはＡｒ等のイオン注入を行なうことにより、不図示の素子分離領域を形成し、不図示のレジストパターンを有機溶剤等により除去する。 Thereafter, although not shown, an element isolation region may be formed. Specifically, a photoresist is applied on the first electron supply layer 22 and the second electron supply layer 32, and exposure and development are performed by an exposure apparatus, whereby an element isolation region is formed. A resist pattern (not shown) having an opening is formed. Thereafter, dry etching using a chlorine-based gas or ion implantation of Ar or the like is performed to form an element isolation region (not shown), and the resist pattern (not shown) is removed with an organic solvent or the like.

次に、図３（ｃ）に示すように、全面、即ち、第１の電子供給層２２の上、第２の電子供給層３２の上、電子発生層３１及び第２の電子供給層３２の側面を覆うように、絶縁膜５０を形成する。絶縁膜５０は、プラズマＣＶＤ（Chemical Vapor Deposition）により、膜厚が２ｎｍから１０００ｎｍ、例えば、１００ｎｍのＳｉＮ膜を成膜することにより形成する。尚、絶縁膜５０は、ＡＬＤ（Atomic Layer Deposition）、スパッタリング等によりＳｉＮ等を成膜することにより形成してもよい。また、絶縁膜５０は、ＳｉＮ以外にも、ＳｉＯ_２、Ａｌ_２Ｏ_３、ＡｌＮ等により形成してもよい。 Next, as shown in FIG. 3C, the entire surface, that is, on the first electron supply layer 22, on the second electron supply layer 32, on the electron generation layer 31 and the second electron supply layer 32. An insulating film 50 is formed so as to cover the side surface. The insulating film 50 is formed by forming a SiN film having a film thickness of 2 nm to 1000 nm, for example, 100 nm by plasma CVD (Chemical Vapor Deposition). The insulating film 50 may be formed by depositing SiN or the like by ALD (Atomic Layer Deposition), sputtering, or the like. Further, the insulating film 50 may be formed of SiO ₂ , Al ₂ O ₃ , AlN or the like other than SiN.

次に、図４（ａ）に示すように、電子発生層３１及び第２の電子供給層３２を覆う絶縁膜５０を除き除去する。即ち、第２の電子供給層３２の上、電子発生層３１及び第２の電子供給層３２の側面を除く領域の絶縁膜５０を除去する。具体的には、絶縁膜５０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、第２の電子供給層３２の上、電子発生層３１及び第２の電子供給層３２の側面に形成されている絶縁膜５０を覆う不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域の絶縁膜５０をフッ素系ガスを用いたドライエッチングにより除去する。この後、不図示のレジストパターンを有機溶剤等により除去する。 Next, as shown in FIG. 4A, the insulating film 50 covering the electron generating layer 31 and the second electron supply layer 32 is removed except for the insulating film 50. That is, the insulating film 50 in the region excluding the electron generation layer 31 and the side surfaces of the second electron supply layer 32 on the second electron supply layer 32 is removed. Specifically, a photoresist is applied on the insulating film 50, and exposure and development are performed by an exposure apparatus, whereby the electron generation layer 31 and the second electron supply layer are formed on the second electron supply layer 32. A resist pattern (not shown) is formed to cover the insulating film 50 formed on the side surfaces of 32. Thereafter, the insulating film 50 in the region where the resist pattern is not formed is removed by dry etching using a fluorine-based gas. Thereafter, a resist pattern (not shown) is removed with an organic solvent or the like.

次に、図４（ｂ）に示すように、ソース電極４２及びドレイン電極４３を形成する。具体的には、第１の電子供給層２２及び絶縁膜５０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が２０ｎｍのＴｉ（チタン）と、膜厚が２００ｎｍのＡｌ（アルミニウム）を真空蒸着等により積層して成膜することにより、金属積層膜（Ｔｉ／Ａｌ）を形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜によりソース電極４２及びドレイン電極４３を形成する。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、５５０℃の温度で熱処理を行なうことにより、オーミックコンタクトを確立させる。 Next, as shown in FIG. 4B, a source electrode 42 and a drain electrode 43 are formed. Specifically, a photoresist is applied on the first electron supply layer 22 and the insulating film 50, and exposure and development are performed by an exposure apparatus, so that a region where the source electrode 42 and the drain electrode 43 are formed is formed. A resist pattern (not shown) having an opening is formed. Thereafter, Ti (titanium) with a film thickness of 20 nm and Al (aluminum) with a film thickness of 200 nm are stacked by vacuum vapor deposition or the like to form a metal stacked film (Ti / Al). Thereafter, the metal laminated film formed on the resist pattern is removed together with the resist pattern by being immersed in an organic solvent or the like, and the source electrode 42 and the drain electrode 43 are formed from the remaining metal laminated film. Thereafter, an ohmic contact is established by performing heat treatment in a nitrogen atmosphere at a temperature between 400 ° C. and 1000 ° C., for example, a temperature of 550 ° C.

これにより、ソース電極４２は、第１の電子供給層２２の上に形成される。また、ドレイン電極４３は、第１の電子供給層２２の上に形成されるとともに、電子発生層３１及び第２の電子供給層３２のドレイン電極４３側の側面の絶縁膜５０に接して形成される。このように、電子発生層３１及び第２の電子供給層３２とドレイン電極４３との間には、絶縁膜５０が形成される。 As a result, the source electrode 42 is formed on the first electron supply layer 22. The drain electrode 43 is formed on the first electron supply layer 22 and is in contact with the insulating film 50 on the side surface of the electron generation layer 31 and the second electron supply layer 32 on the drain electrode 43 side. The As described above, the insulating film 50 is formed between the electron generation layer 31 and the second electron supply layer 32 and the drain electrode 43.

次に、図４（ｃ）に示すように、ゲート電極４１を形成する。具体的には、第１の電子供給層２２及び絶縁膜５０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が３０ｎｍのＮｉ（ニッケル）と、膜厚が４００ｎｍのＡｕ（金）を真空蒸着等により積層して成膜することにより、金属積層膜（Ｎｉ／Ａｕ）を形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜によりゲート電極４１を形成する。 Next, as shown in FIG. 4C, the gate electrode 41 is formed. Specifically, a photoresist is applied on the first electron supply layer 22 and the insulating film 50, and an opening is provided in a region where the gate electrode 41 is formed by performing exposure and development using an exposure apparatus. A resist pattern (not shown) is formed. Thereafter, Ni (nickel) having a film thickness of 30 nm and Au (gold) having a film thickness of 400 nm are stacked by vacuum deposition to form a metal stacked film (Ni / Au). Thereafter, the metal laminated film formed on the resist pattern is removed together with the resist pattern by dipping in an organic solvent or the like, and the gate electrode 41 is formed from the remaining metal laminated film.

これにより、ゲート電極４１は、第１の電子供給層２２の上に形成されるとともに、電子発生層３１及び第２の電子供給層３２のゲート電極４１側の側面の絶縁膜５０に接して形成される。このように、電子発生層３１及び第２の電子供給層３２とゲート電極４１との間には、絶縁膜５０が形成される。 Thus, the gate electrode 41 is formed on the first electron supply layer 22 and is formed in contact with the insulating film 50 on the side surface of the electron generation layer 31 and the second electron supply layer 32 on the gate electrode 41 side. Is done. As described above, the insulating film 50 is formed between the electron generation layer 31 and the second electron supply layer 32 and the gate electrode 41.

以上により、本実施の形態における半導体装置を製造することができる。 As described above, the semiconductor device in this embodiment can be manufactured.

〔第２の実施の形態〕
（半導体装置）
次に、第２の実施の形態における半導体装置について、図５に基づき説明する。本実施の形態における半導体装置は、ゲート電極４１とドレイン電極４３との間の他、ゲート電極４１とソース電極４２との間にも、電子発生層３１及び第２の電子供給層３２が形成されている構造の半導体装置である。 [Second Embodiment]
(Semiconductor device)
Next, a semiconductor device according to the second embodiment will be described with reference to FIG. In the semiconductor device according to the present embodiment, the electron generation layer 31 and the second electron supply layer 32 are formed between the gate electrode 41 and the source electrode 42 as well as between the gate electrode 41 and the drain electrode 43. This is a semiconductor device having a structure.

具体的には、本実施の形態における半導体装置は、基板１０の上に、バッファ層１１、電子走行層２１、第１の電子供給層２２が積層されている。第１の電子供給層２２の上のゲート電極４１とドレイン電極４３との間、及び、ゲート電極４１とソース電極４２との間となる領域には、電子発生層３１、第２の電子供給層３２が積層されている。また、電子発生層３１及び第２の電子供給層３２のソース電極４２側の側面を除き、電子発生層３１及び第２の電子供給層３２を覆うように、絶縁膜１５０が形成されている。 Specifically, in the semiconductor device in the present embodiment, a buffer layer 11, an electron transit layer 21, and a first electron supply layer 22 are stacked on a substrate 10. In regions between the gate electrode 41 and the drain electrode 43 on the first electron supply layer 22 and between the gate electrode 41 and the source electrode 42, there are an electron generation layer 31 and a second electron supply layer. 32 are stacked. An insulating film 150 is formed so as to cover the electron generation layer 31 and the second electron supply layer 32 except for the side surface of the electron generation layer 31 and the second electron supply layer 32 on the source electrode 42 side.

従って、ゲート電極４１とドレイン電極４３との間の電子発生層３１及び第２の電子供給層３２においては、電子発生層３１及び第２の電子供給層３２の側面、第２の電子供給層３２の上には、絶縁膜１５０が形成されている。また、ゲート電極４１とソース電極４２との間の電子発生層３１及び第２の電子供給層３２においては、電子発生層３１及び第２の電子供給層３２のゲート電極４１側の側面、第２の電子供給層３２の上の一部には、絶縁膜１５０が形成されている。尚、ゲート電極４１とドレイン電極４３との間の電子発生層３１及び第２の電子供給層３２のソース電極４２側の側面には、絶縁膜１５０は形成されない。 Therefore, in the electron generation layer 31 and the second electron supply layer 32 between the gate electrode 41 and the drain electrode 43, the side surfaces of the electron generation layer 31 and the second electron supply layer 32, the second electron supply layer 32. On top of this, an insulating film 150 is formed. Further, in the electron generation layer 31 and the second electron supply layer 32 between the gate electrode 41 and the source electrode 42, the side surfaces of the electron generation layer 31 and the second electron supply layer 32 on the gate electrode 41 side, the second An insulating film 150 is formed on a part of the electron supply layer 32. Note that the insulating film 150 is not formed on the side surface on the source electrode 42 side of the electron generation layer 31 and the second electron supply layer 32 between the gate electrode 41 and the drain electrode 43.

ソース電極４２は、第１の電子供給層２２の上に形成され、ゲート電極４１とソース電極４２との間の電子発生層３１及び第２の電子供給層３２のソース電極４２側の側面に接している。また、ゲート電極４１は、第１の電子供給層２２の上に形成される。ゲート電極４１は、ゲート電極４１とドレイン電極４３との間の電子発生層３１及び第２の電子供給層３２のゲート電極４１側の側面の絶縁膜１５０に接している。更に、ゲート電極４１は、ゲート電極４１とソース電極４２との間の電子発生層３１及び第２の電子供給層３２のゲート電極４１側の側面の絶縁膜１５０に接している。ドレイン電極４３は、第１の電子供給層２２の上に形成され、ゲート電極４１とドレイン電極４３との間の電子発生層３１及び第２の電子供給層３２のドレイン電極４３側の側面の絶縁膜１５０に接している。 The source electrode 42 is formed on the first electron supply layer 22 and is in contact with the side of the electron generation layer 31 between the gate electrode 41 and the source electrode 42 and the side surface of the second electron supply layer 32 on the source electrode 42 side. ing. The gate electrode 41 is formed on the first electron supply layer 22. The gate electrode 41 is in contact with the electron generation layer 31 between the gate electrode 41 and the drain electrode 43 and the insulating film 150 on the side surface of the second electron supply layer 32 on the gate electrode 41 side. Further, the gate electrode 41 is in contact with the electron generation layer 31 between the gate electrode 41 and the source electrode 42 and the insulating film 150 on the side surface of the second electron supply layer 32 on the gate electrode 41 side. The drain electrode 43 is formed on the first electron supply layer 22 and insulates the side surface of the electron generation layer 31 between the gate electrode 41 and the drain electrode 43 and the side of the second electron supply layer 32 on the drain electrode 43 side. It is in contact with the film 150.

このように、ゲート電極４１とソース電極４２との間の電子発生層３１及び第２の電子供給層３２と、ゲート電極４１との間には、絶縁膜１５０が形成される。また、ゲート電極４１とドレイン電極４３との間の電子発生層３１及び第２の電子供給層３２と、ゲート電極４１との間には、絶縁膜１５０が形成される。また、ゲート電極４１とドレイン電極４３との間の電子発生層３１及び第２の電子供給層３２と、ドレイン電極４３との間には、絶縁膜１５０が形成される。 As described above, the insulating film 150 is formed between the gate electrode 41 and the electron generation layer 31 and the second electron supply layer 32 between the gate electrode 41 and the source electrode 42. In addition, an insulating film 150 is formed between the electron generation layer 31 and the second electron supply layer 32 between the gate electrode 41 and the drain electrode 43 and the gate electrode 41. Further, an insulating film 150 is formed between the electron generation layer 31 and the second electron supply layer 32 between the gate electrode 41 and the drain electrode 43 and the drain electrode 43.

本実施の形態においては、ゲート電極４１とソース電極４２との間にも、電子発生層３１及び第２の電子供給層３２が形成されているため、より一層、オン抵抗を低くすることができる。 In the present embodiment, since the electron generation layer 31 and the second electron supply layer 32 are also formed between the gate electrode 41 and the source electrode 42, the on-resistance can be further reduced. .

最初に、図６（ａ）に示すように、基板１０の上に、窒化物半導体により、バッファ層１１、電子走行層２１、第１の電子供給層２２、電子発生層３１、第２の電子供給層３２をエピタキシャル成長により積層して形成する。本実施の形態においては、バッファ層１１、電子走行層２１、第１の電子供給層２２、電子発生層３１、第２の電子供給層３２は、有機金属気相成長（ＭＯＶＰＥ）によるエピタキシャル成長により形成されている。 First, as shown in FIG. 6A, a buffer layer 11, an electron transit layer 21, a first electron supply layer 22, an electron generation layer 31, and a second electron are formed on a substrate 10 by using a nitride semiconductor. The supply layer 32 is formed by epitaxial growth. In the present embodiment, the buffer layer 11, the electron transit layer 21, the first electron supply layer 22, the electron generation layer 31, and the second electron supply layer 32 are formed by epitaxial growth by metal organic chemical vapor deposition (MOVPE). Has been.

次に、図６（ｂ）に示すように、ゲート電極４１、ソース電極４２、ドレイン電極４３が形成される領域の電子発生層３１及び第２の電子供給層３２を除去する。これにより、ゲート電極４１とドレイン電極４３との間、及び、ゲート電極４１とソース電極４２との間となる領域には、電子発生層３１及び第２の電子供給層３２が形成される。具体的には、第２の電子供給層３２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極４１、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたＲＩＥ等のドライエッチングにより、レジストパターンが形成されていない領域の電子発生層３１及び第２の電子供給層３２を第１の電子供給層２２の表面が露出するまで除去する。これにより、ゲート電極４１とドレイン電極４３との間、及び、ゲート電極４１とソース電極４２との間となる領域に、電子発生層３１及び第２の電子供給層３２が形成される。この後、不図示のレジストパターンは有機溶剤等により除去する。 Next, as shown in FIG. 6B, the electron generation layer 31 and the second electron supply layer 32 in the region where the gate electrode 41, the source electrode 42, and the drain electrode 43 are formed are removed. Thereby, the electron generating layer 31 and the second electron supply layer 32 are formed in the regions between the gate electrode 41 and the drain electrode 43 and between the gate electrode 41 and the source electrode 42. Specifically, a photoresist is applied on the second electron supply layer 32, and exposure and development are performed by an exposure apparatus, so that a region where the gate electrode 41, the source electrode 42, and the drain electrode 43 are formed is formed. A resist pattern (not shown) having an opening is formed. Thereafter, the surface of the first electron supply layer 22 is exposed from the electron generation layer 31 and the second electron supply layer 32 in the region where the resist pattern is not formed by dry etching such as RIE using a chlorine-based gas. Remove until. As a result, the electron generation layer 31 and the second electron supply layer 32 are formed in regions between the gate electrode 41 and the drain electrode 43 and between the gate electrode 41 and the source electrode 42. Thereafter, the resist pattern (not shown) is removed with an organic solvent or the like.

次に、図６（ｃ）に示すように、全面、即ち、第１の電子供給層２２の上、第２の電子供給層３２の上、電子発生層３１及び第２の電子供給層３２の側面を覆うように、絶縁膜１５０を形成する。絶縁膜１５０は、プラズマＣＶＤにより、膜厚が２ｎｍから１０００ｎｍ、例えば、１００ｎｍのＳｉＮ膜を成膜することにより形成する。 Next, as shown in FIG. 6C, the entire surface, that is, on the first electron supply layer 22, on the second electron supply layer 32, on the electron generation layer 31 and the second electron supply layer 32. An insulating film 150 is formed so as to cover the side surface. The insulating film 150 is formed by forming a SiN film having a thickness of 2 nm to 1000 nm, for example, 100 nm by plasma CVD.

次に、図７（ａ）に示すように、電子発生層３１及び第２の電子供給層３２を覆う所望の領域を除く領域の絶縁膜１５０を除去する。具体的には、絶縁膜１５０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、絶縁膜１５０が残される領域に、不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域の絶縁膜１５０をフッ素系ガスを用いたドライエッチングにより除去する。これにより、ゲート電極４１とドレイン電極４３との間の電子発生層３１及び第２の電子供給層３２は、絶縁膜１５０に覆われる。また、ゲート電極４１とソース電極４２との間の電子発生層３１及び第２の電子供給層３２は、ソース電極４２側の側面を除き絶縁膜１５０に覆われる。この後、不図示のレジストパターンは有機溶剤等により除去する。 Next, as shown in FIG. 7A, the insulating film 150 in a region excluding a desired region covering the electron generating layer 31 and the second electron supply layer 32 is removed. Specifically, a photoresist is applied onto the insulating film 150, and exposure and development are performed by an exposure apparatus, thereby forming a resist pattern (not shown) in a region where the insulating film 150 is left. Thereafter, the insulating film 150 in the region where the resist pattern is not formed is removed by dry etching using a fluorine-based gas. Thereby, the electron generation layer 31 and the second electron supply layer 32 between the gate electrode 41 and the drain electrode 43 are covered with the insulating film 150. The electron generation layer 31 and the second electron supply layer 32 between the gate electrode 41 and the source electrode 42 are covered with the insulating film 150 except for the side surface on the source electrode 42 side. Thereafter, the resist pattern (not shown) is removed with an organic solvent or the like.

次に、図７（ｂ）に示すように、ソース電極４２及びドレイン電極４３を形成する。具体的には、第１の電子供給層２２及び絶縁膜１５０等の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が２０ｎｍのＴｉ（チタン）と、膜厚が２００ｎｍのＡｌ（アルミニウム）を真空蒸着等により積層して成膜することにより、金属積層膜（Ｔｉ／Ａｌ）を形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜によりソース電極４２及びドレイン電極４３を形成する。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、５５０℃の温度で熱処理を行なうことにより、オーミックコンタクトを確立させる。 Next, as shown in FIG. 7B, a source electrode 42 and a drain electrode 43 are formed. Specifically, a region where the source electrode 42 and the drain electrode 43 are formed by applying a photoresist on the first electron supply layer 22 and the insulating film 150 and performing exposure and development with an exposure apparatus. A resist pattern (not shown) having an opening is formed. Thereafter, Ti (titanium) with a film thickness of 20 nm and Al (aluminum) with a film thickness of 200 nm are stacked by vacuum vapor deposition or the like to form a metal stacked film (Ti / Al). Thereafter, the metal laminated film formed on the resist pattern is removed together with the resist pattern by being immersed in an organic solvent or the like, and the source electrode 42 and the drain electrode 43 are formed from the remaining metal laminated film. Thereafter, an ohmic contact is established by performing heat treatment in a nitrogen atmosphere at a temperature between 400 ° C. and 1000 ° C., for example, a temperature of 550 ° C.

これにより、ソース電極４２は、第１の電子供給層２２の上、ゲート電極４１とソース電極４２との間の電子発生層３１及び第２の電子供給層３２のソース電極４２側の側面、第２の電子供給層３２の上の一部に形成される。ドレイン電極４３は、第１の電子供給層２２の上に形成されるとともに、ゲート電極４１とドレイン電極４３との間の電子発生層３１及び第２の電子供給層３２のドレイン電極４３側の側面の絶縁膜１５０に接して形成される。従って、電子発生層３１及び第２の電子供給層３２とドレイン電極４３との間には、絶縁膜１５０が形成される。 As a result, the source electrode 42 is formed on the first electron supply layer 22, the electron generation layer 31 between the gate electrode 41 and the source electrode 42, and the side surface of the second electron supply layer 32 on the source electrode 42 side, Formed on a part of the second electron supply layer 32. The drain electrode 43 is formed on the first electron supply layer 22, and the side surface on the drain electrode 43 side of the electron generation layer 31 and the second electron supply layer 32 between the gate electrode 41 and the drain electrode 43. Formed in contact with the insulating film 150. Therefore, the insulating film 150 is formed between the electron generation layer 31 and the second electron supply layer 32 and the drain electrode 43.

次に、図７（ｃ）に示すように、ゲート電極４１を形成する。具体的には、第１の電子供給層２２及び絶縁膜１５０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が３０ｎｍのＮｉ（ニッケル）と、膜厚が４００ｎｍのＡｕ（金）を真空蒸着等により積層して成膜することにより、金属積層膜（Ｎｉ／Ａｕ）を形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜によりゲート電極４１を形成する。 Next, as shown in FIG. 7C, the gate electrode 41 is formed. Specifically, a photoresist is applied on the first electron supply layer 22 and the insulating film 150, and exposure and development are performed by an exposure apparatus, thereby providing an opening in a region where the gate electrode 41 is formed. A resist pattern (not shown) is formed. Thereafter, Ni (nickel) having a film thickness of 30 nm and Au (gold) having a film thickness of 400 nm are stacked by vacuum deposition to form a metal stacked film (Ni / Au). Thereafter, the metal laminated film formed on the resist pattern is removed together with the resist pattern by dipping in an organic solvent or the like, and the gate electrode 41 is formed from the remaining metal laminated film.

これにより、ゲート電極４１は、第１の電子供給層２２の上に形成される。また、ゲート電極４１は、ゲート電極４１とドレイン電極４３との間の電子発生層３１及び第２の電子供給層３２のゲート電極４１側の側面の絶縁膜１５０に接して形成される。また、ゲート電極４１は、ゲート電極４１とソース電極４２との間の電子発生層３１及び第２の電子供給層３２のゲート電極４１側の側面の絶縁膜１５０に接して形成される。 Thereby, the gate electrode 41 is formed on the first electron supply layer 22. Further, the gate electrode 41 is formed in contact with the electron generation layer 31 between the gate electrode 41 and the drain electrode 43 and the insulating film 150 on the side surface of the second electron supply layer 32 on the gate electrode 41 side. The gate electrode 41 is formed in contact with the electron generation layer 31 between the gate electrode 41 and the source electrode 42 and the insulating film 150 on the side surface of the second electron supply layer 32 on the gate electrode 41 side.

このように、ゲート電極４１とドレイン電極４３との間の電子発生層３１及び第２の電子供給層３２と、ゲート電極４１との間には、絶縁膜１５０が形成される。また、ゲート電極４１とソース電極４２との間の電子発生層３１及び第２の電子供給層３２と、ゲート電極４１との間には、絶縁膜１５０が形成される。 As described above, the insulating film 150 is formed between the gate electrode 41 and the electron generation layer 31 and the second electron supply layer 32 between the gate electrode 41 and the drain electrode 43. An insulating film 150 is formed between the gate electrode 41 and the electron generation layer 31 and the second electron supply layer 32 between the gate electrode 41 and the source electrode 42.

尚、上記以外の内容については、第１の実施の形態と同様である。 The contents other than the above are the same as in the first embodiment.

〔第３の実施の形態〕
（半導体装置）
次に、第３の実施の形態における半導体装置について、図８に基づき説明する。本実施の形態における半導体装置は、ゲート電極４１と第１の電子供給層２２との間にも、絶縁膜２５０によりゲート絶縁膜が形成されている構造の半導体装置である。 [Third Embodiment]
(Semiconductor device)
Next, a semiconductor device according to a third embodiment will be described with reference to FIG. The semiconductor device according to the present embodiment is a semiconductor device having a structure in which a gate insulating film is formed of an insulating film 250 between the gate electrode 41 and the first electron supply layer 22.

具体的には、本実施の形態における半導体装置は、基板１０の上に、バッファ層１１、電子走行層２１、第１の電子供給層２２が積層されている。第１の電子供給層２２の上のゲート電極４１とドレイン電極４３との間となる領域には、電子発生層３１、第２の電子供給層３２が積層されている。また、電子発生層３１及び第２の電子供給層３２を覆うように、電子発生層３１及び第２の電子供給層３２の側面、第２の電子供給層３２の上には、絶縁膜２５０が形成されており、更に、第１の電子供給層２２とゲート電極４１との間にも形成されている。 Specifically, in the semiconductor device in the present embodiment, a buffer layer 11, an electron transit layer 21, and a first electron supply layer 22 are stacked on a substrate 10. In a region between the gate electrode 41 and the drain electrode 43 on the first electron supply layer 22, an electron generation layer 31 and a second electron supply layer 32 are stacked. An insulating film 250 is provided on the side surfaces of the electron generation layer 31 and the second electron supply layer 32 and on the second electron supply layer 32 so as to cover the electron generation layer 31 and the second electron supply layer 32. It is also formed between the first electron supply layer 22 and the gate electrode 41.

本実施の形態においては、ソース電極４２は第１の電子供給層２２の上に形成されている。ゲート電極４１は、第１の電子供給層２２の上の絶縁膜２５０の上に形成されており、電子発生層３１及び第２の電子供給層３２のゲート電極４１側の側面の絶縁膜２５０に接している。ドレイン電極４３は、第１の電子供給層２２の上に形成されており、電子発生層３１及び第２の電子供給層３２のドレイン電極４３側の側面の絶縁膜２５０に接している。 In the present embodiment, the source electrode 42 is formed on the first electron supply layer 22. The gate electrode 41 is formed on the insulating film 250 on the first electron supply layer 22 and is formed on the insulating film 250 on the side surface of the electron generation layer 31 and the second electron supply layer 32 on the gate electrode 41 side. It touches. The drain electrode 43 is formed on the first electron supply layer 22 and is in contact with the insulating film 250 on the side surface of the electron generation layer 31 and the second electron supply layer 32 on the drain electrode 43 side.

従って、電子発生層３１及び第２の電子供給層３２とゲート電極４１との間には、絶縁膜２５０が形成され、電子発生層３１及び第２の電子供給層３２とドレイン電極４３との間には、絶縁膜２５０が形成される。 Therefore, an insulating film 250 is formed between the electron generation layer 31 and the second electron supply layer 32 and the gate electrode 41, and the gap between the electron generation layer 31 and the second electron supply layer 32 and the drain electrode 43 is formed. In this case, an insulating film 250 is formed.

最初に、図９（ａ）に示すように、基板１０の上に、窒化物半導体により、バッファ層１１、電子走行層２１、第１の電子供給層２２、電子発生層３１、第２の電子供給層３２をエピタキシャル成長により積層して形成する。本実施の形態においては、バッファ層１１、電子走行層２１、第１の電子供給層２２、電子発生層３１、第２の電子供給層３２は、有機金属気相成長（ＭＯＶＰＥ）によるエピタキシャル成長により形成されている。 First, as shown in FIG. 9A, a buffer layer 11, an electron transit layer 21, a first electron supply layer 22, an electron generation layer 31, and a second electron are formed on a substrate 10 by using a nitride semiconductor. The supply layer 32 is formed by epitaxial growth. In the present embodiment, the buffer layer 11, the electron transit layer 21, the first electron supply layer 22, the electron generation layer 31, and the second electron supply layer 32 are formed by epitaxial growth by metal organic chemical vapor deposition (MOVPE). Has been.

次に、図９（ｂ）に示すように、ゲート電極４１とドレイン電極４３との間に形成される電子発生層３１及び第２の電子供給層３２を除き、電子発生層３１及び第２の電子供給層３２を除去する。具体的には、第２の電子供給層３２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極４１とドレイン電極４３との間となる領域に、不図示のレジストパターンを形成する。この後、塩素系ガスを用いたＲＩＥ等のドライエッチングにより、レジストパターンが形成されていない領域の電子発生層３１及び第２の電子供給層３２を第１の電子供給層２２の表面が露出するまで除去する。これにより、ゲート電極４１とドレイン電極４３との間となる領域に、電子発生層３１及び第２の電子供給層３２が形成される。この後、不図示のレジストパターンは有機溶剤等により除去する。 Next, as shown in FIG. 9B, the electron generation layer 31 and the second electron supply layer 32 are formed except for the electron generation layer 31 and the second electron supply layer 32 formed between the gate electrode 41 and the drain electrode 43. The electron supply layer 32 is removed. Specifically, a photoresist is applied on the second electron supply layer 32, and exposure and development by an exposure apparatus are performed, so that the region between the gate electrode 41 and the drain electrode 43 is not illustrated. The resist pattern is formed. Thereafter, the surface of the first electron supply layer 22 is exposed from the electron generation layer 31 and the second electron supply layer 32 in the region where the resist pattern is not formed by dry etching such as RIE using a chlorine-based gas. Remove until. As a result, the electron generating layer 31 and the second electron supply layer 32 are formed in a region between the gate electrode 41 and the drain electrode 43. Thereafter, the resist pattern (not shown) is removed with an organic solvent or the like.

次に、図９（ｃ）に示すように、全面、即ち、第１の電子供給層２２の上、第２の電子供給層３２の上、電子発生層３１及び第２の電子供給層３２の側面を覆うように、絶縁膜２５０を形成する。絶縁膜２５０は、プラズマＣＶＤにより、膜厚が２ｎｍから１０００ｎｍ、例えば、１００ｎｍのＳｉＮ膜を成膜することにより形成する。 Next, as shown in FIG. 9C, the entire surface, that is, on the first electron supply layer 22, on the second electron supply layer 32, on the electron generation layer 31 and the second electron supply layer 32. An insulating film 250 is formed so as to cover the side surface. The insulating film 250 is formed by forming a SiN film having a thickness of 2 nm to 1000 nm, for example, 100 nm by plasma CVD.

次に、図１０（ａ）に示すように、電子発生層３１及び第２の電子供給層３２を覆う絶縁膜２５０、及び、ゲート電極４１が形成される領域の絶縁膜２５０を除き除去する。即ち、第２の電子供給層３２の上、電子発生層３１及び第２の電子供給層３２の側面、ゲート電極４１が形成される領域の第１の電子供給層２２の上を除く領域の絶縁膜２５０を除去する。具体的には、絶縁膜２５０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、絶縁膜２５０が残される領域に、不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域の絶縁膜２５０をフッ素系ガスを用いたドライエッチングにより除去する。この後、不図示のレジストパターンを有機溶剤等により除去する。 Next, as shown in FIG. 10A, the insulating film 250 covering the electron generating layer 31 and the second electron supply layer 32 and the insulating film 250 in the region where the gate electrode 41 is formed are removed. That is, the insulation of the region excluding the electron generation layer 31 and the side surfaces of the second electron supply layer 32 and the region where the gate electrode 41 is formed except for the region above the first electron supply layer 22. The film 250 is removed. Specifically, a photoresist is applied on the insulating film 250, and exposure and development are performed by an exposure apparatus, thereby forming a resist pattern (not shown) in a region where the insulating film 250 is left. Thereafter, the insulating film 250 in the region where the resist pattern is not formed is removed by dry etching using a fluorine-based gas. Thereafter, a resist pattern (not shown) is removed with an organic solvent or the like.

次に、図１０（ｂ）に示すように、ソース電極４２及びドレイン電極４３を形成する。具体的には、第１の電子供給層２２及び絶縁膜２５０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が２０ｎｍのＴｉ（チタン）と、膜厚が２００ｎｍのＡｌ（アルミニウム）を真空蒸着等により積層して成膜することにより、金属積層膜（Ｔｉ／Ａｌ）を形成する。この後、有機溶剤等に浸漬させことにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜によりソース電極４２及びドレイン電極４３を形成する。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、５５０℃の温度で熱処理を行なうことにより、オーミックコンタクトを確立させる。 Next, as shown in FIG. 10B, the source electrode 42 and the drain electrode 43 are formed. Specifically, a photoresist is applied on the first electron supply layer 22 and the insulating film 250, and exposure and development are performed by an exposure apparatus, so that a region where the source electrode 42 and the drain electrode 43 are formed is formed. A resist pattern (not shown) having an opening is formed. Thereafter, Ti (titanium) with a film thickness of 20 nm and Al (aluminum) with a film thickness of 200 nm are stacked by vacuum vapor deposition or the like to form a metal stacked film (Ti / Al). Thereafter, the metal laminated film formed on the resist pattern is removed together with the resist pattern by being immersed in an organic solvent or the like, and the source electrode 42 and the drain electrode 43 are formed from the remaining metal laminated film. Thereafter, an ohmic contact is established by performing heat treatment in a nitrogen atmosphere at a temperature between 400 ° C. and 1000 ° C., for example, a temperature of 550 ° C.

これにより、ソース電極４２は、第１の電子供給層２２の上に形成される。また、ドレイン電極４３は、第１の電子供給層２２の上に形成されるとともに、電子発生層３１及び第２の電子供給層３２のドレイン電極４３側の側面の絶縁膜２５０に接するように形成される。従って、電子発生層３１及び第２の電子供給層３２とドレイン電極４３との間には、絶縁膜２５０が形成される。 As a result, the source electrode 42 is formed on the first electron supply layer 22. In addition, the drain electrode 43 is formed on the first electron supply layer 22 and is in contact with the insulating film 250 on the side surface of the electron generation layer 31 and the second electron supply layer 32 on the drain electrode 43 side. Is done. Accordingly, the insulating film 250 is formed between the electron generation layer 31 and the second electron supply layer 32 and the drain electrode 43.

次に、図１０（ｃ）に示すように、ゲート電極４１を形成する。具体的には、第１の電子供給層２２及び絶縁膜２５０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、膜厚が３０ｎｍのＮｉ（ニッケル）と、膜厚が４００ｎｍのＡｕ（金）を真空蒸着等により積層して成膜することにより、金属積層膜（Ｎｉ／Ａｕ）を形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともに除去し、残存する金属積層膜によりゲート電極４１を形成する。 Next, as shown in FIG. 10C, the gate electrode 41 is formed. Specifically, a photoresist is applied on the first electron supply layer 22 and the insulating film 250, and an opening is provided in a region where the gate electrode 41 is formed by performing exposure and development using an exposure apparatus. A resist pattern (not shown) is formed. Thereafter, Ni (nickel) having a film thickness of 30 nm and Au (gold) having a film thickness of 400 nm are stacked by vacuum deposition to form a metal stacked film (Ni / Au). Thereafter, the metal laminated film formed on the resist pattern is removed together with the resist pattern by dipping in an organic solvent or the like, and the gate electrode 41 is formed from the remaining metal laminated film.

これにより、ゲート電極４１は、第１の電子供給層２２の上の絶縁膜２５０の上に形成されるとともに、電子発生層３１及び第２の電子供給層３２のゲート電極４１側の側面の絶縁膜２５０に接して形成される。このように、電子発生層３１及び第２の電子供給層３２とゲート電極４１との間には、絶縁膜２５０が形成される。 As a result, the gate electrode 41 is formed on the insulating film 250 on the first electron supply layer 22 and the side surfaces of the electron generation layer 31 and the second electron supply layer 32 on the side of the gate electrode 41 are insulated. It is formed in contact with the film 250. As described above, the insulating film 250 is formed between the electron generation layer 31 and the second electron supply layer 32 and the gate electrode 41.

〔第４の実施の形態〕
次に、第４の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。 [Fourth Embodiment]
Next, a fourth embodiment will be described. The present embodiment is a semiconductor device, a power supply device, and a high-frequency amplifier.

本実施の形態における半導体デバイスは、第１から第３の実施の形態におけるいずれかの半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図１１に基づき説明する。尚、図１１は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第３の実施の形態に示されているものとは、異なっている。 The semiconductor device in the present embodiment is a discrete package of any of the semiconductor devices in the first to third embodiments. The semiconductor device thus discretely packaged will be described with reference to FIG. FIG. 11 schematically shows the inside of a discrete packaged semiconductor device. The arrangement of electrodes and the like are different from those shown in the first to third embodiments. Yes.

最初に、第１から第３の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１から第３の実施の形態における半導体装置に相当するものである。 First, the semiconductor device manufactured in the first to third embodiments is cut by dicing or the like to form a HEMT semiconductor chip 410 made of a GaN-based semiconductor material. The semiconductor chip 410 is fixed on the lead frame 420 with a die attach agent 430 such as solder. The semiconductor chip 410 corresponds to the semiconductor device in the first to third embodiments.

次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドであり、第１から第３の実施の形態における半導体装置のゲート電極４１と接続されている。また、ソース電極４１２はソース電極パッドであり、第１から第３の実施の形態における半導体装置のソース電極４２と接続されている。また、ドレイン電極４１３はドレイン電極パッドであり、第１から第３の実施の形態における半導体装置のドレイン電極４３と接続されている。 Next, the gate electrode 411 is connected to the gate lead 421 by a bonding wire 431, the source electrode 412 is connected to the source lead 422 by a bonding wire 432, and the drain electrode 413 is connected to the drain lead 423 by a bonding wire 433. The bonding wires 431, 432, and 433 are made of a metal material such as Al. In the present embodiment, the gate electrode 411 is a gate electrode pad, and is connected to the gate electrode 41 of the semiconductor device in the first to third embodiments. The source electrode 412 is a source electrode pad, and is connected to the source electrode 42 of the semiconductor device in the first to third embodiments. The drain electrode 413 is a drain electrode pad, and is connected to the drain electrode 43 of the semiconductor device according to the first to third embodiments.

次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。 Next, resin sealing with a mold resin 440 is performed by a transfer molding method. In this way, a HEMT discrete packaged semiconductor device using a GaN-based semiconductor material can be manufactured.

次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１から第３の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。 Next, a power supply device and a high frequency amplifier in the present embodiment will be described. The power supply device and the high-frequency amplifier in the present embodiment are a power supply device and a high-frequency amplifier using any one of the semiconductor devices in the first to third embodiments.

最初に、図１２に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図１２に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図１２に示す例では３つ）４６８を備えている。図１２に示す例では、第１から第３の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いられている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。 First, the power supply apparatus according to the present embodiment will be described with reference to FIG. The power supply device 460 in this embodiment includes a high-voltage primary circuit 461, a low-voltage secondary circuit 462, and a transformer 463 disposed between the primary circuit 461 and the secondary circuit 462. The primary circuit 461 includes an AC power supply 464, a so-called bridge rectifier circuit 465, a plurality of switching elements (four in the example shown in FIG. 12) 466, a switching element 467, and the like. The secondary side circuit 462 includes a plurality of switching elements (three in the example shown in FIG. 12) 468. In the example shown in FIG. 12, the semiconductor device according to the first to third embodiments is used as the switching elements 466 and 467 of the primary side circuit 461. Note that the switching elements 466 and 467 of the primary circuit 461 are preferably normally-off semiconductor devices. The switching element 468 used in the secondary circuit 462 uses a normal MISFET (metal insulator semiconductor field effect transistor) formed of silicon.

次に、図１３に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図１３に示す例では、パワーアンプ４７３は、第１から第３の実施の形態におけるいずれかの半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図１３に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。 Next, the high frequency amplifier in the present embodiment will be described with reference to FIG. The high frequency amplifier 470 in the present embodiment may be applied to, for example, a power amplifier for a base station of a mobile phone. The high frequency amplifier 470 includes a digital predistortion circuit 471, a mixer 472, a power amplifier 473, and a directional coupler 474. The digital predistortion circuit 471 compensates for nonlinear distortion of the input signal. The mixer 472 mixes the input signal compensated for nonlinear distortion and the AC signal. The power amplifier 473 amplifies the input signal mixed with the AC signal. In the example shown in FIG. 13, the power amplifier 473 includes any one of the semiconductor devices in the first to third embodiments. The directional coupler 474 performs monitoring of input signals and output signals. In the circuit shown in FIG. 13, for example, the output signal can be mixed with the AC signal by the mixer 472 and sent to the digital predistortion circuit 471 by switching the switch.

以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。 Although the embodiment has been described in detail above, it is not limited to the specific embodiment, and various modifications and changes can be made within the scope described in the claims.

上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に半導体により形成された電子走行層と、
前記電子走行層の上に半導体により形成された第１の電子供給層と、
前記第１の電子供給層の上に半導体により形成された電子発生層と、
前記電子発生層の上に半導体により形成された第２の電子供給層と、
前記第１の電子供給層の上に形成されたゲート電極、ソース電極及びドレイン電極と、
を有し、
前記電子走行層には、第１の２次元電子ガスが発生し、前記電子発生層には、第２の２次元電子ガスが発生しており、
前記電子発生層及び前記第２の電子供給層は、前記ゲート電極と前記ドレイン電極との間に形成されており、
前記電子発生層及び前記第２の電子供給層と前記ゲート電極との間、及び、前記電子発生層及び前記第２の電子供給層と前記ドレイン電極との間には、絶縁膜が形成されていることを特徴とする半導体装置。
（付記２）
前記電子発生層及び前記第２の電子供給層は、前記ゲート電極と前記ソース電極との間にも形成されており、
前記ゲート電極と前記ソース電極との間に形成されている前記電子発生層及び前記第２の電子供給層と前記ゲート電極との間には、絶縁膜が形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記ソース電極は、前記ゲート電極と前記ソース電極との間に形成されている前記電子発生層及び前記第２の電子供給層と接していることを特徴とする付記２に記載の半導体装置。
（付記４）
前記ゲート電極と前記第１の電子供給層との間には、絶縁膜が形成されていることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記電子走行層、前記第１の電子供給層、前記電子発生層、前記第２の電子供給層は、窒化物半導体により形成されていることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
前記電子走行層は、ＧａＮを含む材料により形成されていることを特徴とする付記１から５のいずれかに記載の半導体装置。
（付記７）
前記第１の電子供給層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記電子発生層は、ＧａＮを含む材料により形成されていることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
前記第２の電子供給層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
前記絶縁膜は、ＳｉＮ、ＳｉＯ_２、Ａｌ_２Ｏ_３、ＡｌＮのうちのいずれかを含む材料により形成されていることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
基板の上に、半導体により電子走行層、第１の電子供給層、電子発生層、第２の電子供給層を順に積層して形成する工程と、
前記電子発生層及び前記第２の電子供給層の一部を除去する工程と、
前記第１の電子供給層の上の前記一部が除去された前記電子発生層及び前記第２の電子供給層を覆う絶縁膜を形成する工程と、
前記第１の電子供給層の上に、ゲート電極、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記電子走行層には、第１の２次元電子ガスが発生し、前記電子発生層には、第２の２次元電子ガスが発生しており、
前記電子発生層及び前記第２の電子供給層は、前記ゲート電極と前記ドレイン電極との間に形成されており、
前記電子発生層及び前記第２の電子供給層と前記ゲート電極との間、及び、前記電子発生層及び前記第２の電子供給層と前記ドレイン電極との間には、絶縁膜が形成されていることを特徴とする半導体装置の製造方法。
（付記１２）
前記電子発生層及び前記第２の電子供給層は、前記ゲート電極と前記ソース電極との間にも形成されており、
前記ゲート電極と前記ソース電極との間に形成されている前記電子発生層及び前記第２の電子供給層と前記ゲート電極との間には、絶縁膜が形成されていることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３）
前記第１の電子供給層と前記ゲート電極との間には、絶縁膜が形成されていることを特徴とする付記１１または１２に記載の半導体装置の製造方法。
（付記１４）
付記１から１０のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記１５）
付記１から１０のいずれかに記載の半導体装置を有することを特徴とする増幅器。 In addition to the above description, the following additional notes are disclosed.
(Appendix 1)
An electron transit layer formed of a semiconductor on a substrate;
A first electron supply layer formed of a semiconductor on the electron transit layer;
An electron generating layer formed of a semiconductor on the first electron supply layer;
A second electron supply layer formed of a semiconductor on the electron generation layer;
A gate electrode, a source electrode and a drain electrode formed on the first electron supply layer;
Have
A first two-dimensional electron gas is generated in the electron transit layer, and a second two-dimensional electron gas is generated in the electron generation layer,
The electron generation layer and the second electron supply layer are formed between the gate electrode and the drain electrode,
An insulating film is formed between the electron generation layer and the second electron supply layer and the gate electrode, and between the electron generation layer and the second electron supply layer and the drain electrode. A semiconductor device characterized by comprising:
(Appendix 2)
The electron generation layer and the second electron supply layer are also formed between the gate electrode and the source electrode,
Note that an insulating film is formed between the electron generation layer, the second electron supply layer, and the gate electrode formed between the gate electrode and the source electrode. 2. The semiconductor device according to 1.
(Appendix 3)
The semiconductor device according to appendix 2, wherein the source electrode is in contact with the electron generation layer and the second electron supply layer formed between the gate electrode and the source electrode.
(Appendix 4)
4. The semiconductor device according to any one of appendices 1 to 3, wherein an insulating film is formed between the gate electrode and the first electron supply layer.
(Appendix 5)
5. The electron transit layer, the first electron supply layer, the electron generation layer, and the second electron supply layer are each formed of a nitride semiconductor. Semiconductor device.
(Appendix 6)
The semiconductor device according to any one of appendices 1 to 5, wherein the electron transit layer is formed of a material containing GaN.
(Appendix 7)
The semiconductor device according to any one of appendices 1 to 6, wherein the first electron supply layer is made of a material containing AlGaN.
(Appendix 8)
8. The semiconductor device according to any one of appendices 1 to 7, wherein the electron generation layer is made of a material containing GaN.
(Appendix 9)
9. The semiconductor device according to any one of appendices 1 to 8, wherein the second electron supply layer is formed of a material containing AlGaN.
(Appendix 10)
10. The semiconductor device according to any one of appendices 1 to 9, wherein the insulating film is made of a material containing any one of SiN, SiO ₂ , Al ₂ O ₃ , and AlN.
(Appendix 11)
A step of forming an electron transit layer, a first electron supply layer, an electron generation layer, and a second electron supply layer on a substrate in order by a semiconductor;
Removing a part of the electron generation layer and the second electron supply layer;
Forming an insulating film covering the electron generation layer and the second electron supply layer from which the part of the first electron supply layer has been removed;
Forming a gate electrode, a source electrode and a drain electrode on the first electron supply layer;
Have
A first two-dimensional electron gas is generated in the electron transit layer, and a second two-dimensional electron gas is generated in the electron generation layer,
The electron generation layer and the second electron supply layer are formed between the gate electrode and the drain electrode,
An insulating film is formed between the electron generation layer and the second electron supply layer and the gate electrode, and between the electron generation layer and the second electron supply layer and the drain electrode. A method for manufacturing a semiconductor device, comprising:
(Appendix 12)
The electron generation layer and the second electron supply layer are also formed between the gate electrode and the source electrode,
Note that an insulating film is formed between the electron generation layer, the second electron supply layer, and the gate electrode formed between the gate electrode and the source electrode. 11. A method for manufacturing a semiconductor device according to 11.
(Appendix 13)
13. The method of manufacturing a semiconductor device according to appendix 11 or 12, wherein an insulating film is formed between the first electron supply layer and the gate electrode.
(Appendix 14)
A power supply device comprising the semiconductor device according to any one of appendices 1 to 10.
(Appendix 15)
An amplifier comprising the semiconductor device according to any one of appendices 1 to 10.

１０基板
１１バッファ層
２１電子走行層
２１ａ第１の２ＤＥＧ
２２第１の電子供給層
３１電子発生層
３１ａ第２の２ＤＥＧ
３２第２の電子供給層
４１ゲート電極
４２ソース電極
４３ドレイン電極
５０絶縁膜 10 Substrate 11 Buffer layer 21 Electron travel layer 21a First 2DEG
22 first electron supply layer 31 electron generation layer 31a second 2DEG
32 Second electron supply layer 41 Gate electrode 42 Source electrode 43 Drain electrode 50 Insulating film

Claims

An electron transit layer formed of a semiconductor on a substrate;
A first electron supply layer formed of a semiconductor on the electron transit layer;
An electron generating layer formed of a semiconductor on the first electron supply layer;
A second electron supply layer formed of a semiconductor on the electron generation layer;
A gate electrode, a source electrode and a drain electrode formed on the first electron supply layer;
Have
A first two-dimensional electron gas is generated in the electron transit layer, and a second two-dimensional electron gas is generated in the electron generation layer,
The electron generation layer and the second electron supply layer are formed between the gate electrode and the drain electrode,
An insulating film is formed between the electron generation layer and the second electron supply layer and the gate electrode, and between the electron generation layer and the second electron supply layer and the drain electrode. A semiconductor device characterized by comprising:

The electron generation layer and the second electron supply layer are also formed between the gate electrode and the source electrode,
An insulating film is formed between the electron generation layer and the second electron supply layer formed between the gate electrode and the source electrode and the gate electrode. Item 14. The semiconductor device according to Item 1.

The semiconductor device according to claim 1, wherein an insulating film is formed between the gate electrode and the first electron supply layer.

The insulating film is provided between a side surface of the electron generation layer and the second electron supply layer and the drain electrode, and is in contact with the drain electrode. The semiconductor device according to any one of the above.

A step of forming an electron transit layer, a first electron supply layer, an electron generation layer, and a second electron supply layer on a substrate in order by a semiconductor;
Removing a part of the electron generation layer and the second electron supply layer;
Forming an insulating film covering the electron generation layer and the second electron supply layer from which the part of the first electron supply layer has been removed;
Forming a gate electrode, a source electrode and a drain electrode on the first electron supply layer;
Have
A first two-dimensional electron gas is generated in the electron transit layer, and a second two-dimensional electron gas is generated in the electron generation layer,
The electron generation layer and the second electron supply layer are formed between the gate electrode and the drain electrode,
An insulating film is formed between the electron generation layer and the second electron supply layer and the gate electrode, and between the electron generation layer and the second electron supply layer and the drain electrode. A method for manufacturing a semiconductor device, comprising:

The electron generation layer and the second electron supply layer are also formed between the gate electrode and the source electrode,
An insulating film is formed between the electron generation layer and the second electron supply layer formed between the gate electrode and the source electrode and the gate electrode. Item 6. A method for manufacturing a semiconductor device according to Item 5 .

Wherein between the first electron supply layer and the gate electrode, a manufacturing method of a semiconductor device according to claim 5 or 6, wherein an insulating film is formed.

The insulating film is provided between a side surface of the electron generation layer and the second electron supply layer and the drain electrode, and is in contact with the drain electrode. A method for manufacturing a semiconductor device according to any one of the above.