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JP6653461B2 - 半導体装置 - Google Patents
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Description

本開示は、半導体装置に関する。
金属−絶縁体−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）などの半導体装置に、過電流による半導体装置の破壊等を防止する目的で、負荷電流を検知するための電流センス機能を設ける構成が知られている。本明細書では、電流センス機能を備えた半導体装置を「電流センス付き装置」と呼ぶ。電流センス付き装置は、メイン領域と、半導体装置に流れる負荷電流の一部を分流するセンス領域とを備える。
図１９は、電流センス付き装置の等価回路を説明するための概略図である。電流センス付き装置１０００は、メイン領域１０２０とセンス領域１０２１とを有する。メイン領域１０２０には、並列接続された複数のメインセルが配置されている。センス領域１０２１には、並列接続された複数のセンスセルが配置されている。メインセルは共通のソース電極１０１４に接続され、センスセルは共通のセンス電極１０１５に接続されている。ソース電極１０１４は、例えば接地されている。センス電極１０１５は、例えば過電流に対する保護回路に接続され得る。センスセルのゲート電極およびドレイン電極は、それぞれ、メインセルのゲート電極およびドレイン電極と共通である。電流センス付き装置１０００において、メイン領域を流れる電流Ｉmainを「メイン電流」、センス領域を流れる電流Ｉsenseを「センス電流」と呼ぶ。
センスセルは、通常、メインセルと同様の構造を有している。ただし、センスセルの並列接続数は、メインセルの並列接続数よりも少ない。このような構成では、メイン電流Ｉmainとセンス電流Ｉsenseとの比が、メイン領域１０２０に並列接続されたメインセルの数とセンス領域１０２１に並列接続されたセンスセルの数との比に一致する。各領域のセル数は、センス電流Ｉsenseがメイン電流Ｉmainの例えば１／１０００〜１／１００００となるように設定されている。
電流センス付き装置を用いると、センス電流Ｉsenseを利用して、メイン電流Ｉmainを予測できるので、過電流を検知することが可能になる。電流センス付き装置１０００は、例えば、過電流の保護回路を内蔵するインテリジェントパワーモジュール（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ：ＩＰＭ）などにも好適に適用され得る。
しかしながら、電流センス付き装置１０００では、メインセルと電気的に接続されたソース電極１０１４と、センスセルと電気的に接続されたセンス電極１０１５との間にリーク電流（以下、「メインーセンス間リーク電流」と略す。）Ｉleakが生じる場合がある。メインーセンス間リーク電流が生じると、センス電流Ｉsenseの検出精度が低下し、メイン電流Ｉmainを高い精度で検知することが難しくなる。このため、メインーセンス間リーク電流Ｉleakを低減するための構成が提案されている。
非特許文献１は、炭化珪素（ＳｉＣ）を用いた電流センス付き装置を開示している。非特許文献１では、メインーセンス間リーク電流を低減するために、メイン領域とセンス領域との間に位置する領域（以下、「分離領域」と呼ぶ）に、フローティング状態のボディ領域を配置している。また、ゲート絶縁膜を、分離領域のゲート電極の下方で、メイン領域およびセンス領域のゲート電極の下方よりも厚く形成している。
Ａ．Ｆｕｒｕｋａｗａ、他９名、"２０１１ ＩＥＥＥ ２３ｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣｓ"（米国）、２０１１年５月、ｐ．２８８−２９１、ＤＯＩ：１０．１１０９／ＩＳＰＳＤ．２０１１．５８９０８４７
本発明者は、メイン―センス間リーク電流が生じる原因を詳細に調べ、その結果に基づいて、ソース電極とセンス電極との間のリーク電流を低減し得る新規な構造を検討した。
本明細書において開示される、限定的ではない例示的なある実施形態は、高い精度で負荷電流を検知することの可能な電流センス機能を備えた半導体装置を提供する。
本開示の一態様の半導体装置は、メイン領域と、センス領域と、前記メイン領域と前記センス領域とを電気的に分離する分離領域とを含む半導体装置であって、第１導電型の半導体基板と、前記半導体基板の主面上に位置する第１の半導体層と、前記半導体基板の前記メイン領域に配置され、かつ、互いに並列に接続された複数のメインセルと、前記半導体基板の前記センス領域に配置され、かつ、互いに並列に接続された複数のセンスセルと、少なくとも一部が前記メイン領域に配置されたソース電極と、少なくとも一部が前記センス領域に配置されセンス電極とを備え、前記複数のメインセルおよび前記複数のセンスセルのそれぞれは、前記第１の半導体層内に配置され、かつ、前記第１の半導体層の表面に接する第２導電型のボディ領域と、前記ボディ領域内に位置する第１導電型のソース領域と、前記第１の半導体層のうち前記ボディ領域および前記ソース領域以外の領域に配置された第１導電型のドリフト領域と、前記第１の半導体層上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記半導体基板の裏面側に配置されたドレイン電極とを有し、前記複数のメインセルの前記ソース領域は、前記ソース電極と電気的に接続され、前記複数のセンスセルの前記ソース領域は、前記センス電極と電気的に接続され、前記分離領域は、前記第１の半導体層内に配置され、かつ、前記第１の半導体層の表面に接する複数の第２導電型の分離ボディ領域であって、前記ソース電極と電気的に接続された第１分離ボディ領域と、前記センス電極と電気的に接続された第２分離ボディ領域とを含む、複数の分離ボディ領域と、前記第１の半導体層内において、前記複数の分離ボディ領域のうち隣接する２つの分離ボディ領域の間に配置され、かつ、前記第１の半導体層の表面に接するバリア領域とを有し、前記バリア領域は、前記ドリフト領域よりも高い濃度で第１導電型の不純物を含む。
本開示の他の一態様の半導体装置は、メイン領域と、センス領域と、前記メイン領域と前記センス領域とを電気的に分離する分離領域とを含む半導体装置であって、第１導電型の半導体基板と、前記半導体基板の主面上に位置する第１の半導体層と、前記半導体基板の前記メイン領域に配置され、かつ、互いに並列に接続された複数のメインセルと、前記半導体基板の前記センス領域に配置され、かつ、互いに並列に接続された複数のセンスセルと、少なくとも一部が前記メイン領域に配置されたソース電極と、少なくとも一部が前記センス領域に配置されセンス電極とを備え、前記複数のメインセルおよび前記複数のセンスセルのそれぞれは、前記第１の半導体層内に配置され、かつ、前記第１の半導体層の表面に接する第２導電型のボディ領域と、前記ボディ領域内に位置する第１導電型のソース領域と、前記第１の半導体層のうち前記ボディ領域および前記ソース領域以外の領域に配置された第１導電型のドリフト領域と、前記第１の半導体層上に、少なくともボディ領域と接して配置された第１導電型のチャネル層と、前記第２のチャネル層上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記半導体基板の裏面側に配置されたドレイン電極とを有し、前記複数のメインセルの前記ソース領域は、前記ソース電極と電気的に接続され、前記複数のセンスセルの前記ソース領域は、前記センス電極と電気的に接続され、前記分離領域は、前記第１の半導体層内に配置され、かつ、前記第１の半導体層の表面に接する複数の第２導電型の分離ボディ領域であって、前記ソース電極と電気的に接続された第１分離ボディ領域と、前記センス電極と電気的に接続された第２分離ボディ領域とを含む、複数の分離ボディ領域と、前記複数の分離ボディ領域のうち隣接する２つの分離ボディ領域の間に位置する第１導電型の領域と、前記第１導電型の領域上に配置され、かつ、前記第１導電型の領域よりも高い濃度で第１導電型不純物を含む高濃度第１導電型半導体層とを有する。
本明細書において開示される半導体装置は、高い精度で負荷電流を検知することの可能な電流センス機能を備えた半導体装置を提供する。
第１の実施形態に係る半導体装置１０１の概略を示す平面図である。 半導体装置１０１におけるメイン領域２０とセンス領域２１との境界部分を例示する拡大平面図である。 半導体装置１０１におけるメイン領域２０とセンス領域２１との境界部分を例示する拡大平面図である。 第１の実施形態に係る半導体装置１０１におけるメイン領域２０、分離領域２３およびセンス領域２１の模式的な断面図である。 半導体装置１０１の一部を示す拡大平面図であり、メイン領域２０、分離領域２３およびセンス領域２１における第１炭化珪素半導体層５の表面を例示している。 半導体装置１０１のセル列Ｃを説明するための模式的な平面図である。 本実施形態の他の半導体装置１０２を例示する断面図である。 本実施形態のさらに他の半導体装置１０３を例示する断面図である。 半導体装置１０１の製造方法の一例を説明する工程断面図である。 半導体装置１０１の製造方法の一例を説明する工程断面図である。 半導体装置１０１の製造方法の一例を説明する工程断面図である。 半導体装置１０１の製造方法の一例を説明する工程断面図である。 半導体装置１０１の製造方法の一例を説明する工程断面図である。 半導体装置１０１の製造方法の一例を説明する工程断面図である。 半導体装置１０１の製造方法の一例を説明する工程断面図である。 半導体装置１０１の製造方法の一例を説明する工程断面図である。 半導体装置１０１の製造方法の一例を説明する工程断面図である。 半導体装置１０１の製造方法の一例を説明する工程断面図である。 半導体装置１０１の製造方法の一例を説明する工程断面図である。 参考例の半導体装置２０１の模式的な断面図である。 参考例の半導体装置２０１のリーク特性の測定結果を示す図である。 参考例の半導体装置２０１の分離領域のｘ方向に沿った断面におけるホール電流密度の分布を示す図である。 参考例の半導体装置２０１の分離領域の炭化珪素半導体層表面近傍のｘ方向における価電子帯のエネルギーを示す図である。 比較例１の半導体装置の分離領域２３のｘ方向に沿った断面におけるホール電流密度の分布を示す図である。 比較例１の半導体装置において、炭化珪素半導体層の深さ方向における価電子帯のエネルギーを示す図である。 実施例３の半導体装置の分離領域２３のｘ方向に沿った断面におけるホール電流密度の分布を示す図である。 実施例３の半導体装置において、炭化珪素半導体層の深さ方向における価電子帯のエネルギーを示す図である。 比較例および実施例３の半導体装置のリーク特性の計算結果を示す図である。 実施例２の半導体装置の分離領域２３のｘ方向に沿った断面におけるホール電流密度の分布を示す図である。 実施例２および比較例１の半導体装置において、炭化珪素半導体層表面のｘ方向における価電子帯のエネルギーを示す図である。 比較例および実施例２の半導体装置のリーク特性の計算結果を示す図である。 比較例および実施例１〜３の半導体装置における、ソース電極−センス電極間の電位差Ｖｓｅｎｓｅとリーク電流（ログスケール）との関係を示す計算結果である。 比較例および実施例１〜３の半導体装置における、ソース電極−センス電極間の電位差とリーク電流（リニアスケール）との関係を示す計算結果である。 比較例および実施例１〜３の半導体装置における、ソース電極−センス電極間の電位差とリーク電流（ログスケール）との関係を示す測定結果である。 比較例および実施例１〜３の半導体装置における、ソース電極−センス電極間の電位差とリーク電流（リニアスケール）との関係を示す測定結果である。 第２の実施形態に係る半導体装置１０４の一部を示す断面図である。 半導体装置１０４の一部を例示する拡大平面図であり、メイン領域２０、分離領域２３およびセンス領域２１における第１炭化珪素半導体層５の表面を例示している。 半導体装置１０４のセル列Ｃを説明するための模式的な平面図である。 変形例１の半導体装置の一部を示す拡大平面図である。 変形例２の半導体装置の一部を示す拡大平面図である。 変形例３の半導体装置の一部を示す拡大平面図である。 電流センス付き装置の等価回路を説明するための概略図である。
本発明の基礎となった知見は以下のとおりである。
本発明者は、電流センス付き装置において、メインーセンス間リーク電流が生じる要因を詳しく調べた。この結果、分離領域に形成される寄生バイポーラトランジスタのパンチスルーが、メインーセンス間リーク電流を引き起こす主な要因であることを見出した。これは、従来とは異なる新たな知見である。詳細な検討結果については後述する。
本発明者は、この知見に基づいて、メインーセンス間リーク電流を低減し得る新規な構成を見出し、本開示の半導体装置に想到した。
本開示の半導体装置の概要は以下の通りである。
本開示の一態様の半導体装置は、メイン領域と、センス領域と、前記メイン領域と前記センス領域とを電気的に分離する分離領域とを含む半導体装置であって、第１導電型の半導体基板と、前記半導体基板の主面上に位置する第１の半導体層と、前記半導体基板の前記メイン領域に配置され、かつ、互いに並列に接続された複数のメインセルと、前記半導体基板の前記センス領域に配置され、かつ、互いに並列に接続された複数のセンスセルと、少なくとも一部が前記メイン領域に配置されたソース電極と、少なくとも一部が前記センス領域に配置されセンス電極とを備え、前記複数のメインセルおよび前記複数のセンスセルのそれぞれは、前記第１の半導体層内に配置され、かつ、前記第１の半導体層の表面に接する第２導電型のボディ領域と、前記ボディ領域内に位置する第１導電型のソース領域と、前記第１の半導体層のうち前記ボディ領域および前記ソース領域以外の領域に配置された第１導電型のドリフト領域と、前記第１の半導体層上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記半導体基板の裏面側に配置されたドレイン電極とを有し、前記複数のメインセルの前記ソース領域は、前記ソース電極と電気的に接続され、前記複数のセンスセルの前記ソース領域は、前記センス電極と電気的に接続され、前記分離領域は、前記第１の半導体層内に配置され、かつ、前記第１の半導体層の表面に接する複数の第２導電型の分離ボディ領域であって、前記ソース電極と電気的に接続された第１分離ボディ領域と、前記センス電極と電気的に接続された第２分離ボディ領域とを含む、複数の分離ボディ領域と、前記第１の半導体層内において、前記複数の分離ボディ領域のうち隣接する２つの分離ボディ領域の間に配置され、かつ、前記第１の半導体層の表面に接するバリア領域とを有し、前記バリア領域は、前記ドリフト領域よりも高い濃度で第１導電型の不純物を含む。
上記半導体装置は、例えば、前記第１の半導体層上であって、かつ、前記バリア領域の少なくとも一部に接して配置された高濃度第１導電型半導体層をさらに備え、前記高濃度第１導電型半導体層は、前記ドリフト領域よりも高い濃度で第１導電型不純物を含んでもよい。
前記バリア領域の不純物濃度は、例えば１×１０16ｃｍ-3以上１×１０18ｃｍ-3以下であってもよい。
前記半導体基板の前記主面の法線方向から見たとき、前記バリア領域は、前記メイン領域よりも前記センス領域の近くに位置していてもよい。
上記半導体装置は、例えば、前記複数のセンスセルのうち隣接する２つのセンスセルにおける前記ボディ領域の間、または前記複数のメインセルのうち隣接する２つのメインセルにおける前記ボディ領域の間に、前記ボディ領域と接して配置されたＪＦＥＴ領域をさらに有し、前記ＪＦＥＴ領域および前記バリア領域の深さ方向における第１導電型の不純物の濃度プロファイルは等しくてもよい。
前記半導体基板の前記主面の法線方向から見たとき、前記複数のセンスセルおよび前記複数のメインセルは、第１方向および前記第１方向に交差する方向を第２方向に２次元に配列されており、上記半導体装置は、例えば、複数のセル列を有し、前記複数のセル列は前記第２方向に配列され、前記複数のセル列のそれぞれは、前記第１方向に配列されたメインセルからなるメインセル列と、前記第１方向に配列されたセンスセルからなるセンスセル列と、これらの間に位置する前記第１分離ボディ領域、前記バリア領域および前記第２分離ボディ領域とを含んでもよい。
前記複数のセル列は、前記第２方向に隣接する第１セル列および第２セル列を含み、前記バリア領域は、例えば、前記第１セル列内および前記第２セル列内にそれぞれ配置された第１部分と、前記第１セル列と前記第２セル列との間に配置され、かつ、前記第１セル列の前記第１部分と前記第２セル列における前記第１部分とを接続する第２部分とを含んでもよい。
前記複数の分離ボディ領域は、例えば、前記第１分離ボディ領域および前記第２分離ボディ領域の間に配置された少なくとも１つの第３分離ボディ領域をさらに含み、前記分離領域は、例えば、他のバリア領域をさらに有し、前記複数のセル列のそれぞれにおいて、前記メインセル列と前記センスセル列との間に、前記少なくとも１つの第３分離ボディ領域を挟んで前記バリア領域および前記他のバリア領域が配置されていてもよい。
前記複数のセル列は、前記第２方向に隣接する第１セル列および第２セル列を含み、前記バリア領域は、例えば、前記第１セル列内および前記第２セル列内にそれぞれ配置された第１部分と、前記第１セル列と前記第２セル列との間に配置され、かつ、前記第１セル列の前記第１部分と前記他のバリア領域とを接続する第３部分とを含んでもよい。
前記半導体基板の前記主面の法線方向から見たとき、前記バリア領域は、例えば、前記複数の分離ボディ領域の１つを包囲するように配置されていてもよい。
本開示の他の一態様の半導体装置は、メイン領域と、センス領域と、前記メイン領域と前記センス領域とを電気的に分離する分離領域とを含む半導体装置であって、第１導電型の半導体基板と、前記半導体基板の主面上に位置する第１の半導体層と、前記半導体基板の前記メイン領域に配置され、かつ、互いに並列に接続された複数のメインセルと、前記半導体基板の前記センス領域に配置され、かつ、互いに並列に接続された複数のセンスセルと、少なくとも一部が前記メイン領域に配置されたソース電極と、少なくとも一部が前記センス領域に配置されセンス電極とを備え、前記複数のメインセルおよび前記複数のセンスセルのそれぞれは、前記第１の半導体層内に配置され、かつ、前記第１の半導体層の表面に接する第２導電型のボディ領域と、前記ボディ領域内に位置する第１導電型のソース領域と、前記第１の半導体層のうち前記ボディ領域および前記ソース領域以外の領域に配置された第１導電型のドリフト領域と、前記第１の半導体層上に、少なくともボディ領域と接して配置された第１導電型のチャネル層と、前記第２のチャネル層上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記半導体基板の裏面側に配置されたドレイン電極とを有し、前記複数のメインセルの前記ソース領域は、前記ソース電極と電気的に接続され、前記複数のセンスセルの前記ソース領域は、前記センス電極と電気的に接続され、前記分離領域は、前記第１の半導体層内に配置され、かつ、前記第１の半導体層の表面に接する複数の第２導電型の分離ボディ領域であって、前記ソース電極と電気的に接続された第１分離ボディ領域と、前記センス電極と電気的に接続された第２分離ボディ領域とを含む、複数の分離ボディ領域と、前記複数の分離ボディ領域のうち隣接する２つの分離ボディ領域の間に位置する第１導電型の領域と、前記第１導電型の領域上に配置され、かつ、前記第１導電型の領域よりも高い濃度で第１導電型不純物を含む高濃度第１導電型半導体層とを有する。
前記高濃度第１導電型半導体層の不純物濃度は、例えば１×１０17ｃｍ-3以上１×１０19ｃｍ-3以下であってもよい。
前記高濃度第１導電型半導体層および前記チャネル層は互いに接続し、第２の半導体層を構成していてもよい。
前記ボディ領域および前記分離ボディ領域の深さ方向における第２導電型の不純物の濃度プロファイルは等しくてもよい。
前記第１の半導体層は炭化珪素半導体層であってもよい。
以下、図面を参照しながら、本開示の実施形態について説明する。
（第１の実施形態）
（半導体装置の構造）
本実施形態の半導体装置は、複数の単位セルを含む。ここでは、各単位セルがＭＩＳＦＥＴである炭化珪素半導体装置を例に説明する。なお、本実施形態の半導体装置は、炭化珪素以外の半導体を用いた装置であってもよい。例えばシリコン半導体装置であってもよい。また、各単位セルはＭＩＳＦＥＴに限定されず、例えば絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）、接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＪＦＥＴ）などであってもよい。
図１Ａは、本実施形態に係る半導体装置１０１の概略を示す平面図である。
図１Ａに示すように、半導体装置１０１は、半導体基板１と、半導体基板１に支持された複数の単位セル（図示せず）とを備える。半導体基板１の主面側において、複数の単位セルの上方には、ソースパッド２、センスパッド３、及びゲートパッド４が設けられている。ソースパッド２、センスパッド３、及びゲートパッド４は、互いに電気的に絶縁されている。各パッドは、互いに電気的に接続された複数の部分に分割されていてもよい。
半導体装置１０１は、また、センス領域２１及びメイン領域２０を備えている。センス領域２１及びメイン領域２０のそれぞれには、複数の単位セルが配置されている。単位セルのうちメイン領域２０に配置されたセルをメインセル、センス領域２１に配置されたセルをセンスセルと呼ぶ。メイン領域２０内の複数のメインセルは互いに並列に接続されている。センス領域２１内の複数のセンスセルは互いに並列に接続されている。センスセルとメインセルとは、同様の構造を有していてもよい。
半導体基板１の法線方向から見たとき、センス領域２１は、センスパッド３と重なるように配置されている。この例では、センス領域２１は、センスパッド３よりも小さく、センスパッド３のうち半導体基板１の中心に近い角部の下方に位置している。一方、メイン領域２０は、半導体基板１の法線方向から見たとき、ソースパッド２と重なり、かつ、ゲートパッド４およびセンスパッド３と重ならないように配置されている。
センス領域２１およびメイン領域２０以外の領域に、トランジスタとして機能しない不活性セル（「ダミーセル」ともいう。）が設けられていてもよい。例えば、センスパッド３の下方に、複数のダミーセルが配列されたセンスダミーセル領域２２が配置されていてもよい。
図１Ｂおよび図１Ｃは、それぞれ、半導体装置１０１におけるメイン領域２０とセンス領域２１との境界部分を例示する拡大平面図である。分かりやすさのため、図１Ｂおよび図１Ｃには、ソースパッド２、センスパッド３およびゲートパッド４を図示していない。
図１Ｂおよび図１Ｃに示すように、メイン領域２０とセンス領域２１との間には分離領域２３が配置されている。分離領域２３は、メインセルとセンスセルとを電気的に分離する。本明細書では、分離領域２３は、メイン領域２０とセンス領域２１との間に位置する領域全体を指す。つまり、分離領域２３は、最もセンス領域２１側に位置するメインセルの端部と、最もメイン領域２０側に位置するセンスセルの端部とによって規定される領域である。
図１Ｃに示すように、分離領域２３は、後述するバリア領域４０を含んでいる。この例では、半導体基板１の法線方向から見たとき、バリア領域４０は、センス領域２１の周縁に沿って延びている。バリア領域４０は、センス領域２１およびセンスダミーセル領域２２を包囲するように配置されていてもよい。
各パッドおよびメイン領域２０、センス領域２１、センスダミーセル領域２２、分離領域２３の配置、大きさなどは、図１Ａから図１Ｃに示す例に限定されない。図示していないが、メイン領域２０は、センス領域２１を包囲するように配置されていてもよい。例えば、半導体基板１の周縁部とセンスパッド３との間にもメイン領域２０が配置されていてもよい。また、電圧を検知するための他のセンス領域およびパッドがさらに設けられていてもよい。
次いで、半導体装置１０１の構造をより具体的に説明する。
図２Ａは、半導体装置１０１におけるメイン領域２０、分離領域２３およびセンス領域２１の模式的な断面図である。図２Ａは、図１ＣにおけるＡ−Ａ’線に沿った断面構造を示す。
図２Ａに示すように、半導体装置１０１は、第１導電型の半導体基板１と、半導体基板１の主面１ａ上に配置された第１導電型の第１炭化珪素半導体層（「第１の半導体層」ともいう）５とを備える。第１炭化珪素半導体層５は、例えば炭化珪素エピタキシャル層である。半導体基板１の裏面１ｂには、ドレイン電極１６が配置されている。
メイン領域２０には複数のメインセル１１１が配置され、センス領域２１には複数のセンスセル１１２が配置されている。図２Ａには、メインセル１１１およびセンスセル１１２を１つずつ示す。メイン領域２０には、複数のメインセル１１１に共通のソース電極１４が配置され、センス領域２１には、複数のセンスセル１１２に共通のセンス電極１５が配置されている。
＜メインセル１１１およびセンスセル１１２の断面構造＞
メインセル１１１およびセンスセル１１２のそれぞれは、第１炭化珪素半導体層５内において、第２導電型のボディ領域（ウェル領域ともいう）７と、第１導電型のソース領域８と、第１導電型のドリフト領域６とを有する。
ボディ領域７は、第１炭化珪素半導体層５内に、第１炭化珪素半導体層５の表面と接するように配置されている。ソース領域８は、ドリフト領域６よりも高い濃度で第１導電型不純物を含む。ソース領域８は、ボディ領域７内において、第１炭化珪素半導体層５の表面から内部に向かって配置されている。ボディ領域７には、また、第１炭化珪素半導体層５の表面から内部に向かってコンタクト領域９が配置されていてもよい。コンタクト領域９は、ボディ領域７よりも高い濃度で第２導電型不純物を含む高濃度第２導電型領域である。ドリフト領域６は、第１炭化珪素半導体層５のうちボディ領域７、ソース領域８およびコンタクト領域９が形成されていない領域に配置される。
メインセル１１１およびセンスセル１１２のそれぞれは、第１炭化珪素半導体層５上に配置された第１導電型のチャネル層５１をさらに有する。チャネル層５１は、例えば、ドリフト領域６よりも高い濃度で第１導電型不純物を含む。この例では、メイン領域２０およびセンス領域２１に亘ってチャネル層５１が配置されているが、チャネル層５１は、各メインセル１１１およびセンスセル１１２の少なくともボディ領域７と接するように配置されていればよい。例えば、チャネル層５１は、ソース領域８の少なくとも一部、ボディ領域７、およびドリフト領域６（後述するＪＦＥＴ領域１９が形成されている場合にはＪＦＥＴ領域１９）の一部と接するように配置されていてもよい。本実施形態では、第１炭化珪素半導体層５上に第２炭化珪素半導体層５０が形成されており、第２炭化珪素半導体層５０のうちメイン領域２０およびセンス領域２１に位置する部分がチャネル層５１として機能する。第２炭化珪素半導体層（「第２の半導体層」ともいう）５０は、例えば炭化珪素エピタキシャル層である。
チャネル層５１上には、ゲート絶縁膜１２を介してゲート電極１３が配置されている。ゲート電極１３上には、メインセル１１１およびセンスセル１１２を覆うように層間絶縁層１７が設けられている。層間絶縁層１７上には、ソース電極１４およびセンス電極１５が配置されている。メインセル１１１のソース領域８はソース電極１４に電気的に接続されている。センスセル１１２のソース領域８はセンス電極１５に電気的に接続されている。この例では、ソース電極１４は、層間絶縁層１７に設けられた開口部内で各メインセル１１１のソース領域８に接続されている。同様に、センス電極１５は、層間絶縁層１７に設けられた開口部内で各センスセル１１２のソース領域８に接続されている。図示していないが、ソース電極１４およびセンス電極１５と第１炭化珪素半導体層５との間に、例えばシリサイドを含むコンタクト電極が設けられていてもよい。一方、半導体基板１の裏面１ｂには、ドレイン電極１６が配置されている。
図示していないが、ソース電極１４はソースパッド２、センス電極１５はセンスパッド３にそれぞれ電気的に接続されている。また、メインセル１１１のゲート電極１３と、センスセル１１２のゲート電極１３とは、互いに電気的に接続されており、ゲートパッド４に電気的に接続されている。
隣接する２つのメインセル１１１のボディ領域７の間、および、隣接する２つのセンスセル１１２のボディ領域７の間には第１導電型領域が配置されている。第１導電型領域は、メインセル１１１またはセンスセル１１２のボディ領域７と後述する分離ボディ領域３０との間にも配置されている。第１導電型領域はドリフト領域６であってもよい。あるいは、図示するように、ボディ領域７の間に、第１導電型領域として、ドリフト領域６よりも高い濃度で第１導電型の不純物を含むＪＦＥＴ領域１９が配置されていてもよい。ＪＦＥＴ領域１９は、隣接するボディ領域７間に位置する領域の少なくとも一部に形成されていればよい。
このようなメインセル１１１およびセンスセル１１２は、例えばノーマリーオフ型のＭＩＳＦＥＴとして動作する。ソース、ドレイン間に電圧が印加された状態で、ゲート電極１３に閾値電圧以上の電圧が印加されると、ゲート電極１３の下方に位置するチャネル層５１に電流を流すことができる。従って、ドレイン電極１６から半導体基板１、ドリフト領域６、ＪＦＥＴ領域１９、チャネル層５１、ソース領域８を経てソース電極１４またはセンス電極１５へドレイン電流が流れる（オン状態）。
＜分離領域２３の断面構造＞
分離領域２３には、第１炭化珪素半導体層５内において、複数の第２導電型の分離ボディ領域３０が離散的に配置されている。複数の分離ボディ領域３０の１つはソース電極１４に電気的に接続され、他の１つはセンス電極１５に電気的に接続されている。本明細書では、分離ボディ領域３０のうちソース電極１４に接続される領域を「第１分離ボディ領域」３１、センス電極１５に接続される領域を「第２分離ボディ領域」３２と呼ぶ。この例では、ソース電極１４は、層間絶縁層１７に設けられた開口部内で第１分離ボディ領域３１に接続されている。同様に、センス電極１５は、層間絶縁層１７に設けられた開口部内で第２分離ボディ領域３２に接続されている。したがって、第１分離ボディ領域３１はメインセル１１１のソース領域８と同電位であり、第２分離ボディ領域３２はセンスセル１１２のソース領域８と同電位である。
分離ボディ領域３０内に、分離ボディ領域３０の表面と接するようにコンタクト領域３９が配置されていてもよい。コンタクト領域３９は、分離ボディ領域３０よりも高い濃度で第２導電型不純物を含む高濃度第２導電型領域である。
第１炭化珪素半導体層５内において、複数の分離ボディ領域３０のうち隣接する２つの分離ボディ領域３０の間には、第１炭化珪素半導体層５の表面から内部に向かって第１導電型のバリア領域４０が配置されている。バリア領域４０は、ドリフト領域６よりも高い濃度で第１導電型不純物を含む高濃度第１導電型領域である。この例では、第１分離ボディ領域３１と第２分離ボディ領域３２とは互いに隣接し、これらの間にバリア領域４０が形成されている。バリア領域４０とその両側の分離ボディ領域３０とは寄生バイポーラトランジスタを構成する。バリア領域４０は、上記２つの分離ボディ領域３０と接して配置されていてもよい。また、バリア領域４０は、分離ボディ領域３０よりも深く、分離ボディ領域３０の厚さ方向に亘って配置されていてもよい。
なお、第１分離ボディ領域３１と第２分離ボディ領域３２との間に、１または複数の分離ボディ領域がさらに配置されていてもよい。その場合には、第１分離ボディ領域３１と第２分離ボディ領域３２との間において、隣接する分離ボディ領域３０の間隔の全てにバリア領域４０が配置されていてもよいし、上記間隔のうちの少なくとも１つにバリア領域４０が配置されていればよい。
バリア領域４０は、その両側に位置する分離ボディ領域と接しておらず、バリア領域４０と分離ボディ領域との間にドリフト領域６が位置していてもよい。その場合には、バリア領域４０およびドリフト領域６を含む第１導電型領域と、分離ボディ領域とによって寄生バイポーラトランジスタが構成される。
第１炭化珪素半導体層５上には、ドリフト領域６よりも高い濃度で第１導電型不純物を含む高濃度第１導電型半導体層５２が配置されている。この例では、高濃度第１導電型半導体層５２は分離領域２３に亘って形成されている。なお、高濃度第１導電型半導体層５２は、バリア領域４０の少なくとも一部上に配置されていればよい。例えば、高濃度第１導電型半導体層５２は、バリア領域４０と接し、かつ、バリア領域４０の両側に位置する分離ボディ領域３０におけるバリア領域４０側の端部と接するように配置されていてもよい。第２炭化珪素半導体層５０を分離領域２３にも延設し、第２炭化珪素半導体層５０の一部を高濃度第１導電型半導体層５２として用いてもよい。その場合、チャネル層５１および高濃度第１導電型半導体層５２は互いに接続していてもよいし、分離していてもよい。
高濃度第１導電型半導体層５２上には、ゲート絶縁膜１２が延設されている。ゲート絶縁膜１２上にゲート電極１３が配置されていてもよい。図示する例では、バリア領域４０上およびその両側の分離ボディ領域３０の一部上には、ゲート絶縁膜１２を介してゲート電極１３が設けられている。
分離領域２３に配置されたゲート電極１３と、メインセル１１１およびセンスセル１１２のゲート電極１３とは、同じ導電膜を用いて一体的に形成されていてもよい。この場合、一体的に形成された複数のゲート電極１３を含む層を「ゲート層」と呼ぶ。ゲート層は、複数の開口部１３ｐを有しており、ゲート層のうち開口部１３ｐが形成されていない部分がゲート電極１３として機能する。メイン領域２０およびセンス領域２１において、ゲート層の各開口部１３ｐは、ボディ領域７の一部と重なるように配置されている。分離領域２３においては、ゲート層の各開口部１３ｐは、分離ボディ領域３０と重なるように配置されている。
なお、本実施形態では、分離ボディ領域３０内にはソース領域は設けられていない。ソース領域が配置されていると、ソース領域、分離ボディ領域３０及びバリア領域４０により構成される寄生バイポーラトランジスタに大電流が流れて半導体装置１０１が破壊するおそれがある。特に、分離ボディ領域３０のｘ方向における長さが、例えばメインセル１１１およびセンスセル１１２のボディ領域７の幅よりも大きい場合には、分離ボディ領域３０内にソース領域を設けないことが好ましい。分離ボディ領域３０のｘ方向における長さが長いほど、分離ボディ領域３０の抵抗が増大し、寄生バイポーラトランジスタがオン状態になりやすいからである。
分離ボディ領域３０は、メインセル１１１およびセンスセル１１２のボディ領域７と同一のイオン注入工程で形成されていてもよい。その場合には、ボディ領域７および分離ボディ領域３０の深さ方向における第２導電型不純物の濃度プロファイルは略同じになる。同様に、コンタクト領域３９およびコンタクト領域９も同一のイオン注入工程で形成され、略同一の、深さ方向における第２導電型不純物の濃度プロファイルを有していてもよい。さらに、バリア領域４０は、ＪＦＥＴ領域１９と同一のイオン注入工程で形成されていてもよい。その場合には、バリア領域４０およびＪＦＥＴ領域１９の深さ方向における第１導電型不純物の濃度プロファイルは略同じになる。
＜半導体装置１０１の平面構造＞
図２Ｂは、半導体装置１０１の一部を示す拡大平面図であり、メイン領域２０、分離領域２３およびセンス領域２１における第１炭化珪素半導体層５の表面を例示している。
半導体基板１の法線方向から見たとき、メイン領域２０およびセンス領域２１では、各メインセル１１１およびセンスセル１１２のボディ領域７は離散的に配置されている。ボディ領域７は例えば矩形である。ボディ領域７内にソース領域８およびコンタクト領域９が配置されている。また、メイン領域２０およびセンス領域２１のうち隣接するボディ領域７の間に位置する部分にＪＦＥＴ領域１９が配置されている。一方、分離領域２３には、バリア領域４０、第１分離ボディ領域３１および第２分離ボディ領域３２が配置されている。第１分離ボディ領域３１は、バリア領域４０のメインセル１１１側に配置され、第２分離ボディ領域３２は、バリア領域４０のセンスセル１１２側に位置している。メインセル１１１のボディ領域７と第１分離ボディ領域３１との間、および、センスセル１１２のボディ領域７と第２分離ボディ領域３２との間にもＪＦＥＴ領域１９が配置されている。各分離ボディ領域３１、３２およびバリア領域４０は、センス領域２１の周縁に沿って延びていてもよい。
図示していないが、第１炭化珪素半導体層５の上方にはゲート層が設けられている。図２Ｂには、ゲート層に形成された複数の開口部１３ｐのみを示している。ゲート層のうち開口部１３ｐ以外の領域がゲート電極として機能する。図２Ｂには、また、ソース電極１４と第１炭化珪素半導体層５とのコンタクト面（以下、ソースコンタクト面）１４ｃ、および、センス電極１５と第１炭化珪素半導体層５とのコンタクト面（以下、センスコンタクト面）１５ｃを破線で示している。ソースコンタクト面１４ｃおよびセンスコンタクト面１５ｃは、それぞれ、ゲート層の開口部１３ｐ内に配置されている。
次いで、メインセル１１１およびセンスセル１１２とバリア領域４０の配置関係を説明する。
メインセル１１１およびセンスセル１１２は、半導体基板１上に、ｘ方向およびｙ方向に２次元に配列されている。本明細書では、半導体基板１の主面と平行な面において、第１分離ボディ領域３１、ドリフト領域６および第２分離ボディ領域３２を横切る方向を「第１方向」または「ｘ方向」とし、ｘ方向に交差する方向を「第２方向」または「ｙ方向」とする。また、半導体基板１の主面の法線方向、すなわち第１炭化珪素半導体層５の深さ方向を「ｚ方向」とする。
図２Ｂに示すように、半導体基板１の法線方向から見たとき、メインセル１１１およびセンスセル１１２のそれぞれは、四角形状を有し、千鳥状に配置されている。より具体的には、ｙ方向へのメインセル１１１およびセンスセル１１２の配置が１／２周期シフトしている。あるいは、図示していないが、メインセル１１１およびセンスセル１１２は、格子状に配列されていてもよい。
本実施形態の半導体装置１０１は、半導体基板１の法線方向から見たとき、ｘ方向に延びる複数のセル列Ｃを有している。各セル列Ｃはｙ方向に配列されている。
図２Ｃは、セル列Ｃを説明するための模式的な平面図である。図２Ｃでは、ｙ方向に配列された３つのセル列Ｃ（１）、Ｃ（２）、Ｃ（３）（以下、「セル列Ｃ」と総称する。）を例示している。
図２Ｂおよび図２Ｃから分かるように、各セル列Ｃは、ｘ方向に配列された複数のメインセル１１１からなるメインセル列Ｃｍと、ｘ方向に配列された複数のセンスセル１１２からなるセンスセル列Ｃｓと、これらの間に位置する第１分離ボディ領域３１、バリア領域４０および第２分離ボディ領域３２とを含んでいる。各セル列Ｃにおける第１分離ボディ領域３１は、ソースコンタクト面１４ｃでソース電極１４と接続されている。各セル列Ｃにおける第２分離ボディ領域３２は、センスコンタクト面１５ｃでセンス電極１５と接続されている。
隣接する２つのセル列Ｃ（例えばセル列Ｃ（１）とセル列Ｃ（２））の第１分離ボディ領域３１は互いに接続されていてもよい。同様に、隣接する２つのセル列Ｃの第２分離ボディ領域３２は、互いに接続されていてもよい。
隣接する２つのセル列Ｃのバリア領域４０は、互いに接続されていてもよい。バリア領域４０は、ｙ方向に連続して形成されていてもよい。これにより、メイン領域２０とセンス領域２１との間にリーク電流が生じるのをより効果的に抑制できる。
より具体的には、図２Ｂに示すように、バリア領域４０は、各セル列Ｃ内に配置された第１部分４０１と、隣接する２つのセル列Ｃの間に配置された第２部分４０２とを有している。第１部分４０１はｙ方向に延び、第２部分４０２は、隣接する２つのセル列Ｃのバリア領域４０を接続するようにｘ方向に延びていてもよい。これにより、バリア領域４０は、全体としてｙ方向に連続して形成されている。なお、バリア領域４０は、少なくとも第１部分４０１を有していればよい。例えばメインセル１１１およびセンスセル１１２が格子状に配置されている場合には、ｙ方向に隣接する２つのセル列Ｃの第１部分４０１同士が直接接続されていてもよい。
図示する例では、バリア領域４０は、メイン領域２０とセンス領域２１との中間に配置されているが、バリア領域４０は、メイン領域２０よりもセンス領域２１の近くに位置するように配置されてもよい。これにより、第２分離ボディ領域３２とドリフト領域６との界面に形成されるＰＮ接合の容量を小さくできるので、スイッチング時の過渡電流による誤検知を防止できる。
半導体装置１０１は上記構成を有するので、次のような効果を奏する。
非特許文献１に開示された従来の半導体装置では、２つの第２導電型の分離ボディ領域と、これらの間に位置する第１導電型のドリフト領域によって寄生バイポーラトランジスタが形成される。第１導電型がｎ型、第２導電型がｐ型の場合には、寄生バイポーラトランジスタは寄生ＰＮＰトランジスタである。従来の半導体装置では、後述するように、寄生バイポーラトランジスタのパンチスルーによって、メインーセンス間リーク電流が発生し得る。
これに対し、半導体装置１０１では、２つの分離ボディ領域３０の間に位置する第１導電型領域が高濃度化されている。このため、分離ボディ領域３０と第１導電型領域との間にポテンシャルバリアが形成されるので、寄生バイポーラトランジスタのパンチスルーが抑制される。また、分離領域２３において、第１炭化珪素半導体層５上に高濃度第１導電型半導体層５２を有しているので、ゲート絶縁膜１２と第１炭化珪素半導体層５との界面においてホールの電流経路を絶つことができる。従って、従来よりもリーク電流を低減することが可能である。
（半導体装置の他の例）
半導体装置１０１は、分離領域２３に高濃度第１導電型半導体層５２およびバリア領域４０を有しているが、いずれか一方のみを有していれば、リーク電流を低減することが可能である。ただし、両方を有していると、より確実にリーク電流が生じるのを抑制できる。
図３は、本実施形態の他の半導体装置１０２を例示する断面図である。図３および以降の図面において、図２Ａおよび図２Ｂと同様の構成要素には同じ参照符号を付している。
半導体装置１０２は、バリア領域４０上に高濃度第１導電型半導体層５２が形成されていない点で、図２Ａおよび図２Ｂに示す半導体装置１０１と異なっている。この例では、チャネル層５１を含む第２炭化珪素半導体層５０は、分離領域２３内まで延設されているが、バリア領域４０上およびその両側の分離ボディ領域３０の端部上で除去されている。その他の構造は、半導体装置１０１と同じであるので説明を省略する。
なお、半導体装置１０２は、チャネル層５１を備えていなくてもよい。その場合には、各メインセル１１１およびセンスセル１１２において、ゲート絶縁膜１２は第１炭化珪素半導体層５の表面と接するように配置される。ゲート電極１３に正電圧が印加されると、ソース領域８とＪＦＥＴ領域１９との間において、ボディ領域７とゲート絶縁膜１２の界面近傍に電子が誘起されて反転状態となり、反転層が形成される（反転チャネル構造）。
図４は、本実施形態のさらに他の半導体装置１０３を例示する断面図である。
半導体装置１０３は、分離領域２３において、隣接する２つの分離ボディ領域３０の間にバリア領域４０が形成されていない点で、図２Ａおよび図２Ｂに示す半導体装置１０１と異なっている。半導体装置１０３では、分離ボディ領域３０の間に、低濃度第１導電型領域であるドリフト領域６が位置している。従って、分離ボディ領域３０およびドリフト領域６で寄生バイポーラトランジスタが構成される。隣接する２つの分離ボディ領域３０上およびその間に位置するドリフト領域６上には、高濃度第１導電型半導体層５２が形成されている。
（半導体装置１０１の製造方法）
次に、図５Ａから図５Ｋを参照しながら、本実施形態に係る半導体装置の製造方法の一例を説明する。ここでは、半導体装置１０１の製造方法を例に説明する。以下の説明では、第１導電型をｎ型、第２導電型をｐ型とするが、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。また、各層の材料、厚さ、不純物の種類、濃度なども例示である。
まず、図５Ａに示すように、ｎ型の半導体基板１を準備する。次いで、半導体基板１の主面１ａ上に、例えばエピタキシャル成長によって、ｎ型の第１炭化珪素半導体層５を形成する。
半導体基板１としては、例えば４Ｈ−ＳｉＣ（０００１）面を［１１−２０］方向に４°オフさせたオフカット基板を用いる。半導体基板１におけるｎ型不純物の濃度は、例えば１×１０19ｃｍ-3程度である。第１炭化珪素半導体層５は、例えば４Ｈ−ＳｉＣにより構成される。第１炭化珪素半導体層５におけるｎ型不純物濃度は、半導体基板１におけるｎ型不純物濃度よりも低くなるように設定する。第１炭化珪素半導体層５におけるｎ型不純物の濃度、すなわちドリフト領域のｎ型不純物の濃度は、例えば１×１０14ｃｍ-3以上１×１０17ｃｍ-3以下である。第１炭化珪素半導体層５の厚さは、例えば１０μｍ程度である。
次に、図５Ｂに示すように、第１炭化珪素半導体層５の上にマスク（図示しない）を形成し、第１炭化珪素半導体層５にｐ型不純物イオン（例えばＡｌイオンまたはＢイオン）を注入する。これにより、メイン領域２０およびセンス領域２１にボディ領域７を形成するとともに、分離領域２３に分離ボディ領域３０を形成する。各ボディ領域７の幅は例えば１０μｍである。各分離ボディ領域３０の幅は、例えば、ボディ領域７の幅と同じまたはそれよりも大きくなるように設定される。隣接するボディ領域７間の距離および隣接する分離ボディ領域３０の距離ｄ１は、例えば０．５μｍ以上３．０μｍ以下である。
ボディ領域７と分離ボディ領域３０とを同時に形成する場合、ボディ領域７および分離ボディ領域３０の深さ方向におけるｎ型不純物の濃度プロファイルは同一になる。ｐ型不純物のドーピング濃度は、例えば１×１０17以上１×１０20ｃｍ-3以下である。ボディ領域７および分離ボディ領域３０の深さは、例えば０．８μｍ程度である。なお、ボディ領域７および分離ボディ領域３０を個別に形成してもよい。これらの領域を個別に形成する場合は、ｐ型ドーパント濃度及び深さをそれぞれに設定することができる。図示しないが、このボディ領域７および分離ボディ領域３０と同時に、半導体装置１の終端領域に、電界緩和リング（Ｆｉｅｌｄ Ｌｉｍｉｔｅｄ Ｒｉｎｇ：ＦＬＲ）も形成してもよい。
続いて、図５Ｃに示すように、マスク（図示しない）を用いてボディ領域７に、ｎ型不純物イオン（例えば窒素イオン）を注入することによってソース領域８を形成する。ソース領域８におけるｎ型不純物のドーピング濃度は、例えば１×１０18ｃｍ-3以上１×１０21ｃｍ-3以下である。
図５Ｄに示すように、マスク（図示しない）を用いて、ボディ領域７および分離ボディ領域３０に、ｐ型不純物イオン（例えばＡｌイオン）を注入する。これによって、コンタクト領域９、３９を同時に形成する。コンタクト領域９、３９におけるｐ型不純物のドーピング濃度は、例えば１×１０19ｃｍ-3以上１×１０21ｃｍ-3以下である。コンタクト領域９、３９の深さは、例えば４００ｎｍ程度である。コンタクト領域３９は、分離ボディ領域３０のうちバリア領域４０が形成される領域の近傍には形成されないことが好ましい。
次いで、図５Ｅに示すように、マスク（図示しない）を用いて、メイン領域２０およびセンス領域２１において、第１炭化珪素半導体層５のうち隣接するボディ領域７の間に位置する領域、および、分離領域２３において、第１炭化珪素半導体層５のうち隣接する分離ボディ領域３０の間に位置する領域に、ｎ型不純物イオン（例えばＡｌイオンまたはＢイオン）を注入する。これにより、メイン領域２０およびセンス領域２１にＪＦＥＴ領域１９を形成するとともに、分離領域２３にバリア領域４０を形成する。
第１炭化珪素半導体層５のうちボディ領域７、ソース領域８、コンタクト領域９、ＪＦＥＴ領域１９、分離ボディ領域３０、コンタクト領域３９およびバリア領域４０が形成されなかった領域がドリフト領域６となる。
ＪＦＥＴ領域１９とバリア領域４０とを同時に形成する場合、これらの領域の深さ方向におけるｎ型不純物の濃度プロファイルは同一になる。ｎ型不純物のドーピング濃度は、例えば１×１０16ｃｍ-3以上１×１０18ｃｍ-3以下である。ＪＦＥＴ領域１９およびバリア領域４０の深さは、例えばボディ領域７、分離ボディ領域３０の深さよりも大きくなるように設定される。なお、ＪＦＥＴ領域１９およびバリア領域４０を個別に形成してもよい。これらの領域を個別に形成する場合は、ｎ型不純物濃度及び深さをそれぞれに設定することができる。
図５Ｂから図５Ｅに示す不純物注入工程の順序は特に限定しない。これらの注入工程の後に、活性化アニールを行う。活性化アニールは、例えば、不活性雰囲気中で１７００℃程度の温度で３０分程度行う。
次に、図５Ｆに示すように、第１炭化珪素半導体層５上に、チャネル層５１および高濃度第１導電型半導体層５２を形成する。高濃度第１導電型半導体層５２におけるｎ型不純物の濃度は、例えば１×１０17ｃｍ-3以上１×１０19ｃｍ-3以下である。高濃度第１導電型半導体層５２の厚さは、例えば３０ｎｍ以上２００ｎｍ以下である。
本実施形態では、第１炭化珪素半導体層５の表面全体に、チャネル層５１および高濃度第１導電型半導体層５２を含む第２炭化珪素半導体層５０を形成する。第２炭化珪素半導体層５０は、例えばエピタキシャル成長により形成される。なお、第２炭化珪素半導体層５０の形成方法は特に限定されない。例えばイオン注入によって第１炭化珪素半導体層５の表層に第２炭化珪素半導体層５０を形成してもよい。第２炭化珪素半導体層５０は単一のｎ型層により構成されてもよいし、積層構造を有していてもよい。
次いで、図５Ｇに示すように、第２炭化珪素半導体層５０の表面にゲート絶縁膜１２を形成する。ゲート絶縁膜１２は、例えば第２炭化珪素半導体層５０の熱酸化によって形成されてもよい。ゲート絶縁膜１２の厚さは、例えば７０ｎｍ程度である。
その後、図５Ｈに示すように、ゲート絶縁膜１２の表面に、ゲート用導電膜を形成し、ゲート用導電膜のパターニングを行う。これにより、ゲート電極１３が得られる。ゲート用導電膜として、例えば、リンを７×１０20ｃｍ-3程度ドーピングした多結晶シリコン膜（図示せず）を用いてもよい。多結晶シリコン膜の厚さは、例えば、５００ｎｍ程度である。ここでは、ゲート用導電膜に複数の開口部１３ｐを設けることにより、各メインセル１１１およびセンスセル１１２のゲート電極１３を含むゲート層を形成する。開口部１３ｐのそれぞれは、半導体基板１の法線方向から見たとき、各メインセル１１１およびセンスセル１１２のコンタクト領域９およびソース領域８の一部と重なるように配置される。分離領域２３においても、同じピッチで同じサイズの開口部１３ｐが配置されていてもよい。
続いて、図５Ｉに示すように、ゲート電極１３の表面及びゲート絶縁膜１２の表面を覆うように、ＳｉＯ2により構成される層間絶縁層１７を化学的気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法によって堆積する。層間絶縁層１７の厚さは、例えば１．５μｍである。この後、マスク（図示しない）を用いたドライエッチングにて、層間絶縁層１７のパターニングを行う。ここでは、層間絶縁層１７のうち各メインセル１１１のコンタクト領域９上及びソース領域８の一部上に位置する部分、および、第１分離ボディ領域３１内のコンタクト領域３９の一部上に位置する部分をそれぞれ除去することによって、ソース電極用開口部１７１を形成する。同様に、層間絶縁層１７のうち各センスセル１１２のコンタクト領域９上及びソース領域８の一部上に位置する部分、および、第２分離ボディ領域３２内のコンタクト領域３９の一部上に位置する部分をそれぞれ除去することによって、センス電極用開口部１７２を形成する。
続いて、ソース電極用開口部１７１内にソースコンタクト電極６１、センス電極用開口部１７２内にセンスコンタクト電極６２を形成する。ここでは、まず、例えば厚さ５０〜１００ｎｍ程度のニッケル膜を、層間絶縁層１７上に形成する。次いで、エッチングによって、ソース電極用開口部１７１およびセンス電極用開口部１７２の内部及びその周辺の一部を残して、ニッケル膜を除去する。エッチング後、不活性雰囲気内で、例えば９５０℃、５分間の熱処理を行い、ニッケルを炭化珪素表面と反応させる。これにより、ニッケルシリサイドにより構成されるソースコンタクト電極６１およびセンスコンタクト電極６２を形成する。ソースコンタクト電極６１、センスコンタクト電極６２は、それぞれ、各メインセル１１１およびセンスセル１１２のソース領域８の一部及びコンタクト領域９とオーミック接触を形成する。
また、半導体基板１の裏面上にドレインコンタクト電極６０を形成する。例えば、半導体基板１の裏面に、厚さが１５０ｎｍ程度のチタンを堆積させ、同様の熱処理を行って、チタンを炭化珪素表面と反応させる。これにより、チタンシリサイドにより構成されるドレインコンタクト電極６０を形成する。ドレインコンタクト電極６０は、半導体基板１とオーミック接触を形成する。
続いて、図５Ｊに示すように、層間絶縁層１７上およびソース電極用開口部１７１およびセンス電極用開口部１７２内に、上部配線膜として、厚さ４μｍ程度のアルミニウムを堆積する。続いて、上部配線膜をエッチングすることにより、ソース電極１４およびセンス電極１５を得る。ソース電極１４は、ソース電極用開口部１７１内でソースコンタクト電極６１と接する。センス電極１５は、センス電極用開口部１７２内でセンスコンタクト電極６２と接する。
さらに、図５Ｋに示すように、ドレインコンタクト電極６０上に、例えばＴｉ、Ｎｉ、Ａｇをこの順で積層することにより、ドレイン電極１６を形成する。以上のようにして、半導体装置１０１が製造される。
なお、図示していないが、半導体装置１０２、１０３も上記と同様の方法で製造され得る。ただし、半導体装置１０２の製造方法では、第２炭化珪素半導体層５０を形成後、第２炭化珪素半導体層５０のエッチングを行う。半導体装置１０３の製造方法では、ＪＦＥＴ領域１９の形成工程において、分離領域２３にバリア領域４０を形成しない。
（本発明者による検討結果）
以下、電流センス付き装置のリーク特性についての本発明者による検討結果を説明する。
［リーク電流が生じる要因についての検討結果］
まず、電流センス付き装置に生じるメインーセンス間リーク電流の要因についての検討結果を説明する。
図６Ａは、検討に用いた参考例の半導体装置２０１の模式的な断面図である。参考例の半導体装置２０１は、分離領域２３にバリア領域４０および高濃度第１導電型半導体層５２が形成されていない点で、半導体装置１０１と異なる。第１導電型をｎ型、第２導電型をｐ型とする。
半導体装置２０１では、分離領域２３において、２つのｐ型の分離ボディ領域３０の間（ここでは、第１分離ボディ領域３１と第２分離ボディ領域３２との間）に位置する領域は、ｎ型の低濃度領域であるドリフト領域６である。第１分離ボディ領域３１はソース電極１４と電気的に接続され、第２分離ボディ領域３２はセンス電極１５と電気的に接続されている。参考例では、第１分離ボディ領域３１および第２分離ボディ領域３２と、それらの間に位置するドリフト領域６とで寄生ＰＮＰトランジスタを構成する。また、第２炭化珪素半導体層５０のうち寄生ＰＮＰトランジスタ上に位置する部分は除去されている。このため、第１分離ボディ領域３１および第２分離ボディ領域３２およびそれらの間に位置するドリフト領域６の上面はゲート絶縁膜１２と接している。その他の構成は、半導体装置１０１と同様である。
本発明者は、参考例の半導体装置２０１を試作し、そのリーク特性を測定した。結果を図６Ｂに示す。図６Ｂの横軸はソース電極１４とセンス電極１５との間の電位差Ｖｓｅｎｓｅ、縦軸は、ソース電極１４とセンス電極１５との間のリーク電流値を表している。この結果から、電位差Ｖｓｅｎｓｅが所定の値を超えると、リーク電流が急激に増加することが分かる。
次いで、デバイスシミュレータを用いて、参考例の半導体装置２０１のホール電流密度分布および価電子帯のエネルギーを調べた。デバイスシミュレータによる計算結果を図７Ａおよび図７Ｂに示す。図７Ａは、電位差Ｖｓｅｎｓｅが４Ｖのときの、第１分離ボディ領域３１、ドリフト領域６および第２分離ボディ領域３２からなる寄生ＰＮＰトランジスタのｘ方向に沿った断面におけるホール電流密度の分布を示す。図７Ｂは、電位差Ｖｓｅｎｓｅが１Ｖおよび４Ｖのときの、第１分離ボディ領域３１、ドリフト領域６および第２分離ボディ領域３２表面近傍のｘ方向における価電子帯のエネルギーを示す。なお、図７Ａ中の「ｚ方向」は、第１炭化珪素半導体層５の深さ方向（半導体基板１の主面の法線方向）である。
図７Ａおよび図７Ｂに示す計算結果から分かるように、電位差Ｖｓｅｎｓｅが１Ｖのときには、第２分離ボディ領域３２とドリフト領域６との間にエネルギー障壁が存在しており、第２分離ボディ領域３２内のホールは第１分離ボディ領域３１には流れない。しかし、電位差Ｖｓｅｎｓｅが大きくなると（ここでは４Ｖ）、第２分離ボディ領域３２中の価電子帯エネルギーが小さくなり、エネルギー障壁が消失してしまう。この結果、パンチスルーが生じて、センス電極１５と電気的に接続された第２分離ボディ領域３２から、ソース電極１４と電気的に接続された第１分離ボディ領域３１に、ドリフト領域６を介してリーク電流が流れる。
この検討結果から、ソース電極１４とセンス電極１５との間のリーク電流を低減するためには、パンチスルーを抑制し得るような装置構成を検討する必要があることが分かった。本発明者は、そのような装置構成の検討を重ねた結果、寄生ＰＮＰトランジスタのｎ型領域を高濃度化する、あるいは、ｎ型領域上に高濃度第１導電型半導体層を設けることにより、パンチスルーが抑制され、リーク電流が低減されることを見出した。
以下、これらの装置構成によるリーク電流の低減効果およびその理由を、シミュレーション結果および測定結果に基づいて説明する。
［実施例および比較例の半導体装置のリーク特性］
リーク特性の検討では、図２Ａ、図３および図４に示す半導体装置１０１、１０２、１０３と同様の構成を有する半導体装置を、それぞれ、実施例１〜実施例３とした。また、図６Ａに示す半導体装置２０１と同様の構成を有する半導体装置を比較例１とした。比較例１および実施例１〜３の半導体装置は、バリア領域４０および高濃度第１導電型半導体層５２の有無以外は同様の構成を有する。これらの実施例および比較例の構成を表１にまとめて示す。
Figure 0006653461
＜シミュレーションによる検討結果＞
・高濃度第１導電型半導体層５２によるリーク電流の低減効果
まず、高濃度第１導電型半導体層５２による効果を調べるために、比較例１および実施例３の半導体装置のリーク特性を、デバイスシミュレータを用いて調べた。
図８Ａおよび図８Ｂは、比較例１の半導体装置についての計算結果である。図８Ａは、電位差Ｖｓｅｎｓｅが４Ｖのときの、比較例１の半導体装置の分離領域２３のｘ方向に沿った断面におけるホール電流密度の分布を示す。図８Ｂは、比較例１の半導体装置において、第１炭化珪素半導体層５のうちゲート電極１３の中心の下方に位置する部分の深さ方向（ｚ方向）における価電子帯のエネルギーを示す。同様に、図９Ａおよび図９Ｂは、実施例３の半導体装置についての計算結果である。図９Ａは、電位差Ｖｓｅｎｓｅが４Ｖのときの、実施例３の半導体装置の分離領域２３のｘ方向に沿った断面におけるホール電流密度の分布を示す。図９Ｂは、実施例３の半導体装置において、第１炭化珪素半導体層５のうちゲート電極１３の中心の下方に位置する部分のｚ方向における価電子帯のエネルギーを示す。
本明細書では、分離領域２３において、２つの分離ボディ領域３１、３２の間に位置するドリフト領域６とゲート絶縁膜１２との界面近傍の領域５ｓを「ｎ型表面領域」と呼ぶ。比較例１では、図８Ｂに示すように、ｎ型表面領域５ｓにホールが蓄積されている。このため、図８Ａに示すように、比較例１では、第１炭化珪素半導体層５の表面近傍において、分離ボディ領域３２、ドリフト領域６および分離ボディ領域３１を繋ぐようにホール電流の経路が生じている。
一方、実施例３では、図９Ｂに示すように、ドリフト領域６上に高濃度ｎ型半導体層５２を設けることによって、ドリフト領域６のｎ型表面領域５ｓからホールが消失している。これは、高濃度ｎ型半導体層５２中のｎ型不純物がイオン化し、プラスに帯電することによって、第１炭化珪素半導体層５の表面に蓄積していたホール（プラスの電荷）が反発されるためと考えられるこのため、図９Ａに示すように、分離ボディ領域３１、３２の表面におけるホールの蓄積密度の高い領域は、ドリフト領域６を介して繋がらず、第１炭化珪素半導体層５の表面近傍においてホール電流経路が消失したと考えられる。
図１０は、比較例１および実施例３の半導体装置における、電位差Ｖｓｅｎｓｅとリーク電流との関係を示す計算結果である。比較例１および実施例３の半導体装置では、リーク電流の立ち上がり電圧Ｖａは略同じである。しかしながら、実施例３では、リーク電流値の急激な増加が抑制されており、比較例１よりもリーク電流値が低減されている。これは、上述したホール電流経路の消失によるものと考えられる。
・バリア領域４０によるリーク電流の低減効果
次に、バリア領域４０による効果を調べるために、比較例１および実施例２の半導体装置のリーク特性を、デバイスシミュレータを用いて調べた。
図１１Ａは、実施例２の半導体装置の第１分離ボディ領域３１、バリア領域４０および第２分離ボディ領域３２のｘ方向に沿った断面におけるホール電流密度の分布を示す。図１１Ｂは、実施例２の半導体装置において、第１分離ボディ領域３１、バリア領域４０および第２分離ボディ領域３２表面近傍のｘ方向における価電子帯のエネルギーを示す。図１１Ａおよび図１１Ｂは、いずれも、電位差Ｖｓｅｎｓｅが４Ｖのときの計算結果を示している。比較のため、比較例１の半導体装置における価電子帯のエネルギーも併せて図１１Ｂに示す。
図１１Ａに示すように、実施例２では、電位差Ｖｓｅｎｓｅを増加させても、第１分離ボディ領域３１と第２分離ボディ領域３２との間で空乏層がつながっていない、すなわちパンチスルーが生じていない。これは、分離ボディ領域３０の間の第１導電型領域を高濃度化することで、図１１Ｂに示すように、電位差Ｖｓｅｎｓｅが高い場合でも、第１分離ボディ領域３１とバリア領域４０との境界部分におけるエネルギー障壁を維持できるからと考えられる。
図１２は、比較例１および実施例２の半導体装置における、電位差Ｖｓｅｎｓｅとリーク電流との関係を示す計算結果である。この結果から分かるように、実施例２では、比較例１よりもリーク電流の立ち上がり電圧Ｖａが高電圧側にシフトしている。つまり、実施例２における寄生ＰＮＰトランジスタは、比較例１よりもパンチスルーを起こし難い。従って、バリア領域４０によってパンチスルーが抑制され、この結果、リーク電流を低減できることが分かる。
・高濃度第１導電型半導体層５２およびバリア領域４０によるリーク電流の低減効果
高濃度第１導電型半導体層５２およびバリア領域４０を両方設けることによる効果を調べるために、デバイスシミュレータを用いて、比較例１および実施例１〜３の半導体装置のリーク特性を求めて比較した。
図１３Ａおよび図１３Ｂは、比較例１および実施例１〜３の電位差Ｖｓｅｎｓｅとリーク電流との関係を示す計算結果である。なお、図１３Ａおよび図１３Ｂは、同じ測定結果を示しているが、図１３Ａではリーク電流をログスケール、図１３Ｂではリニアスケールで表している。
この結果から、実施例１の半導体装置では、高濃度第１導電型半導体層５２およびバリア領域４０を両方設けることにより、リーク電流の立ち上がり電圧を高電圧側にシフトさせるとともに、リーク電流の急激な増加を抑制できることが分かる。従って、バリア領域４０および高濃度第１導電型半導体層５２を設けることにより、より顕著な効果が得られることが確認された。
＜測定結果＞
続いて、本発明者は、比較例１および実施例１〜実施例３の半導体装置を試作し、電位差Ｖｓｅｎｓｅとリーク電流との関係を測定した。結果を、図１４Ａおよび図１４Ｂに示す。なお、図１４Ａおよび図１４Ｂは、同じ測定結果を示しているが、図１４Ａではリーク電流をログスケール、図１４Ｂではリニアスケールで表している。
この測定結果は、図１３Ａおよび図１３Ｂに示すシミュレーション結果と略一致している。従って、シミュレーション結果が妥当であること、および、実施例１〜３の構成によってリーク電流を大幅に抑制できることが確認された。
なお、以上の検討結果においては、第１導電型がｎ型であり、第２導電型がｐ型である例について示したが、これに限定されない。第１導電型がｐ型であり、第２導電型がｎ型であってもよい。
（第２の実施形態）
以下、図１５Ａ〜図１５Ｃを参照しながら、第２の実施形態の半導体装置を説明する。
図１５Ａは、第２の実施形態の半導体装置１０４の一部を示す断面図であり、図１ＣのＡ−Ａ’断面に相当する。図１５Ｂは、半導体装置１０４の一部を例示する拡大平面図であり、メイン領域２０、分離領域２３およびセンス領域２１における第１炭化珪素半導体層５の表面を例示している。図１５Ｂには、また、ソース電極１４と第１炭化珪素半導体層５とのコンタクト面１４ｃ、センス電極１５と第１炭化珪素半導体層５とのコンタクト面１５ｃ、および、ゲート層に設けられた複数の開口部１３ｐを破線で示している。図１５Ｃは、半導体装置１０４のセル列Ｃを説明するための模式的な平面図である。
以下では、第１の実施形態の半導体装置１０１と異なる点を主に説明し、同様の構成については説明を省略する。
半導体装置１０４では、分離領域２３において、第１分離ボディ領域３１と第２分離ボディ領域３２との間に他の第３分離ボディ領域３３が配置されている。第１分離ボディ領域３１と第３分離ボディ領域３３との間、および、第２分離ボディ領域３２と第３分離ボディ領域３３との間に、それぞれ、バリア領域４０が形成されている。第１分離ボディ領域３１側に位置するバリア領域４０を「第１バリア領域４１」、第２分離ボディ領域３２側に位置するバリア領域４０を「第２バリア領域４２」と呼ぶ。この例では、各セル列Ｃにおいて、第１分離ボディ領域３１と第２分離ボディ領域３２との間に２つのバリア領域４０が配置されているが、３以上のバリア領域４０が配置されていてもよい。
半導体装置１０４は、図１５Ｂおよび図１５Ｃに示すように、複数のセル列Ｃを有している。複数のセル列Ｃはｙ方向に配列されている。各セル列Ｃは、ｘ方向に配列された複数のメインセル１１１からなるメインセル列Ｃｍと、ｘ方向に配列された複数のセンスセル１１２からなるセンスセル列Ｃｓとを含む。各セル列Ｃは、メインセル列Ｃｍとセンスセル列Ｃｓとの間に、メインセル側から、第１分離ボディ領域３１、第１バリア領域４１、第３分離ボディ領域３３、第２バリア領域４２および第２分離ボディ領域３２をこの順で含んでいる。
隣接する２つのセル列Ｃの第１分離ボディ領域３１は互いに接続されていてもよい。同様に、隣接する２つのセル列Ｃの第２分離ボディ領域３２および第３分離ボディ領域３３も、それぞれ、互いに接続されていてもよい。さらに、隣接する２つのセル列Ｃの第１バリア領域４１は互いに接続されていてもよい。同様に、ｙ方向に隣接する２つのセル列Ｃの第２バリア領域４２は、互いに接続されていてもよい。例えば、第１分離ボディ領域３１、第２分離ボディ領域３２、第３分離ボディ領域３３、第１バリア領域４１、第２バリア領域４２は、セル列Ｃの配列方向と同じ方向（ｙ方向）に連続して形成されていてもよい。これにより、メイン領域２０とセンス領域２１との間にリーク電流が生じるのをより効果的に抑制できる。
より具体的には、図１５Ｂに示すように、第１バリア領域４１および第２バリア領域４２のそれぞれは、セル列Ｃ内に配置された第１部分４０１と、隣接する２つのセル列Ｃの間に配置された第２部分４０２とを有していてもよい。第１部分４０１はｙ方向に延び、第２部分４０２は、隣接する２つのセル列Ｃのバリア領域４０を接続するようにｘ方向に延びていてもよい。
分離ボディ領域３０およびバリア領域４０の配置は、図１５Ｂに示す例に限定されない。例えば、複数のバリア領域４０同士を接続したり、バリア領域４０の間隔を大きくすることにより、より確実にメイン領域２０とセンス領域２１とを電気的に分離できる。
図１６〜図１８は、それぞれ、本実施形態の変形例１〜変形例３の半導体装置を示す平面図である。以下では、図１５Ｂに示す半導体装置１０４の構成と異なる点を説明する。
図１６に示す変形例１の半導体装置では、第１バリア領域４１と第２バリア領域４２とが接続されている。また、第１分離ボディ領域３１と第２分離ボディ領域３２との間に、複数の第３分離ボディ領域３３がｙ方向に離散的に配列されている。隣接する２つの第３分離ボディ領域３３は、バリア領域４０で分離されている。各第３分離ボディ領域３３はバリア領域４０で包囲されていてもよい。
より具体的には、変形例１では、半導体基板１の法線方向から見たとき、各セル列Ｃにおいて、第１バリア領域４１の第１部分４０１と第２バリア領域４２の第１部分４０１とを接続する第３部分４０３がさらに配置されている。第３部分４０３は、当該セル列Ｃと、それに隣接するセル列Ｃとの間に配置されている。
図１７に示す変形例２の半導体装置では、半導体装置１０４と比べて、各セル列Ｃにおいて、第１バリア領域４１と第２バリア領域４２との距離が大きく、これに伴い、第３分離ボディ領域３３のｘ方向の幅も大きい。その他の構造は、半導体装置１０４と同様である。
図１８に示す変形例３の半導体装置では、変形例１の半導体装置と比べて、各セル列Ｃにおいて、第１バリア領域４１と第２バリア領域４２との距離が大きく、これに伴い、第３分離ボディ領域３３のｘ方向の幅も大きい。その他の構造は、変形例１の半導体装置と同様である。
変形例２および変形例３では、第３分離ボディ領域３３はダミーセル２つ分に亘ってｘ方向に延びているが、第３分離ボディ領域３３のｘ方向の幅は、さらに大きくてもよい。
本開示の半導体装置は上述した実施形態に限定されない。本開示の半導体装置は、炭化珪素半導体以外の半導体、例えばシリコン半導体を用いたシリコン半導体装置であってもよい。
本明細書において開示される技術は、例えば、電力変換器に用いられる半導体デバイス用途において有用である。特に、車載用、産業機器用等の電力変換器に搭載するためのパワー半導体デバイス用途において有用である。
１ ：半導体基板
２ ：ソースパッド
３ ：センスパッド
４ ：ゲートパッド
５ ：第１炭化珪素半導体層
６ ：ドリフト領域
７ ：ボディ領域
８ ：ソース領域
９ ：コンタクト領域
１２ ：ゲート絶縁膜
１３ ：ゲート電極
１４ ：ソース電極
１４ｃ ：ソースコンタクト面
１５ ：センス電極
１５ｃ ：センスコンタクト面
１６ ：ドレイン電極
１７ ：層間絶縁層
１９ ：ＪＦＥＴ領域
２０ ：メイン領域
２１ ：センス領域
２３ ：分離領域
３０ ：分離ボディ領域
３１ ：第１分離ボディ領域
３２ ：第２分離ボディ領域
３３ ：第３分離ボディ領域
３９ ：コンタクト領域
４０ ：バリア領域
５０ ：第２炭化珪素半導体層
５１ ：チャネル層
５２ ：高濃度第１導電型半導体層
６０ ：ドレインコンタクト電極
６１ ：ソースコンタクト電極
６２ ：センスコンタクト電極
１０１、１０２、１０３、１０４、２０１ ：半導体装置
１１１ ：メインセル
１１２ ：センスセル
Ｃ ：セル列

Claims (14)

  1. メイン領域と、センス領域と、前記メイン領域と前記センス領域とを電気的に分離する分離領域とを含む半導体装置であって、
    第１導電型の半導体基板と、
    前記半導体基板の主面上に位置する第１の半導体層と、
    前記半導体基板の前記メイン領域に配置され、かつ、互いに並列に接続された複数のメインセルと、
    前記半導体基板の前記センス領域に配置され、かつ、互いに並列に接続された複数のセンスセルと、
    少なくとも一部が前記メイン領域に配置されたソース電極と、
    少なくとも一部が前記センス領域に配置されセンス電極と
    を備え、
    前記複数のメインセルおよび前記複数のセンスセルのそれぞれは、
    前記第１の半導体層内に配置され、かつ、前記第１の半導体層の表面に接する第２導電型のボディ領域と、
    前記ボディ領域内に位置する第１導電型のソース領域と、
    前記第１の半導体層のうち前記ボディ領域および前記ソース領域以外の領域に配置された第１導電型のドリフト領域と、
    前記第１の半導体層上に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に配置されたゲート電極と、
    前記半導体基板の裏面側に配置されたドレイン電極と
    を有し、
    前記複数のメインセルの前記ソース領域は、前記ソース電極と電気的に接続され、
    前記複数のセンスセルの前記ソース領域は、前記センス電極と電気的に接続され、
    前記分離領域は、
    前記第１の半導体層内に配置され、かつ、前記第１の半導体層の表面に接する複数の第２導電型の分離ボディ領域であって、前記ソース電極と電気的に接続された第１分離ボディ領域と、前記センス電極と電気的に接続された第２分離ボディ領域とを含む、複数の分離ボディ領域と、
    前記第１の半導体層内において、前記複数の分離ボディ領域のうち隣接する２つの分離ボディ領域の間に配置され、かつ、前記第１の半導体層の表面に接するバリア領域と
    を有し、
    前記バリア領域は、前記ドリフト領域よりも高い濃度で第１導電型の不純物を含み、
    前記半導体装置は、前記第１の半導体層上であって、かつ、前記バリア領域の少なくとも一部に接して配置された高濃度第１導電型半導体層をさらに備え、前記高濃度第１導電型半導体層は、前記ドリフト領域よりも高い濃度で第１導電型不純物を含む、半導体装置。
  2. メイン領域と、センス領域と、前記メイン領域と前記センス領域とを電気的に分離する分離領域とを含む半導体装置であって、
    第１導電型の半導体基板と、
    前記半導体基板の主面上に位置する第１の半導体層と、
    前記半導体基板の前記メイン領域に配置され、かつ、互いに並列に接続された複数のメインセルと、
    前記半導体基板の前記センス領域に配置され、かつ、互いに並列に接続された複数のセンスセルと、
    少なくとも一部が前記メイン領域に配置されたソース電極と、
    少なくとも一部が前記センス領域に配置されセンス電極と
    を備え、
    前記複数のメインセルおよび前記複数のセンスセルのそれぞれは、
    前記第１の半導体層内に配置され、かつ、前記第１の半導体層の表面に接する第２導電型のボディ領域と、
    前記ボディ領域内に位置する第１導電型のソース領域と、
    前記第１の半導体層のうち前記ボディ領域および前記ソース領域以外の領域に配置された第１導電型のドリフト領域と、
    前記第１の半導体層上に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に配置されたゲート電極と、
    前記半導体基板の裏面側に配置されたドレイン電極と
    を有し、
    前記複数のメインセルの前記ソース領域は、前記ソース電極と電気的に接続され、
    前記複数のセンスセルの前記ソース領域は、前記センス電極と電気的に接続され、
    前記分離領域は、
    前記第１の半導体層内に配置され、かつ、前記第１の半導体層の表面に接する複数の第２導電型の分離ボディ領域であって、前記ソース電極と電気的に接続された第１分離ボディ領域と、前記センス電極と電気的に接続された第２分離ボディ領域とを含む、複数の分離ボディ領域と、
    前記第１の半導体層内において、前記複数の分離ボディ領域のうち隣接する２つの分離ボディ領域の間に配置され、かつ、前記第１の半導体層の表面に接するバリア領域と
    を有し、
    前記バリア領域は、前記ドリフト領域よりも高い濃度で第１導電型の不純物を含み、
    前記半導体基板の前記主面の法線方向から見たとき、前記バリア領域は、前記メイン領域よりも前記センス領域の近くに位置している、半導体装置。
  3. メイン領域と、センス領域と、前記メイン領域と前記センス領域とを電気的に分離する分離領域とを含む半導体装置であって、
    第１導電型の半導体基板と、
    前記半導体基板の主面上に位置する第１の半導体層と、
    前記半導体基板の前記メイン領域に配置され、かつ、互いに並列に接続された複数のメインセルと、
    前記半導体基板の前記センス領域に配置され、かつ、互いに並列に接続された複数のセンスセルと、
    少なくとも一部が前記メイン領域に配置されたソース電極と、
    少なくとも一部が前記センス領域に配置されセンス電極と
    を備え、
    前記複数のメインセルおよび前記複数のセンスセルのそれぞれは、
    前記第１の半導体層内に配置され、かつ、前記第１の半導体層の表面に接する第２導電型のボディ領域と、
    前記ボディ領域内に位置する第１導電型のソース領域と、
    前記第１の半導体層のうち前記ボディ領域および前記ソース領域以外の領域に配置された第１導電型のドリフト領域と、
    前記第１の半導体層上に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に配置されたゲート電極と、
    前記半導体基板の裏面側に配置されたドレイン電極と
    を有し、
    前記複数のメインセルの前記ソース領域は、前記ソース電極と電気的に接続され、
    前記複数のセンスセルの前記ソース領域は、前記センス電極と電気的に接続され、
    前記分離領域は、
    前記第１の半導体層内に配置され、かつ、前記第１の半導体層の表面に接する複数の第２導電型の分離ボディ領域であって、前記ソース電極と電気的に接続された第１分離ボディ領域と、前記センス電極と電気的に接続された第２分離ボディ領域とを含む、複数の分離ボディ領域と、
    前記第１の半導体層内において、前記複数の分離ボディ領域のうち隣接する２つの分離ボディ領域の間に配置され、かつ、前記第１の半導体層の表面に接するバリア領域と
    を有し、
    前記バリア領域は、前記ドリフト領域よりも高い濃度で第１導電型の不純物を含み、
    前記半導体装置は、前記複数のセンスセルのうち隣接する２つのセンスセルにおける前記ボディ領域の間、または前記複数のメインセルのうち隣接する２つのメインセルにおける前記ボディ領域の間に、前記ボディ領域と接して配置されたＪＦＥＴ領域をさらに有し、
    前記ＪＦＥＴ領域および前記バリア領域の深さ方向における第１導電型の不純物の濃度プロファイルは等しい、半導体装置。
  4. メイン領域と、センス領域と、前記メイン領域と前記センス領域とを電気的に分離する分離領域とを含む半導体装置であって、
    第１導電型の半導体基板と、
    前記半導体基板の主面上に位置する第１の半導体層と、
    前記半導体基板の前記メイン領域に配置され、かつ、互いに並列に接続された複数のメインセルと、
    前記半導体基板の前記センス領域に配置され、かつ、互いに並列に接続された複数のセンスセルと、
    少なくとも一部が前記メイン領域に配置されたソース電極と、
    少なくとも一部が前記センス領域に配置されセンス電極と
    を備え、
    前記複数のメインセルおよび前記複数のセンスセルのそれぞれは、
    前記第１の半導体層内に配置され、かつ、前記第１の半導体層の表面に接する第２導電型のボディ領域と、
    前記ボディ領域内に位置する第１導電型のソース領域と、
    前記第１の半導体層のうち前記ボディ領域および前記ソース領域以外の領域に配置された第１導電型のドリフト領域と、
    前記第１の半導体層上に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に配置されたゲート電極と、
    前記半導体基板の裏面側に配置されたドレイン電極と
    を有し、
    前記複数のメインセルの前記ソース領域は、前記ソース電極と電気的に接続され、
    前記複数のセンスセルの前記ソース領域は、前記センス電極と電気的に接続され、
    前記分離領域は、
    前記第１の半導体層内に配置され、かつ、前記第１の半導体層の表面に接する複数の第２導電型の分離ボディ領域であって、前記ソース電極と電気的に接続された第１分離ボディ領域と、前記センス電極と電気的に接続された第２分離ボディ領域とを含む、複数の分離ボディ領域と、
    前記第１の半導体層内において、前記複数の分離ボディ領域のうち隣接する２つの分離ボディ領域の間に配置され、かつ、前記第１の半導体層の表面に接するバリア領域と
    を有し、
    前記バリア領域は、前記ドリフト領域よりも高い濃度で第１導電型の不純物を含み、
    前記半導体基板の前記主面の法線方向から見たとき、前記複数のセンスセルおよび前記複数のメインセルは、第１方向および前記第１方向に交差する方向を第２方向に２次元に配列されており、
    前記半導体装置は、複数のセル列を有し、前記複数のセル列は前記第２方向に配列され、
    前記複数のセル列のそれぞれは、前記第１方向に配列されたメインセルからなるメインセル列と、前記第１方向に配列されたセンスセルからなるセンスセル列と、これらの間に位置する前記第１分離ボディ領域、前記バリア領域および前記第２分離ボディ領域とを含む、半導体装置。
  5. 前記複数のセル列は、前記第２方向に隣接する第１セル列および第２セル列を含み、
    前記バリア領域は、
    前記第１セル列内および前記第２セル列内にそれぞれ配置された第１部分と、
    前記第１セル列と前記第２セル列との間に配置され、かつ、前記第１セル列の前記第１部分と前記第２セル列における前記第１部分とを接続する第２部分と
    を含む、請求項４に記載の半導体装置。
  6. 前記複数の分離ボディ領域は、前記第１分離ボディ領域および前記第２分離ボディ領域の間に配置された少なくとも１つの第３分離ボディ領域をさらに含み、
    前記分離領域は、他のバリア領域をさらに有し、
    前記複数のセル列のそれぞれにおいて、前記メインセル列と前記センスセル列との間に、前記少なくとも１つの第３分離ボディ領域を挟んで前記バリア領域および前記他のバリア領域が配置されている、請求項４に記載の半導体装置。
  7. 前記複数のセル列は、前記第２方向に隣接する第１セル列および第２セル列を含み、
    前記バリア領域は、
    前記第１セル列内および前記第２セル列内にそれぞれ配置された第１部分と、
    前記第１セル列と前記第２セル列との間に配置され、かつ、前記第１セル列の前記第１部分と前記他のバリア領域とを接続する第３部分と
    を含む、請求項６に記載の半導体装置。
  8. メイン領域と、センス領域と、前記メイン領域と前記センス領域とを電気的に分離する分離領域とを含む半導体装置であって、
    第１導電型の半導体基板と、
    前記半導体基板の主面上に位置する第１の半導体層と、
    前記半導体基板の前記メイン領域に配置され、かつ、互いに並列に接続された複数のメインセルと、
    前記半導体基板の前記センス領域に配置され、かつ、互いに並列に接続された複数のセンスセルと、
    少なくとも一部が前記メイン領域に配置されたソース電極と、
    少なくとも一部が前記センス領域に配置されセンス電極と
    を備え、
    前記複数のメインセルおよび前記複数のセンスセルのそれぞれは、
    前記第１の半導体層内に配置され、かつ、前記第１の半導体層の表面に接する第２導電型のボディ領域と、
    前記ボディ領域内に位置する第１導電型のソース領域と、
    前記第１の半導体層のうち前記ボディ領域および前記ソース領域以外の領域に配置された第１導電型のドリフト領域と、
    前記第１の半導体層上に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に配置されたゲート電極と、
    前記半導体基板の裏面側に配置されたドレイン電極と
    を有し、
    前記複数のメインセルの前記ソース領域は、前記ソース電極と電気的に接続され、
    前記複数のセンスセルの前記ソース領域は、前記センス電極と電気的に接続され、
    前記分離領域は、
    前記第１の半導体層内に配置され、かつ、前記第１の半導体層の表面に接する複数の第２導電型の分離ボディ領域であって、前記ソース電極と電気的に接続された第１分離ボディ領域と、前記センス電極と電気的に接続された第２分離ボディ領域とを含む、複数の分離ボディ領域と、
    前記第１の半導体層内において、前記複数の分離ボディ領域のうち隣接する２つの分離ボディ領域の間に配置され、かつ、前記第１の半導体層の表面に接するバリア領域と
    を有し、
    前記バリア領域は、前記ドリフト領域よりも高い濃度で第１導電型の不純物を含み、
    前記半導体基板の前記主面の法線方向から見たとき、前記バリア領域は、前記複数の分離ボディ領域の１つを包囲するように配置されている、半導体装置。
  9. 前記バリア領域の不純物濃度は１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である、請求項１から８のいずれかに記載の半導体装置。
  10. メイン領域と、センス領域と、前記メイン領域と前記センス領域とを電気的に分離する分離領域とを含む半導体装置であって、
    第１導電型の半導体基板と、
    前記半導体基板の主面上に位置する第１の半導体層と、
    前記半導体基板の前記メイン領域に配置され、かつ、互いに並列に接続された複数のメインセルと、
    前記半導体基板の前記センス領域に配置され、かつ、互いに並列に接続された複数のセンスセルと、
    少なくとも一部が前記メイン領域に配置されたソース電極と、
    少なくとも一部が前記センス領域に配置されセンス電極と、
    を備え、
    前記複数のメインセルおよび前記複数のセンスセルのそれぞれは、
    前記第１の半導体層内に配置され、かつ、前記第１の半導体層の表面に接する第２導電型のボディ領域と、
    前記ボディ領域内に位置する第１導電型のソース領域と、
    前記第１の半導体層のうち前記ボディ領域および前記ソース領域以外の領域に配置された第１導電型のドリフト領域と、
    前記第１の半導体層上に、少なくともボディ領域と接して配置された第１導電型のチャネル層と、
    前記チャネル層上に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に配置されたゲート電極と、
    前記半導体基板の裏面側に配置されたドレイン電極と
    を有し、
    前記複数のメインセルの前記ソース領域は、前記ソース電極と電気的に接続され、
    前記複数のセンスセルの前記ソース領域は、前記センス電極と電気的に接続され、
    前記分離領域は、
    前記第１の半導体層内に配置され、かつ、前記第１の半導体層の表面に接する複数の第２導電型の分離ボディ領域であって、前記ソース電極と電気的に接続された第１分離ボディ領域と、前記センス電極と電気的に接続された第２分離ボディ領域とを含む、複数の分離ボディ領域と、
    前記複数の分離ボディ領域のうち隣接する２つの分離ボディ領域の間に位置する第１導電型の領域と、
    前記第１導電型の領域上に配置され、かつ、前記第１導電型の領域よりも高い濃度で第１導電型不純物を含む高濃度第１導電型半導体層と
    を有する、半導体装置。
  11. 前記高濃度第１導電型半導体層の不純物濃度は１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下である、請求項１または１０に記載の半導体装置。
  12. 前記高濃度第１導電型半導体層および前記チャネル層は互いに接続し、第２の半導体層を構成している、請求項１０に記載の半導体装置。
  13. 前記ボディ領域および前記分離ボディ領域の深さ方向における第２導電型の不純物の濃度プロファイルは等しい、請求項１から１２のいずれかに記載の半導体装置。
  14. 前記第１の半導体層は炭化珪素半導体層である、請求項１から１３のいずれかに記載の半導体装置。
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