JP6304878B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

この発明は、半導体装置および半導体装置の製造方法に関する。

従来、プレーナゲート型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を備えた半導体装置として、半導体材料として炭化珪素（ＳｉＣ）半導体を用いた絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ、以下、ＳｉＣ−ＩＧＢＴとする）が試作されている。以下に、従来のプレーナゲート型ＳｉＣ−ＩＧＢＴの構造について説明する。図１４，１５は、従来のプレーナゲート型ＳｉＣ−ＩＧＢＴの構造を示す断面図である。図１４にはｐチャネル型ＩＧＢＴを示し、図１５にはｎチャネル型ＩＧＢＴを示す。

図１４に示すｐチャネル型ＩＧＢＴにおいて、ｐ^-型ドリフト層１０１の一方の表面側には、ｎ型ベース領域１０２、ｐ⁺型エミッタ領域１０３、ゲート絶縁膜１０４およびゲート電極１０５からなるＭＯＳゲート構造と、エミッタ電極１０６とが設けられている。ｐ^-型ドリフト層１０１の他方の表面側には、ｐ型バッファ層１０７、ｎ⁺型コレクタ層１０８およびコレクタ電極１０９が設けられている。図１５に示すｎチャネル型ＩＧＢＴは図１４のｐチャネル型ＩＧＢＴの導電型を反転させた構造である。符号１１１〜１１９は、それぞれｎ^-型ドリフト層、ｐ型ベース領域、ｎ⁺型エミッタ領域、ゲート絶縁膜、ゲート電極、エミッタ電極、ｎ型バッファ層、ｐ⁺型コレクタ層およびコレクタ電極である。

次に、ＩＧＢＴの動作について、ｎチャネル型ＩＧＢＴを例に説明する。ゲート電極１１５に正電圧が印加されると、ｐ型ベース領域１１２の、ゲート電極１１５の直下の領域の表面層に反転層が誘起される。そして、この反転層を介して、ｎ⁺型エミッタ領域１１３からｎ^-型ドリフト層１１１の表面層のｐ型ベース領域１１２に電子が注入される。ｐ型ベース領域１１２に注入された電子は、ｎ^-型ドリフト層１１１を通ってｐ⁺型コレクタ層１１８に到達する。ｐ⁺型コレクタ層１１８からはｎ^-型ドリフト層１１１に向けてホール（正孔）が注入される。これによって、ＩＧＢＴがオン状態に遷移する。オン状態となると、ｎ^-型ドリフト層１１１の内部には電子とホールとが電荷中性条件を満たすように蓄積され、ｎ^-型ドリフト層１１１のキャリア濃度が上昇する。

このため、ｎ^-型ドリフト層１１１における電気伝導度が上昇し（伝導度変調）、所定の電流が流れた際のオン電圧が低減される。ｐ⁺型コレクタ層１１８からｎ^-型ドリフト層１１１に向けてホールが注入されるためには、ｐ⁺型コレクタ層１１８とｎ^-型ドリフト層１１１との間のｐｎ接合に、ビルトイン電圧程度の順方向電圧が印加される必要がある。半導体材料として炭化珪素半導体を用いたバイポーラデバイスでは、ビルトイン電圧が大きいため、電流立ち上がり電圧が高く、オン状態でのオン電圧に占めるビルトイン電圧の割合が大きい。このため、耐圧数ｋＶまでの耐圧クラスにおいては、ビルトイン電圧を有しないユニポーラデバイスが有利である。一方、炭化珪素半導体を用いたバイポーラデバイスは、１０ｋＶ以上の耐圧クラスのデバイスに適している。

ｎ^-型ドリフト層１１１にキャリア（電子、ホール）を蓄積して電気抵抗（オン電圧）を低減させるには、エミッタ側からｎ^-型ドリフト層１１１に電子を効率よく注入し、かつコレクタ側からｎ^-型ドリフト層１１１にホールを効率よく注入することが必要である。コレクタ側からホールを効率よく注入するには、ｐ⁺型コレクタ層１１８の不純物濃度を高くすればよい。一方、エミッタ側電子を効率よく注入するには、キャリア（電子、ホール）をできるだけｎ^-型ドリフト層１１１に閉じ込める、いわゆる電子注入促進（ＩＥ：Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ）効果を高くすればよい。ＩＥ効果は、半導体材料としてシリコン（Ｓｉ）を用いたＩＧＢＴ（以下、Ｓｉ−ＩＧＢＴとする）の特性を向上させるために広く使われている技術である。

ＩＥ効果を持つおもて面素子構造として、次の２つの構造が既に実用化されている。図１６は、従来のトレンチゲート型Ｓｉ−ＩＧＢＴの構造を示す説明図である。図１６には、右側にｎ^-型ドリフト層１１１中のキャリア分布を示し、左側の断面図中にオン状態におけるキャリアの流れを白抜き矢印で示す。図１７は、従来のトレンチゲート型Ｓｉ−ＩＧＢＴの別の一例の構造を示す斜視図である。１つ目の構造は、隣り合うトレンチ（ゲート電極１１５が埋め込まれたトレンチ）間のメサ領域の幅（以下、メサ幅とする）を狭くし、オン状態で、トレンチの底部近傍１１０のｎ^-型ドリフト層１１１にホールを溜め込むＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）構造である（図１６）。２つめの構造は、隣り合うトレンチ間のメサ領域において、ｎ^-型ドリフト層１１１とｐ型ベース領域１１２との間にｎ型キャリア蓄積（ＣＳ：Ｃａｒｒｉｅｒ Ｓｔｏｒｅｄ）層１２０を挿入したＣＳＴＢＴ（Ｃａｒｒｉｅｒ Ｓｔｏｒｅｄ Ｔｒｅｎｃｈ−Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）構造である（図１７）。

すなわち、トレンチゲート型Ｓｉ−ＩＧＢＴは、おもて面素子構造を、メサ幅の狭い構造や、ＣＳ層を設けた構造とすることでＩＥ効果を高めることができる。一方、プレーナゲート型Ｓｉ−ＩＧＢＴは、ＩＥ効果を高めることが難しいため、特性向上に限界がある。また、ＳｉＣ−ＩＧＢＴにおいても、特性を向上させるにはＩＥ効果を高めることが有効である。したがって、プレーナゲート型ＳｉＣ−ＩＧＢＴを超える特性を実現するためには、トレンチゲート型ＳｉＣ−ＩＧＢＴとし、おもて面素子構造を、メサ幅の狭い構造や、ＣＳ層を設けた構造とすることで特性向上が期待される。例えば、メサ幅の狭い構造を適用した場合、メサ領域にホール電流を集中させることで電圧降下を発生させ、トレンチ側壁に形成された電子蓄積層（反転層）からドリフト層への電子注入を促進させる。

ＩＥ効果を持つ半導体装置として、ｎ^-型ドリフト層とｐ型ベース層との間に、ｎ^-型ドリフト層よりも不純物濃度の高いｎ型層が設けられていることで、ｎ^-型ドリフト層におけるキャリア分布が、ダイオードのキャリア分布に近くなり、ターンオフできる電流値を高く維持したまま、オン電圧を低減させた装置が提案されている。（例えば、下記特許文献１参照。）。

また、別の装置として、コレクタ側からエミッタ側に向かって少なくともｐ⁺ｎ^-ｐｎ⁺構造を有するＩＧＢＴにおいて、ｎ^-型層とｐ型層との間に、ｎ^-型層よりも高濃度のｎ型層を設けた装置が提案されている（例えば、下記特許文献２参照。）。

また、別の装置として、次の装置が提案されている。第１の導電型を有する基板上に第２の導電型のドリフト層が設けられている。ドリフト層上には、電流抑制層が設けられている。電流抑制層は、第２の導電型を有し、ドリフト層のドーピング濃度よりも大きなドーピング濃度を有する。第１の導電型を有する井戸領域が、電流抑制層内にある。井戸領域は、電流抑制層の厚さよりも小さな接合深さを有し、電流抑制層は井戸領域の下に横方向に延在する。第２の導電型を有するエミッタ領域が井戸領域内にある（例えば、下記特許文献３参照。）。

また、別の装置として、ＭＯＳトランジスタ部分の構造において、ｎ^-型ドリフト層がｐ型ボディ領域とｐｎ接合を構成する領域付近に比較的高濃度のｎ型不純物拡散領域（埋込拡散層）が設けられた装置が提案されている（例えば、下記特許文献４（第００７９段落、第３９図）参照。）。

また、別の装置として、次の装置が提案されている。ｎ^-型ドリフト層の表面には、ｎ⁺型半導体層（ｎＣＥＬｂ）が設けられている。ｎＣＥＬｂの不純物濃度は、ｎ^-型ドリフト層の不純物濃度よりも高い。ｎＣＥＬｂの表面には、ｎ型半導体層（ｎＣＥＬｕ）が設けられている。ｎＣＥＬｕの不純物濃度は、ｎ^-型ドリフト層の不純物濃度よりも高く、かつｎＣＥＬｂの不純物濃度よりも低い。ｎＣＥＬｕの表面層には、ｐボディ領域が選択的に設けられている（例えば、下記特許文献５参照。）。

また、別の装置として、高不純物濃度のｐ型炭化珪素半導体基板の一方の表面上に積層されるｎ型のドリフト層と、ドリフト層の表面側内部にドリフト層を上下２層に二分するように配置されドリフト層よりも高不純物濃度のｎ型のキャリアストレージ層と、二分されたドリフト層の表面側ドリフト層に配置されるｐ型ベース領域と、ｐ型ベース領域の表面層に配置されるｎ型エミッタ領域と、ｐ型ベース領域の表面上と、ｐ型ベース領域に対して側面で隣接しキャリアストレージ層に対しては主面で接触する表面側ドリフト層の表面上にゲート絶縁膜を介して配置されるゲート電極と、を備えた装置が提案されている（例えば、下記特許文献６参照。）。

また、別の装置として、ｎ^-型Ｓｉ基板上にｎ型電荷蓄積層とｐ型ボディ層とが順に設けられ、トレンチゲートがｐ型ボディ層を貫通するトレンチ内にゲート絶縁膜を介して設けられた装置が提案されている（例えば、下記特許文献７（第００１３段落、第１図）参照。）。

特開平０８−３１６４７９号公報 特開平１０−１７８１７４号公報 特開２００８−２１１１７８号公報 国際公開第２００９／１２２４８６号 特開２０１３−０８９７００号公報 特開２０１３−１４９７９８号公報 特開２０１３−１８７４４０号公報

しかしながら、炭化珪素半導体のビルトイン電圧は大きいため、ｎ^-型ドリフト層にキャリアを注入するためには、ｐ型ベース領域とｎ^-型ドリフト層との間のｐｎ接合に大きな順バイアスをかける必要がある。したがって、上述したメサ幅（隣り合うトレンチ間のメサ領域の幅）の狭いおもて面素子構造を適用したＳｉＣ−ＩＧＢＴでは、メサ領域でのホール電流による電圧降下が炭化珪素半導体のビルトイン電圧未満であった場合、エミッタ側からｎ^-型ドリフト層へのＩＥ（電子注入促進）効果が十分に得られないという問題がある。すなわち、ＳｉＣ−ＩＧＢＴにおいてＩＥ効果を高めるには、Ｓｉ−ＩＧＢＴよりもメサ幅を狭くし、かつトレンチの深さを深くする必要があるが、炭化珪素ウエハへの深いトレンチエッチングは難しく、また、メサ幅の狭いおもて面素子構造を形成するためのパターニングも難しいという問題がある。

また、トレンチゲート型のおもて面素子構造とした場合、デバイスの定常オフ時に、トレンチ底部に高電界が加わり、トレンチの内壁に沿って形成されたゲート絶縁膜が劣化するという問題がある。炭化珪素半導体はアバランシェ降伏を起こす臨界電界強度が高いという特長があるが、ゲート絶縁膜にかかる電界も大きくなるため、ゲート絶縁膜の長期信頼性が低下するという問題がある。

この発明は、上述した従来技術による問題点を解消するため、炭化珪素半導体を用いたトレンチゲート型半導体装置であって、オン電圧が低く、かつゲート絶縁膜の信頼性の高い半導体装置および半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。炭化珪素半導体からなる第１導電型の第１半導体層の一方の面に、前記第１半導体層よりも不純物濃度が高い炭化珪素半導体からなる第１導電型の第２半導体層が設けられている。前記第２半導体層の、前記第１半導体層側に対して反対側の面に、前記第２半導体層よりも不純物濃度が高い炭化珪素半導体からなる第１導電型の第３半導体層が設けられている。前記第３半導体層の、前記第１半導体層側に対して反対側の面に、炭化珪素半導体からなる第２導電型の第４半導体層が設けられている。前記第４半導体層の内部に、第１導電型の第１半導体領域が選択的に設けられている。前記第１半導体層の一方の面に直交する深さ方向に前記第４半導体層、前記第３半導体層および前記第２半導体層を貫通て前記第１半導体層に達する複数のトレンチが設けられている。複数の前記トレンチは、前記第１半導体層の一方の面に平行な第１方向に所定の間隔で設けられている。また、複数の前記トレンチは、前記第１方向に直交し、前記第１半導体層の一方の面に平行な第２方向にストライプ状に延びる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられている。前記第４半導体層の内部に、第２導電型の第２半導体領域が選択的に設けられている。前記第２半導体領域は、前記第４半導体層よりも深さが深く、かつ前記トレンチよりも深さが浅い。また、前記第２半導体領域は、前記第４半導体層よりも不純物濃度が高い。前記トレンチの底部を覆うように、第２導電型の第３半導体領域が設けられている。前記第１半導体層の他方の面に、第２導電型の第５半導体層が設けられている。前記第１半導体領域および前記第２半導体領域に接するエミッタ電極が設けられている。前記第５半導体層に接するコレクタ電極が設けられている。前記第２半導体領域は、前記第２方向に０．５μｍ以上５．０μｍ以下の範囲内の間隔で配置されている。

また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域は、前記第２方向に、前記トレンチの底部に沿って設けられていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域は、前記第１方向に前記トレンチを挟んで対向するように配置されていることを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素半導体からなる第１導電型の第１半導体層の上に、前記第１半導体層よりも不純物濃度が高い炭化珪素半導体からなる第１導電型の第２半導体層を形成する工程を行う。次に、前記第２半導体層の上に、前記第２半導体層よりも不純物濃度が高い炭化珪素半導体からなる第１導電型の第３半導体層を形成する工程を行う。次に、前記第３半導体層の上に、炭化珪素半導体からなる第２導電型の第４半導体層を形成する工程を行う。次に、前記第４半導体層の内部に、前記第４半導体層の深さよりも深く、かつ前記第１半導体層の一方の面に平行な第１方向にストライプ状に延びる平面パターンで、前記第４半導体層よりも不純物濃度が高い第２導電型の第２半導体領域を形成する工程を行う。次に、前記第１半導体層の一方の面に直交する深さ方向に前記第４半導体層を貫通し、前記第２半導体領域の深さよりも深く、かつ前記第１方向に直交し、前記第１半導体層の一方の面に平行な第２方向に延びるストライプ状に複数のトレンチを形成する工程を行う。次に、前記トレンチの底部に露出する半導体部に第２導電型の第３半導体領域を形成する工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する工程を行う。次に、前記第４半導体層の、隣り合う前記トレンチ間に挟まれた部分に第１導電型の第１半導体領域を形成する工程を行う。次に、前記第１半導体層の他方の面に第２導電型の第５半導体層を形成する工程を行う。次に、前記第１半導体領域および前記第２半導体領域に接するエミッタ電極を形成する工程を行う。次に、前記第５半導体層に接するコレクタ電極を形成する工程を行う。

本発明にかかる半導体装置および半導体装置の製造方法によれば、炭化珪素半導体を用いたトレンチゲート型半導体装置において、十分な耐圧を確保することができるとともに、オン電圧を低減させることができる。また、本発明にかかる半導体装置および半導体装置の製造方法によれば、炭化珪素半導体部とゲート絶縁膜との界面における電界を緩和させることができるため、ゲート絶縁膜へのキャリアの飛び込みによるゲート絶縁膜の劣化が起こりにくく、ゲート絶縁膜の長期信頼性を向上させることができるという効果を奏する。

実施の形態にかかる半導体装置の構造を示す斜視図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる半導体装置の製造途中の状態を示す斜視図である。 実施の形態にかかる半導体装置の製造途中の状態を示す斜視図である。 実施の形態にかかる半導体装置の製造途中の状態を示す斜視図である。 実施の形態にかかる半導体装置の製造途中の状態を示す斜視図である。 実施の形態にかかる半導体装置の製造途中の状態を示す斜視図である。 実施の形態にかかる半導体装置の製造途中の状態を示す斜視図である。 実施の形態にかかる半導体装置の製造途中の状態を示す斜視図である。 実施の形態にかかる半導体装置の製造途中の状態を示す斜視図である。 耐圧１３ｋＶクラスの単位セル構造を示す斜視図である。 従来のプレーナゲート型ＳｉＣ−ＩＧＢＴの構造を示す断面図である。 従来のプレーナゲート型ＳｉＣ−ＩＧＢＴの構造を示す断面図である。 従来のトレンチゲート型Ｓｉ−ＩＧＢＴの構造を示す説明図である。 従来のトレンチゲート型Ｓｉ−ＩＧＢＴの別の一例の構造を示す斜視図である。

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。

（実施の形態）
実施の形態にかかる半導体装置の構造について、炭化珪素（ＳｉＣ）半導体を用いたｎチャネル型ＳｉＣ−ＩＧＢＴを例に説明する。図１は、実施の形態１にかかる半導体装置の構造を示す斜視図である。図１に示す半導体装置は、ｎ^-型ドリフト層（第１半導体層）２上に順に積層され、隣り合うトレンチ８間のメサ領域に配置されたｐ型ベース層（第４半導体層）５と、ｎ^-型ドリフト層２とｐ型ベース層５との間にｎ^-型ドリフト層２側から順に設けられた高濃度ｎ型ドリフト層（第２半導体層）３およびｎ⁺型キャリア蓄積（ＣＳ）層（第３半導体層）４と、ｐ型ベース層５の内部に設けられたｐ⁺型ボディ領域（第２半導体領域）７と、トレンチ８の底部付近に設けられたフローティング電位（電気的にフローティング）のｐ型ガード領域（第３半導体領域）１１と、を備えたトレンチゲート型ＳｉＣ−ＩＧＢＴである。

具体的には、炭化珪素半導体からなるｎ型半導体基板（以下、ｎ型ＳｉＣ基板とする）１のおもて面上に、ｎ^-型ドリフト層２、高濃度ｎ型ドリフト層３、ｎ⁺型ＣＳ層４およびｐ型ベース層５となる各炭化珪素エピタキシャル層が順に積層されている。ｎ型ＳｉＣ基板１は、オフ時にエミッタ側のｐｎ接合から伸びる空乏層が後述するｐ⁺型コレクタ層１５に達しないように抑制するフィールドストップ（ＦＳ：Ｆｉｅｌｄ Ｓｔｏｐ）層として機能する。ｎ^-型ドリフト層２には、定常オン状態においてキャリア（電子、ホール）が蓄積される。高濃度ｎ型ドリフト層３およびｎ⁺型ＣＳ層４は、ＩＥ効果を高める機能を有する。

高濃度ｎ型ドリフト層３の不純物濃度は、例えば５×１０¹⁴／ｃｍ³以上１．０×１０¹⁷／ｃｍ³以下であるのがよい。ｎ⁺型ＣＳ層４の不純物濃度は、例えば５．０×１０¹⁴／ｃｍ³以上５．０×１０¹⁸／ｃｍ³以下であるのがよい。好ましくは、ｎ⁺型ＣＳ層４は、例えば１．０×１０¹⁷／ｃｍ³以上の高不純物濃度であり、かつその厚さを０．５μｍ以上とするのがよい。高濃度ｎ型ドリフト層３およびｎ⁺型ＣＳ層４の不純物濃度を上記範囲内に設定することにより、エミッタ側からｎ^-型ドリフト層２への電子注入を増やすことができる。炭化珪素半導体はアバランシェ降伏を起こす臨界電界強度がシリコン（Ｓｉ）半導体よりも１桁高いため、メサ領域に高不純物濃度のｎ⁺型ＣＳ層４を設けたとしても、素子耐圧が大きく劣化することを防止することができる。したがって、十分な耐圧を維持することができるとともに、ＩＥ効果を高めてオン電圧を低減することができる。

トレンチ８は、深さ方向に少なくともｐ型ベース層５を貫通してｎ⁺型ＣＳ層４に達する深さで設けられている。深さ方向とは、ｎ型ＳｉＣ基板１上にｎ^-型ドリフト層２、高濃度ｎ型ドリフト層３、ｎ⁺型ＣＳ層４およびｐ型ベース層５が積層されてなるＳｉＣエピタキシャル基板（半導体チップ）のおもて面から裏面に向かう方向である。図１には、深さ方向にｐ型ベース層５、ｎ⁺型ＣＳ層４および高濃度ｎ型ドリフト層３を貫通してｎ^-型ドリフト層２に達するトレンチ８を図示する。トレンチ８の深さは、トレンチ８によってｐ型ベース層５が複数に分割されていればよく、例えば、設計条件に基づいて決定されるｐ型ベース層５とｐ型ガード領域１１との距離に応じて種々変更可能である。トレンチ８は、例えばストライプ状の平面パターンで複数配置されている。

トレンチ８によってｐ型ベース層５が複数に分割されることで、隣り合うトレンチ８間に挟まれたメサ領域を単位セルとする複数のエミッタ構造が形成される。隣り合うトレンチ８間の間隔、すなわちメサ領域の、トレンチ８が並ぶ方向（以下、トレンチ短手方向とする）の幅（メサ幅）は、例えば１．６μｍと非常に狭い。このため、トレンチ８間に挟まれたｎ⁺型ＣＳ層４は上述したように高不純物濃度であるにもかかわらず空乏化しやすく、素子耐圧は劣化しない。

トレンチ８の内部には、トレンチ８の内壁に沿ってゲート絶縁膜９が設けられ、ゲート絶縁膜９の内側にゲート電極１０が設けられている。ｐ型ベース層５の内部には、ｎ⁺⁺型エミッタ領域（第１半導体領域）６およびｐ⁺型ボディ領域７が選択的に設けられている。隣り合うトレンチ８間の各メサ領域において、ｎ⁺⁺型エミッタ領域６とｐ⁺型ボディ領域７とは、トレンチ８が並ぶ方向（トレンチ短手方向）と直交する方向（以下、トレンチ長手方向とする）に交互に繰り返し配置されている。ｎ⁺⁺型エミッタ領域６およびｐ⁺型ボディ領域７は、トレンチ８の側壁のゲート絶縁膜９を介してゲート電極１０に対向する。

ｐ⁺型ボディ領域７の深さは、ｐ型ベース層５の深さよりも深く、かつトレンチ８の深さよりも浅い。すなわち、ｐ⁺型ボディ領域７は少なくともｐ型ベース層５を貫通して複数に分割していればよく、ｐ⁺型ボディ領域７の深さは設計条件に合わせて種々変更可能である。図１には、深さ方向にｐ型ベース層５、ｎ⁺型ＣＳ層４および高濃度ｎ型ドリフト層３を貫通してｎ^-型ドリフト層２に達するｐ⁺型ボディ領域７を図示する。ｐ⁺型ボディ領域７を設けることで、ｐ型ベース層５はトレンチ長手方向に隣り合うｐ⁺型ボディ領域７間に挟まれた状態となっている。このため、ｐ型ベース層５は、比較的低不純物濃度であるものの空乏化しにくく、素子耐圧が十分に確保される。各メサ領域におけるｎ⁺⁺型エミッタ領域６およびｐ⁺型ボディ領域７の配置パターンはそれぞれ同じであってもよい。

トレンチ長手方向に隣り合うｐ⁺型ボディ領域７間の間隔は、例えば０．５μｍ以上５．０μｍ以下であるのがよい。その理由は、次の通りである。トレンチ長手方向に隣り合うｐ⁺型ボディ領域７間の間隔が０．５μｍ未満である場合、定常オン状態の時に、ｐ型ベース層５の、トレンチ８の側壁付近に形成される反転層（チャネル）のチャネル密度が低減し、オン電圧が上昇するからである。一方、トレンチ長手方向に隣り合うｐ⁺型ボディ領域７間の間隔が５．０μｍを超える場合、電界緩和効果がなくなり、耐圧が低下するからである。

トレンチ８の底部の直下（ｎ型ＳｉＣ基板１側）のＳｉＣ半導体部（図１ではｎ^-型ドリフト層２）には、トレンチ８の底部を覆うようにフローティング電位のｐ型ガード領域１１が設けられている。ｐ型ガード領域１１は、トレンチ８の底部に沿って設けられ、トレンチ８の底部全体を覆う。ｐ型ガード領域１１は、ゲート絶縁膜９にかかる電界を緩和する機能を有する。ｐ型ガード領域１１とｐ型ベース層５との深さ方向の距離は、十分大きくするのが好ましい。その理由は、次の通りである。ｐ型ガード領域１１とｐ型ベース層５との深さ方向の距離が短い（すなわちトレンチ８の深さが浅い）場合、定常オン状態においてコレクタ側（後述するｐ⁺型コレクタ層１５）からｎ^-型ドリフト層２に注入されたホール（正孔）がｐ型ガード領域１１を経由してｐ型ベース層５に流入してしまい、ｎ⁺型ＣＳ層４を経由する距離が短くなる。これは実質的にｎ⁺型ＣＳ層４の厚さが薄いことと同じであり、ＩＥ効果が低くなってしまうことで、ｎ^-型ドリフト層２へのキャリアの蓄積が妨げられるからである。

エミッタ電極１３は、深さ方向に層間絶縁膜１２を貫通するコンタクトホールを介してｎ⁺⁺型エミッタ領域６およびｐ⁺型ボディ領域７に接するとともに、層間絶縁膜１２によってゲート電極１０と電気的に絶縁されている。ｎ型ＳｉＣ基板１の裏面の表面層には、ｐ型バッファ層１４が設けられている。また、ｎ型ＳｉＣ基板１の裏面の表面層には、基板裏面からｐ型バッファ層１４よりも浅く、ｐ⁺型コレクタ層１５が設けられている。ｎ型ＳｉＣ基板１の裏面全体、すなわちｐ⁺型コレクタ層１５の表面全体に、コレクタ電極１６が設けられている。

ｐ型バッファ層１４およびｐ⁺型コレクタ層１５には、後述するように活性化のための熱処理が行われず、結晶欠陥が残存している。このため、定常オン状態においては、ｐ型バッファ層１４の内部で電子とホールとが再結合しやすく、エミッタ側からコレクタ側へ向かって流れる電子はｐ⁺型コレクタ層１５まで到達しにくい。すなわち、ｐ型バッファ層１４はフィールドストップ層として機能する。このため、高不純物濃度のｐ⁺型コレクタ層１５から多量のホールがｎ^-型ドリフト層２に注入されることがないため、コレクタ側のキャリア量を抑制することができる。その結果、ターンオフ時の損失を低減することができる。

次に、実施の形態にかかる半導体装置の製造方法について、耐圧１３ｋＶクラスのｎチャネル型ＳｉＣ−ＩＧＢＴを作製（製造）する場合を例に説明する。図２〜４は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。図５〜１２は、実施の形態にかかる半導体装置の製造途中の状態を示す斜視図である。まず、図２に示すように、例えば窒素（Ｎ）などのｎ型不純物を４．０×１０¹⁵／ｃｍ³ドープした炭化珪素半導体からなる厚さ３５０μｍのｎ型ＳｉＣ基板１（ＳｉＣウエハ）を開始材料（開始基板）として用意する。

次に、図３に示すように、ｎ型ＳｉＣ基板１のおもて面に、例えば窒素などのｎ型不純物を５．０×１０¹⁴／ｃｍ³ドープした厚さ１２０μｍのｎ^-型エピタキシャル層を成長させてｎ^-型ドリフト層２とする。ｎ型ＳｉＣ基板１のおもて面は、例えば（０００−１）面（いわゆるＣ面）であってもよい。次に、ｎ^-型ドリフト層２上に、例えば窒素などのｎ型不純物を１．０×１０¹⁶／ｃｍ³ドープした厚さ１．８μｍのｎ型エピタキシャル層を成長させて高濃度ｎ型ドリフト層３とする。次に、図４に示すように、高濃度ｎ型ドリフト層３上に、例えば窒素などのｎ型不純物を７．０×１０¹⁷／ｃｍ³ドープした厚さ０．５μｍのｎ⁺型エピタキシャル層を成長させてｎ⁺型ＣＳ層４とする。

次に、ｎ⁺型ＣＳ層４上に、例えばアルミニウム（Ａｌ）などのｐ型不純物を２．５×１０¹⁷／ｃｍ³ドープした厚さ０．７μｍのｐ型エピタキシャル層を成長させてｐ型ベース層５とする。これにより、ｎ型ＳｉＣ基板１上にｎ^-型ドリフト層２、高濃度ｎ型ドリフト層３、ｎ⁺型ＣＳ層４およびｐ型ベース層５が積層されてなるＳｉＣエピタキシャル基板（ＳｉＣエピタキシャルウエハ）が作製される。次に、図５に示すように、ＳｉＣエピタキシャル基板のおもて面（ｐ型ベース層５側の面）上に、例えば厚さ０．８μｍの酸化膜２１を堆積する。次に、酸化膜２１をパターニングして、スクライブ領域の一部の領域（不図示）を露出させる。スクライブ領域とは、ＳｉＣウエハを個々のチップ状に切断（ダイシング）するときの切断部である。

次に、酸化膜２１の残部をマスクとしてＳｉＣ半導体部（すなわちｐ型ベース層５）をエッチングし、スクライブ領域の一部に深さ０．５μｍのアライメントマーカ（不図示）を形成する。このアライメントマーカは、後の工程において、ＳｉＣエピタキシャル基板の水平方向の位置とフォトマスクの位置とを合わせるための目印となる位置認識用のパターンである。次に、酸化膜２１をパターニングして、例えば２．４μｍのピッチで幅０．８μｍのストライプ状に開口部を形成する。

次に、図６に示すように、酸化膜２１の残部をマスクとしてＳｉＣ半導体部に例えば５．０×１０¹⁵／ｃｍ²のドーズ量のアルミニウムなどのｐ型不純物をイオン注入し、ストライプ状にｐ⁺型ボディ領域７を形成する。ｐ⁺型ボディ領域７を形成するためのイオン注入は、例えば５００ｋｅＶ以上７５０ｋｅＶ以下の範囲内の異なる加速エネルギーで５段階のイオン注入を行う多段イオン注入であってもよい。

次に、酸化膜２１をすべて除去した後、図７に示すように、ＳｉＣエピタキシャル基板のおもて面に、新たに例えば厚さ０．８μｍの酸化膜２２を堆積する。次に、酸化膜２２をパターニングして、ストライプ状のｐ⁺型ボディ領域７が延びる方向と直交する方向に延びる例えば２．４μｍのピッチで幅０．５μｍのストライプ状に開口部を形成する。次に、酸化膜２２の残部をマスクとしてＳｉＣ半導体部をエッチングし、例えば深さ１．３μｍのトレンチ８を形成する。

次に、図８に示すように、熱酸化により、トレンチ８の内壁に沿って例えば厚さ５０ｎｍの酸化膜（不図示）を形成する。次に、酸化膜２２の残部をマスクとして、トレンチ８の内壁の酸化膜越しに例えば５．０×１０¹⁵／ｃｍ²のドーズ量のアルミニウムなどのｐ型不純物をイオン注入し、トレンチ８の底部のＳｉＣ半導体部にｐ型ガード領域１１を形成する。ｐ型ガード領域１１を形成するためのイオン注入は、例えば３０ｋｅＶ以上１５０ｋｅＶ以下の範囲内の異なる加速エネルギーで５段階のイオン注入を行う多段イオン注入であってもよい。

次に、トレンチ８の内壁の酸化膜をすべて除去した後、トレンチ８の内壁に沿って例えば厚さ０．１μｍの酸化膜（ＳｉＯ₂）を堆積してゲート絶縁膜９とする。次に、例えば一酸化窒素（ＮＯ）ガスによりゲート絶縁膜９の表面に窒化処理を施す。次に、図９に示すように、トレンチ８の内部の、ゲート絶縁膜９の内側にポリシリコン（ｐｏｌｙ−Ｓｉ）層を埋め込む。次に、エッチバックによりＳｉＣエピタキシャル基板上の余分なポリシリコンを除去し、トレンチ８の内部にゲート電極１０となるポリシリコン層を残す。

次に、酸化膜２２をすべて除去した後、図１０に示すように、ＳｉＣエピタキシャル基板のおもて面に、新たに例えば厚さ０．４μｍの酸化膜２３を堆積する。次に、酸化膜２３をパターニングしてｐ型ベース層５を露出させる。前の工程においてｐ⁺型ボディ領域７およびトレンチ８が互いに直交するストライプ状に形成されたことで、ｐ型ベース層５はマトリクス状に配置された状態となっている。このため、ｐ型ベース層５が露出するように酸化膜２３をパターニングすることにより、酸化膜２３にはマトリクス状に開口部が形成され、格子状に酸化膜２３の残部が残る。

次に、酸化膜２３の残部をマスクとして例えば５．０×１０¹⁵／ｃｍ²のドーズ量のリン（Ｐ）などのｎ型不純物をイオン注入する。次に、例えば１７００℃のアニール（熱処理）により結晶欠陥を回復させるとともに、ｐ型ベース層５に注入されたｎ型不純物を活性化させることでｎ⁺⁺型エミッタ領域６を形成する。次に、酸化膜２３をすべて除去した後、図１１に示すように、ＳｉＣエピタキシャル基板のおもて面に、層間絶縁膜１２として、厚さ０．２μｍの高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜と、厚さ０．６μｍのＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜とを順に成長させる。

次に、層間絶縁膜１２をパターニングし、トレンチ長手方向に延びる例えば幅１．０μｍのストライプ状のコンタクトホールを形成してｎ⁺⁺型エミッタ領域６およびｐ⁺型ボディ領域７を露出させる。次に、ｐ⁺型ボディ領域７とのコンタクト（電気的接触部）を確保するために、スパッタリング法により、ＳｉＣエピタキシャル基板のおもて面に例えば厚さ５０ｎｍのアルミニウム膜（不図示）を形成する。次に、アルミニウム膜をパターニングして、ｐ⁺型ボディ領域７上のアルミニウム膜を残し、ｐ⁺型ボディ領域７上以外の部分のアルミニウム膜を除去する。次に、ｎ⁺⁺型エミッタ領域６とのコンタクトを確保するために、スパッタリング法により、ＳｉＣエピタキシャル基板のおもて面に例えば厚さ５０ｎｍのニッケル（Ｎｉ）膜（不図示）を形成する。以下、ｐ⁺型ボディ領域７およびｎ⁺⁺型エミッタ領域６との各コンタクトを確保するためのアルミニウム膜およびニッケル膜をおもて面メタルとする。

次に、ＳｉＣエピタキシャル基板のおもて面をレジスト保護膜（不図示）で保護した後に、図１２に示すように、ＳｉＣエピタキシャル基板の裏面（すなわちｎ型ＳｉＣ基板１の裏面）側から研削していき、半導体装置として用いる製品厚さの位置まで研削する。このとき、ＳｉＣエピタキシャル基板の厚さ（ｎ型ＳｉＣ基板１、ｎ^-型ドリフト層２、高濃度ｎ型ドリフト層３、ｎ⁺型ＣＳ層４およびｐ型ベース層５の総厚さ）が例えば１６０μｍになるまで研削する。次に、機械的研磨により、ｎ型ＳｉＣ基板１の厚さをさらに薄くし、ＳｉＣエピタキシャル基板の厚さを１４０μｍにまで薄くする。ここまでの工程で、ｎ型ＳｉＣ基板１の残りの厚さは例えば２０μｍである。

次に、例えば、基板温度を５００℃とし、１．０×１０¹³／ｃｍ²のドーズ量のアルミニウムなどのｐ型不純物を６００ｋｅＶの加速エネルギーでイオン注入して、ＳｉＣエピタキシャル基板の裏面の表面層にｐ型バッファ層１４を形成する。次に、基板温度を５００℃とし、５．０×１０¹⁵／ｃｍ²のドーズ量のアルミニウムなどのｐ型不純物を３０ｋｅＶの加速エネルギーでイオン注入して、ｐ型バッファ層１４の表面層にｐ⁺型コレクタ層１５を形成する。ｐ型バッファ層１４およびｐ⁺型コレクタ層１５に対しては活性化のためのアニール（熱処理）を行わず、ｐ型バッファ層１４およびｐ⁺型コレクタ層１５に結晶欠陥を残存させる。

次に、ｐ⁺型コレクタ層１５とのコンタクトを確保するために、スパッタリング法により、ｐ⁺型コレクタ層１５の表面全体に、アルミニウム膜（不図示）およびニッケル膜（不図示）を順に形成する。以下、ｐ⁺型コレクタ層１５とのコンタクトを確保するためのアルミニウム膜およびニッケル膜からなる積層膜を裏面メタルとする。次に、基板おもて面のレジスト保護膜を除去した後、例えばランプアニールなどによってＳｉＣエピタキシャル基板のおもて面および裏面にそれぞれ形成されたおもて面メタル、エミッタ電極１３、および裏面メタルをシンタリング（熱処理）する。

次に、スパッタリング法により、ＳｉＣエピタキシャル基板のおもて面に、例えば５μｍのアルミニウム層を形成し、このアルミニウム層をパターニングすることによりエミッタ電極１３を形成する。次に、ＳｉＣエピタキシャル基板のおもて面に、例えばポリイミド膜（不図示）を形成する。次に、ポリイミド膜をパターニングしてエミッタ電極１３の一部を電極パッドとして露出させた後、ポリイミド膜をキュア（焼成）する。次に、ＳｉＣエピタキシャル基板の裏面に、チタン（Ｔ）、ニッケルおよび金（Ａｕ）が積層されてなるコレクタ電極１６を形成する。その後、ＳｉＣエピタキシャル基板を個々のチップ状にダイシングすることで、図１に示すＳｉＣ−ＩＧＢＴチップが完成する。

次に、上述した実施の形態にかかる半導体装置の製造方法にしたがい耐圧１３ｋＶクラスのＳｉＣ−ＩＧＢＴ（以下、実施例とする）を作製し、このＳｉＣ−ＩＧＢＴのオン電圧およびゲート絶縁膜９の最大電界強度について検証した。図１３は、耐圧１３ｋＶクラスの単位セル構造を示す斜視図である。実施例の各部の寸法および不純物濃度は次の値とした。図１３に示すように、トレンチ８の深さｔ１を、ｎ⁺⁺型エミッタ領域６、ｐ型ベース層５およびｎ⁺型ＣＳ層４を貫通して高濃度ｎ型ドリフト層３に達する深さとした。具体的には、トレンチ８の深さｔ１は１．３μｍである。ｐ型ベース層５の厚さｔ２および不純物濃度を、それぞれ０．７μｍおよび２．５×１０¹⁷／ｃｍ³とした。ここでｐ型ベース層５の厚さｔ２とは、ｐ型ベース層５の表面層にｎ⁺⁺型エミッタ領域６を形成した後に、ｎ⁺⁺型エミッタ領域６の直下（ｎ型ＳｉＣ基板１側）に残る部分の厚さである。ｐ⁺型ボディ領域７の厚さｔ３および不純物濃度を、それぞれ０．８μｍおよび５．０×１０¹⁹／ｃｍ³とした。ｐ型ガード領域１１とｐ型ベース層５との深さ方向の距離ｔ４を０．３μｍとした。図１３において符号１２ａはコンタクトホールである。

この実施例において、ジャンクション（ｐｎ接合部）温度が室温（例えば２５℃）であるときの最大耐圧は１６．５ｋＶであり、ジャンクション温度２５０℃および定格電流１００Ａ／ｃｍ²におけるオン電圧は３．３Ｖと低い値であることが発明者によって確認されている。コレクタ電極１６に１６．５ｋＶを印加したときのブレークダウン（電圧降下）時におけるトレンチ８の側壁付近のＳｉＣ半導体部とゲート絶縁膜９との界面の最大電界強度は０．９ＭＶ／ｃｍと非常に低い値であることが発明者によって確認されている。これにより、ゲート絶縁膜９へのキャリアの飛び込みによる膜質劣化を防止することができることが確認された。

以上、説明したように、実施の形態によれば、所定の深さのｐ⁺型ボディ領域を設けることによってｐ型ベース層を分割し、トレンチ長手方向に隣り合うｐ⁺型ボディ領域間にｐ型ベース層が挟まれた状態とすることで、ｐ型ベース層を空乏化しにくくすることができ、素子耐圧を十分に確保することができる。また、実施の形態によれば、ｎ^-型ドリフト層とｎ⁺型ＣＳ層との間に高濃度ｎ型ドリフト層を設けることにより、メサ領域でのホール電流による電圧降下を炭化珪素半導体のビルトイン電圧以上とすることができるため、従来よりもＩＥ効果を高めることができ、オン電圧を低減させることができる。また、実施の形態によれば、トレンチの底部付近にｐ型ガード領域を設けることにより、炭化珪素半導体部とゲート絶縁膜との界面における電界を緩和させることができるため、ゲート絶縁膜へのキャリアの飛び込みによるゲート絶縁膜の劣化が起こりにくく、ゲート絶縁膜の長期信頼性を向上させることができる。

以上において本発明は種々変更可能であり、上述した実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置などに使用されるパワー半導体装置に有用であり、特に炭化珪素半導体材料を用いたトレンチゲート型の絶縁ゲート型ＩＧＢＴに適している。

１ ｎ型ＳｉＣ基板
２ ｎ^-型ドリフト層
３ 高濃度ｎ型ドリフト層
４ ｎ⁺型ＣＳ層
５ ｐ型ベース層
６ ｎ⁺⁺型エミッタ領域
７ ｐ⁺型ボディ領域
８ トレンチ
９ ゲート絶縁膜
１０ ゲート電極
１１ ｐ型ガード領域
１２ 層間絶縁膜
１３ エミッタ電極
１４ ｐ型バッファ層
１５ ｐ⁺型コレクタ層
１６ コレクタ電極

Claims (4)

1. 炭化珪素半導体からなる第１導電型の第１半導体層と、
   前記第１半導体層の一方の面に設けられた、前記第１半導体層よりも不純物濃度が高い炭化珪素半導体からなる第１導電型の第２半導体層と、
   前記第２半導体層の、前記第１半導体層側に対して反対側の面に設けられた、前記第２半導体層よりも不純物濃度が高い炭化珪素半導体からなる第１導電型の第３半導体層と、
   前記第３半導体層の、前記第１半導体層側に対して反対側の面に設けられた炭化珪素半導体からなる第２導電型の第４半導体層と、
   前記第４半導体層の内部に選択的に設けられた第１導電型の第１半導体領域と、
   前記第１半導体層の一方の面に直交する深さ方向に前記第４半導体層、前記第３半導体層および前記第２半導体層を貫通して前記第１半導体層に達し、かつ前記第１半導体層の一方の面に平行な第１方向に所定の間隔で設けられ、かつ前記第１方向に直交し、前記第１半導体層の一方の面に平行な第２方向にストライプ状に延びる複数のトレンチと、
   前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
   前記第４半導体層の内部に選択的に設けられた、前記第４半導体層よりも深さが深く、前記トレンチよりも深さが浅く、かつ前記第４半導体層よりも不純物濃度が高い第２導電型の第２半導体領域と、
   前記トレンチの底部を覆うように設けられた第２導電型の第３半導体領域と、
   前記第１半導体層の他方の面に設けられた第２導電型の第５半導体層と、
   前記第１半導体領域および前記第２半導体領域に接するエミッタ電極と、
   前記第５半導体層に接するコレクタ電極と、
   を備え、
   前記第２半導体領域は、前記第２方向に０．５μｍ以上５．０μｍ以下の範囲内の間隔で配置されていることを特徴とする半導体装置。
2. 前記第３半導体領域は、前記第２方向に、前記トレンチの底部に沿って設けられていることを特徴とする請求項１に記載の半導体装置。
3. 前記第２半導体領域は、前記第１方向に前記トレンチを挟んで対向するように配置されていることを特徴とする請求項１または２に記載の半導体装置。
4. 炭化珪素半導体からなる第１導電型の第１半導体層の上に、前記第１半導体層よりも不純物濃度が高い炭化珪素半導体からなる第１導電型の第２半導体層を形成する工程と、
   前記第２半導体層の上に、前記第２半導体層よりも不純物濃度が高い炭化珪素半導体からなる第１導電型の第３半導体層を形成する工程と、
   前記第３半導体層の上に、炭化珪素半導体からなる第２導電型の第４半導体層を形成する工程と、
   前記第４半導体層の内部に、前記第４半導体層の深さよりも深く、かつ前記第１半導体層の一方の面に平行な第１方向にストライプ状に延びる平面パターンで、前記第４半導体層よりも不純物濃度が高い第２導電型の第２半導体領域を形成する工程と、
   前記第１半導体層の一方の面に直交する深さ方向に前記第４半導体層を貫通し、前記第２半導体領域の深さよりも深く、かつ前記第１方向に直交し、前記第１半導体層の一方の面に平行な第２方向に延びるストライプ状に複数のトレンチを形成する工程と、
   前記トレンチの底部に露出する半導体部に第２導電型の第３半導体領域を形成する工程と、
   前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する工程と、
   前記第４半導体層の、隣り合う前記トレンチ間に挟まれた部分に第１導電型の第１半導体領域を形成する工程と、
   前記第１半導体層の他方の面に第２導電型の第５半導体層を形成する工程と、
   前記第１半導体領域および前記第２半導体領域に接するエミッタ電極を形成する工程と、
   前記第５半導体層に接するコレクタ電極を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。

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