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JP6653769B2 - 負荷駆動装置 - Google Patents
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Description

本発明は、素子間絶縁分離構造の１つであるＤｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ（以下ＤＴＩという）を備える半導体チップにより構成される負荷駆動装置に関し、特に、駆動回路を有する負荷駆動装置及びそれを用いる車載用電子制御ユニットに関する。
車両に搭載される電子制御ユニットは、各種制御対象が電子制御されるようになるに従い、電気信号を機械的運動や油圧に変換するためのモータやソレノイドなどの電動アクチュエータが広く用いられるようになっている。これらの電動アクチュエータを駆動するために、半導体チップにより構成される駆動回路を有する負荷駆動装置が用いられる。
これらの負荷駆動装置の半導体チップでは、駆動回路を半導体チップ内に集積する際、ノイズの遮断、電位差の保持を目的として、絶縁分離方法の１つであるＤＴＩが用いられる。
本技術分野の背景技術として、例えば、特許文献１のような技術がある。特許文献１には「主表面に溝を有する半導体基板と、前記半導体基板の主表面に形成され、かつ導電部分を有する素子とを備え、前記溝は前記素子を平面視において取り囲むように形成されており、さらに前記素子上を覆うように、かつ前記溝内に中空を形成するように前記素子上および前記溝内に形成された絶縁膜を備え、前記絶縁膜は前記導電部分に達する孔を有する、半導体装置」が開示されている。
また、特許文献２には「支持基板と、埋め込み絶縁膜と、半導体層とがこの順で積層された構成を有する半導体基板と、前記半導体層の主表面に形成され、かつ導電部分を有する素子とを備え、前記素子を平面視において取り囲むように、かつ前記半導体層の前記主表面から前記埋め込み絶縁膜に達するように前記半導体層に溝が形成されており、さらに前記素子上を覆うように、かつ前記溝内に中空を形成するように前記素子上および前記溝内に形成された第１の絶縁膜を備え、前記第１の絶縁膜には前記導電部分に達する孔が形成されている、半導体装置」が開示されている。
特許文献１は、通常のシリコン基板、いわゆるバルク基板上にＤＴＩを設けた構造に関する技術であり、特許文献２は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ；以下ＳＯＩという）基板上にＤＴＩを設けた構造に関する技術である。
また、負荷駆動装置の一例として、図９に示すようなモータ駆動回路がある。図９のモータ駆動回路は、モータを駆動するＦＥＴ（Ｆｉｌｅｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であるＦＥＴＨ及びＦＥＴＬから構成されるインバータ回路ＩＮＶと、半導体チップ１により構成されるプリドライバ回路ＰＤＲＶから構成される。
半導体チップ１は、入力信号ＩＮＨ，ＩＮＬを入力ロジック回路ＬＯＧＩＣと、ハイサイドドライバ回路ＤＲＶＨと、ローサイドドライバ回路ＤＲＶＬを介して、ゲート信号ＧＡＴＥＨ０，ＧＡＴＥＨ１，ＧＡＴＥＬ０，ＧＡＴＥＬ１により、出力をＯＵＴＨとするハイサイド負荷駆動出力部３Ｈ、及び出力をＯＵＴＬとするローサイド負荷駆動出力部３Ｌを駆動する。ここで、負荷駆動出力部３Ｈ，３ＬはそれぞれＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳ）等のＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（以下ＭＯＳＦＥＴという）により構成される。
特開２０１５−１２２５４３号公報 特開２０１１−１５１１２１号公報
ところで、モータやソレノイドといった負荷を駆動する際、負荷と駆動回路出力との間に、オープン故障やショート故障が生じた場合、負荷のＬ成分により過大なサージが発生し、負荷駆動出力部が破壊する恐れがある。
例えば、前述の図９に示すモータ駆動回路において、インバータ回路ＩＮＶとモータ間のオープン故障やショート故障が生じた場合、モータのＬ成分により過大なサージが発生し、インバータ回路ＩＮＶが破壊する恐れがある。更には、プリドライバ回路ＰＤＲＶの出力部である負荷駆動出力部３Ｈまたは３Ｌも破壊する恐れがある。
瞬時に破壊にまで至らなくても、負荷駆動装置の使用時の外乱サージの影響もしくは経時劣化により、ＤＴＩの絶縁耐圧が低下し、回路ブロック間や素子間の電気的分離（絶縁分離）が不十分となり、やがて、駆動機能を失う恐れがある。
一方で、近年の半導体チップにおける小型化、高集積化、高放熱化の進展により、ＤＴＩ絶縁膜の膜厚を薄くすることが求められているが、ＤＴＩ絶縁膜の膜厚を薄くすることにより、ＤＴＩの絶縁耐圧が低下するため、この絶縁耐圧を確認する必要性が生じてくる。
上記特許文献１および特許文献２は、いずれも半導体基板上の素子分離にＤＴＩを用いる半導体チップの構造に関するものであるが、上記のような課題やその解決手段については記載されていない。
本発明は上記の課題に鑑みてなされたものであり、その目的は、素子間分離にＤＴＩを用いた半導体チップを搭載する負荷駆動装置において、ＤＴＩの絶縁耐圧の診断が可能な信頼性の高い負荷駆動装置を提供することにある。
また、本発明の別の目的は、素子間分離にＤＴＩを用いた半導体チップを搭載する負荷駆動装置において、負荷駆動装置の使用時の外乱サージの影響もしくは経時劣化によるＤＴＩの絶縁耐圧の低下に起因する故障を診断可能な負荷駆動装置の故障診断方法を提供することにある。
上記の目的を達成するために、本発明は、半導体チップが搭載された負荷駆動装置であって、前記半導体チップは、半導体基板上に形成された負荷駆動出力部を備え、前記負荷駆動出力部は、負荷駆動を制御するＭＯＳＦＥＴが形成される第１の領域と、ＤＴIにより前記第１の領域と絶縁分離された第２の領域を有し、前記第１の領域に設けられる第１のリーク電流検出素子と、前記第２の領域に設けられる第２のリーク電流検出素子と、前記負荷駆動出力部の故障を判断する故障検出部と、を備え、前記故障検出部は、前記第１のリーク電流検出素子および前記第２のリーク電流検出素子間に電位差を設け、所定値以上の電流を検出した場合、前記負荷駆動出力部の故障と判断することを特徴とする。
本発明によれば、素子間分離に用いられるＤＴＩの絶縁耐圧の診断が可能な信頼性の高い負荷駆動装置を実現できる。
また、本発明によれば、負荷駆動装置の使用時の外乱サージの影響もしくは経時劣化によるＤＴＩの絶縁耐圧の低下に起因する故障診断が可能となり、負荷駆動装置の信頼性を高めることができる。
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
本発明の第１の実施形態である半導体チップより構成される負荷駆動装置の全体概要を示す平面図である。 図１の負荷駆動装置の出力回路例を示す図である。 図１のＡ−Ａ’断面および故障検出部１０を示す図である。 図３の故障検出部１０の構成例を示すブロック図である。 図３の故障検出部１０の他の構成例（変形例）を示すブロック図である。 図１のＡ−Ａ’断面および故障検出部１０の他の例（変形例）を示す図である。 本発明の第２の実施形態である半導体チップより構成される負荷駆動装置の全体概要を示す平面図である。 図７の負荷駆動装置の出力回路例を示す図である。 モータ駆動回路の構成例（１相分）を示すブロック図である。
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
本発明の第１の実施形態では、負荷駆動装置の使用時の外乱サージの影響もしくは経時劣化により、ＤＴＩの絶縁耐圧が低下したことを診断することを可能とし、信頼性を高めることが可能な負荷駆動装置の構成及び動作について、図１から図４を用いて説明する。
図１は本発明の第１の実施形態である半導体チップより構成される負荷駆動装置の全体概要を示す平面図である。
図１に示すように、本実施例の負荷駆動装置３００は、負荷駆動出力部３を有する半導体チップ１を備え、負荷駆動出力部３は、ＭＯＳＦＥＴであるＭＯＳ００及びＭＯＳ０１を囲うように形成された素子間絶縁分離構造であるＤＴＩ２０を備えている。
素子間絶縁分離構造ＤＴＩ２０の内側、すなわちＭＯＳ００及びＭＯＳ０１などの素子が形成される領域には、第１のリーク電流検出素子１０１が形成されており、素子間絶縁分離構造ＤＴＩ２０の外側、すなわちすなわちＭＯＳ００及びＭＯＳ０１などの素子が形成されない領域には、第２のリーク電流検出素子１００が形成されている。
また、後述する図３及び図４に示すように、第１のリーク電流検出素子１０１と第２のリーク電流検出素子１００の間に電位差を設けた際、所定値以上の電流を検出した場合に負荷駆動装置３００の故障と判断する故障検出部１０を備えている。
ここで、ＭＯＳＦＥＴであるＭＯＳ００とＭＯＳ０１は、図１に示すように、それぞれＤＴＩ２００，ＤＴＩ２０１により個別に囲われていても良い。
図２に図１の負荷駆動装置３００の出力回路例を示す。負荷駆動装置３００の負荷駆動出力部３は、ドレイン側が電源ＶＨに接続され、ソース側が出力ＯＵＴに接続されたＮｃｈ ＬＤＭＯＳであるＭＯＳ００と、ドレイン側が出力ＯＵＴに接続され、ソース側がグランドＧＮＤに接続されたＮｃｈ ＬＤＭＯＳであるＭＯＳ０１とから構成され、出力ＯＵＴは負荷４に接続され、ＭＯＳ００のゲート信号ＧＡＴＥ００、及びＭＯＳ０１のゲート信号ＧＡＴＥ０１のＨレベル、ＬレベルによるＭＯＳＦＥＴであるＬＤＭＯＳのドレイン−ソース間のオン・オフにより、負荷４の駆動を行う。
図３に図１に示した負荷駆動出力部３のＤＴＩ２０の外側に形成したリーク電流検出素子１００と、ＤＴＩ２０の内側に形成したリーク電流検出素子１０１におけるＡ−Ａ’断面図と故障検出部１０の例を示す。リーク電流検出素子１００，１０１は例えばｐ型のシリコンにより構成されている半導体基板６に、それぞれｎ型のシリコン層により構成されている半導体層９０，９１、例えばタングステンにより構成されている導電層８０，８１、例えばアルミニウムにより構成されている配線７０，７１、及び例えばシリコン酸化膜により構成されている層間膜５により構成される。
ここで、ＤＴＩ２０はリーク電流検出素子１００とリーク電流検出素子１０１との間の半導体基板６の領域に形成される。ＤＴＩ２０のアスペクト比（深さ／幅）は１以上であることが好ましい。配線７０，７１により、それぞれノードＰ０，Ｐ１が形成される。ノードＰ０は故障検出部１０に接続され、故障検出部１０より、故障検出信号ＤＥＴが出力される。一方、ノードＰ１はグランドＧＮＤに接続される。
図４を用いて、図１及び図３に示したリーク電流検出素子１００，１０１により、ＤＴＩ２０の絶縁耐圧が低下したことを故障診断するための構成例について説明する。
図４は図３に示した故障検出部１０の一例を示すブロック図である。故障検出部１０は電流検出回路１１と、電源ＶＨとノードＰ２間をイネーブル信号ＥＮにより、ＥＮ信号がＨレベルのときオンし、ＥＮ信号がＬレベルのときオフするスイッチＳＷから構成される。電流検出回路１１はノードＰ２とノードＰ０間に構成された電流検出抵抗Ｒと、電流検出抵抗Ｒの両端子間（Ｐ２−Ｐ０）の電位差を増幅し出力する増幅回路１１００と、増幅回路１１００の出力電圧信号ＣＵＲと基準電圧ＶＲＥＦとの比較を行うコンパレータ回路１１０１と、コンパレータ回路１１０１の出力信号である故障検出信号ＤＥＴより構成される。
次に図１及び図３で示したＤＴＩ２０の絶縁耐圧が低下したことを図４で示した故障検出部１０により、故障診断するための動作について説明する。
図４に示すイネーブル信号ＥＮをＬからＨとすることによりスイッチＳＷをオンし、電流検出回路１１のノードＰ２に電源電圧ＶＨを印加する。これにより、図１及び図３に示すリーク電流検出素子１００に電源電圧ＶＨを印加し、リーク電流検出素子１０１にグランドＧＮＤを印加することが可能であり、リーク電流検出素子１００と１０１との間に電位差ＶＨを設定することができる。
このとき、図４に示す出力電圧信号ＣＵＲは電源ＶＨからノードＰ０に流れる電流と電流検出抵抗Ｒの積で決まる。また、故障検出信号ＤＥＴは出力電圧信号ＣＵＲが基準電圧ＶＲＥＦよりも小さいときにＬレベルを出力し、出力電圧信号ＣＵＲが基準電圧ＶＲＥＦよりも大きいときにＨレベルを出力する。ＤＴＩ２０によるリーク電流検出素子１００，１０１間の絶縁耐圧が低下すると、半導体基板６を介したノードＰ０，Ｐ１間のインピーダンスが低下し、ノードＰ０からノードＰ１に流れるリーク電流が増大し、出力電圧信号ＣＵＲが増加する。適切な基準電圧ＶＲＥＦの電圧レベルを予め設定することにより、故障検出信号ＤＥＴの電圧レベルがＬレベルからＨレベルに切替ることをもって、所定値以上のリーク電流を検出したと判断し、ＤＴＩ２０の絶縁耐圧が低下したことを診断できる。
図５は図３に示した故障検出部１０の構成の他の例（変形例）を示すブロック図である。図５を用いて、図１及び図３に示したリーク電流検出素子１００，１０１により、ＤＴＩ２０の絶縁耐圧が低下したことを故障診断するための他の構成例について説明する。
図５は図３に示した故障検出部１０の図４とは異なる他の構成例の一例を示すブロック図である。イネーブル信号ＥＮにより制御される電流源１２と、故障検出信号ＤＥＴを出力信号とする電圧検出回路１３から構成される。電圧検出回路１３はブッファ回路１３００と、コンパレータ回路１３０１により構成される。イネーブル信号ＥＮがＨレベルのときに電流源１２からノードＰ０に電流量Ｉが注入される。
ノードＰ０の電圧レベルをブッファ回路１３００により、ＶＯＬに出力する。なお、ブッファ回路１３００の入力はＨｉＺ受けであり、電流源１２からノードＰ０に注入された電流量Ｉのバッファ回路１３００への流入は無視できるものとする。ブッファ回路１３００の出力電圧ＶＯＬと基準電圧ＶＲＥＦとの比較を行うコンパレータ回路１３０１により、ＶＯＬ電圧が基準電圧ＶＲＥＦよりも大きいとき、故障検出信号ＤＥＴはＬレベルを、ＶＯＬ電圧が基準電圧ＶＲＥＦよりも小さいとき、故障検出信号ＤＥＴはＨレベルを出力する。
次に図１及び図３で示したＤＴＩ２０の絶縁耐圧が低下したことを図５で示した故障検出部１０により、故障診断するための動作について説明する。
図１及び図３に示すＤＴＩ２０に関して、リーク電流検出素子１００，１０１間の絶縁耐圧（ＤＴＩ２０の絶縁耐圧）が低下すると、半導体基板６を介したノードＰ０，Ｐ１間のインピーダンスが低下する。このため、図５で示した電流源１２により、ノードＰ０に電流量Ｉを注入したとき、ノードＰ０の電圧レベルが低下し、電圧ＶＯＬレベルも低下し、適切な基準電圧ＶＲＥＦの電圧レベルを予め設定することにより、故障検出信号ＤＥＴの電圧レベルがＬからＨレベルに切替ることをもって、ＤＴＩ２０の絶縁耐圧が低下したことを故障診断できる。
図４、図５で示した故障検出部１０を用いた故障診断は、イネーブル信号ＥＮをＬレベルからＨレベルとすることにより実施可能である。負荷駆動装置３００が、車両に適用される電子制御ユニットの場合、故障診断はオンボードで実施しても良い。
なお、半導体のリーク電流は温度に対して、指数関数的に増大する特性を有する。そこで、故障診断を実施するタイミングを負荷駆動装置が負荷駆動をした直後、電源オフ前に実施することにより、負荷駆動出力部の負荷駆動による発熱により、半導体チップの温度が上昇している状態で、故障診断を実施することができるため、より感度良く、故障診断を実施することが可能となる。
以上より、負荷駆動装置の使用時の外乱サージの影響もしくは経時劣化により、ＤＴＩの絶縁耐圧が低下したことを診断することを可能とし、負荷駆動装置の信頼性を高めることができる。
なお、図６で示すように、図３で示した半導体基板６として、支持基板６３と、埋め込み絶縁膜６２と、半導体層６１とが積層された構成を有するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いても同様の効果を得ることができる。
本発明の第２の実施形態では、負荷駆動装置の使用時の外乱サージの影響もしくは経時劣化により、ＤＴＩの絶縁耐圧が低下したことを診断することを可能とすることに加え、負荷駆動出力部を冗長化した構成の場合、冗長系の回路ブロックの電気的分離が問題ないことを診断した上で冗長系に切替えることを可能とし、信頼性を高めることが可能な負荷駆動装置の構成及び動作について説明する。
図７は本発明の第２の実施形態である半導体チップより構成される負荷駆動装置の全体概要を示す平面図である。
本実施例は、実施例１の図１と比較して、メイン回路の負荷駆動出力部３０（図１の負荷駆動出力部３に相当）に加えて、負荷駆動出力部３０の冗長系として用いる冗長出力部３１を有することが異なる。メイン回路の負荷駆動出力部３０の負荷駆動機能を喪失した際に、冗長回路の負荷駆動出力部（冗長出力部）３１に切替えることにより、負荷駆動装置３００の負荷駆動機能を維持することが可能となる。
負荷駆動出力部を冗長化する例として、モータ駆動回路を有するＥＰＳ（Ｅｌｅｃｔｒｉｃ Ｐｏｗｅｒ Ｓｔｅｅｒｉｎｇ）といった車両システムにおいて、機能の冗長化により、安全性、信頼性を高めることが検討されており、モータ駆動部の故障確率が他の部分よりも相対的に高いため、負荷駆動出力部を冗長化することにより、負荷駆動出力部が故障しても冗長系に切替えることができるようにすることで、駆動機能を失うことを回避し、システムとしての信頼性を高めることができる。
図７に示すように、本実施例の負荷駆動装置３００は、負荷駆動出力部３０を有する半導体チップ１を備え、負荷駆動出力部３０は、ＭＯＳＦＥＴであるＭＯＳ００及びＭＯＳ０１を囲うように形成された素子間絶縁分離構造であるＤＴＩ２０を備えている。
素子間絶縁分離構造ＤＴＩ２０の内側、すなわちＭＯＳ００及びＭＯＳ０１などの素子が形成される領域には、第１のリーク電流検出素子１０１が形成されており、素子間絶縁分離構造ＤＴＩ２０の外側、すなわちすなわちＭＯＳ００及びＭＯＳ０１などの素子が形成されない領域には、第２のリーク電流検出素子１００が形成されている。
また、実施例１で前述した図３及び図４に示したとおり、第１のリーク電流検出素子１０１と第２のリーク電流検出素子１００の間に電位差を設けた際、所定値以上の電流を検出した場合に負荷駆動装置３００の故障と判断する故障検出部１０を備えている。（図７では図示せず）
本実施例の半導体チップ１は、メイン回路の負荷駆動出力部３０とは別に、冗長回路に設けられた負荷駆動出力部（冗長出力部）３１を備えている。負荷駆動出力部（冗長出力部）３１は、ＭＯＳＦＥＴであるＭＯＳ１０及びＭＯＳ１１を囲うように形成された素子間絶縁分離構造であるＤＴＩ２１を備えている。
素子間絶縁分離構造ＤＴＩ２１の内側、すなわちＭＯＳ１０及びＭＯＳ１１などの素子が形成される領域には、第３のリーク電流検出素子１１１が形成されており、素子間絶縁分離構造ＤＴＩ２１の外側、すなわちすなわちＭＯＳ１０及びＭＯＳ１１などの素子が形成されない領域には、第４のリーク電流検出素子１１０が形成されている。
本実施例の負荷駆動装置３００は上記のように構成されており、第１のリーク電流検出素子１０１と第２のリーク電流検出素子１００の間に電位差を設けた際、故障検出部１０が所定値以上の電流を検出し故障と判断した場合であって、なおかつ第３のリーク電流検出素子１１１と第４のリーク電流検出素子１１０の間に電位差を設けた際、所定値以下の電流を検出した場合に、負荷駆動出力部３０から負荷駆動出力部（冗長出力部）３１に切り替える。
ここで、ＭＯＳＦＥＴであるＭＯＳ００とＭＯＳ０１、及びＭＯＳ１０とＭＯＳ１１は、図７に示すように、それぞれＤＴＩ２００とＤＴＩ２０１、及びＤＴＩ２１０とＤＴＩ２１１により個別に囲われていても良い。また、負荷駆動出力部３０と、負荷駆動出力部（冗長出力部）３１は、図７に示すように、メイン回路と冗長回路を絶縁分離するように、それぞれＤＴＩ２２，ＤＴＩ２３により囲われていても良い。
図８に図７に示した負荷駆動装置３００の出力回路例を示す。負荷駆動装置３００は負荷駆動出力部３０とその冗長出力部（負荷駆動出力部）３１より構成される。負荷駆動出力部３０は、ドレイン側が電源ＶＨ０に接続され、ソース側が出力ＯＵＴ０に接続されたＮｃｈ ＬＤＭＯＳであるＭＯＳ００と、ドレイン側が出力ＯＵＴ０に接続され、ソース側がグランドＧＮＤ０に接続されたＮｃｈ ＬＤＭＯＳであるＭＯＳ０１とから構成され、出力ＯＵＴ０は負荷４０に接続され、ＭＯＳ００のゲート信号ＧＡＴＥ００、及びＭＯＳ０１のゲート信号ＧＡＴＥ０１のＨレベル、ＬレベルによるＭＯＳＦＥＴであるＬＤＭＯＳのドレイン−ソース間のオン・オフにより、負荷４０の駆動を行う。
また、冗長出力部（負荷駆動出力部）３１は、ドレイン側が電源ＶＨ１に接続され、ソース側が出力ＯＵＴ１に接続されたＮｃｈ ＬＤＭＯＳであるＭＯＳ１０と、ドレイン側が出力ＯＵＴ１に接続され、ソース側がグランドＧＮＤ１に接続されたＮｃｈ ＬＤＭＯＳであるＭＯＳ１１とから構成され、出力ＯＵＴ１は負荷４１に接続され、ＭＯＳ１０のゲート信号ＧＡＴＥ１０、及びＭＯＳ１１のゲート信号ＧＡＴＥ１１のＨレベル、ＬレベルによるＭＯＳＦＥＴであるＬＤＭＯＳのドレイン−ソース間のオン・オフにより、負荷４１の駆動を行う。
負荷駆動出力部３０及び冗長出力部３１に関して、それぞれ、リーク電流検出素子１００，１０１及びリーク電流検出素子１１０，１１１により、実施例１の図３で示した故障検出部１０を用いて、ＤＴＩ２０及びＤＴＩ２１の絶縁耐圧が低下したことを診断できる。
負荷駆動出力部３０に関して、リーク電流検出素子１００，１０１により、ＤＴＩ２０の故障診断を実施し、絶縁耐圧が低下していることが判明した場合、負荷駆動装置３００の使用時に外乱サージの影響等で絶縁耐圧低下が生じた可能性があり、冗長出力部（負荷駆動出力部）３１にもその影響が生じている可能性がある。よって、負荷駆動出力部３０に関して、故障を検知した場合、冗長出力部（負荷駆動出力部）３１に関して、リーク電流検出素子１１０，１１１により、ＤＴＩ２１の故障診断を実施し、絶縁耐圧が低下していないことを確認した後、負荷駆動装置３００の負荷駆動機能を負荷駆動出力部３０から冗長出力部（負荷駆動出力部）３１に切替える。
以上説明したように、本実施例によれば、負荷駆動装置の使用時の外乱サージの影響もしくは経時劣化によりＤＴＩの絶縁耐圧が低下したことを診断することを可能とすることに加え、負荷駆動出力部を冗長化した構成の場合、冗長系の回路ブロックの電気的分離が問題ないことを診断した上で冗長系に切替えることを可能とし、負荷駆動装置の信頼性を高めることができる。
なお、図７では、負荷駆動装置３００を構成する負荷駆動出力部３０とその冗長出力部（負荷駆動出力部）３１とが同じ半導体チップ１に搭載されている例を示したが、負荷駆動出力部３０とその冗長出力部（負荷駆動出力部）３１とがそれぞれ別の半導体チップに搭載された構成であっても良い。
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
また、制御線や信号線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や信号線を示しているとは限らない。
なお、本発明は以下に付記する特徴も有している。
（付記１）
半導体チップが搭載された負荷駆動装置の故障診断方法であって、
前記半導体チップの半導体基板上に形成される負荷駆動を制御するＭＯＳＦＥＴと同じ領域に設けられる第１のリーク電流検出素子と、ＤＴIにより前記ＭＯＳＦＥＴが形成される領域と絶縁分離された領域に設けられる第２のリーク電流検出素子との間に電位差を設け、
所定値以上の電流を検出した場合、前記負荷駆動装置の故障と診断することを特徴とする負荷駆動装置の故障診断方法。
（付記２）
上記（付記１）に記載の負荷駆動装置の故障診断方法であって、
前記負荷駆動装置の故障と診断した場合であって、前記負荷駆動装置の冗長回路が形成される半導体基板上の負荷駆動を制御するＭＯＳＦＥＴと同じ領域に設けられる第３のリーク電流検出素子と、ＤＴIにより前記冗長回路のＭＯＳＦＥＴが形成される領域と絶縁分離された領域に設けられる第４のリーク電流検出素子との間に電位差を設け、所定値以下の電流を検出した場合、負荷駆動機能を前記冗長回路に切り替えることを特徴とする負荷駆動装置の故障診断方法。
（付記３）
半導体チップが搭載された負荷駆動装置の故障診断方法であって、
前記半導体チップの半導体基板上に形成される負荷駆動を制御するＭＯＳＦＥＴと同じ領域に設けられる第１のリーク電流検出素子と、ＤＴIにより前記ＭＯＳＦＥＴが形成される領域と絶縁分離された領域に設けられる第２のリーク電流検出素子との間に電流を加え、
所定値以下の電圧を検出した場合、前記負荷駆動装置の故障と診断することを特徴とする負荷駆動装置の故障診断方法。
（付記４）
上記（付記３）に記載の負荷駆動装置の故障診断方法であって、
前記負荷駆動装置の故障と診断した場合であって、前記負荷駆動装置の冗長回路が形成される半導体基板上の負荷駆動を制御するＭＯＳＦＥＴと同じ領域に設けられる第３のリーク電流検出素子と、ＤＴIにより前記冗長回路のＭＯＳＦＥＴが形成される領域と絶縁分離された領域に設けられる第４のリーク電流検出素子との間に電流を加え、所定値以上の電圧を検出した場合、負荷駆動機能を前記冗長回路に切り替えることを特徴とする負荷駆動装置の故障診断方法。
１…半導体チップ、２０，２１，２２，２３，２００，２０１，２１０，２１１…ＤＴＩ、３，３０，３１…負荷駆動出力部、４，４０，４１…負荷、５…層間膜、６…半導体基板、７０，７１…配線、８０，８１…導電層、９０，９１…半導体層、１０…故障検出部、１１…電流検出回路、１２…電流源、１３…電圧検出回路、１００，１０１，１１０，１１１…リーク電流検出素子、３００…負荷駆動装置、ＶＨ…電源、ＧＮＤ…グランド、ＭＯＳ…ＭＯＳＦＥＴ、ＧＡＴＥ…ゲート信号、ＯＵＴ…出力（信号）、ＤＥＴ…故障検出信号。

Claims (11)

  1. 半導体チップが搭載された負荷駆動装置であって、
    前記半導体チップは、半導体基板上に形成された負荷駆動出力部を備え、
    前記負荷駆動出力部は、負荷駆動を制御するＭＯＳＦＥＴが形成される第１の領域と、
    ＤＴIにより前記第１の領域と絶縁分離された第２の領域を有し、
    前記第１の領域に設けられる第１のリーク電流検出素子と、
    前記第２の領域に設けられる第２のリーク電流検出素子と、
    前記負荷駆動出力部の故障を判断する故障検出部と、
    を備え、
    前記故障検出部は、前記第１のリーク電流検出素子および前記第２のリーク電流検出素子間に電位差を設け、所定値以上の電流を検出した場合、前記負荷駆動出力部の故障と判断することを特徴とする負荷駆動装置。
  2. 半導体チップが搭載された負荷駆動装置であって、
    前記半導体チップは、半導体基板上に形成された負荷駆動出力部を備え、
    前記負荷駆動出力部は、負荷駆動を制御するＭＯＳＦＥＴが形成される第１の領域と、
    ＤＴIにより前記第１の領域と絶縁分離された第２の領域を有し、
    前記第１の領域に設けられる第１のリーク電流検出素子と、
    前記第２の領域に設けられる第２のリーク電流検出素子と、
    前記負荷駆動出力部の故障を判断する故障検出部と、
    を備え、
    前記故障検出部は、前記第１のリーク電流検出素子および前記第２のリーク電流検出素子間に電流を加え、所定値以下の電圧を検出した場合、前記負荷駆動出力部の故障と判断することを特徴とする負荷駆動装置。
  3. 請求項１または２に記載の負荷駆動装置であって、
    前記半導体チップは、前記負荷駆動出力部の冗長出力部を備え、
    前記冗長出力部は、負荷駆動を制御するＭＯＳＦＥＴが形成される第３の領域と、ＤＴIにより前記第３の領域と絶縁分離された第４の領域を有し、
    前記第３の領域に設けられる第３のリーク電流検出素子と、
    前記第４の領域に設けられる第４のリーク電流検出素子と、
    を備えることを特徴とする負荷駆動装置。
  4. 請求項３に記載の負荷駆動装置であって、
    前記故障検出部が前記負荷駆動出力部の故障と判断した場合であって、前記第３のリーク電流検出素子および前記第４のリーク電流検出素子間に電位差を設け、所定値以下の電流を検出した場合に、負荷駆動機能を前記負荷駆動出力部から前記冗長出力部に切り替えることを特徴とする負荷駆動装置。
  5. 請求項３に記載の負荷駆動装置であって、
    前記故障検出部が前記負荷駆動出力部の故障と判断した場合であって、前記第３のリーク電流検出素子および前記第４のリーク電流検出素子間に電流を加え、所定値以上の電圧を検出した場合に、負荷駆動機能を前記負荷駆動出力部から前記冗長出力部に切り替えることを特徴とする負荷駆動装置。
  6. 請求項１または２に記載の負荷駆動装置であって、
    前記負荷駆動装置は、前記半導体チップとは異なる別の半導体チップの半導体基板上に形成された前記負荷駆動出力部の冗長出力部を備え、
    前記冗長出力部は、負荷駆動を制御するＭＯＳＦＥＴが形成される第３の領域と、ＤＴIにより前記第３の領域と絶縁分離された第４の領域を有し、
    前記第３の領域に設けられる第３のリーク電流検出素子と、
    前記第４の領域に設けられる第４のリーク電流検出素子と、
    を備えることを特徴とする負荷駆動装置。
  7. 請求項６に記載の負荷駆動装置であって、
    前記故障検出部が前記負荷駆動出力部の故障と判断した場合であって、前記第３のリーク電流検出素子および前記第４のリーク電流検出素子間に電位差を設け、所定値以下の電流を検出した場合に、負荷駆動機能を前記負荷駆動出力部から前記冗長出力部に切り替えることを特徴とする負荷駆動装置。
  8. 請求項６に記載の負荷駆動装置であって、
    前記故障検出部が前記負荷駆動出力部の故障と判断した場合であって、前記第３のリーク電流検出素子および前記第４のリーク電流検出素子間に電流を加え、所定値以上の電圧を検出した場合に、負荷駆動機能を前記負荷駆動出力部から前記冗長出力部に切り替えることを特徴とする負荷駆動装置。
  9. 請求項１から８のいずれか１項に記載の負荷駆動装置であって、
    前記故障検出部による前記負荷駆動出力部の故障判断をオンボードで行うことを特徴とする負荷駆動装置。
  10. 請求項９に記載の負荷駆動装置であって、
    前記負荷駆動装置の負荷駆動直後、若しくは、電源オフ前に前記故障検出部による前記負荷駆動出力部の故障判断を行うことを特徴とする負荷駆動装置。
  11. 請求項１から１０のいずれか１項に記載の負荷駆動装置であって、
    前記半導体基板は、ＳＯＩ基板であることを特徴とする負荷駆動装置。
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