JP6672067B2 - 安定化電源回路 - Google Patents

Description

本発明は、電源電圧の安定化回路に係り、特に、出力電圧のさらなる安定化と共に電源電圧利用率の向上等を図ったものに関する。

半導体集積回路において、素子のレイアウト面積の削減の要請や、ＩＣ外部に接続される回路とのインターフェース電圧の制限等の観点から、高耐圧な電源端子を有するＩＣの中には、その電源端子に、低耐圧素子で構成された内部回路の安定化電源回路を接続し、その安定化電源回路以外の主要な回路を低耐圧素子を用いる構成を採るものがある。

このようなＩＣ内部に用いられる安定化電源回路を構成する素子として、例えば、ＭＯＳＦＥＴを用いる場合、出力抵抗が低く、周波数特性が良好で、位相補償等の回路調整も比較的簡易であるという利点を有するソースフォロワ回路が採用されることがある（例えば、特許文献１、特許文献２等参照）。

このようなソースフォロワ回路としては、例えば、図４に示されたようにエンハンスメント型ＭＯＳＦＥＴを用いたものや、また、図５に示されたように、図４の回路の特性改善を図ったものなどがある。

例えば、図４には、エンハンスメント型ＮＭＯＳＦＥＴ４５を用いて構成されたソースフォロア回路の一例が示されており、エンハンスメント型ＮＭＯＳＦＥＴのゲートに基準電圧を印加し、ソースから安定化された電圧を得る構成となっている。
また、図５には、図４に示された回路の動作特性の改善を図った従来回路の一例である特許文献２に開示された回路例の主要部を示した回路図が示されている。

この回路は、エンハンスメント型ＮＭＯＳＦＥＴ４５と絶対値の等しいスレッショルド電圧を有するエンハンスメント型ＰＭＯＳＦＥＴ４６のソースフォロワによって、エンハンスメント型ＮＭＯＳＦＥＴ４５のゲートに、基準電圧からエンハンスメント型ＮＭＯＳＦＥＴ４５のスレッショルド電圧に近いバイアス電圧を生成、印加するよう構成されたものである。かかる回路においては、エンハンスメント型ＮＭＯＳＦＥＴ４５のスレッショルド電圧がエンハンスメント型ＰＭＯＳＦＥＴ４６のスレッショルド電圧で相殺され、出力端子４７に基準電圧にほぼ等しい電圧出力を可能としている。

特開２０１１−２１１４４４号公報 特許第３５５６３２８号公報

しかしながら、図４に示された構成にあっては、エンハンスメント型ＮＭＯＳＦＥＴ４５のスレッショルド電圧は正の値を採るため、出力端子４７に得られる安定化された出力電圧（安定化電源出力電圧）は、下記する式１で表されるように、ＮＭＯＳＦＥＴ４５のゲート電圧から、ＮＭＯＳＦＥＴ４５のスレッショルド電圧分だけ、低い電圧となるというデメリットがある。

安定化電源出力電圧＝ＮＭＯＳＦＥＴのゲート電圧−ＮＭＯＳＦＥＴのスレッショルド電圧・・・式１

図５に示された回路は、上述のような出力電圧の低下を改善する方策を施した回路であるが、ＮＭＯＳ型半導体素子とＰＭＯＳ型半導体素子という、特性の異なる素子を用いるため、ウェハープロセス上のばらつきにより、ＮＭＯＳ型半導体素子とＰＭＯＳ型半導体素子のスレッショルド電圧が異なった場合に、上述のような互いのスレッショルド電圧の相殺ができないとうい問題を生ずる。

また、ウェハープロセス上のばらつきによりＭＯＳＦＥＴのスレッショルド電圧が当然ばらつく。このため、基準電圧にツェナーダイオードなどのウェハープロセス上のばらつきが少ない素子により生成された基準電圧を用いたとしても、先の図４や図５に示された回路では、やはり出力電圧のばらつきは生ずる。
このため、図４や図５に示された回路の出力電圧を直接に基準電圧とする製品構成は、所望される精度によっては難しい場合もある。

加えて、エンハンスメント型ＮＭＯＳＦＥＴを用いる場合、図４の従来回路では、先に式１に示したように、出力電圧は、必ずＮＭＯＳＦＥＴ４５のゲート電圧から、ＮＭＯＳＦＥＴ４５のスレッショルド電圧だけ低い電圧となる。そのため、電源電圧が基準電圧を下回った場合は、例え出力電圧を電源電圧に等しくするためにＮＭＯＳＦＥＴ４５のゲート電圧を電源電圧と等しくしても、ＮＭＯＳＦＥＴ４５のスレッショルド電圧分だけ、出力電圧は低い電圧となってしまい電源電圧利用率を悪化させてしまうという問題があった。

本発明は、上記実状に鑑みてなされたもので、電源電圧利用効率が良好で、電源電圧の変動に関わらず安定した出力電圧を得ることができる安定化電源回路を提供するものである。

上記本発明の目的を達成するため、本発明に係る安定化電源回路は、
ゲートが相互に接続された第１及び第２のデプレッション型ＮＭＯＳＦＥＴを有し、前記第１のデプレッション型ＮＭＯＳＦＥＴのドレインと電源との間には、前記第１のデプレッション型ＮＭＯＳＦＥＴのドレインに流れる電流を検出する電流検出回路が設けられる一方、前記第１のデプレッション型ＮＭＯＳＦＥＴのソースには、ツェナーダイオードのカソードが接続され、前記ツェナーダイオードのアノードは接地電位に接続され、
前記第１及び第２のデプレッション型ＮＭＯＳＦＥＴのゲートと電源との間には電流源が設けられる一方、ゲートと接地電位との間には、前記電流検出回路の電流検出結果に応じてインピーダンスが制御可能に構成された可変抵抗器が設けられ、
前記第２のデプレッション型ＮＭＯＳＦＥＴは、ドレインに電源電圧が印加される一方、ソースに安定化された電圧が出力可能に設けられてなる安定化電源回路であって、
前記電流検出回路は、電源電圧が前記ツェナーダイオードに電流を流すに満たない状態にあることに対応する電流検出結果が得られた際には、前記可変抵抗器のインピーダンスが前記電流源のインピーダンスよりも大となるよう前記可変抵抗器を制御し、前記第２のデプレッション型ＮＭＯＳＦＥＴのソースから電源電圧にほぼ等しい電圧の出力を可能とする一方、電源電圧が前記ツェナーダイオードに電流を流すに足りる電圧以上であることに対応する電流検出結果が得られた際には、前記可変抵抗器のインピーダンスが前記電流源のインピーダンスよりも低くなるよう前記可変抵抗器を制御し、前記第２のデプレッション型ＮＭＯＳＦＥＴのソースから前記ツェナーダイオードの電圧にほぼ等しい電圧の出力を可能に構成されてなるものである。

本発明によれば、スレッショルド電圧が負の符号を採るデプレッション型ＮＭＯＳＦＥＴを出力段に用いることにより、電源電圧がツェナーダイオードに電流を流すに満たない低い電圧の場合には、ほぼ電源電圧を出力することができ、電源電圧利用率を従来に比して確実に向上することができる。
また、電源電圧がツェナーダイオードに電流を流すに足りる電圧以上の場合には、回路動作は、デプレッション型ＮＭＯＳＦＥＴのスレッショルド電圧を打ち消すようになるため、内部電源に用いられているデプレッション型ＮＭＯＳＦＥＴのスレッショルド電圧がばらついたとしても、ツェナーダイオードの電圧にほぼ等しい電圧を出力することができる。
さらに、電源電圧が急上昇した場合にあっても、出力電圧としての安定化電源電圧の上昇を抑えることができ、従来に比して、安定性、信頼性の高い安定化電源回路を提供することができるという効果を奏するものである。

本発明の実施の形態における安定化電源回路の基本回路構成例を示す回路図である。 本発明の実施の形態における安定化電源回路の具体回路構成例を示す回路図である。 本発明の実施の形態における安定化電源回路の他の具体回路構成例を示す回路図である。 従来のエンハンスメント型ＮＭＯＳＦＥＴによるソースフォロア回路を用いた安定化電源回路の回路構成例を示す回路図である。 図４に示された安定化電源回路の出力特性の改善を図った従来回路の一回路構成例を示す回路図である。

以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における安定化電源回路の基本回路構成例について、図１を参照しつつ説明する。
まず、本発明の実施の形態における安定化電源回路は、第１及び第２のＮＭＯＳＦＥＴ（ＮチャンネルＭＯＳ電界効果トランジスタ）１，２と、ツェナーダイオード２１と、電流検出回路（図１においては「Ｉ−ＤＥＴ」と表記）５０と、バイアス電圧生成用電流源２２と、バイアス電圧生成用可変抵抗器２３を主たる構成要素として構成されたものとなっている。

以下、具体的な回路構成について説明すれば、まず、本発明の実施の形態において、第１及び第２のＮＭＯＳＦＥＴ１，２は、デプレッション型が用いられている。
第１のＮＭＯＳＦＥＴ１は、そのドレインと電源との間に電流検出回路５０が設けられる一方、そのソースには、ツェナーダイオード２１のカソードが接続され、ツェナーダイオード２１のアノードは接地電位に接続されたものとなっている。

また、第１のＮＭＯＳＦＥＴ１のゲートは、第２のＮＭＯＳＦＥＴ２のゲートと相互に接続されると共に、この接続点と電源との間にはバイアス電圧生成用電流源２２が直列接続されて設けられている。このバイアス電圧生成用電流源２２は、第２のＮＭＯＳＦＥＴ２のゲートバイアス電圧生成用の電流源として機能するものである。

さらに、第１及び第２のＮＭＯＳＦＥＴ１，２のゲートと接地電位との間には、電流検出回路５０の出力信号によってインピーダンスが可変可能なバイアス電圧生成用可変抵抗器２３が直列接続されて設けられている。
そして、第２のＮＭＯＳＦＥＴ２のドレインには電源電圧が印加されるようになっている一方、ソースには、出力端子４１が接続されて、安定化された電圧（以下、説明の便宜上、「安定化電源出力電圧」と称する）が出力されるようになっている。

次に、かかる構成における回路動作について説明する。
まず、第１のＮＭＯＳＦＥＴ１と第２のＮＭＯＳＦＥＴ２は、そのスレッショルド電圧が等しいものが用いられている。
デプレッション型ＮＭＯＳＦＥＴのスレッショルド電圧は、負の値を採るため、ドレイン電圧がゲート電圧よりも高い場合、最大でゲート電圧よりもスレッショルド電圧の絶対値分、出力電圧である安定化電源出力電圧を高くすることができる。
また、ドレイン電圧がゲート電圧以下の場合、安定化電源出力電圧は、ドレイン電圧とほぼ等しくなる。

電流検出回路５０の動作について説明すれば、まず、電源電圧がツェナーダイオード２１に電流を流すに足りる電圧以上の場合、ツェナーダイオード２１に電流が流れたことが電流検出回路５０により検出され、電流検出回路５０からバイアス電圧生成用可変抵抗器２３に対して、そのインピーダンスを低下させるべく制御信号が出力され、バイアス電圧生成用可変抵抗器２３のインピーダンスが低下する。

その結果、バイアス電圧生成用電流源２２とバイアス電圧生成用可変抵抗器２３のインピーダンスの差に応じたバイアス電圧が、第２のＮＭＯＳＦＥＴ２のゲートに生成されることとなる。すなわち、このバイアス電圧は、第２のＮＭＯＳＦＥＴ２が有する負の符号のスレッショルド電圧の絶対値分低い電圧となる。これにより、出力端子４１にはツェナーダイオード２１の電圧にほぼ等しい安定化電源電圧が出力されることとなる。

また、電源電圧が急上昇した場合には、ツェナーダイオード２１に流れる電流が増大するため、電流検出回路５０により、バイアス電圧生成用可変抵抗器２３のインピーダンスはより低くなるように制御され出力端子４１における出力電圧の上昇が抑圧されるようになっている。

次に、電流検出回路５０及びバイアス電圧生成用可変抵抗器２３の具体的な回路構成例について図２を参照しつつ説明する。なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
図２に示された回路構成例において、電流検出回路５０は、第１及び第２のＰＭＯＳＦＥＴ（ＰチャンネルＭＯＳＦＥＴ）１１，１２と、制御用抵抗器３０とを主たる構成要素として構成されたものとなっている。
また、バイアス電圧生成用可変抵抗器２３は、第３のＮＭＯＳＦＥＴ３を用いて構成されたものとなっている。

具体的には、まず、第１及び第２のＰＭＯＳＦＥＴ１１，１２は、カレントミラー回路を構成しており、各々のソースが相互に接続されて電源電圧が印加されるようになっている一方、各々のゲートと第１のＮＭＯＳＦＥＴ１のドレインが相互に接続されている。
また、第２のＰＭＯＳＦＥＴ１２のドレインは、制御用抵抗器３０を介して接地電位に接続されると共に、ドレインと制御用抵抗器３０の接続点は第３のＮＭＯＳＦＥＴ３のゲートに接続されている。

バイアス電圧生成用可変抵抗器２３として機能する第３のＮＭＯＳＦＥＴ３は、ドレインが第１及び第２のＮＭＯＳＦＥＴ１，２のゲートと接続される一方、ソースは、接地電位に接続されている。
次に、かかる構成における動作について説明する。
第１及び第２のＰＭＯＳＦＥＴ１１，１２のゲート・ソース間電圧は等しいため、それぞれのドレイン電流は等しく、制御用抵抗器３０にはツェナーダイオード２１に流れる電流と等しい電流が流れる。

そして、電源電圧が低い場合には、ツェナーダイオード２１に電流が流れず、第３のＮＭＯＳＦＥＴ３のゲート電圧が第３のＮＭＯＳＦＥＴ３のスレッショルド電圧を下回り、第３のＮＭＯＳＦＥＴ３のインピーダンスが大きくなるため、第２のＮＭＯＳＦＥＴ２のゲート電圧は、電源電圧にほぼ等しくなり、出力端子４１に得られる安定化電源出力電圧も電源電圧にほぼ等しくなる。

一方、電源電圧が高くなり、ツェナーダイオード２１に電流が流れ、制御用抵抗器３０の両端の電圧が第３のＮＭＯＳＦＥＴ３のスレッショルド電圧を超えると、第３のＮＭＯＳＦＥＴ３のインピーダンスが低下し、バイアス電圧生成用電流源２２とのインピーダンスの差に応じて、第２のＮＭＯＳＦＥＴ２のゲートには、デプレッション型ＮＭＯＳＦＥＴの負の符号のスレッショルド電圧の絶対値分に等しいバイアス電圧が生成、印加されることとなる。

これにより、出力端子４１における安定化電源出力電圧は、ツェナーダイオード２１の電圧にほぼ等しい電圧となる。
このように、この図２に示された回路構成例においては、電流検出回路５０は、第１及び第２のＰＭＯＳＦＥＴ１１，１２を用いたカレントミラー回路により構成され、カレントミラー回路の入力段において第１のＮＭＯＳＦＥＴ１のドレイン電流の検出、換言すれば、ツェナーダイオード２１に流れる電流の検出を行う一方、出力段の第２のＰＭＯＳＦＥＴ１２のドレイン出力によりバイアス電圧生成用可変抵抗器２３として機能する第３のＮＭＯＳＦＥＴ３の動作が制御されるようになっている。
なお、図２に示されたような回路は、一般的な２つの極性のウェル構造を有するＣＭＯＳプロセスによって１チップ半導体集積回路として実現可能である。

次に、電流検出回路５０の第２の具体回路構成例について図３を参照しつつ説明する。なお、図１、図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の具体回路構成例において、電流検出回路５０は、第１及び第２のＰＭＯＳＦＥＴ１１，１２によるゲート接地型コンパレータ回路と、第４乃至第６のＮＭＯＳＦＥＴ４〜６によるバイアス回路とを有して構成されたものとなっている。

以下、具体的に説明すれば、まず、第１のＰＭＯＳＦＥＴ１１のソースには第１のソース抵抗器３１を介して、第２のＰＭＯＳＦＥＴ１２のソースには第２のソース抵抗器３２を介して、それぞれ電源電圧が印加されるようになっている。なお、第１のソース抵抗器３１の抵抗値は、第２のソース抵抗器３２の抵抗値よりも小さな値に設定するのが好適である。

また、第１及び第２のＰＭＯＳＦＥＴ１１，１２は、相互のゲートと第１のＰＭＯＳＦＥＴ１１のドレインが接続され、その接続点は、第４のＮＭＯＳＦＥＴ４のドレインに接続されており、この第４のＮＭＯＳＦＥＴ４のソースは接地電位に接続されている。

一方、第２のＰＭＯＳＦＥＴ１２のドレインは、第３のＮＭＯＳＦＥＴ３のゲートに接続されると共に、第５のＮＭＯＳＦＥＴ５のドレインに接続されている。
第４乃至第６のＮＭＯＳＦＥＴ４〜６、及び、バイアス回路用電流源２４は、第１及び第２のＰＭＯＳＦＥＴ１１，１２によるゲート接地型コンパレータ回路に対するバイアス回路を構成するものとなっている。

すなわち、第４乃至第６のＮＭＯＳＦＥＴ４〜６は、各々のゲートと第６のＮＭＯＳＦＥＴ６のドレインが相互に接続されると共に、第６のＮＭＯＳＦＥＴ６のドレインには、バイアス回路用電流源２４が接続されて定電流が供給されるようになっている。
そして、第５及び第６のＮＭＯＳＦＥＴ５，６のソースは、共に接地電位に接続されている。

次に、かかる構成における動作について説明する。
まず、電源電圧が低い場合、第２のソース抵抗器３２は、第１のソース抵抗器３１よりも高い抵抗値が設定されているため、第２のＰＭＯＳＦＥＴ１２のドレイン電流は第１のＰＭＯＳＦＥＴ１１のドレイン電流よりも小さいものとなる。そのため、第３のＮＭＯＳＦＥＴ３のゲート電圧は、第３のＮＭＯＳＦＥＴ３のスレッショルド電圧を下回り、第３のＮＭＯＳＦＥＴ３のインピーダンスは大きくなるため第２のＮＭＯＳＦＥＴ２のゲート電圧は電源電圧にほぼ等しくなり、出力端子４１に得られる安定化電源出力電圧は電源電圧とほぼ等しくなる。

一方、電源電圧が高くなり、ツェナーダイオード２１に電流が流れると、第１のソース抵抗器３１の両端の電圧が上昇し、第１及び第２のＰＭＯＳＦＥＴ１１，１２のゲート・ソース間電圧が上昇する。そして、第１のＰＭＯＳＦＥＴ１１のドレイン電流がバイアス電圧生成用電流源２２の電流値を超えると、第３のＮＭＯＳＦＥＴ３のゲート電圧が第３のＮＭＯＳＦＥＴ３のスレッショルド電圧を上回り、第３のＮＭＯＳＦＥＴ３のインピーダンスが小さくなる。

その結果、バイアス電圧生成用電流源２２と第３のＮＭＯＳＦＥＴ３のインピーダンスの差に応じたバイアス電圧が、第２のＮＭＯＳＦＥＴ２のゲートに生成されることとなる。すなわち、このバイアス電圧は、第２のＮＭＯＳＦＥＴ２が有する負の符号のスレッショルド電圧の絶対値分低い電圧となる。
これにより、出力端子４１にはツェナーダイオード２１の電圧にほぼ等しい安定化電源電圧が出力されることとなる。

このように、この図３に示された回路構成例においては、電流検出回路５０は、第１及び第２のＰＭＯＳＦＥＴ１１，１２によるゲート接地型コンパレータ回路により構成され、コンパレータ回路は、第１のＮＭＯＳＦＥＴ１のドレイン電圧がツェナーダイオード２１に電流を流すに足りる電圧を越えたか否かが比較されて、その比較結果に応じて第３のＮＭＯＳＦＥＴ３の動作が制御されるようになっている。
この図３に示されたような回路は、一般的な２つの極性のウェル構造を有するＣＭＯＳプロセスによって１チップ半導体集積回路として実現可能である。

上述した本発明の実施の形態においては、電流検出回路５０を構成する半導体素子としてＭＯＳＦＥＴを用いたが、これに限定される必要はなく、例えば、バイポーラトランジスタを用いても良い。
また、電流検出回路５０は、図２に例示したカレントミラー回路を用いた構成としても、又は、図３に例示したように、電流検出用の抵抗器である第１のソース抵抗器３１に発生する電圧をコンパレータ回路で検出するような構成としても、いずれでも良い。

コンパレータ回路を用いる場合、接地形式は、図３に示されたゲート接地に限定される必要はなく、エミッタ接地、ソース接地、ベース接地など種々あるが、いずれを用いても良い。
さらに、バイアス電圧生成用電流源２２は、電流源回路を用いて実現しても良く、また、高耐圧デプレッション型ＮＭＯＳＦＥＴのドレイン飽和電流ＩＤＳＳを出力する構成としても良い。
またさらに、バイアス電圧生成用可変抵抗器２３は、バイポーラトランジスタやＭＯＳＦＥＴを用いて構成するのが好適である。

電源電圧利用率の向上と出力電圧のさらなる安定化が所望される安定化電源回路に適用できる。

２１…ツェナーダイオード
２２…バイアス電圧生成用電流源
２３…バイアス電圧生成用可変抵抗器
５０…電流検出回路

Claims (3)

1. ゲートが相互に接続された第１及び第２のデプレッション型ＮＭＯＳＦＥＴを有し、前記第１のデプレッション型ＮＭＯＳＦＥＴのドレインと電源との間には、前記第１のデプレッション型ＮＭＯＳＦＥＴのドレインに流れる電流を検出する電流検出回路が設けられる一方、前記第１のデプレッション型ＮＭＯＳＦＥＴのソースには、ツェナーダイオードのカソードが接続され、前記ツェナーダイオードのアノードは接地電位に接続され、
   前記第１及び第２のデプレッション型ＮＭＯＳＦＥＴのゲートと電源との間には電流源が設けられる一方、ゲートと接地電位との間には、前記電流検出回路の電流検出結果に応じてインピーダンスが制御可能に構成された可変抵抗器が設けられ、
   前記第２のデプレッション型ＮＭＯＳＦＥＴは、ドレインに電源電圧が印加される一方、ソースに安定化された電圧が出力可能に設けられてなる安定化電源回路であって、
   前記電流検出回路は、電源電圧が前記ツェナーダイオードに電流を流すに満たない状態にあることに対応する電流検出結果が得られた際には、前記可変抵抗器のインピーダンスが前記電流源のインピーダンスよりも大となるよう前記可変抵抗器を制御し、前記第２のデプレッション型ＮＭＯＳＦＥＴのソースから電源電圧にほぼ等しい電圧の出力を可能とする一方、電源電圧が前記ツェナーダイオードに電流を流すに足りる電圧以上であることに対応する電流検出結果が得られた際には、前記可変抵抗器のインピーダンスが前記電流源のインピーダンスよりも低くなるよう前記可変抵抗器を制御し、前記第２のデプレッション型ＮＭＯＳＦＥＴのソースから前記ツェナーダイオードの電圧にほぼ等しい電圧の出力を可能に構成されてなることを特徴とする安定化電源回路。
2. 前記電流検出回路は、カレントミラー回路を用いて構成され、前記カレントミラー回路は、その入力段において前記第１のデプレッション型ＮＭＯＳＦＥＴのドレイン電流の検出を行う一方、出力段の出力により前記可変抵抗器の制御が可能に設けられ、
   前記可変抵抗器は、トランジスタを用いてなり、当該トランジスタは、前記カレントミラー回路の出力段の出力信号によりその動作が制御されるよう設けられてなることを特徴とする請求項１記載の安定化電源回路。
3. 前記電流検出回路は、前記カレントミラー回路に代えて、ゲート接地型、又は、ベース接地型のアンプを用いたコンパレータ回路で構成され、前記コンパレータ回路は、前記第１のデプレッション型ＮＭＯＳＦＥＴのドレイン電圧が前記ツェナーダイオードに電流を流すに足りる電圧を越えたか否かを比較し、その比較結果に応じて前記可変抵抗器の制御が可能に設けられてなることを特徴とする請求項２記載の安定化電源回路。

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