JP6673174B2 - 炭化珪素半導体装置およびその製造方法 - Google Patents

Description

本発明は、ディープ層およびガードリング層を有する炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関する。

従来より、高い電界破壊強度が得られるパワーデバイスの素材としてＳｉＣが注目されている。ＳｉＣのパワーデバイスとしては、例えばＭＯＳＦＥＴやショットキーダイオードなどが提案されている（例えば、特許文献１参照）。

ＳｉＣのパワーデバイスでは、ＭＯＳＦＥＴやショットキーダイオード等のパワー素子が形成されるセル部と、セル部の周囲を囲むガードリング部とが備えられる。セル部とガードリング部との間には、これらの間を繋ぐための繋ぎ部が設けられ、繋ぎ部における半導体基板の表面側には例えば電極パッドが備えられる。そして、ガードリング部を含む外周領域において、半導体基板の表面を窪ませた凹部とすることで、基板の厚み方向において、セル部および繋ぎ部が島状に突出したメサ部となるようにしている。

特開２０１１−１０１０３６号公報

上記の構成のパワーデバイスを有するＳｉＣ半導体装置において、微細化に伴ってセル部のＭＯＳＦＥＴ等に形成されるｐ型ディープ層の間隔が狭くなると、ｐ型ディープ層から延びる空乏層によって実質的な電流経路の断面積が狭くなる。これにより、ＪＦＥＴ抵抗が増大することから、ｎ^-型ドリフト層の上に、ｐ型ディープ層と同じもしくはそれよりも深い位置まで、ｎ^-型ドリフト層よりも高不純物濃度となるｎ型電流分散層を形成して低抵抗化する必要がある。

しかしながら、このようなｎ型電流分散層を形成する場合、ｎ型電流分散層が比較的高濃度であるために、ｐ型ガードリングの間において電界が入り込み易くなり、電界集中による耐圧低下を招く。これに対応するには、ｐ型ガードリング同士の間隔をより狭くし、電界の入り込みを抑制することが考えられる。ところが、フォトリソグラフィの分解能などに起因して、ｐ型ガードリング同士の間隔の縮小化の限界があり、例えば０．５μｍ以下の間隔に縮小化することが難しい。このため、今後のさらなる微細化に対応することができなくなることが懸念される。

本発明は上記点に鑑みて、電流分散層を形成する場合において、電界集中による耐圧低下を抑制できる構造のＳｉＣ半導体装置およびその製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載のＳｉＣ半導体装置は、セル部および外周部に、第１または第２導電型の基板（１）と、基板の表面側に形成され、基板よりも低不純物濃度とされた第１導電型のドリフト層（２）と、ドリフト層の上に形成され、ドリフト層よりも高不純物濃度とされた第１導電型の電流分散層（２ａ）と、を備えている。セル部には、電流分散層にストライプ状に形成された第２導電型層（５）と、第２導電型層に電気的に接続された第１電極（９）と、基板の裏面側に電気的に接続された第２電極（１１）と、を有し、第１電極と第２電極との間に電流を流す縦型の半導体素子が備えられている。また、ガードリング部には、電流分散層の表面から形成されていると共にセル部を囲む複数の枠形状とされたライン状の第２導電型のガードリング（２１）が備えられている。そして、ガードリング部においてセル部よりも電流分散層が凹んだ凹部（２０）が形成されることで、基板の厚み方向において、セル部がガードリング部よりも突き出した島状のメサ部が構成され、メサ部と凹部との境界位置からメサ部の外周側に向けて、ドリフト層の表層部に、ガードリングよりも低不純物濃度とされた第２導電型の電界緩和層（４０）が備えられている。

このように、メサ部と凹部との境界位置からメサ部の外周側に向けて、ドリフト層の表層部に、電界緩和用の電界緩和層を形成している。このため、ガードリングの間への電界の入り込みを抑制することができる。これにより、電界集中が緩和され、電界集中による層間絶縁膜の破壊が抑制されて、耐圧低下を抑制することが可能となる。したがって、所望の耐圧を得ることが可能なＳｉＣ半導体装置とすることができる。

また、請求項４に記載のＳｉＣ半導体装置では、メサ部と凹部との境界位置からメサ部の外周側に向けて、電流分散層内に、電流分散層およびガードリングよりもキャリア濃度が低くされた第１導電型または第２導電型の電界緩和層（５０）が備えられている。

このように、ガードリング部において電流分散層内に電界緩和層を形成するようにしている。このような電界緩和層を形成しても、ガードリング間への電界の入り込みを抑制することができる。したがって、請求項１と同様の効果を得ることができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

第１実施形態にかかるＳｉＣ半導体装置の上面レイアウトを模式的に示した図である。 図１のII−II断面図である。 第１実施形態にかかるＳｉＣ半導体装置の製造工程を示した断面図である。 図３に続くＳｉＣ半導体装置の製造工程を示した断面図である。 第２実施形態にかかるＳｉＣ半導体装置の上面レイアウトを模式的に示した図である。 第３実施形態にかかるＳｉＣ半導体装置の断面図である。 第３実施形態にかかるＳｉＣ半導体装置の製造工程を示した断面図である。 第３実施形態の変形例で説明するＳｉＣ半導体装置の断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について説明する。ここでは半導体素子で構成されるパワー素子としてトレンチゲート構造の反転型のＭＯＳＦＥＴが形成されたＳｉＣ半導体装置を例に挙げて説明する。

図１に示すＳｉＣ半導体装置は、トレンチゲート構造のＭＯＳＦＥＴが形成されるセル部と、このセル部を囲む外周部とを有した構成とされている。外周部は、ガードリング部と、ガードリング部よりも内側、つまりセル部とガードリング部との間に配置される繋ぎ部とを有した構成とされている。なお、図１は断面図ではないが、図を見やすくするために部分的にハッチングを示してある。

図２に示すように、ＳｉＣ半導体装置は、ＳｉＣからなるｎ⁺型基板１を用いて形成され、ｎ⁺型基板１の主表面上にＳｉＣからなるｎ^-型ドリフト層２とｎ型電流分散層２ａとｐ型ベース領域３、および、ｎ⁺型ソース領域４が順にエピタキシャル成長させられている。

ｎ⁺型基板１は、例えばｎ型不純物濃度が１．０×１０¹⁹／ｃｍ³とされ、表面が（０００１）Ｓｉ面とされている。ｎ^-型ドリフト層２は、例えばｎ型不純物濃度が０．５〜２．０×１０¹⁶／ｃｍ³とされている。ｎ型電流分散層２ａは、ｎ^-型ドリフト層２よりもｎ型不純物濃度が高濃度、つまり低抵抗とされており、より広範囲に電流を分散して流すことで、ＪＦＥＴ抵抗を低減する役割を果たす。例えば、ｎ型電流分散層２ａは、例えば８×１０¹⁶／ｃｍ³とされ、厚みが０．５μｍとされている。

また、ｐ型ベース領域３は、チャネル領域が形成される部分で、ｐ型不純物濃度が例えば２．０×１０¹⁷／ｃｍ³程度とされ、厚みが３００ｎｍで構成されている。ｎ⁺型ソース領域４は、ｎ^-型ドリフト層２よりも高不純物濃度とされ、表層部におけるｎ型不純物濃度が例えば２．５×１０¹⁸〜１．０×１０¹⁹／ｃｍ³、厚さ０．５μｍ程度で構成されている。

セル部では、ｎ⁺型基板１の表面側においてｐ型ベース領域３およびｎ⁺型ソース領域４が残されており、ガードリング部では、これらｎ⁺型ソース領域４およびｐ型ベース領域３を貫通してｎ型電流分散層２ａに達するように凹部２０が形成されている。このような構造とすることでメサ構造が構成されている。

また、セル部では、ｎ⁺型ソース領域４やｐ型ベース領域３を貫通してｎ型電流分散層２ａに達するようにｐ型ディープ層５が形成されている。ｐ型ディープ層５は、ｐ型ベース領域３よりもｐ型不純物濃度が高くされている。具体的には、ｐ型ディープ層５は、ｎ型電流分散層２ａに複数本が等間隔に配置され、互いに交点なく離れて配置されたストライプ状のトレンチ５ａの間に備えられ、エピタキシャル成長によるｐ型のエピタキシャル膜によって構成されている。なお、このトレンチ５ａがディープトレンチに相当するものであり、例えば幅が１μｍ以下、アスペクト比が２以上の深さとされている。

例えば、各ｐ型ディープ層５は、ｐ型不純物濃度が例えば１．０×１０¹⁷〜１．０×１０¹⁹ｃｍ³、幅０．７μｍ、深さ２．０μｍ程度で構成されている。各ｐ型ディープ層５は、最も深い底部の位置がｎ型電流分散層２ａとｎ^-型ドリフト層２との境界位置と同じ位置、もしくはそれよりもｐ型ベース領域３側に位置している。すなわち、ｐ型ディープ層５とｎ型電流分散層２ａとが同じ深さ、もしくはｐ型ディープ層５よりもｎ型電流分散層２ａの方が深い位置まで形成されている。ｐ型ディープ層５は、図１に示すようにセル部の一端から他端に渡って形成されている。そして、ｐ型ディープ層５は、後述するトレンチゲート構造と同方向を長手方向として延設され、トレンチゲート構造の両端よりも更にセル部の外側に延設された後述するｐ型繋ぎ層３０とつながっている。

ｐ型ディープ層５の延設方向については任意であるが、＜１１−２０＞方向に延設し、トレンチ５ａのうち長辺を構成している対向する両壁面が同じ（１−１００）面となるようにすると、埋込エピ時の成長が両壁面で等しくなる。このため、均一な膜質にできると共に、埋込み不良の抑制効果も得られる。

また、ｐ型ベース領域３およびｎ⁺型ソース領域４を貫通してｎ^-型ドリフト層２に達するように、例えば幅が０．８μｍ、深さが１．０μｍのゲートトレンチ６が形成されている。このゲートトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ⁺型ソース領域４が配置されている。ゲートトレンチ６は、図２の紙面左右方向を幅方向、紙面垂直方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図１に示すように、ゲートトレンチ６は、複数本がそれぞれｐ型ディープ層５の間に挟まれるように配置され、それぞれが平行に等間隔で並べられることでストライプ状とされている。

さらに、ｐ型ベース領域３のうちゲートトレンチ６の側面に位置している部分を、縦型ＭＯＳＦＥＴの作動時にｎ⁺型ソース領域４とｎ^-型ドリフト層２との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ６の内壁面にはゲート絶縁膜７が形成されている。そして、ゲート絶縁膜７の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極８が形成されており、これらゲート絶縁膜７およびゲート電極８によってゲートトレンチ６内が埋め尽くされている。

また、ｎ⁺型ソース領域４およびｐ型ディープ層５の表面やゲート電極８の表面には、層間絶縁膜１０を介して第１電極に相当するソース電極９や電極パッド部に配置されたゲートパッド３１が形成されている。ソース電極９およびゲートパッド３１は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ⁺型ソース領域４やｎ型ドープの場合のゲート電極８と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ型ディープ層５と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極９およびゲートパッド３１は、層間絶縁膜１０上に形成されることで電気的に絶縁されている。そして、層間絶縁膜１０に形成されたコンタクトホールを通じて、ソース電極９はｎ⁺型ソース領域４およびｐ型ディープ層５と電気的に接触させられ、ゲートパッド３１はゲート電極８と電気的に接触させられている。

さらに、ｎ⁺型基板１の裏面側にはｎ⁺型基板１と電気的に接続された第２電極に相当するドレイン電極１１が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。そして、このようなＭＯＳＦＥＴが複数セル配置されることでセル部が構成されている。

一方、ガードリング部では、上記したように、ｎ⁺型ソース領域４およびｐ型ベース領域３を貫通してｎ型電流分散層２ａに達するように凹部２０が形成されている。このため、セル部から離れた位置ではｎ⁺型ソース領域４およびｐ型ベース領域３が除去されて、ｎ型電流分散層２ａが露出させられている。そして、ｎ⁺型ＳｉＣ基板１の厚み方向において、凹部２０よりも内側に位置するセル部や繋ぎ部が島状に突き出したメサ部となっている。

また、凹部２０の下方に位置するｎ型電流分散層２ａの表層部には、セル部を囲むように、図１中では７本記載してあるが、複数本のｐ型ガードリング２１が備えられている。本実施形態の場合、ｐ型ガードリング２１を四隅が丸められた四角形状としているが、円形状など他の枠形状で構成されていても良い。ｐ型ガードリング２１は、ｎ型電流分散層２ａに形成されたトレンチ２１ａ内に配置され、エピタキシャル成長によるｐ型のエピタキシャル膜によって構成されている。なお、このトレンチ２１ａがガードリングトレンチに相当するものであり、例えば幅が１μｍ以下、アスペクト比が２以上の深さとされている。

ｐ型ガードリング２１を構成する各部は、上記したｐ型ディープ層５と同様の構成とされている。ｐ型ガードリング２１は、上面形状がセル部および繋ぎ部を囲む枠形状のライン状とされている点において、直線状に形成されたｐ型ディープ層５と異なっているが、他は同様である。すなわち、ｐ型ガードリング２１はｐ型ディープ層５と同様の幅、同様の厚さ、つまり同様の深さとされている。また、各ｐ型ガードリング２１の間隔については、等間隔であっても良いが、より内周側、つまりセル部側において電界集中を緩和して等電位線がより外周側に向かうように、ｐ型ガードリング２１の間隔がセル部側で狭く外周側に向かうほど大きくされている。

なお、図示していないが、必要に応じてｐ型ガードリング２１よりも外周にＥＱＲ構造が備えられることにより、セル部を囲む外周耐圧構造が備えられたガードリング部が構成されている。

さらに、セル部からガードリング部に至るまでの間を繋ぎ部として、繋ぎ部において、ｎ^-型ドリフト層２の表層部に複数本のｐ型繋ぎ層３０が形成されている。本実施形態の場合、図１中の破線ハッチングに示すように、セル部を囲むように繋ぎ部が形成されており、さらに繋ぎ部の外側を囲むように、四隅が丸められた四角形状のｐ型ガードリング２１が複数本形成されている。ｐ型繋ぎ層３０は、セル部に形成されるｐ型ディープ層５と平行に複数本並べて配置されており、本実施形態では、隣り合うｐ型ディープ層５同士の間の間隔と等間隔に配置されている。また、セル部からｐ型ガードリング２１までの距離が離れている場所では、ｐ型ディープ層５からｐ型繋ぎ層３０を延設しており、ｐ型繋ぎ層３０の先端からｐ型ガードリング２１までの距離が短くなるようにしている。

各ｐ型繋ぎ層３０は、ｎ⁺型ソース領域４およびｐ型ベース領域３を貫通してｎ型ドリフト層２に達するトレンチ３０ａ内に配置され、エピタキシャル成長によるｐ型のエピタキシャル膜によって構成されている。ｐ型ディープ層５の長手方向におけるセル部とガードリング部との間では、ｐ型繋ぎ層３０がｐ型ディープ層５の先端に繋げられて形成されている。なお、このトレンチ３０ａが繋ぎトレンチに相当するものであり、例えば幅が１μｍ以下、アスペクト比が２以上の深さとされている。ｐ型繋ぎ層３０は、ｐ型ベース領域３に接触させられていることから、ソース電位に固定される。

ｐ型繋ぎ層３０を構成する各部は、上記したｐ型ディープ層５やｐ型ガードリング２１と同様の構成とされており、ｐ型繋ぎ層３０の上面形状が直線状とされている点において、枠形状に形成されたｐ型ガードリング２１と異なっているが、他は同様である。すなわち、ｐ型繋ぎ層３０は、ｐ型ディープ層５やｐ型ガードリング２１と同様の幅、同様の厚さ、つまり同様の深さとされている。また、各ｐ型繋ぎ層３０の間隔については、本実施形態ではセル部におけるｐ型ディープ層５同士の間隔と等間隔とされているが、異なる間隔であっても良い。

このようなｐ型繋ぎ層３０を形成し、かつ、ｐ型繋ぎ層３０同士の間を所定間隔、例えばｐ型ディープ層５と等間隔もしくはそれ以下に設定することで、ｐ型繋ぎ層３０の間において等電位線が過剰にせり上がることを抑制できる。これにより、ｐ型繋ぎ層３０の間において電界集中が発生する部位が形成されることを抑制でき、耐圧低下を抑制することが可能となる。

なお、各ｐ型繋ぎ層３０における長手方向の両端、つまりトレンチ３０ａの両端では、ｐ型繋ぎ層３０の上面形状が半円形とされている。トレンチ３０ａの両端の上面形状を四角形状にしても良いが、角部にｎ型層が先に形成されることでｎ型化することがある。このため、ｐ型繋ぎ層３０の両端の上面形状を半円形とすることで、ｎ型層が形成される部分を無くすことが可能となる。

また、繋ぎ部においても、ｎ⁺型ソース領域４の表面に層間絶縁膜１０が形成されている。上記したゲートパッド３１は、繋ぎ部において、層間絶縁膜１０の上に形成されている。

このように、セル部とガードリング部との間に繋ぎ部を備えた構造とし、繋ぎ部を幅狭のトレンチ３０ａ内に埋め込まれた複数本のｐ型繋ぎ層３０によって構成している。このため、仮にトレンチ３０ａを幅広のもので形成する場合には、トレンチ３０ａ内を埋め込むことができないためにｐ型繋ぎ層３０の厚みが薄くなったり、ｐ型繋ぎ層３０をエッチバックして平坦化する際に部分的にｐ型繋ぎ層３０が無くなることがある。しかしながら、このようにトレンチ３０ａを幅狭のもので構成しているため、トレンチ３０ａ内に的確に埋め込まれ、ｐ型繋ぎ層３０の厚みが薄くなったり、ｐ型繋ぎ層３０が部分的に無くなってしまうことを抑制することが可能となる。その反面、ｐ型繋ぎ層３０を複数に分割した構造としていることから、ｐ型繋ぎ層３０の間に等電位線がせり上がってくる可能性がある。しかしながら、ｐ型繋ぎ層３０同士の間を所定間隔、例えばｐ型ディープ層５と等間隔もしくはそれ以下とすることで、等電位線の過剰なせり上がりを抑制でき、耐圧低下を抑制できる。

さらに、本実施形態では、繋ぎ部からガードリング部に至るようにｎ^-型ドリフト層２の表層部に、電界緩和層４０を形成している。電界緩和層４０は、少なくともガードリング部のうちのセル部や繋ぎ部寄りの位置、つまりメサ部と凹部２０との境界位置からメサ部の外周方向に形成されていれば良いが、本実施形態では繋ぎ部のうちのガードリング部寄りの位置にも形成されるようにしてある。より詳しくは、電界緩和層４０は、ガードリング部のうちのセル部や繋ぎ部寄りの位置から繋ぎ部のうちのガードリング部寄りの位置にかけて全域形成されており、少なくともメサ部を囲む帯状の枠体形状とされている。電界緩和層４０のｐ型不純物濃度は、例えば０．５×１０¹⁷／ｃｍ³とされており、ｐ型ディープ層５やｐ型ガードリング２１よりも低不純物濃度とされている。電界緩和層４０の厚みについては任意であり、例えば０．５μｍ程度とされる。

上記したように、パワー素子の微細化に伴って、ｐ型ガードリング２１の間隔が狭くなるが、ｎ型電流分散層２ａを形成すると、ＪＦＥＴ抵抗の低減を図ることができる反面、ｐ型ガードリング２１の間に電界が入り込み易くなる。このため、ｐ型ガードリング２１の間の間隔を狭めることで、ｐ型ガードリング２１の間への電界の入り込みを抑制したいが、ｐ型ガードリング２１が配置されるトレンチ２１ａを形成する際のフォトリソグラフィの分解能に伴う縮小化の限界がある。

これに対して、電界緩和層４０を形成することで、ｐ型ガードリング２１の間への電界の入り込みを抑制することができる。なお、ガードリング部内における電界緩和層４０の形成範囲については、基本的にはｐ型ガードリング２１の配置間隔やｐ型ガードリング２１とｎ型電流分散層２ａそれぞれの不純物濃度に基づいて決まる。すなわち、ｐ型ガードリング２１は、セル部側において電界集中を緩和して等電位線がより外周側に向かうように形成されるが、その配置間隔やｐ型ガードリング２１およびｎ型電流分散層２ａの不純物濃度によって電界の入り込み方が変わってくる。このため、仮に、電界緩和層４０が形成されていなければ、ｐ型ガードリング２１間への電界が入り込んだときに、その上に形成される層間絶縁膜１０まで達すると想定される位置を含むように、電界緩和層４０を形成している。

以上のような構造により、本実施形態にかかるＳｉＣ半導体装置が構成されている。このように構成されるＳｉＣ半導体装置は、ＭＯＳＦＥＴをオンするときには、ゲート電極８への印加電圧を制御することでゲートトレンチ６の側面に位置するｐ型ベース領域３の表面部にチャネル領域を形成する。これにより、ｎ⁺型ソース領域４およびｎ^-型ドリフト層２を介して、ソース電極９およびドレイン電極１１の間に電流を流す。

また、ＭＯＳＦＥＴのオフ時には、高電圧が印加されたとしても、トレンチゲート構造よりも深い位置まで形成されたｐ型ディープ層５によってゲートトレンチ底部への電界の入り込みが抑制されて、ゲートトレンチ底部での電界集中が緩和される。これにより、ゲート絶縁膜７の破壊が防止される。

さらに、繋ぎ部では、等電位線のせり上がりが抑制され、ガードリング部側に向かうようにされる。また、ガードリング部において、ｐ型ガードリング２１によって等電位線の間隔が外周方向に向かって広がりながら終端させられるようになり、ガードリング部でも所望の耐圧を得ることができる。

そして、少なくともガードリング部における繋ぎ部側に電界緩和層４０を備えてあるため、ｐ型ガードリング２１の間への電界の入り込みが抑制される。これにより、電界集中が緩和され、電界集中による層間絶縁膜１０の破壊が抑制されて、耐圧低下を抑制することが可能となる。したがって、所望の耐圧を得ることが可能なＳｉＣ半導体装置とすることができる。

続いて、本実施形態に係るＳｉＣ半導体装置の製造方法について図３〜図４を参照して説明する。

〔図３（ａ）に示す工程〕
まず、半導体基板として、ｎ⁺型基板１を用意する。そして、このｎ⁺型基板１の主表面上にＳｉＣからなるｎ^-型ドリフト層２をエピタキシャル成長させたのち、図示しないマスクを用いて、ｎ^-型ドリフト層２の表層部にｐ型不純物をイオン注入すると共に活性化アニールを行うことで電界緩和層４０を形成する。

なお、電界緩和層４０については、少なくともガードリング部の形成予定位置のうちの繋ぎ部の形成予定位置よりに形成されていれば良いが、ここでは繋ぎ部の形成予定位置内に入り込むように形成するようにしている。

〔図３（ｂ）に示す工程〕
続いて、マスクを除去したのち、ｎ^-型ドリフト層２および電界緩和層４０の上に、ｎ型電流分散層２ａ、ｐ型ベース領域３およびｎ⁺型ソース領域４を順にエピタキシャル成長させる。

〔図３（ｃ）に示す工程〕
次に、ｎ⁺型ソース領域４の表面に図示しないマスクを配置し、マスクのうちのｐ型ディープ層５、ｐ型ガードリング２１およびｐ型繋ぎ層３０の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことにより、トレンチ５ａ、２１ａ、３０ａを形成する。

このとき、上記したように、電界緩和層４０を、ガードリング部の形成予定位置のうちのセル部や繋ぎ部の形成予定位置寄りに加えて、繋ぎ部の形成予定位置のうちガードリング部の形成予定位置寄りにも形成している。このため、マスクずれによってトレンチ５ａ、２１ａ、３０ａの形成位置がずれたとしても、少なくともガードリング部のうち電界緩和層４０を形成しておきたい位置には、的確に電界緩和層４０が配置されるようにすることができる。また、電界緩和層４０を帯状の枠体形状で形成できることから、微細加工を行う必要なく、容易に形成することができる。

〔図３（ｄ）に示す工程〕
マスクを除去した後、ｐ型層を成膜したのち、ｐ型層のうちｎ⁺型ソース領域４の表面より上に形成された部分が取り除かれるようにエッチバックし、ｐ型ディープ層５、ｐ型ガードリング２１およびｐ型繋ぎ層３０を形成する。

このとき、埋込エピにより、トレンチ５ａ、２１ａ、３０ａ内にｐ型層が埋め込まれることになるが、トレンチ５ａ、２１ａ、３０ａを同じ幅で形成していることから、ｐ型層の表面に形状異常が発生したり凹凸が発生することを抑制できる。したがって、各トレンチ５ａ、２１ａ、３０ａ内にｐ型層を確実に埋め込むことが可能になると共に、ｐ型層の表面は凹凸が少ない平坦な形状となる。

また、エッチバック時には、ｐ型層の表面が凹凸の少ない平坦な形状となっていることから、ｐ型ディープ層５、ｐ型ガードリング２１およびｐ型繋ぎ層３０の表面は平坦な状態となる。したがって、この後にトレンチゲート構造を形成するための各種プロセスを行ったときに、所望のゲート形状を得ることが可能となる。また、各トレンチ５ａ、２１ａ、３０ａ内にｐ型層が確実に埋め込まれているため、ｐ型繋ぎ層３０の厚みが薄くなる等の問題も発生しない。

〔図４（ａ）に示す工程〕
ｎ⁺型ソース領域４などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ６の形成予定領域を開口させる。そして、マスクを用いてＲＩＥなどの異方性エッチングを行うことで、ゲートトレンチ６を形成する。

さらに、マスクを除去したのち、再び図示しないマスクを形成し、マスクのうちの凹部２０の形成予定領域を開口させる。そして、マスクを用いてＲＩＥなどの異方性エッチングを行うことで凹部２０を形成する。これにより、凹部２０が形成された位置において、ｎ⁺型ソース領域４およびｐ型ベース領域３を貫通してｎ型電流分散層２ａが露出させられ、ｎ型電流分散層２ａの表面から複数本のｐ型ガードリング２１が配置された構造が構成される。

なお、ここではゲートトレンチ６と凹部２０を別々のマスクを用いた別工程として形成したが、同じマスクを用いて同時に形成することもできる。

〔図４（ｂ）に示す工程〕
マスクを除去した後、例えば熱酸化を行うことによって、ゲート絶縁膜７を形成し、ゲート絶縁膜７によってゲートトレンチ６の内壁面上およびｎ⁺型ソース領域４の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ−Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ６内にＰｏｌｙ−Ｓｉを残すことでゲート電極８を形成する。

〔図４（ｃ）に示す工程〕
ゲート電極８およびゲート絶縁膜７の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１０を形成する。そして、層間絶縁膜１０の表面上に図示しないマスクを形成したのち、マスクのうち各ゲート電極８の間に位置する部分、つまりｐ型ディープ層５と対応する部分およびその近傍を開口させる。この後、マスクを用いて層間絶縁膜１０をパターニングすることでｐ型ディープ層５およびｎ⁺型ソース領域４を露出させるコンタクトホールを形成する。

〔図４（ｄ）に示す工程〕
層間絶縁膜１０の表面上に例えば複数の金属の積層構造により構成される電極材料を形成する。そして、電極材料をパターニングすることで、ソース電極９およびゲートパッド３１を形成する。なお、本図とは異なる断面において各セルのゲート電極８に繋がるゲート引出部が設けられている。その引出部において層間絶縁膜１０にコンタクトホールが開けられることで、ゲートパッド３１とゲート電極８との電気的接続が行われるようになっている。

この後の工程については図示しないが、ｎ⁺型基板１の裏面側にドレイン電極１１を形成するなどの工程を行うことで、本実施形態にかかるＳｉＣ半導体装置が完成する。

以上説明したように、本実施形態では、繋ぎ部からガードリング部に至るようにｎ^-型ドリフト層２の表層部に、電界緩和用の電界緩和層４０を形成している。このため、ｐ型ガードリング２１の間への電界の入り込みを抑制することができる。これにより、電界集中が緩和され、電界集中による層間絶縁膜１０の破壊が抑制されて、耐圧低下を抑制することが可能となる。したがって、所望の耐圧を得ることが可能なＳｉＣ半導体装置とすることができる。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して電界緩和層４０の上面レイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図５に示すように、本実施形態では、電界緩和層４０を複数本のライン状としている。より詳しくは、電界緩和層４０は、四隅が丸められた四角形状のｐ型ガードリング２１のうちの各辺と対応する位置では、等間隔に当該各辺に対する法線方向に延設されており、四隅と対応する位置ではｐ型ガードリング２１の中心から放射方向に延設されている。すなわち、電界緩和層４０をｐ型ガードリング２１に対して直交配置している。

このように、電界緩和層４０をｐ型ガードリング２１に対して直交配置するようにしても、第１実施形態と同様の効果を得ることができる。

また、第１実施形態と比較して電界緩和層４０の形成面積が小さくなるため、最小限のｐ型不純物ドーズによって効果的に電界緩和が行えると共に、イオン注入欠陥による高電圧印加時のリークを最小限に抑えることが可能となる。

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態で説明した電界緩和層４０の代わりとなる不純物層を備えるようにしたものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。

図６に示すように、本実施形態では、電界緩和層４０の代わりに、ガードリング部内におけるｎ型電流分散層２ａ内に、電界緩和層５０を形成している。

本実施形態では、電界緩和層５０は、ガードリング部の全域に形成されている。より詳しくは、電界緩和層５０は、ガードリング部において、枠体形状に形成されている。電界緩和層５０は、ｎ型電流分散層２ａよりもキャリア濃度が低くされたｎ型層、もしくは、ｐ型ガードリング２１よりもキャリア濃度が低くされたｐ型層で構成されている。すなわち、電界緩和層５０内におけるドナー濃度Ｎｄとアクセプタ濃度Ｎａとの差の絶対値が、ｎ型電流分散層２ａやｐ型ガードリング２１のキャリア濃度よりも低くされており、例えば｜Ｎｄ−Ｎａ｜＜０．５×１０¹⁷／ｃｍ³とされている。電界緩和層５０の厚みについては任意であり、例えば０．５μｍ程度とされる。

また、本実施形態では、電界緩和層５０を、ｐ型ガードリング２１の厚み内、つまりｐ型ガードリング２１のうちの層間絶縁膜１０側となる表面からｎ^-型ドリフト層２側となる底面までの間に形成してある。ただし、電界緩和層５０の形成深さについては、電界緩和層５０のうちの層間絶縁膜１０側となる上面側がｐ型ガードリング２１の表面よりも深く、かつ、底面よりも浅い位置となっていれば良い。つまり、電界緩和層５０のうちのｎ^-型ドリフト層２側となる下面側については、ｐ型ガードリング２１の底面よりも深い位置となっていても良い。

このように、ガードリング部においてｎ型電流分散層２ａ内に電界緩和層５０を形成するようにしている。このような電界緩和層５０を形成しても、ｐ型ガードリング２１間への電界の入り込みを抑制することができる。したがって、第１、第２実施形態と同様の効果を得ることができる。

次に、本実施形態のＳｉＣ半導体装置の製造方法について説明する。なお、本実施形態のＳｉＣ半導体装置の製造方法については、ほぼ第１実施形態で説明した図３および図４に示すＳｉＣ半導体装置の製造方法と同様であるため、異なる部分を主に説明する。

〔図７（ａ）に示す工程〕
まず、ｎ⁺型基板１の主表面上にＳｉＣからなるｎ^-型ドリフト層２、ｎ型電流分散層２ａ、ｐ型ベース領域３およびｎ⁺型ソース領域４を順にエピタキシャル成長させる。

〔図７（ｂ）に示す工程〕
次に、図３（ｃ）、（ｄ）に示す工程と同様の工程を行うことで、トレンチ５ａ、２１ａ、３０ａを形成すると共に、トレンチ５ａ、２１ａ、３０ａ内にｐ型ディープ層５、ｐ型ガードリング２１およびｐ型繋ぎ層３０を形成する。

〔図７（ｃ）に示す工程〕
図示しないマスクを形成し、マスクのうちの凹部２０の形成予定領域を開口させる。そして、マスクを用いてＲＩＥなどの異方性エッチングを行うことで凹部２０を形成する。これにより、凹部２０が形成された位置において、ｎ⁺型ソース領域４およびｐ型ベース領域３を貫通してｎ型電流分散層２ａが露出させられ、ｎ型電流分散層２ａの表層部に複数本のｐ型ガードリング２１が配置された構造が構成される。

さらに、凹部２０の形成時に用いたマスクをそのまま用いて、ｎ型不純物をイオン注入したのち、活性化アニールを行うことで、凹部２０内に電界緩和層５０を形成する。このときのｎ型不純物のドーズ量については、上記したように、電界緩和層５０のドナー濃度Ｎｄとアクセプタ濃度Ｎａとの差の絶対値について、｜Ｎｄ−Ｎａ｜＜０．５×１０^１７／ｃｍ^３が成り立つように調整している。この後、凹部２０の形成や電界緩和層５０の形成時に用いたマスクを除去したのち、図３（ｄ）に示す工程のうちのゲートトレンチ６の形成工程を行う。

〔図７（ｄ）に示す工程〕
更に図４（ａ）以降の各工程を行う。これにより、本実施形態のＳｉＣ半導体装置を製造することができる。

（第３実施形態の変形例）
上記第３実施形態で説明した電界緩和層５０をガードリング部の全域に形成する必要はなく、例えば図８に示すように、ガードリング部のうちのセル部や繋ぎ部寄りの位置にのみ形成していても良い。さらに、電界緩和層５０が繋ぎ部のうちのガードリング部寄りの位置にまで形成してあっても良い。

ただし、これらの構造とする場合には、凹部２０を形成する際に用いたマスクとは別のマスク、例えばレジストマスクを用いて、電界緩和層５０を形成するためのイオン注入を行うことが必要になる。

なお、電界緩和層５０をガードリング部のうちのセル部や繋ぎ部寄りの位置にのみ形成する場合、電界緩和層５０の罫線範囲については、ｐ型ガードリング２１の配置間隔やｐ型ガードリング２１とｎ型電流分散層２ａそれぞれの不純物濃度に基づいて決めている。上記したように、ｐ型ガードリング２１は、セル部側において電界集中を緩和して等電位線がより外周側に向かうように形成されるが、その配置間隔やｐ型ガードリング２１およびｎ型電流分散層２ａの不純物濃度によって電界の入り込み方が変わってくる。このため、仮に、電界緩和層５０が形成されていなければ、ｐ型ガードリング２１間への電界が入り込んだときに、その上に形成される層間絶縁膜１０まで達すると想定される位置を含むように、電界緩和層５０を形成している。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

（１）上記各実施形態では、ｐ型ベース領域３の上にｎ⁺型ソース領域４を連続してエピタキシャル成長させて形成したが、ｐ型ベース領域３の所望位置にｎ型不純物をイオン注入することでｎ⁺型ソース領域４を形成しても良い。

（２）上記各実施形態では、縦型のパワー素子としてｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明した。しかしながら、上記各実施形態は縦型の半導体素子の一例を示したに過ぎず、半導体基板の表面側に設けられる第１電極と裏面側に設けられる第２電極との間に電流を流す縦型の半導体素子であれば、他の構造もしくは導電型のものであっても良い。

例えば、上記第１実施形態等では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子としてＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対してｎ⁺型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。さらに、縦型のＭＯＳＦＥＴとしてトレンチゲート構造のものを例に挙げて説明したが、トレンチゲート構造のものに限らず、プレーナ型のものであっても良い。

さらに、ＭＯＳ構造のパワー素子に限らず、ショットキーダイオードを適用することもできる。具体的には、ｎ⁺型基板の主表面上にｎ^-型ドリフト層が形成されていると共に、その上に第１電極に相当するショットキー電極が形成され、さらにｎ⁺型基板の裏面側に第２電極に相当するオーミック電極が形成されることでショットキーダイオードが構成される。このような構造において、ｎ^-型ドリフト層の表層部から複数本のｐ型ディープ層が形成されることで、ジャンクションバリアショットキーダイオード（以下、ＪＢＳという）が構成される。このようなＪＢＳが備えられるＳｉＣ半導体装置においても、第１、第２実施形態で説明した電界緩和層４０や第３実施形態で説明した電界緩和層５０を備えることで、上記各実施形態と同様の効果を得ることができる。

（３）上記各実施形態では、ｐ型ディープ層５やｐ型ガードリング２１およびｐ型繋ぎ層３０を埋込エピ成長によって形成したが、イオン注入によって形成しても良い。

（４）上記各実施形態では、ｐ型ディープ層５やｐ型繋ぎ層３０をｎ⁺型ソース領域４およびｐ型ベース領域３を貫通するように形成しているが、ｐ型ベース領域３の下方にのみｐ型ディープ層５やｐ型繋ぎ層３０を形成するようにしても良い。

（５）なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。

１ ｎ⁺型基板
２ａ ｎ型電流分散層
３ ｐ型ベース領域
４ ｎ⁺型ソース領域
５ ｐ型ディープ層
８ ゲート電極
９ ソース電極
１１ ドレイン電極
２１ ｐ型ガードリング層
４０、５０ 電界緩和層

Claims (9)

1. セル部と前記セル部の外周を囲むガードリング部を含む外周部を有する炭化珪素半導体装置であって、
   前記セル部および前記外周部には、
   第１または第２導電型の基板（１）と、
   前記基板の表面側に形成され、前記基板よりも低不純物濃度とされた第１導電型のドリフト層（２）と、
   前記ドリフト層の上に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の電流分散層（２ａ）と、が備えられ、
   前記セル部には、
   前記電流分散層にストライプ状に形成された第２導電型層（５）と、
   前記第２導電型層に電気的に接続された第１電極（９）と、
   前記基板の裏面側に電気的に接続された第２電極（１１）と、を有し、
   前記第１電極と前記第２電極との間に電流を流す縦型の半導体素子が備えられ、
   前記ガードリング部には、
   前記電流分散層の表面から形成されていると共に前記セル部を囲む複数の枠形状とされたライン状の第２導電型のガードリング（２１）が備えられ、
   前記ガードリング部において前記セル部よりも前記電流分散層が凹んだ凹部（２０）が形成されることで、前記基板の厚み方向において、前記セル部が前記ガードリング部よりも突き出した島状のメサ部が構成され、
   前記メサ部と前記凹部との境界位置から前記メサ部の外周側に向けて、前記ドリフト層の表層部に、前記ガードリングよりも低不純物濃度とされた第２導電型の電界緩和層（４０）が備えられている炭化珪素半導体装置。
2. 前記電界緩和層は、前記メサ部を囲む帯状の枠体形状とされている請求項１に記載の炭化珪素半導体装置。
3. 前記電界緩和層は、前記ガードリングに対して直交配置された複数本のライン状とされている請求項１に記載の炭化珪素半導体装置。
4. セル部と前記セル部の外周を囲むガードリング部を含む外周部を有する炭化珪素半導体装置であって、
   前記セル部および前記外周部には、
   第１または第２導電型の基板（１）と、
   前記基板の表面側に形成され、前記基板よりも低不純物濃度とされた第１導電型のドリフト層（２）と、
   前記ドリフト層の上に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の電流分散層（２ａ）と、が備えられ、
   前記セル部には、
   前記電流分散層にストライプ状に形成された第２導電型層（５）と、
   前記第２導電型層に電気的に接続された第１電極（９）と、
   前記基板の裏面側に電気的に接続された第２電極（１１）と、を有し、
   前記第１電極と前記第２電極との間に電流を流す縦型の半導体素子が備えられ、
   前記ガードリング部には、
   前記電流分散層の表面から形成されていると共に前記セル部を囲む複数の枠形状とされたライン状の第２導電型のガードリング（２１）が備えられ、
   前記ガードリング部において前記セル部よりも前記電流分散層が凹んだ凹部（２０）が形成されることで、前記基板の厚み方向において、前記セル部が前記ガードリング部よりも突き出した島状のメサ部が構成され、
   前記メサ部と前記凹部との境界位置から前記メサ部の外周側に向けて、前記電流分散層内に、前記電流分散層および前記ガードリングよりもキャリア濃度が低くされた第１導電型または第２導電型の電界緩和層（５０）が備えられ、
   前記電界緩和層の上面は、前記ガードリングの表面よりも深く、かつ、底面よりも浅い位置とされている炭化珪素半導体装置。
5. 前記電界緩和層は、前記ガードリング部の全域に形成されている請求項４に記載の炭化珪素半導体装置。
6. 前記セル部には、
   前記電流分散層の上に形成された第２導電型のベース領域（３）と、
   前記ベース領域の上に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のソース領域（４）と、
   前記ソース領域の表面から前記ベース領域よりも深くまで形成されたゲートトレンチ（６）内に形成され、該ゲートトレンチの内壁面に形成されたゲート絶縁膜（７）と、前記ゲート絶縁膜の上に形成されたゲート電極（８）と、を有して構成されたトレンチゲート構造と、
   前記ゲートトレンチよりも深い位置まで形成されたトレンチ（５ａ）内に配置された前記第２導電型層と、
   前記ソース領域および前記ベース領域に電気的に接続された前記第１電極を構成するソース電極（９）と、
   前記基板の裏面側に電気的に接続された前記第２電極を構成するドレイン電極（１１）と、を備えた縦型の半導体素子が形成されている請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
7. セル部と前記セル部の外周を囲むガードリング部を含む外周部を有する炭化珪素半導体装置の製造方法であって、
   第１または第２導電型の基板（１）を用意することと、
   前記基板の表面側に、前記基板よりも低不純物濃度とされた第１導電型のドリフト層（２）を形成することと、
   前記ドリフト層の表層部に、第２導電型不純物をイオン注入することで第２導電型の電界緩和層（４０）を形成することと、
   前記ドリフト層の上に、前記ドリフト層よりも高不純物濃度とされた第１導電型の電流分散層（２ａ）を形成することと、
   前記セル部において、前記電流分散層にストライプ状に第２導電型層（５）を形成すると共に、前記ガードリング部において、前記電流分散層に前記セル部を囲む複数の枠形状とされるライン状の第２導電型のガードリング（２１）を形成することと、
   前記ガードリング部において、前記セル部よりも前記電流分散層を凹ませた凹部（２０）を形成することで、前記基板の厚み方向において、前記セル部が前記ガードリング部よりも突き出した島状のメサ部を構成することと、
   前記第２導電型層に電気的に接続される第１電極（９）を形成することと、
   前記基板の裏面側に電気的に接続される第２電極（１１）を形成することと、を含み、
   前記電界緩和層を形成することでは、前記メサ部と前記凹部との境界位置となる予定の位置から前記メサ部の外周側に向けて前記電界緩和層を形成する炭化珪素半導体装置の製造方法。
8. セル部と前記セル部の外周を囲むガードリング部を含む外周部を有する炭化珪素半導体装置の製造方法であって、
   第１または第２導電型の基板（１）を用意することと、
   前記基板の表面側に、前記基板よりも低不純物濃度とされた第１導電型のドリフト層（２）を形成することと、
   前記ドリフト層の上に、前記ドリフト層よりも高不純物濃度とされた第１導電型の電流分散層（２ａ）を形成することと、
   前記電流分散層内に、第２導電型不純物をイオン注入することで第１導電型または第２導電型の電界緩和層（５０）を形成することと、
   前記セル部において、前記電流分散層にストライプ状に第２導電型層（５）を形成すると共に、前記ガードリング部において、前記電流分散層に前記セル部を囲む複数の枠形状とされるライン状の第２導電型のガードリング（２１）を形成することと、
   前記ガードリング部において、前記セル部よりも前記電流分散層を凹ませた凹部（２０）を形成することで、前記基板の厚み方向において、前記セル部が前記ガードリング部よりも突き出した島状のメサ部を構成することと、
   前記第２導電型層に電気的に接続される第１電極（９）を形成することと、
   前記基板の裏面側に電気的に接続される第２電極（１１）を形成することと、を含み、
   前記電界緩和層を形成することでは、前記メサ部と前記凹部との境界位置となる予定の位置から前記メサ部の外周側に向けて、前記電流分散層および前記ガードリングよりもキャリア濃度が低くされた第１導電型もしくは第２導電型の前記電界緩和層を形成し、
   さらに、前記電界緩和層を形成することでは、前記凹部を形成した後において、前記電界緩和層の上面が、前記ガードリングの表面よりも深く、かつ、底面よりも浅い位置とされるように前記電界緩和層を形成する炭化珪素半導体装置の製造方法。
9. 前記電流分散層の上に、第２導電型のベース領域（３）を形成することと、
   前記ベース領域の上に、前記ドリフト層よりも高不純物濃度とされる第１導電型のソース領域（４）を形成することと、
   前記ソース領域の表面から異方性エッチングを行うことで、前記セル部のディープトレンチ（５ａ）と、前記ガードリング部のガードリングトレンチ（２１ａ）と、を含むトレンチを形成することと、
   第２導電型の炭化珪素層をエピタキシャル成長させることで、前記ディープトレンチおよび前記ガードリングトレンチを埋め込んだのち、エッチバックにより前記炭化珪素層のうち前記ソース領域の上に形成された部分を取り除くことで、前記ディープトレンチ内に前記第２導電型層を形成すると共に、前記ガードリングトレンチ内に前記ガードリングを形成することと、
   前記セル部に、前記ソース領域の表面から前記ベース領域よりも深いゲートトレンチ（６）と、該ゲートトレンチの内壁面に形成されるゲート絶縁膜（７）と、前記ゲート絶縁膜の上に形成されるゲート電極（８）と、を有して構成されるトレンチゲート構造を形成することと、を含み、
   前記第１電極を形成することでは、前記第１電極として、前記ソース領域および前記ベース領域に電気的に接続されるソース電極（９）を形成し、
   前記第２電極を形成することでは、前記基板の裏面側に、前記第２電極としてドレイン電極（１１）を形成する請求項７または８に記載の炭化珪素半導体装置の製造方法。

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