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JP6693142B2 - 半導体装置、電子部品、電子機器、および半導体装置の製造方法 - Google Patents
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半導体装置、電子部品、電子機器、および半導体装置の製造方法 Download PDF

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Description

本開示は、半導体装置、電子部品、電子機器、および半導体装置の製造方法に関する。
近年、化合物半導体を用いた半導体装置として、高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）が注目されている。
高電子移動度トランジスタは、化合物半導体のヘテロ接合によって形成された二次元電子ガス層をチャネルとする電界効果トランジスタである。二次元電子ガス層は、電子の移動度が高く、かつシート電子密度が高いため、高電子移動度トランジスタは、低抵抗、高速、および高耐圧動作が可能な半導体装置として期待されている。
例えば、高電子移動度トランジスタは、チャネル層の上にバリア層が設けられ、バリア層の上にソース電極およびドレイン電極が設けられた構造を備える。このような高電子移動度トランジスタでは、バンドギャップが広いバリア層がポテンシャル障壁となるため、ソース電極およびドレイン電極と、チャネルである二次元電子ガス層とのコンタクト抵抗が高くなってしまう。
そこで、ソース電極およびドレイン電極と、二次元電子ガス層とのコンタクト抵抗を低下させるために、高温アニールによってソース電極およびドレイン電極と、バリア層とを合金化する技術が提案されている。また、下記の特許文献１に開示されるように、ソース電極およびドレイン電極と接する領域に、不純物が高濃度にドープされた高濃度層を選択的に再成長させることで、コンタクト抵抗を低下させる技術が提案されている。
特開２０１１−１５９７９５号公報
しかしながら、特許文献１に開示された技術では、高電子移動度トランジスタの動作時抵抗（オン抵抗ともいう）を低下させるには限界があった。これは、電界効果トランジスタのオン抵抗は、ソース電極およびドレイン電極とチャネルとのコンタクト抵抗、ならびにソース電極およびドレイン電極間の距離に依存するチャネル抵抗の総和で決まり、特許文献１に開示された技術では、ソース電極およびドレイン電極間の距離を短くすることが困難なためである。
よって、オン抵抗をさらに低下させることが可能な半導体装置、該半導体装置を含む電子部品、および電子機器、ならびに半導体装置の製造方法が求められていた。
本開示によれば、基板と、前記基板の上に設けられた第１導電型の第１コンタクト層と、前記第１コンタクト層の上に設けられたチャネル層と、前記チャネル層の側面に設けられ、前記チャネル層の側面との間でバリア層を挟持するゲート電極と、前記チャネル層の上に設けられた第１導電型の第２コンタクト層と、前記第１コンタクト層の上に設けられた第１電極と、前記第２コンタクト層の上に設けられた第２電極と、を備える、半導体装置が提供される。
また、本開示によれば、基板と、前記基板の上に設けられた第１導電型の第１コンタクト層と、前記第１コンタクト層の上に設けられたチャネル層と、前記チャネル層の側面に設けられ、前記チャネル層の側面との間でバリア層を挟持するゲート電極と、前記チャネル層の上に設けられた第１導電型の第２コンタクト層と、前記第１コンタクト層の上に設けられた第１電極と、前記第２コンタクト層の上に設けられた第２電極と、を備える半導体装置を含む、電子部品が提供される。
また、本開示によれば、基板と、前記基板の上に設けられた第１導電型の第１コンタクト層と、前記第１コンタクト層の上に設けられたチャネル層と、前記チャネル層の側面に設けられ、前記チャネル層の側面との間でバリア層を挟持するゲート電極と、前記チャネル層の上に設けられた第１導電型の第２コンタクト層と、前記第１コンタクト層の上に設けられた第１電極と、前記第２コンタクト層の上に設けられた第２電極と、を備える半導体装置を含む、電子機器が提供される。
さらに、本開示によれば、基板の上に、第１導電型の第１コンタクト層をエピタキシャル成長させることと、前記第１コンタクト層の上に、チャネル層をエピタキシャル成長させることと、前記第１コンタクト層の上に、第１導電型の第２コンタクト層をエピタキシャル成長させることと、前記チャネル層および前記第２コンタクト層を平面視にて島状にエッチングすることと、前記第１コンタクト層および前記第２コンタクト層の上に、バリア層およびゲート電極材料層を順に形成することと、前記ゲート電極材料層を異方性エッチングして、前記チャネル層の側面にゲート電極を形成することと、前記第１コンタクト層および前記第２コンタクト層の上に、それぞれ第１電極および第２電極を形成することと、を含む半導体装置の製造方法が提供される。
本開示によれば、最先端の製造設備を用いずとも、ソース電極と、ドレイン電極との距離を縮小することが可能である。
以上説明したように本開示によれば、半導体装置のオン抵抗をさらに低下させることが可能である。
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
本開示の第１の実施形態に係る半導体装置の積層構造を示す断面図である。 同実施形態に係る半導体装置の平面構造を示す平面図である。 図１で示した半導体装置の製造工程を示す断面図である。 図１で示した半導体装置の製造工程を示す断面図である。 図１で示した半導体装置の製造工程を示す断面図である。 図１で示した半導体装置の製造工程を示す断面図である。 図１で示した半導体装置の製造工程を示す断面図である。 図１で示した半導体装置の製造工程を示す断面図である。 図１で示した半導体装置の製造工程を示す断面図である。 本開示の第２の実施形態に係る半導体装置の積層構造を示す断面図である。 本開示の第３の実施形態に係る半導体装置の積層構造を示す断面図である。 本開示の第４の実施形態に係る半導体装置の積層構造を示す断面図である。 本開示の第５の実施形態に係る半導体装置の積層構造を示す断面図である。 本開示の第５の実施形態に係る半導体装置の第１の構造例を示す断面図である。 本開示の第５の実施形態に係る半導体装置の第２の構造例を示す断面図である。 本開示の第５の実施形態に係る半導体装置の第２の構造例を示す断面図である。 比較例に係る半導体装置の積層構造を示す断面図である。
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
なお、説明は以下の順序で行うものとする。
０．本開示の技術的背景
１．第１の実施形態
１．１．半導体装置の構造
１．２．半導体装置の製造方法
２．第２の実施形態
３．第３の実施形態
４．第４の実施形態
５．第５の実施形態
６．第６の実施形態
６．１．第１の構造例
６．２．第２の構造例
６．３．第３の構造例
７．まとめ
＜＜０．本開示の技術的背景＞＞
まず、図１７を参照して、本開示の技術的背景について説明する。図１７は、比較例に係る半導体装置である化合物半導体トランジスタの積層構造を示す断面図である。
図１７に示すように、比較例に係る化合物半導体トランジスタ１０は、基板５０の上に設けられたバッファ層５１と、バッファ層５１の上に設けられたチャネル層３０と、チャネル層３０の上に設けられたバリア層３１と、バリア層３１の上に設けられたゲート電極４０、ソース電極２１およびドレイン電極１１と、ゲート電極４０、ソース電極２１およびドレイン電極１１を互いに絶縁する絶縁層５２と、を備える。また、チャネル層３０のバリア層３１と接する界面近傍には、チャネルである二次元電子ガス層３２が形成される。
基板５０は、例えば、シリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、またはサファイアなどで構成される。
バッファ層５１は、化合物半導体材料で構成され、チャネル層３０、およびバリア層３１を基板５０の上にエピタキシャル成長させるための層である。具体的には、バッファ層５１は、格子定数を適切に制御した化合物半導体材料で形成されることによって、上部に設けられるチャネル層３００の結晶方位および結晶状態を制御することができる。これにより、基板５０と、チャネル層３０との格子定数が大きく異なる場合であっても、チャネル層３０をエピタキシャル成長させることが可能になる。
チャネル層３０は、化合物半導体材料で構成され、バリア層３１は、チャネル層３０とは異種の化合物半導体材料で構成される。チャネル層３０とバリア層３１との界面には、異種の化合物半導体材料が接合していることにより、二次元電子ガス層３２と呼ばれる電子層が形成される。
なお、二次元電子ガス層３２が形成されるチャネル層３０は、ｉ型（すなわち、アンドープ）の化合物半導体で構成されてもよい。チャネル層３０がｉ型である場合、不純物散乱が少なくなるため、二次元電子ガス層３２は、高移動度のチャネルとして好適に用いることができる。また、バリア層３１は、二次元電子ガス層３２を形成することができれば、ｉ型、またはｎ型のいずれの化合物半導体で構成されてもよい。チャネルである二次元電子ガス層３２の電子密度を高めるために、バリア層３１は、ｎ型の化合物半導体で構成されていてもよい。
このような二次元電子ガス層３２をチャネルとする化合物半導体トランジスタは、高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）とも呼ばれる。
このようなヘテロ接合を形成する化合物半導体材料の組み合わせとしては、例えば、ＧａＡｓおよびＡｌＧａＡｓ、ＧａＮおよびＡｌＧａＮ、ＧａＡｓおよびＩｎＧａＰ、ならびにＧａＮおよびＡｌＩｎＮなどを例示することができる。
ゲート電極４０は、ニッケル（Ｎｉ）、チタン（Ｔｉ）、および金（Ａｕ）などの金属にて構成される。ゲート電極４０は、バリア層３１とショットキー接合を形成し、該ショットキー接合によってゲート電極４０側から延びる空乏層をバリア層３１に形成する。一方、バリア層３１には、チャネル層３０に形成された二次元電子ガス層によって、チャネル層３０側から延びる空乏層が形成されている。
化合物半導体トランジスタ１０は、ゲート電極４０に印加される電圧を制御することで、二次元電子ガス層の電子濃度を制御し、二次元電子ガス層をチャネルとする電界効果トランジスタとして機能することができる。
ソース電極２１、およびドレイン電極１１は、チタン（Ｔｉ）およびアルミニウム（Ａｌ）などの金属にて構成される。また、ソース電極２１、およびドレイン電極１１は、チャネル層３０とオーミック接合するように形成される。
ここで、化合物半導体トランジスタ１０では、動作時抵抗（オン抵抗ともいう）が高かった。これは、ソース電極２１およびドレイン電極１１と、チャネルである二次元電子ガス層との間にポテンシャル障壁が高いバリア層３１が介在するためにコンタクト抵抗が高くなってしまうためである。
そこで、コンタクト抵抗を低下させるために、例えば、バリア層３１の一部を高濃度の不純物がドープされた層で置換することでポテンシャル障壁を低下させることが提案されている。また、コンタクト抵抗を低下させるために、ソース電極２１およびドレイン電極１１を形成する金属と、バリア層３１とを高温アニールにて合金化することが提案されている。
しかしながら、コンタクト抵抗を低下させるだけでは、化合物半導体トランジスタ１０のオン抵抗を低下させるには限界があった。これは、化合物半導体トランジスタ１０のオン抵抗には、ソース電極２１とドレイン電極１１との間の距離に依存するチャネル抵抗が含まれるためである。
チャネル抵抗を低下させるためには、例えば、より微細な加工が可能な製造プロセスを採用して、ソース電極２１とドレイン電極１１との間の距離を縮小することが考えられる。しかしながら、より微細な加工が可能な製造プロセスを採用した場合、製造コストが大幅に増大してしまう。そのため、製造コストの増大を抑制しつつ、化合物半導体トランジスタ１０のオン抵抗をさらに低下させることは、困難であった。
本発明者らは、上記事情を鋭意検討することによって、本開示に係る技術を想到するに至った。本開示の一実施形態に係る半導体装置は、新規かつ改良された構造によってソース電極とドレイン電極との距離を縮小することができるため、オン抵抗をさらに低下させることが可能である。
以下では、上述した本開示の一実施形態に係る半導体装置について、詳細に説明する。
＜＜１．第１の実施形態＞＞
＜１．１．半導体装置の構造＞
まず、図１を参照して、本開示の第１の実施形態に係る半導体装置の積層構造について説明する。図１は、本実施形態に係る半導体装置１の積層構造を示す断面図である。
図１に示すように、本実施形態に係る半導体装置１は、基板５００と、バッファ層５１０と、第１コンタクト層１００と、チャネル層３００と、第２コンタクト層２００と、バリア層３１０と、ゲート電極４００と、第１電極１１０と、第２電極２１０と、絶縁層５２０とを備える。
なお、本実施形態に係る半導体装置１は、高電子移動度トランジスタであり、チャネルである二次元電子ガス層３２０は、基板５００に対して略垂直に、チャネル層３００のバリア層３１０と接する界面近傍に形成される。
基板５００は、化合物半導体材料で構成される。具体的には、基板５００は、ＩＩＩ−Ｖ族化合物半導体材料で構成される。例えば、基板５００は、半絶縁性を有する単結晶の窒化ガリウム（ＧａＮ）基板であってもよい。また、後述するバッファ層５１０が設けられる場合、基板５００は、基板５００上に設けられる第１コンタクト層１００と格子定数が異なる材料で形成されてもよい。このような場合、基板５００は、例えば、シリコン（Ｓｉ）基板、炭化シリコン（ＳｉＣ）基板、またはサファイア基板などであってもよい。
バッファ層５１０は、基板５００の上に設けられ、エピタキシャル成長した化合物半導体材料で構成される。具体的には、バッファ層５１０は、基板５００および第１コンタクト層１００の格子定数に基づいた適切な格子定数を有する化合物半導体材料で構成される。バッファ層５１０は、基板５００と第１コンタクト層１００との格子定数が異なる場合、格子定数を制御することで、第１コンタクト層１００の結晶状態を良好にすると共に、半導体装置１の反りを制御することができる。例えば、基板５００がＳｉ基板であり、第１コンタクト層１００がＧａＮにて形成される場合、バッファ層５１０には、ＡｌＮ、ＡｌＧａＮ、またはＧａＮなどを用いることができる。
第１コンタクト層１００は、バッファ層５１０の上に設けられ、高濃度の不純物がドーピングされた化合物半導体材料で構成される。具体的には、第１コンタクト層１００は、後述するチャネル層３００と同一の化合物半導体材料に高濃度のｎ型不純物をドープした層であってもよい。高濃度のドーピングによって低抵抗化された第１コンタクト層１００は、第１電極１１０とのコンタクト抵抗を低下させることができる。例えば、チャネル層３００がＧａＮにて形成される場合、第１コンタクト層１００は、シリコン（Ｓｉ）、またはゲルマニウム（Ｇｅ）がドーピングされ、かつエピタキシャル成長したＧａＮで形成されてもよい。また、ドーピングされる不純物の濃度は、１．０×１０１８個／ｃｍ３以上であってもよい。
チャネル層３００は、第１コンタクト層１００の上の一部領域に島状に設けられ、バリア層３１０とのヘテロ接合によってキャリアが蓄積される化合物半導体材料で構成される。また、チャネル層３００の側面には、基板５００に対して略垂直方向に二次元電子ガス層３２０が形成される。具体的には、チャネル層３００は、不純物が添加されていないｉ型（すなわち、アンドープ）の化合物半導体材料で形成されてもよい。このような場合、チャネル層３００では、不純物によるキャリアの散乱が抑制されるため、二次元電子ガス層３２０におけるキャリア移動度を向上させることができる。例えば、チャネル層３００は、エピタキシャル成長したＧａＮで形成されてもよい。
また、チャネル層３００は、結晶のＣ軸方向がチャネル層３００の側面に対して略垂直になるようにエピタキシャル成長して形成される。例えば、ＧａＮでは、結晶の極性面であるｃ面（０００１）に二次元電子ガス層が形成されるため、チャネル層３００は、側面に二次元電子ガス層３２０が形成されるように結晶方位を適切に制御することが好ましい。なお、チャネル層３００の結晶方位は、側面に二次元電子ガス層３２０が形成されていれば、側面に対して垂直にＣ軸が向いていなくともよく、任意の方向に約５５°まで傾斜させることができる。ただし、傾斜角が大きくなる場合、側面に二次元電子ガス層３２０を形成することが困難になるため、結晶のＣ軸の傾斜角は、側面の法線方向から任意の方向に１０°以内とすることが好ましい。
第２コンタクト層２００は、チャネル層３００の上に設けられ、高濃度の不純物がドーピングされた化合物半導体材料で構成される。具体的には、第２コンタクト層２００は、チャネル層３００と同一の化合物半導体材料に高濃度のｎ型不純物をドープした層であってもよい。高濃度のドーピングによって低抵抗化された第２コンタクト層２００は、第２電極２１０とのコンタクト抵抗を低下させることができる。例えば、チャネル層３００がＧａＮにて形成される場合、第２コンタクト層２００は、シリコン（Ｓｉ）、またはゲルマニウム（Ｇｅ）がドーピングされ、かつエピタキシャル成長したＧａＮで形成されてもよい。また、ドーピングされる不純物の濃度は、１．０×１０１８個／ｃｍ３以上であってもよい。
バリア層３１０は、第１コンタクト層１００および第２コンタクト層２００の上に設けられ、チャネル層３００とのヘテロ接合によってチャネル層３００にキャリアを蓄積させる化合物半導体材料で構成される。具体的には、バリア層３１０は、チャネル層３００とは異種の化合物半導体材料で形成される。また、バリア層３１０は、不純物が添加されていないｉ型（すなわち、アンドープ）の化合物半導体材料で形成されてもよい。このような場合、バリア層３１０は、チャネル層３００において不純物によるキャリアの散乱を抑制することができるため、二次元電子ガス層３２０のキャリア移動度を向上させることができる。例えば、チャネル層３００がＧａＮで形成される場合、バリア層３１０は、エピタキシャル成長したＡｌ１−ｘ−ｙＧａｘＩｎｙＮ（０≦ｘ＜１、０≦ｙ＜１、ただし、ｘ＝ｙ＝０ではない）で形成されてもよい。
なお、ヘテロ接合によって二次元電子ガス層３２０が形成されれば、チャネル層３００と、バリア層３１０とは、上記とは異なる化合物半導体材料の組み合わせで形成されてもよい。例えば、チャネル層３００およびバリア層３１０は、ＧａＡｓおよびＡｌＧａＡｓ、ＧａＡｓおよびＩｎＧａＰ、もしくはＧａＮおよびＡｌＩｎＮで形成されていてもよい。
ゲート電極４００は、チャネル層３００の側面にバリア層３１０を挟持するように設けられる。また、ゲート電極４００は、バリア層３１０との間でショットキー接合を形成する金属によって構成される。例えば、ゲート電極４００は、バリア層３１０側からニッケル（Ｎｉ）、および金（Ａｕ）を順次積層することで形成されてもよい。これにより、ゲート電極４００は、印加される電圧を制御することで、二次元電子ガス層３２０の濃度を制御することができる。
なお、図２で図示するが、ゲート電極４００は、半導体装置１が設けられた素子領域６００の外部の領域にて、絶縁層５２０上に設けられた制御電極４０１と接続しており、制御電極４０１を介して印加される電圧が制御される。
絶縁層５２０は、絶縁性材料で構成され、バリア層３１０およびゲート電極４００の上に全面を覆うように設けられる。絶縁層５２０は、バリア層３１０およびゲート電極４００を他の電極および配線等から絶縁し、かつイオンなどの不純物からバリア層３１０およびゲート電極４００を保護する。例えば、絶縁層５２０は、ＳｉＮ、Ｓｉ３Ｎ４、ＳｉＯ、ＳｉＯ２、またはＡｌ２Ｏ３などの単層膜、またはこれらの積層膜として構成されてもよい。
第１電極１１０は、第１コンタクト層１００と接続するように構成され、第２電極２１０は、第２コンタクト層２００と接続するように構成される。例えば、第１電極１１０および第２電極２１０は、第１コンタクト層１００および第２コンタクト層２００側からチタン（Ｔｉ）、およびアルミニウム（Ａｌ）などを順次積層することで形成されてもよい。また、第１電極１１０は、ソース電極であってもよく、第２電極２１０は、ドレイン電極であってもよいが、これらは、逆であってもよいことは言うまでもない。
本実施形態に係る半導体装置１では、チャネル層３００とバリア層３１０とのヘテロ接合によって、チャネル層３００内で基板５００に対して略垂直方向に二次元電子ガス層３２０が形成される。二次元電子ガス層３２０の上端は、第２コンタクト層２００を介して第２電極２１０と接続し、二次元電子ガス層３２０の下端は、第１コンタクト層１００を介して第１電極１１０と接続する。すなわち、半導体装置１では、二次元電子ガス層３２０によって、第１電極１１０と第２電極２１０との間に電流経路が形成される。
また、半導体装置１では、バリア層３１０とゲート電極４００との間に形成されるショットキー接合によって二次元電子ガス層３２０の濃度を変調することで、第１電極１１０と第２電極２１０との間に流れる電流を変調することができる。具体的には、ゲート電極４００に正バイアスが印加された場合、二次元電子ガス層３２０内に蓄積された電子によって、第１電極１１０と第２電極２１０との間に電流が流れる。一方、ゲート電極４００に負バイアスが印加された場合、ショットキー接合によりゲート電極４００に対向するチャネル層３００の二次元電子ガス層３２０内の電子が枯渇するため、第１電極１１０と第２電極２１０との間に電流が流れなくなる。このように動作により、半導体装置１は、電界効果トランジスタとして機能することができる。
次に、図２を参照して、本実施形態に係る半導体装置１の平面構造について説明する。図２は、本実施形態に係る半導体装置１の平面構造を示す平面図である。なお、図１で示した半導体装置１の断面構造は、図２の切断線Ａで切断した断面の積層構造に相当する。
図２に示すように、半導体装置１では、チャネル層３００は、平面視にて島状に設けられ、チャネル層３００上に第２コンタクト層２００および第２電極２１０が設けられる。また、チャネル層３００の周囲を取り囲むように、バリア層３１０、ゲート電極４００、および第１電極１１０が設けられる。
また、上述した半導体装置１の各構成は、素子領域６００の内部に設けられる。素子領域６００の外部の領域は、基板５００上に設けられた他の半導体装置と、半導体装置１とを電気的に分離するために高抵抗化される。素子領域６００の外部の領域は、例えば、第１コンタクト層１００にホウ素（Ｂ）などの不純物をイオン注入することで高抵抗化されていてもよく、第１コンタクト層１００をエッチング等で除去した後の開口を絶縁体で埋め込むことで高抵抗化されていてもよい。なお、上述したように、素子領域６００の外部の領域には、ゲート電極４００と接続し、ゲート電極４００に印加される電圧を制御する制御電極４０１が設けられる。
このような平面構造によれば、半導体装置１は、チャネル層３００の側面（具体的には、結晶のＣ軸と略垂直な面）に二次元電子ガス層３２０を形成することできるため、図１７で示した化合物半導体トランジスタ１０よりも電流密度を増加させることができる。
以上にて説明した構造を有する半導体装置１では、チャネル層３００の膜厚がソース電極とドレイン電極との間の距離に相当する。チャネル層３００の膜厚は、最先端の製造設備でなくともナノメートル単位で制御することが可能であるため、半導体装置１は、製造プロセスの微細加工の能力に依らずにソース電極とドレイン電極との間の距離を縮小することができる。したがって、本実施形態に係る半導体装置１は、ソース電極とドレイン電極との間の距離を縮小することによってチャネル抵抗を低下させることができるため、オン抵抗を低下させることが可能である。
また、本実施形態に係る半導体装置１では、チャネル層３００の膜厚がゲート長にも相当する。したがって、半導体装置１は、同様に製造プロセスの微細加工の能力に依らずにゲート長を短くすることができるため、より高速に動作することが可能になる。さらに、本実施形態に係る半導体装置１は、島状に形成されたチャネル層３００の側面をチャネルとして使用し、電流密度を増加させることができるため、他の構造の電界効果トランジスタ（例えば、図１７で示した化合物半導体トランジスタ１０）に対して、半導体装置の大きさを小さくすることができる。
＜１．２．半導体装置の製造方法＞
続いて、図３〜図９を参照して、本実施形態に係る半導体装置１の製造方法について説明する。図３〜図９は、図１で示した半導体装置１の製造工程を示す断面図である。
まず、図３に示すように、基板５００上に、有機金属気相成長法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）または分子線エピタキシー法（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）等によって、バッファ層５１０、第１コンタクト層１００、チャネル層３００、および第２コンタクト層２００が順にエピタキシャル成長して積層される。
例えば、基板５００は、シリコン（Ｓｉ）基板であってもよい。また、バッファ層５１０は例えば、ＡｌＮ、ＡｌＧａＮ、またはＧａＮにて形成され、第１コンタクト層１００および第２コンタクト層２００は、例えば、シリコン（Ｓｉ）をドープしたｎ型のＧａＮにて形成されてもよい。なお、チャネル層３００は、例えば、アンドープのＧａＮにて結晶のＣ軸が基板５００の厚み方向と略直交する方向を向くように形成されることが好ましい。チャネル層３００の結晶方位を制御するには、例えば、基板５００の半導体装置１が形成される面の面方位を適切に制御すればよい。
続いて、図４に示すように、フォトレジストをマスクとするウェットエッチングまたはドライエッチングによって、チャネル層３００および第２コンタクト層２００がパターニングされる。なお、第１コンタクト層１００と、チャネル層３００とが略同一の化合物半導体で構成される場合、本パターニング工程において、第１コンタクト層１００の表面層もエッチングされることがあるが、特に半導体装置１の特性に影響はない。
ここで、図示しないが、チャネル層３００および第２コンタクト層２００をパターニングした後、基板５００上の各半導体装置を分離するために、素子分離工程が行われる。例えば、第１コンタクト層１００にホウ素（Ｂ）などの不純物をイオン注入し、半導体装置１が形成される素子領域６００の外部の領域を高抵抗化することで素子分離が行われてもよい。また、半導体装置１が形成される素子領域６００の外部の領域の第１コンタクト層１００をエッチング等で除去した後、絶縁体で埋め直すことで素子分離を行ってもよい。
次に、図５に示すように、第１コンタクト層１００および第２コンタクト層２００の上に、ＭＯＣＶＤ、またはＭＢＥ等を用いて、バリア層３１０がエピタキシャル成長して積層される。これにより、チャネル層３００のバリア層３１０と接する界面近傍に二次元電子ガス層３２０が形成される。例えば、バリア層３１０は、ＡｌＧａＮ、またはＡｌＧａＩｎＮにて形成されてもよい。
続いて、図６に示すように、バリア層３１０の上に、スパッタ法等によってゲート電極材料層４００Ａが形成される。例えば、ゲート電極材料層４００Ａは、ニッケル（Ｎｉ）および金（Ａｕ）を順次積層することで形成されてもよい。ここで、図７に示すように、垂直異方性を有するドライエッチングなどを用いて、ゲート電極材料層４００Ａを全面エッチングすることによって、第１コンタクト層１００上に突出したチャネル層３００の側面にのみゲート電極４００を形成することができる。
次に、図８に示すように、バリア層３１０およびゲート電極４００の上に、化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）等によって絶縁層５２０が全面にわたって積層される。絶縁層５２０は、例えば、ＳｉＮ、Ｓｉ３Ｎ４、ＳｉＯ、ＳｉＯ２、またはＡｌ２Ｏ３などの単層膜、またはこれらの積層膜として形成されてもよい。
続いて、図９に示すように、フォトレジストをマスクとするウェットエッチングまたはドライエッチングによって、バリア層３１０および絶縁層５２０の一部領域を開口させ、該開口に第１電極１１０および第２電極２１０が形成される。これにより、第１電極１１０および第２電極２１０は、第１コンタクト層１００および第２コンタクト層２００と接続することができるため、二次元電子ガス層３２０をチャネルとして電流経路が形成される。例えば、第１電極１１０および第２電極２１０は、チタン（Ｔｉ）およびアルミニウム（Ａｌ）などの金属を積層した後、パターニングすることで形成されてもよい。
以上の製造工程によって、本実施形態に係る半導体装置１を製造することができる。本実施形態に係る半導体装置１では、マスク等を用いることなく、いわゆるセルフアラインにて、ゲート電極４００を第１コンタクト層１００上に突出したチャネル層３００の側面にのみ形成することができる。したがって、上記の製造方法によれば、本実施形態に係る半導体装置１を多大な追加費用を掛けることなく、容易に製造することができる。
＜＜２．第２の実施形態＞＞
次に、図１０を参照して、本開示の第２の実施形態に係る半導体装置２について説明する。図１０は、本実施形態に係る半導体装置２の積層構造を示す断面図である。なお、図１と同一符号を付した構成は、実質的に図１で示した構成と同様であるため、ここでの説明は省略する。
図１０に示すように、本実施形態に係る半導体装置２は、バリア層３１０とゲート電極４００との間にゲート絶縁層４１０が設けられる。すなわち、本実施形態に係る半導体装置２は、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲート構造を有する半導体装置である。
ゲート絶縁層４１０は、絶縁性材料で形成される。例えば、ゲート絶縁層４１０は、原子層体積法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）を用いて、ＳｉＯ２またはＡｌ２Ｏ３によって形成されてもよい。本実施形態に係る半導体装置２では、バリア層３１０とゲート電極４００との間にゲート絶縁層４１０が設けられることによって、ＭＩＳゲートが形成される。
ＭＩＳゲートでは、ゲート電極４００に電圧が印加されることによって、バリア層３１０のキャリア濃度またはバンドの状態が変調される。したがって、本実施形態に係る半導体装置２では、ゲート電極４００に電圧を印加することで、二次元電子ガス層の電子濃度を制御し、第１電極１１０と第２電極２１０との間に流れる電流を変調することができる。
このようなＭＩＳゲートを有する半導体装置２は、図１で示したショットキーゲートを有する半導体装置１よりも、ゲート構造の耐圧性が向上するため、ゲート電極４００にさらに高い電圧を印加することが可能である。
＜＜３．第３の実施形態＞＞
次に、図１１を参照して、本開示の第３の実施形態に係る半導体装置３について説明する。図１１は、本実施形態に係る半導体装置３の積層構造を示す断面図である。なお、図１と同一符号を付した構成は、実質的に図１で示した構成と同様であるため、ここでの説明は省略する。
図１１に示すように、本実施形態に係る半導体装置３は、バリア層３１０とゲート電極４００との間に第２導電型（例えば、ｐ型）の半導体層４２０が設けられる。すなわち、本実施形態に係る半導体装置３は、第２導電型（例えば、ｐ型）ゲートを有する半導体装置である。
半導体層４２０は、第２導電型（例えば、ｐ型）の半導体にて形成される。例えば、半導体層４２０は、バリア層３１０の上に、ｐ型不純物であるＭｇを添加したＧａＮをエピタキシャル成長させることによって形成されてもよい。本実施形態に係る半導体装置３では、バリア層３１０とゲート電極４００との間に半導体層４２０が設けられることによって、第２導電型（ｐ型）ゲートが形成される。また、半導体層４２０は、バリア層３１０のゲート電極４００と接する一部または全部にｐ型不純物であるＭｇなどをドーピングすることによって形成されてもよい。
第２導電型（ｐ型）ゲートでは、ゲート電極４００に電圧が印加されることによって、ｐｎ接合を介してバリア層３１０のキャリア濃度またはバンドの状態が変調される。したがって、本実施形態に係る半導体装置３では、ゲート電極４００に電圧を印加することで、二次元電子ガス層の電子濃度を制御し、第１電極１１０と第２電極２１０との間に流れる電流を変調することができる。
このような第２導電型（ｐ型）ゲートを有する半導体装置３は、図１で示したショットキーゲートを有する半導体装置１よりも、閾値電圧を高くすることができるため、ノーマリーオフ動作をより容易に実現することが可能である。
＜＜４．第４の実施形態＞＞
次に、図１２を参照して、本開示の第４の実施形態に係る半導体装置４について説明する。図１２は、本実施形態に係る半導体装置４の積層構造を示す断面図である。なお、図１と同一符号を付した構成は、実質的に図１で示した構成と同様であるため、ここでの説明は省略する。
図１２に示すように、本実施形態に係る半導体装置４は、チャネル層３０１が第２導電型（例えば、ｐ型）の化合物半導体材料にて構成される。例えば、チャネル層３０１は、第１コンタクト層１００の上に、ｐ型不純物であるＭｇを添加したＧａＮをエピタキシャル成長させることによって形成されてもよい。
このような第２導電型（ｐ型）のチャネル層３０１を備える半導体装置４は、図１で示したｉ型（すなわち、アンドープ）のチャネル層３００を備える半導体装置１よりも、第１電極１１０と第２電極２１０との間のポテンシャルバリアを高くすることができる。したがって、本実施形態に係る半導体装置４は、図１で示した半導体装置１よりも、第１電極１１０と第２電極２１０との間に発生するリーク電流を抑制することができる。
＜＜５．第５の実施形態＞＞
次に、図１３を参照して、本開示の第５の実施形態に係る半導体装置５について説明する。図１３は、本実施形態に係る半導体装置５の積層構造を示す断面図である。なお、図１、図１０および図１２と同一符号を付した構成は、実質的に図１、図１０および図１２で示した構成と同様であるため、ここでの説明は省略する。
図１３に示すように、本実施形態に係る半導体装置５は、バリア層３１０の替わりにゲート絶縁層４１０が設けられ、チャネル層３０１が第２導電型（例えば、ｐ型）の化合物半導体材料にて構成される。すなわち、本実施形態に係る半導体装置５は、ＭＩＳゲートを有し、チャネル層３０１のゲート絶縁層４１０と接する界面に形成される反転層をチャネルとする電界効果トランジスタである。
本実施形態に係る半導体装置５では、化合物半導体のヘテロ接合による二次元電子ガス層が形成されず、一般的な電界効果トランジスタと同様にＭＩＳゲートによって形成される反転層をチャネルとして動作する。このような半導体装置５は、図１で示した半導体装置１に対して、エピタキシャル成長して形成されるバリア層３１０を設ける必要がないため、より簡易な製造プロセスで製造することができる。
＜＜６．第６の実施形態＞＞
次に、図１４〜図１６を参照して、本開示の第６の実施形態に係る半導体装置について説明する。図１４〜図１６は、本実施形態に係る半導体装置の第１〜第３の構造例を示す断面図である。なお、図１と同一符号を付した構成は、実質的に図１で示した構成と同様であるため、ここでの説明は省略する。
本実施形態に係る半導体装置は、チャネル層３００の下方の第１コンタクト層１００に容量低減領域を設けることにより、低抵抗の第１コンタクト層１００および第２コンタクト層２００が対向することで発生する非動作時の寄生容量（オフ容量ともいう）を抑制することができる。
なお、容量低減領域は、平面視した際にチャネル層３００が設けられる領域よりも小さい領域に設けられる。これは、平面視した際にチャネル層３００が設けられる領域と同一以上の大きさの領域に容量低減領域が形成される場合、チャネル層３００の側面に形成された二次元電子ガス層３２０と第１コンタクト層１００とを電気的に接続することが困難になるためである。
以下では、本実施形態に係る半導体装置が備える容量低減領域の具体的な構成について、第１〜第３の構造例を例示してより詳細に説明する。
＜６．１．第１の構造例＞
まず、図１４を参照して、第１の構造例について説明する。図１４に示すように、第１の構造例に係る半導体装置６では、チャネル層３００の下方の第１コンタクト層１００に、容量低減領域として第１コンタクト層１００よりも誘電率が低い低誘電率領域１２１が設けられる。
低誘電率領域１２１は、第１コンタクト層１００よりも誘電率が低い材料で構成される。例えば、低誘電率領域１２１は、絶縁体または空洞にて構成されてもよい。具体的には、低誘電率領域１２１は、該当する領域の第１コンタクト層１００の一部または全部をエッチング等にて除去し、その上にチャネル層３００を積層することで形成されてもよい。また、低誘電率領域１２１は、エッチング等にて除去した領域をＳｉＯ２等の絶縁体で埋め戻すことで形成されてもよい。さらに、低誘電率領域１２１は、該当する領域の第１コンタクト層１００の一部または全部を裏面からエッチングすることで形成されてもよい。このような場合、第１コンタクト層１００に加えて、チャネル層３００の一部も裏面からのエッチングによって除去されてもよい。第１の構造例によれば、第１コンタクト層１００および第２コンタクト層２００が対向することで形成されたオフ容量を低減することができる。
特に、チャネル層３００の下方の第１コンタクト層１００をすべて除去し、空洞とした場合、第１コンタクト層１００および第２コンタクト層２００からなる寄生容量が発生することを防止することができる。
＜６．２．第２の構造例＞
次に、図１５を参照して、第２の構造例について説明する。図１５に示すように、第２の構造例に係る半導体装置７では、チャネル層３００の下方の第１コンタクト層１００に、容量低減領域として第１コンタクト層１００よりもキャリア密度が低い低キャリア領域１２２が設けられる。
低キャリア領域１２２は、第１コンタクト層１００よりも不純物濃度が低くなるように構成される。例えば、低キャリア領域１２２は、第１コンタクト層１００と同一の化合物半導体材料に、第１コンタクト層１００よりも低濃度のｎ型不純物（Ｓｉなど）をドーピングした層であってもよい。また、低キャリア領域１２２は、第１コンタクト層１００にｐ型不純物（Ｍｇなど）をドーピングすることで高抵抗化した層であってもよい。
具体的には、低キャリア領域１２２は、該当する領域の第１コンタクト層１００の一部または全部をエッチング等にて除去し、第１コンタクト層１００よりもｎ型不純物（Ｓｉなど）の濃度を低下させて化合物半導体を再成長させることで形成されてもよい。また、低キャリア領域１２２は、低キャリア領域１２２以外の第１コンタクト層１００の領域に対して、イオン注入等によってｎ型不純物（Ｓｉなど）を追加でドーピングすることで形成されてもよい。さらに、低キャリア領域１２２は、低キャリア領域１２２に対して、イオン注入等によってｐ型不純物（Ｍｇなど）を追加でドーピングし、高抵抗化することで形成されてもよい。第２の構造例によれば、第１コンタクト層１００および第２コンタクト層２００が対向することで形成されたオフ容量を低減することができる。
＜６．３．第３の構造例＞
次に、図１６を参照して、第３の構造例について説明する。図１６に示すように、第３の構造例に係る半導体装置８では、チャネル層３００の下方の第１コンタクト層１００に、容量低減領域として空乏層１２３が設けられる。
空乏層１２３は、第１コンタクト層１００の内部に設けられた第２導電型（例えば、ｐ型）の空乏化領域１３０によって形成される。空乏化領域１３０は、例えば、第１コンタクト層１００と同一の化合物半導体材料に、ｐ型不純物（Ｍｇなど）をドーピングした領域である。具体的には、空乏化領域１３０は、第１コンタクト層１００の該当する領域にイオン注入等によってｐ型不純物（Ｍｇなど）をドーピングすることで形成されてもよい。
ここで、空乏化領域１３０を設けることにより、ｐｎ接合によってチャネル層３００の下方にキャリアが空乏化した空乏層１２３が形成される。なお、空乏層１２３は、第１コンタクト層１００および空乏化領域１３０の双方に広がって形成される。空乏層１２３では、キャリア密度が低下するため、第３の構造例によれば、第２の構造例と同様に、第１コンタクト層１００および第２コンタクト層２００が対向することで形成されたオフ容量を低減することができる。なお、空乏化領域１３０は、素子領域６００の外部の領域でコンタクトが取られることで第２電極２１０よりも負のバイアス電圧が印加されてもよいが、フローティングであってもよい。
＜＜７．まとめ＞＞
以上にて詳細に説明したように、本開示の一実施形態に係る半導体装置によれば、チャネル層３００の膜厚がソース電極とドレイン電極との間の距離になるため、最先端の製造設備を用いなくともソース電極とドレイン電極との間の距離を縮小することができる。したがって、本開示の一実施形態に係る半導体装置によれば、チャネル抵抗を低下させ、オン抵抗を低下させることが可能である。
また、本開示の一実施形態に係る半導体装置によれば、チャネル層３００の膜厚がゲート長になるため、最先端の製造設備を用いなくともゲート長を縮小させ、より高速の動作を行うことが可能である。
さらに、本開示の一実施形態に係る半導体装置によれば、島状に形成されたチャネル層３００の側面がチャネルとなるため、電流密度を増加させることが可能である。これによれば、本開示の一実施形態に係る半導体装置は、他の構造の電界効果トランジスタと比較して、半導体装置の大きさを縮小することが可能である。
本開示の一実施形態に係る半導体装置は、例えば、高周波（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ：ＲＦ）モジュール、および高圧電圧を使用する電力変換モジュールなどの電子部品に好適に使用することが可能である。また、また、本開示の一実施形態に係る半導体装置は、該電子部品を使用したＡＣ（Ａｌｔｅｒｎａｔｉｎｇ Ｃｕｒｒｅｎｔ）アダプタ、パワーコンディショナ、スマートフォン、および携帯電話などの電子機器の性能を向上させることが可能である。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
基板と、
前記基板の上に設けられた第１導電型の第１コンタクト層と、
前記第１コンタクト層の上に設けられたチャネル層と、
前記チャネル層の側面に設けられ、前記チャネル層の側面との間でバリア層を挟持するゲート電極と、
前記チャネル層の上に設けられた第１導電型の第２コンタクト層と、
前記第１コンタクト層の上に設けられた第１電極と、
前記第２コンタクト層の上に設けられた第２電極と、
を備える、半導体装置。
（２）
前記チャネル層の結晶のＣ軸方向は、前記チャネル層の側面に対して略垂直である、前記（１）に記載の半導体装置。
（３）
前記チャネル層は、平面視にて島状に設けられ、
前記第１電極は、平面視にて前記チャネル層を取り囲む位置に設けられる、前記（１）または（２）に記載の半導体装置。
（４）
前記ゲート電極と前記バリア層との間には、絶縁層が設けられる、前記（１）〜（３）のいずれか一項に記載の半導体装置。
（５）
前記ゲート電極と前記バリア層との間には、第２導電型の半導体層が設けられる、前記（１）〜（３）のいずれか一項に記載の半導体装置。
（６）
前記バリア層の前記ゲート電極と接する一部または全部は、第２導電型の半導体層である、前記（１）〜（３）のいずれか一項に記載の半導体装置。
（７）
チャネル層は、第２導電型の半導体層である、前記（１）〜（３）のいずれか一項に記載の半導体装置。
（８）
前記チャネル層の下方の前記第１コンタクト層には、容量低減領域が設けられる、前記（１）〜（７）のいずれか一項に記載の半導体装置。
（９）
前記容量低減領域は、前記第１コンタクト層よりも誘電率が低い低誘電率領域である、前記（８）に記載の半導体装置。
（１０）
前記容量低減領域は、前記第１コンタクト層よりもキャリア密度が低い低キャリア領域である、前記（８）に記載の半導体装置。
（１１）
前記容量低減領域は、空乏層であり、
前記空乏層は、前記第１コンタクト層の内部に設けられた第２導電型の空乏化領域によって形成される、前記（８）に記載の半導体装置。
（１２）
基板と、
前記基板の上に設けられた第１導電型の第１コンタクト層と、
前記第１コンタクト層の上に設けられたチャネル層と、
前記チャネル層の側面に設けられ、前記チャネル層の側面との間でバリア層を挟持するゲート電極と、
前記チャネル層の上に設けられた第１導電型の第２コンタクト層と、
前記第１コンタクト層の上に設けられた第１電極と、
前記第２コンタクト層の上に設けられた第２電極と、
を備える半導体装置を含む、電子部品。
（１３）
基板と、
前記基板の上に設けられた第１導電型の第１コンタクト層と、
前記第１コンタクト層の上に設けられたチャネル層と、
前記チャネル層の側面に設けられ、前記チャネル層の側面との間でバリア層を挟持するゲート電極と、
前記チャネル層の上に設けられた第１導電型の第２コンタクト層と、
前記第１コンタクト層の上に設けられた第１電極と、
前記第２コンタクト層の上に設けられた第２電極と、
を備える半導体装置を含む、電子機器。
（１４）
基板の上に、第１導電型の第１コンタクト層をエピタキシャル成長させることと、
前記第１コンタクト層の上に、チャネル層をエピタキシャル成長させることと、
前記第１コンタクト層の上に、第１導電型の第２コンタクト層をエピタキシャル成長させることと、
前記チャネル層および前記第２コンタクト層を平面視にて島状にエッチングすることと、
前記第１コンタクト層および前記第２コンタクト層の上に、バリア層およびゲート電極材料層を順に形成することと、
前記ゲート電極材料層を異方性エッチングして、前記チャネル層の側面にゲート電極を形成することと、
前記第１コンタクト層および前記第２コンタクト層の上に、それぞれ第１電極および第２電極を形成することと、
を含む半導体装置の製造方法。
１ 半導体装置
１００ 第１コンタクト層
１１０ 第１電極
２００ 第２コンタクト層
２１０ 第２電極
３００ チャネル層
３１０ バリア層
３２０ 二次元電子ガス層
４００ ゲート電極
５００ 基板
５１０ バッファ層
５２０ 絶縁層

Claims (13)

  1. 基板と、
    前記基板の上に設けられた第１導電型の第１コンタクト層と、
    前記第１コンタクト層の上に設けられたチャネル層と、
    前記チャネル層の側面に設けられ、前記チャネル層の側面との間でバリア層を挟持するゲート電極と、
    前記チャネル層の上に設けられた第１導電型の第２コンタクト層と、
    前記第１コンタクト層の上に設けられた第１電極と、
    前記第２コンタクト層の上に設けられた第２電極と、
    を備え、
    前記ゲート電極と前記バリア層との間には、第２導電型の半導体層が設けられる、
    半導体装置。
  2. 基板と、
    前記基板の上に設けられた第１導電型の第１コンタクト層と、
    前記第１コンタクト層の上に設けられたチャネル層と、
    前記チャネル層の側面に設けられ、前記チャネル層の側面との間でバリア層を挟持するゲート電極と、
    前記チャネル層の上に設けられた第１導電型の第２コンタクト層と、
    前記第１コンタクト層の上に設けられた第１電極と、
    前記第２コンタクト層の上に設けられた第２電極と、
    を備え、
    前記バリア層の前記ゲート電極と接する一部または全部は、第２導電型の半導体層である、半導体装置。
  3. 基板と、
    前記基板の上に設けられた第１導電型の第１コンタクト層と、
    前記第１コンタクト層の上に設けられたチャネル層と、
    前記チャネル層の側面に設けられ、前記チャネル層の側面との間でバリア層を挟持するゲート電極と、
    前記チャネル層の上に設けられた第１導電型の第２コンタクト層と、
    前記第１コンタクト層の上に設けられた第１電極と、
    前記第２コンタクト層の上に設けられた第２電極と、
    を備え、
    前記チャネル層の下方の前記第１コンタクト層には、容量低減領域が設けられる、半導体装置。
  4. 前記チャネル層の結晶のＣ軸方向は、前記チャネル層の側面に対して略垂直である、請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記チャネル層は、平面視にて島状に設けられ、
    前記第１電極は、平面視にて前記チャネル層を取り囲む位置に設けられる、請求項１〜３のいずれか１つに記載の半導体装置。
  6. 前記ゲート電極と前記バリア層との間には、絶縁層が設けられる、請求項１〜３のいずれか１つに記載の半導体装置。
  7. チャネル層は、第２導電型の半導体層である、請求項１〜３のいずれか１つに記載の半導体装置。
  8. 前記容量低減領域は、前記第１コンタクト層よりも誘電率が低い低誘電率領域である、請求項３に記載の半導体装置。
  9. 前記容量低減領域は、前記第１コンタクト層よりもキャリア密度が低い低キャリア領域である、請求項３に記載の半導体装置。
  10. 前記容量低減領域は、空乏層であり、
    前記空乏層は、前記第１コンタクト層の内部に設けられた第２導電型の空乏化領域によって形成される、請求項３に記載の半導体装置。
  11. 基板と、
    前記基板の上に設けられた第１導電型の第１コンタクト層と、
    前記第１コンタクト層の上に設けられたチャネル層と、
    前記チャネル層の側面に設けられ、前記チャネル層の側面との間でバリア層を挟持するゲート電極と、
    前記チャネル層の上に設けられた第１導電型の第２コンタクト層と、
    前記第１コンタクト層の上に設けられた第１電極と、
    前記第２コンタクト層の上に設けられた第２電極と、
    を備え、
    前記ゲート電極と前記バリア層との間には、第２導電型の半導体層が設けられる半導体装置を含む、電子部品。
  12. 基板と、
    前記基板の上に設けられた第１導電型の第１コンタクト層と、
    前記第１コンタクト層の上に設けられたチャネル層と、
    前記チャネル層の側面に設けられ、前記チャネル層の側面との間でバリア層を挟持するゲート電極と、
    前記チャネル層の上に設けられた第１導電型の第２コンタクト層と、
    前記第１コンタクト層の上に設けられた第１電極と、
    前記第２コンタクト層の上に設けられた第２電極と、
    を備え、
    前記ゲート電極と前記バリア層との間には、第２導電型の半導体層が設けられる半導体装置を含む、電子機器。
  13. 基板の上に、第１導電型の第１コンタクト層をエピタキシャル成長させることと、
    前記第１コンタクト層の上に、チャネル層をエピタキシャル成長させることと、
    前記第１コンタクト層の上に、第１導電型の第２コンタクト層をエピタキシャル成長させることと、
    前記チャネル層および前記第２コンタクト層を平面視にて島状にエッチングすることと、
    前記第１コンタクト層および前記第２コンタクト層の上に、バリア層およびゲート電極材料層を順に形成することと、
    前記ゲート電極材料層を異方性エッチングして、前記チャネル層の側面にゲート電極を形成することと、
    前記第１コンタクト層および前記第２コンタクト層の上に、それぞれ第１電極および第２電極を形成することと、
    前記ゲート電極と前記バリア層との間に、第２導電型の半導体層を設けることと、
    を含む半導体装置の製造方法。
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