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JP6754782B2 - 半導体装置 - Google Patents
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Description

本開示は、トランジスタとして機能する半導体装置に関するものである。
一般式がＡｌｘＧａ１−ｘ−ｙＩｎｙＮ（０≦ｘ≦１、０≦ｙ≦１）で表される窒化物半導体を用いて形成されたトランジスタなどの半導体装置は、低いオン抵抗で、かつ耐圧が高く、さらには良好なピンチオフ特性を有する。このため、窒化物半導体を用いて形成されたトランジスタは、例えばテレビジョンや他の民生機器の電源回路に用いられるパワートランジスタとして利用されることへの期待が高まっている。このようなトランジスタの一例として、例えば特許文献１に記載された縦型トランジスタが知られている。
図１６は、特許文献１に記載された従来の半導体装置１００の断面図である。半導体装置１００は、基板１０１と、ｎ型ＧａＮよりなるドリフト層１０４と、ｐ型ＧａＮよりなるバリア層１０６と、ソース電極Ｓと、ドレイン電極Ｄと、ゲート電極Ｇとを備えている。半導体装置１００は、さらに、バリア層１０６を貫通し、ドリフト層１０４に達する深さまで形成されたゲート溝部を覆うように、ＧａＮよりなるチャネル層１２２及びＡｌＧａＮよりなる電子供給層１２６が形成されている。ソース電極Ｓは、チャネル層１２２に接し、かつ、バリア層１０６にも接している。ゲート電極Ｇは、ゲート溝部を覆うように形成されている。ドレイン電極Ｄは、基板１０１の裏面側に形成されている。なお、ゲート電極Ｇと電子供給層１２６との間に絶縁膜１０９が形成されている。
特開２０１２−８４６１７号公報
トランジスタを例えばインバータに応用した場合、誘導性負荷を用いてトランジスタのスイッチングを行うことになる。ターンオフした際に誘導性負荷に溜まっているエネルギー（Ｅ＝１／２ＬＩ２、Ｌは自己インダクタンス、Ｉは電流）を回路内で消費する必要がある。その際のトランジスタの耐破壊性の指標としてアバランシェエネルギー耐量がある。アバランシェエネルギー耐量は、誘導性負荷に蓄積されたエネルギーをトランジスタで消費した場合、トランジスタが破壊に至らずに消費できる最大エネルギーと定義される。このとき、トランジスタはオフ状態においてドレイン電極Ｄからソース電極Ｓへ電流を流さなければならず、必然的にトランジスタのアバランシェ領域を用いてそのエネルギーを消費することになる。
ここで、図１６に示す従来の半導体装置トランジスタ）１００のアバランシェエネルギー耐量について考える。従来の半導体装置１００は、ゲート溝部の底部からドレイン電極Ｄまでの距離が、バリア層１０６とドリフト層１０４との界面からドレイン電極Ｄまでの距離よりも短い。このため、ゲート溝部、特に、ゲート溝部の端部において、電界集中が起きる。そのため、アバランシェ降伏はゲート溝部にて発生し、アバランシェ電流はチャネル層１２２を通ってドレイン電極Ｄからソース電極Ｓへ流れることになる。
チャネル層１２２は、ＡｌＧａＮ層とＧａＮ層との界面に発生する二次元電子ガス層を形成する。二次元電子ガス層はほとんど厚さを持たない（一般的に厚さは数ｎｍと言われる）。したがって、誘導性負荷に溜まった大きなエネルギーは、ほとんど厚さを持たない二次元電子ガス層にて消費することになり、チャネル層１２２においてエネルギー密度が非常に大きくなって局所的な温度上昇が発生し、トランジスタの破壊につながる。そのため、従来のトランジスタでは、アバランシェエネルギー耐量が小さいという問題を有している。
上記の課題に鑑み、本開示は、アバランシェエネルギー耐量が大きく、高耐圧の半導体装置を提供することを目的とする。
上記課題を解決するため、本開示の一態様に係る半導体装置は、互いに背向する第１の主面及び第２の主面を有する、第１の導電型の基板と、基板の第１の主面上に形成され、かつ、一部に溝部を有する第１の導電型の第１の窒化物半導体よりなるドリフト層と、ドリフト層の上方に形成された下地層と、平面視において溝部と異なる位置において下地層を貫通し、かつ、ドリフト層にまで達する第１の開口部とを備える。そして、本態様に係る半導体装置は、第１の開口部を覆うように形成された、第２の窒化物半導体よりなる電子走行層と、電子走行層の上方に形成され、かつ、第２の窒化物半導体よりバンドギャップが大きい第３の窒化物半導体よりなる電子供給層と、電子走行層の内部で、かつ、電子走行層と電子供給層との界面近傍に形成されるチャネル層と、電子供給層及び電子走行層を貫通し、下地層にまで達する第２の開口部とを備える。そして、本態様に係る半導体装置は、電子供給層の上方で、かつ、第１の開口部が位置する一に形成されたゲート電極と、第２の開口部を覆うように形成され、ゲート電極とは離間し、かつ、チャネル層及び下地層に接するソース電極と、基板の第２の主面上に形成されたドレイン電極と、を備え、溝部の底面は、第１の開口部の底面よりも基板の第１の主面に近い。
この構成により、ソース電極の直下における溝部の底面から基板までの距離が、ゲート電極の直下における第１の開口部の底面から基板までの距離より短くなる。これにより、ゲート電極の直下における電界集中を緩和し、ドレイン電極とソース電極との間にてアバランシェ電流を流すことができる。
本開示によれば、アバランシェエネルギー耐量が大きく、高耐圧の半導体装置を提供することができる。
図１は、本開示の第１の実施形態に係る半導体装置の断面図である。 図２Ａは、本開示の第１の実施形態に係る半導体装置を流れる電流経路を示す断面図である。 図２Ｂは、本開示の第１の実施形態に係る半導体装置のドレイン電流とドレイン電圧との関係を示す図である。 図３Ａは、比較例に係る半導体装置を流れる電流経路を示す断面図である。 図３Ｂは、比較例に係る半導体装置のドレイン電流とドレイン電圧との関係を示す図である。 図４Ａは、本開示の第１の実施形態に係る半導体装置のソース電極の底面の長さと溝部の底面の長さとの関係を示す断面図である。 図４Ｂは、本開示の第１の実施形態に係る半導体装置における、アバランシェ降伏電圧とソース電極の底面の長さ及び溝部の底面の長さとの関係を示す図である。 図５は、本開示の第１の実施形態の第１の変形例に係る半導体装置の断面図である。 図６は、本開示の第１の実施形態の第２の変形例に係る半導体装置の断面図である。 図７は、本開示の第２の実施形態に係る半導体装置の断面図である。 図８は、本開示の第３の実施形態に係る半導体装置の断面図である。 図９は、本開示の第３の実施形態の第１の変形例に係る半導体装置の断面図である。 図１０は、本開示の第３の実施形態の第２の変形例に係る半導体装置の断面図である。 図１１は、本開示の第３の実施形態の第３の変形例に係る半導体装置の断面図である。 図１２は、本開示の第４の実施形態に係る半導体装置の断面図である。 図１３は、本開示の第４の実施形態の変形例に係る半導体装置の断面図である。 図１４は、本開示の第５の実施形態に係る半導体装置の上面及び当該上面を拡大した図である。 図１５は、本開示の第５の実施形態の変形例に係る半導体装置の上面及び当該上面の一部を拡大した図である。 図１６は、従来の半導体装置の断面図である。
以下、本開示の実施形態に係る半導体装置について、図面を参照しながら詳細に説明する。なお、以下に説明する実施形態は、いずれも本開示の一具体例を示すものである。したがって、以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する趣旨ではない。よって、以下の実施形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。また、以下の実施形態において、略平行などの「略」を用いた表現を用いている。例えば、略平行は、完全に平行であることを意味するだけでなく、実質的に平行である、すなわち、例えば数％程度の差異を含むことも意味する。他の「略」を用いた表現についても同様である。
また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構造における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
また、ＡｌＧａＮとは、３元混晶ＡｌｘＧａ１−ｘＮ（ｘはある値、但し０≦ｘ≦１）のことを表す。以下、多元混晶はそれぞれの構成元素記号の配列、例えばＡｌＩｎＮ、ＧａＩｎＮなどでもって略記される。例えば、窒化物半導体ＡｌｘＧａ１−ｘ−ｙＩｎｙＮ（ｘ、ｙはある値、但し０≦ｘ≦１、０≦ｙ≦１）はＡｌＧａＩｎＮと略記される。
（第１の実施形態）
以下、本開示の第１の実施形態に係る半導体装置について、添付の図面を参照して説明する。
［構成及び製造方法］
図１は、本実施形態に係る半導体装置１２の断面図である。
図１に示すように、本実施形態の半導体装置１２は、ｎ型ＧａＮよりなる基板１と、基板１の主面上にｎ型のＧａＮよりなるドリフト層２とを備える。ドリフト層２の一部には、溝部１０が形成されている。
半導体装置１２は、さらに、ドリフト層２の上方に順に形成された、第１の下地層３と、ブロック層４と、第２の下地層５とを備える。半導体装置１２は、さらに、第２の下地層５、ブロック層４及び第１の下地層３を貫通し、ドリフト層２にまで達する第１の開口部の一例であるゲート開口部９を有する。
半導体装置１２は、さらに、ゲート開口部９を覆うように形成された電子走行層の一例である第１の再成長層６、及び、電子供給層の一例である第２の再成長層７をこの順で備える。第１の再成長層６の、第２の再成長層７との界面の近傍には、チャネルとなる二次元電子ガス層８が形成される。半導体装置１２は、さらに、第２の再成長層７の上方のゲート開口部９が位置する位置に形成されたゲート電極Ｇを備える。
半導体装置１２は、さらに、溝部１０に対応する位置において、第２の再成長層７、第１の再成長層６、第２の下地層５及びブロック層４を貫通し、第１の下地層３にまで達する第２の開口部の一例であるソース開口部１１を有する。半導体装置１２は、さらに、ソース開口部１１を覆うように形成され、第１の下地層３と第２の再成長層７とに接するソース電極Ｓを備える。また、半導体装置１２は、基板１の裏面上に形成されたドレイン電極Ｄを備える。このように、本実施形態に係る半導体装置１２は、いわゆる縦型の電界効果トランジスタである。
ゲート開口部９と溝部１０とは、平面視において、互いに離れた位置に設けられている。ソース電極Ｓとゲート電極Ｇとは、平面視において離間して設けられている。また、ソース電極Ｓは、ソース開口部１１の側面において二次元電子ガス層８に接触している。なお、半導体装置１２を備えるチップの平面レイアウトの一例については、後で第５の実施形態で説明する。
本実施形態では、溝部１０の底面１０ｂは、ゲート開口部９の底面９ｂよりも基板１の主面に近い。具体的には、溝部１０におけるソース電極Ｓの直下にあるドリフト層２と第１の下地層３との界面は、ゲート開口部９におけるゲート電極Ｇの直下にあるドリフト層２と第１の再成長層６との界面よりも基板１の主面に近い位置にある。
以下では、半導体装置１２を構成する各層（各部材）の具体的な構成について詳細に説明する。
基板１は、互いに背向する第１の主面及び第２の主面を有し、第１の導電型を有する。第１の主面は、ドリフト層２が形成される側の主面である。第１の主面の面方位は、（０００１）（すなわちｃ面）である。第２の主面は、ドレイン電極Ｄが形成される側の主面（裏面）である。本実施形態では、第１の導電型は、ｎ＋型である。つまり、基板１には、ｎ型のドーパントが過剰に添加されている（いわゆるｎ＋である）。
なお、ｐ型、ｎ型は、半導体層の導電型を示し、ｎ＋とは、半導体層にｎ型ドーパントが過剰に添加された状態、いわゆるヘビードープを表す。また、ｎ−とは、半導体層にｎ型ドーパントが過少に添加された状態、いわゆるライトドープを表す。ｎ型、ｎ＋型又はｎ−型の逆導電型は、ｐ型、ｐ＋型又はｐ−型である。
ドリフト層２は、基板１の第１の主面上に形成され、かつ、第１の導電型の第１の窒化物半導体よりなる窒化物半導体層である。例えば、ドリフト層２は、層厚が８μｍであり、かつ、ｎ型の導電型のＧａＮよりなる。ドリフト層２は、基板１の第１の主面上に結晶成長させることで形成される。結晶成長は、例えば有機金属気相エピタキシャル成長法（ＭＯＶＰＥ法）により行われる。なお、第１の下地層３、ブロック層４及び第２の下地層５も同様である。
ドリフト層２のドナー濃度は、例えば１×１０１５ｃｍ−３以上かつ１×１０１７ｃｍ−３以下の範囲の所定の値である。また、ドリフト層２の炭素（Ｃ）濃度は、１×１０１５ｃｍ−３以上かつ２×１０１７ｃｍ−３以下の範囲の所定の値である。
本実施形態では、ドリフト層２は、溝部１０を有する。溝部１０は、ドリフト層２の上面から所定の深さまでを除去することで形成される。例えば、溝部１０は、ドリフト層２の平面視における所定の領域をドライエッチングにより除去することで形成される。
溝部１０は、基板１の第１の主面に対して傾斜した斜めの側面１０ａと、基板１の第１の主面に略平行な底面１０ｂとを有する。なお、側面１０ａは、基板１の第１の主面に対して直交していてもよい。溝部１０の底面１０ｂは、ゲート開口部９の底面９ｂよりも基板１の第１の主面に近い位置に位置している。すなわち、底面１０ｂから基板１の第１の主面までの距離は、底面９ｂから基板１の第１の主面までの距離より短い。本実施形態では、溝部１０の深さは、ゲート開口部９のドリフト層２における深さよりも深い。
溝部１０は、平面視において、ゲート電極Ｇ（又はゲート開口部９）とは異なる位置に形成されている。具体的には、溝部１０は、平面視において、ソース電極Ｓと重なる位置に形成されている。溝部１０は、ゲート開口部９とは離間して、ソース電極Ｓの直下の位置に形成されている。
第１の下地層３は、ドリフト層２の上方に形成された下地層である。本実施形態では、第１の下地層３は、ドリフト層２上に形成されている。具体的には、第１の下地層３は、ドリフト層２の上面、並びに、溝部１０の側面１０ａ及び底面１０ｂ上に形成されている。
第１の下地層３は、第１の導電型とは逆導電型の第２の導電型の第５の窒化物半導体よりなる窒化物半導体層である。例えば、第１の下地層３は、層厚が４００ｎｍであり、かつ、ｐ型の導電型のＧａＮよりなる。
ｐ型の導電型を有する第１の下地層３は、例えばＭｇを添加したＧａＮを結晶成長することにより形成されている。第１の下地層３は、アンドープのＧａＮ（無添加（ｉｎｔｒｉｎｓｉｃ）ＧａＮ、以下ｉ−ＧａＮという）を形成し、その後、ｉ−ＧａＮに対してＭｇをイオン注入することにより形成されてもよい。
なお、第１の下地層３は、ｐ型に限らず、半絶縁性又は絶縁性を有してもよい。第１の下地層３が半絶縁性又は絶縁性を有するようにするには、例えば第１の下地層３に鉄（Ｆｅ）を添加すればよい。
ブロック層４は、第１の再成長層（電子走行層）６と第１の下地層３との間に配置されている。具体的には、ブロック層４は、第１の下地層３上に配置されている。ブロック層４は、絶縁性又は半絶縁性である窒化物半導体より形成されている。例えば、ブロック層４は、層厚が２００ｎｍであり、かつ、ｎ型の導電型のＧａＮよりなる。ブロック層４に含まれる炭素（Ｃ）濃度は、例えば３×１０１７ｃｍ−３以上であり、１×１０１８ｃｍ−３以上でもよい。
ブロック層４を構成する材料としては、絶縁性又は半絶縁性を有する材料であればどのような材料を用いてもよい。このとき、ブロック層４に含まれるｎ型不純物となる珪素（Ｓｉ）又は酸素（Ｏ）の濃度は、炭素（Ｃ）の濃度に比べて低く、例えば５×１０１６ｃｍ−３以下である。珪素又は酸素の濃度は、２×１０１６ｃｍ−３以下でもよい。なお、ブロック層４は、ｉ−ＧａＮにマグネシウム（Ｍｇ）、鉄（Ｆｅ）又はホウ素（Ｂ）などのイオン注入で形成されてもよい。また、注入するイオンは、ｉ−ＧａＮを高抵抗化できるイオン種であれば上記以外のイオン種でもよい。
ブロック層４は、寄生ｎｐｎ構造の発生を抑制することができるため、当該寄生ｎｐｎ構造による誤動作の影響を低減することができる。半導体装置１２がブロック層４を備えない場合には、ソース電極Ｓとドレイン電極Ｄとの間には、結晶再成長で形成された第１の再成長層６、第２の再成長層７、第２の下地層５（ｎ型）／第１の下地層３（ｐ型）／ドリフト層２（ｎ型）という積層構造を有する。この積層構造は、寄生ｎｐｎ構造（寄生バイポーラトランジスタ）となっている。半導体装置１２がオフ状態の時、第１の下地層３に電流が流れると、この寄生バイポーラトランジスタがオンしてしまい、半導体装置１２の耐圧を低下させる場合がある。その場合、半導体装置１２の誤動作が生じやすい。なお、寄生バイポーラトランジスタの影響が十分に小さい場合、半導体装置１２は、ブロック層４を備えなくてもよい。
第２の下地層５は、第１の再成長層（電子走行層）６と、第１の下地層３との間に配置されている。第２の下地層５は、具体的には、ブロック層４上に配置された窒化物半導体層である。第２の下地層５は、例えば、層厚が２０ｎｍであり、Ａｌ組成が０．２であるＡｌＧａＮ（Ａｌ０．２Ｇａ０．８Ｎ）よりなる。第２の下地層５は、第１の下地層３からのｐ型不純物（Ｍｇなど）の拡散を抑制する機能を有する。
なお、第２の下地層５のＡｌ組成は０．２に限定されず、他のＡｌ組成であってもよい。例えば、第２の下地層５のＡｌ組成の範囲は、０．１２以上かつ０．３０以下の範囲であってもよい。
本実施形態では、図１に示すように、第２の下地層５の上面から、第２の下地層５、ブロック層４及び第１の下地層３を貫通し、ドリフト層２にまで達する凹状のゲート開口部９が形成されている。ゲート開口部９は、平面視において溝部１０と異なる位置に形成されている。
ゲート開口部９は、基板１の第１の主面に対して傾斜した斜めの側面９ａと、基板１の第１の主面に略平行な底面９ｂとを有する。ゲート開口部９は、基板１から遠ざかる程、開口面積が大きくなるように形成されている。例えば、ゲート開口部９の断面形状は、逆台形状である。
ゲート開口部９は、基板１の第１の主面上に、ドリフト層２（ドリフト層２の形成後に溝部１０を形成する）から第２の下地層５までを順に形成した後、部分的にドリフト層２を露出させるように、第２の下地層５、ブロック層４及び第１の下地層３をエッチングにより除去することで形成される。ゲート開口部９は、例えば、フォトリソグラフィによるパターニング、及び、ドライエッチングなどによって所定形状に形成される。
第１の再成長層６は、ゲート開口部９を覆うように形成された、第２の窒化物半導体よりなる電子走行層の一例である。第１の再成長層６は、例えば、層厚が１００ｎｍであり、ＧａＮよりなる。第１の再成長層６の膜厚は、略一定である。このため、第１の再成長層６は、ゲート開口部９の表面に沿って凹状に形成されている。
具体的には、第１の再成長層６は、第２の下地層５の上面と、ゲート開口部９の側面９ａ及び底面９ｂとに接触して配置されている。より具体的には、第１の再成長層６は、ゲート開口部９において、第２の下地層５、ブロック層４及び第１の下地層３の各々の端面と接触し、かつ、ゲート開口部９に露出したドリフト層２の露出面（ゲート開口部９の底面９ｂ）とに接触している。
第２の再成長層７は、第１の再成長層６の上方に形成され、かつ、第１の再成長層６を構成する第２の窒化物半導体よりバンドギャップが大きい第３の窒化物半導体よりなる電子供給層の一例である。第２の再成長層７は、具体的には、第１の再成長層６上に配置されている。第２の再成長層７は、例えば、層厚が１ｎｍのＡｌＮよりなる第１の層と、層厚が５０ｎｍの、Ａｌ組成が０．２であるＡｌＧａＮよりなる第２の層とからなる。
なお、第２の再成長層７におけるＡｌＧａＮよりなる第２の層のＡｌ組成は０．２に限定されず、他のＡｌ組成であってもよい。第２の再成長層７のＡｌ組成の範囲は、０．１２以上かつ０．３０以下の範囲であってもよい。
ＡｌＮよりなる第１の層が第１の再成長層６に接する。ＡｌＮよりなる第１の層と第１の再成長層６との界面、より正確には第１の再成長層６における、ＡｌＮよりなる第１の層との界面の近傍には、チャネルとなる二次元電子ガス層８が形成される。
二次元電子ガス層８は、第１の再成長層（電子走行層）６の内部で、かつ、第１の再成長層６と第２の再成長層７との界面近傍に形成されるチャネル層の一例である。半導体装置１２の通常動作においては、二次元電子ガス層８に電流が流れる。
第１の再成長層６及び第２の再成長層７は、ゲート開口部９を設けた後、結晶再成長により、ゲート開口部９を覆うように形成される。結晶再成長は、例えば有機金属気相エピタキシャル成長法（ＭＯＶＰＥ法）により行われる。
本実施形態では、図１に示すように、第２の再成長層７の上面から、第２の再成長層７、第１の再成長層６、第２の下地層５及びブロック層４を貫通し、第１の下地層３にまで達するソース開口部（第２の開口部）１１が形成されている。
ソース開口部１１は、基板１の第１の主面に対して傾斜した斜めの側面１１ａと、基板１の第１の主面に略平行な底面１１ｂとを有する。なお、側面１１ａは、基板１の第１の主面に対して直交していてもよい。ソース開口部１１の断面形状は、例えば逆台形であるが、これに限定されない。
ゲート電極Ｇは、第２の再成長層７の上方で、かつ、ゲート開口部９の位置する位置に形成されている。具体的には、ゲート電極Ｇは、第２の再成長層７上に、ゲート開口部９の凹形状に沿って形成されている。
ゲート電極Ｇは、金属などの導電性の材料を用いて形成されている。例えば、ゲート電極Ｇは、ｎ型の導電型を有する窒化物半導体に対してショットキー接触をする材料を用いて形成されている。当該材料として、例えば、ニッケル（Ｎｉ）若しくはＮｉを含む合金又は化合物（いわゆるＮｉ系材料）、タングステンシリサイド（ＷＳｉ）、金（Ａｕ）などを用いることができる。ゲート電極Ｇは、例えば、スパッタ又は蒸着などによって成膜した導電膜をパターニングすることにより形成される。
ソース電極Ｓは、ソース開口部１１を覆うように配置され、ゲート電極Ｇと離間し、二次元電子ガス層（チャネル層）及び第１の下地層３に接触している。具体的には、ソース電極Ｓは、第２の再成長層７から、ソース開口部１１の側面１１ａ及びソース開口部１１の底面１１ｂの全てを覆うように形成されている。より具体的には、ソース電極Ｓは、ソース開口部１１の側面１１ａで、第２の再成長層７、第１の再成長層６、第２の下地層５及びブロック層４に接している。
ソース電極Ｓは、金属などの導電性の材料を用いて形成されている。ソース電極Ｓの材料としては、例えば、Ｔｉ／Ａｌなどのｎ型の導電型を有する窒化物半導体に対してオーミック接触をする材料を用いることができる。ソース電極Ｓは、例えば、スパッタ又は蒸着などによって成膜した導電膜をパターニングすることにより形成される。
ドレイン電極Ｄは、基板１の第２の主面（裏面）上に配置される。ドレイン電極Ｄは、金属などの導電性の材料を用いて形成されている。ドレイン電極Ｄの材料としては、例えば、ｎ型の導電型の窒化物半導体に対してオーミック接触をする材料を用いることができる。ドレイン電極Ｄは、例えば、スパッタ又は蒸着などによって導電膜を成膜することで形成される。
［アバランシェエネルギー耐量］
ここで、本実施形態に係る半導体装置１２に関し、アバランシェエネルギー耐量が大幅に向上することについて、図２Ａ、図２Ｂ、図３Ａ及び図３Ｂを用いて以下に説明する。
図２Ａは、本実施形態に係る半導体装置１２を流れる電流経路を示す断面図である。図２Ｂは、本実施形態に係る半導体装置１２のドレイン電流ＩＤとドレイン電圧ＶＤとの関係を示す図である。具体的には、図２Ｂでは、ソース電極Ｓとドレイン電極Ｄとの間に電圧を印加した場合の、ドレイン電極Ｄを流れる電流（ドレイン電流ＩＤ）と印加した電圧（ドレイン電圧ＶＤ）との関係を示している。
また、比較例として、ドリフト層２が溝部１０を有しない場合の半導体装置１３を例に挙げて説明する。図３Ａは、比較例に係る半導体装置１３を流れる電流経路を示す断面図である。図３Ｂは、比較例に係る半導体装置１３のドレイン電流ＩＤとドレイン電圧ＶＤとの関係を示す図である。
図２Ａ、図２Ｂ、図３Ａ及び図３Ｂにおいて、ソース電極Ｓとドレイン電極Ｄとの間に電圧を印加した場合におけるドレイン電流ＩＤのうち、ドレイン電極Ｄからゲート開口部９直下の二次元電子ガス層８を経由してソース電極Ｓへ流れる電流をＩＤＳｇで表している。また、ドレイン電極Ｄから第１の下地層３を経由してソース電極Ｓへ流れる電流をＩＤＳｄで表している。なお、図２Ａ及び図３Ａで示す白抜きの矢印は、電子の向きを表しており、電流は矢印の反対向きに流れる。また、図２Ｂ及び図３Ｂにおいて、ＩＤＳｇが流れ始めるドレイン電圧をＶＤＳｇで表し、ＩＤＳｄが流れ始める電圧をＶＤＳｄで表す。なお、図２Ａ及び図３Ａにおいて、煩雑さを避けるため、層を表す符号の一部を省略している。
図２Ｂ及び図３Ｂに示すグラフより、ＶＤＳｇを超えるドレイン電圧においては、ＩＤＳｇが急激に増大することが分かる。また、ＶＤＳｄを超えるドレイン電圧においては、ＩＤＳｄが急激に増大することが分かる。これら急激に増大する電流はアバランシェ電流と呼ばれる電流であり、ＶＤＳｇ及びＶＤＳｄは降伏電圧と呼ばれる電圧である。
本実施形態に係る半導体装置１２では、図２Ｂに示すように、ＶＤＳｇの方がＶＤＳｄよりも大きい。すなわち、半導体装置１２では、ゲート開口部９の直下の二次元電子ガス層８を経由する電流ＩＤＳｇに基づく降伏電圧が、ソース電極Ｓの直下の第１の下地層３を流れる電流ＩＤＳｄに基づく降伏電圧よりも大きい。このことは、半導体装置１２においてドレイン電圧ＶＤを大きくした場合に、ソース電極Ｓの直下の第１の下地層３とドレイン電極Ｄとの間で降伏が生じてアバランシェ電流が流れることを意味する。
本実施形態に係る半導体装置１２では、ソース電極Ｓの直下方向において、ドリフト層２に溝部１０が形成されており、溝部１０の底面１０ｂがゲート開口部９の底面９ｂよりも基板１に近い。つまり、ソース電極Ｓ（ソース開口部１１）の直下方向におけるドリフト層２の厚みが、ゲート電極Ｇ（ゲート開口部９）の直下方向におけるドリフト層２の厚みより短くなる。このため、ゲート電極Ｇの直下における電界集中が緩和され、電流ＩＤＳｄが電流ＩＤＳｇよりも流れやすくなる。したがって、電流ＩＤＳｇが流れる電圧ＶＤＳｇより低い電圧ＶＤＳｄで電流ＩＤＳｄが流れる。
一方、比較例に係る半導体装置１３では、図３Ｂに示すように、ＶＤＳｄの方がＶＤＳｇよりも大きい。すなわち、半導体装置１３では、ソース電極Ｓの直下の第１の下地層３を流れる電流ＩＤＳｄに基づく降伏電圧が、ゲート開口部９の直下の二次元電子ガス層８を経由する電流ＩＤＳｇに基づく降伏電圧よりも大きい。このことは、半導体装置１３においてドレイン電圧ＶＤを大きくした場合に、ゲート開口部９の直下の二次元電子ガス層８を経由して降伏が生じてアバランシェ電流が流れることを意味する。
ここで、ソース電極Ｓからゲート開口部９の直下の二次元電子ガス層８を経由してドレイン電極Ｄへ電流ＩＤＳｇが流れる場合を考える。二次元電子ガス層８の層厚は、ドリフト層２と第１の下地層３との間のｐｎ接合の長さよりも小さいので、二次元電子ガス層８の電流パスの大きさは、ドリフト層２と第１の下地層３との間のｐｎ接合の電流パスの大きさよりも小さくなる。したがって、仮にＩＤＳｄとＩＤＳｇとが等しい大きさであった場合には、二次元電子ガス層８を流れる電流ＩＤＳｇの電流密度は、ドリフト層２と第１の下地層３との間のｐｎ接合を流れる電流ＩＤＳｄの電流密度よりも大きくなる。この場合、二次元電子ガス層８において生じるエネルギー密度は、ドリフト層２と第１の下地層３との間のｐｎ接合において生じるエネルギー密度よりも大きくなる。
逆にいえば、ソース電極Ｓの直下の第１の下地層３とドレイン電極Ｄとの間で降伏が生じてアバランシェ電流が流れた方が、半導体装置１２に生じるエネルギー密度を小さくでき、アバランシェエネルギー耐量が増大する。
本実施形態に係る半導体装置１２では、図２Ａ及び図２Ｂで示したように、ソース電極Ｓの直下の第１の下地層３とドレイン電極Ｄとの間で降伏が生じてアバランシェ電流が流れる。一方、比較例に係る半導体装置１３では、図３Ａ及び図３Ｂで示したように、ソース電極Ｓとドレイン電極Ｄとの間で、ゲート開口部９の直下の二次元電子ガス層８を介して降伏が生じてアバランシェ電流が流れる。そのため、本実施形態に係る半導体装置１２は、比較例に係る半導体装置１３よりも大きなアバランシェエネルギー耐量を有することになる。
すなわち、本実施形態に係る半導体装置１２では、アバランシェエネルギー耐量が大幅に向上する。
［アバランシェ降伏電圧とソース電極の底面の長さ及び溝部の底面の長さとの関係］
ここで、図１に示すように、本実施形態に係る半導体装置１２では、ソース開口部１１の底面１１ｂの長さよりも溝部１０の底面１０ｂの長さが大きい。これにより、アバランシェ電流が流れるｐｎ接合（第１の下地層３とドリフト層２との界面）の面積をより大きくできる。このため、半導体装置１２の内部におけるエネルギー密度を低減することができ、アバランシェエネルギー耐量をより大きくすることができる。
以下では、アバランシェ降伏電圧と、ソース電極Ｓの底面（ソース開口部１１の底面１１ｂ）の長さ及び溝部１０の底面１０ｂの長さとの関係について、図４Ａ及び図４Ｂを用いて詳細に説明する。
図４Ａは、本実施形態に係る半導体装置１２のソース電極Ｓの底面の長さＬｓと溝部１０の底面１０ｂの長さＬｂとの関係を示す断面図である。図４Ｂは、本実施形態に係る半導体装置１２における、アバランシェ降伏電圧と、ソース電極Ｓの底面の長さＬｓ及び溝部１０の底面１０ｂの長さＬｂとの関係を示す図である。なお、図４Ａ及び図４Ｂにおいて、Ｌｓは、ソース電極Ｓの底面の長さ、すなわち、ソース開口部１１の底面１１ｂの長さを表している。Ｌｂは、溝部１０の底面１０ｂの長さを表している。なお、図４Ａにおいて、煩雑さを避けるため、層を表す符号の一部を省略している。また、一例として、Ｌｓ＝５μｍとしている。
図４Ｂに示すように、Ｌｂが５μｍ以上の場合、すなわち、溝部１０の底面１０ｂの長さＬｂをソース電極Ｓの底面の長さＬｓ以上としたとき、アバランシェ降伏電圧が増加しているのが分かる。これは、溝部１０の底面１０ｂの長さＬｂが大きい程、ドリフト層２と第１の下地層３との間のｐｎ接合の面積が大きくなってアバランシェ電流の密度を下げることができ、アバランシェエネルギー耐量を大きくできるためである。
このことから、半導体装置１２では、溝部１０の底面１０ｂの長さＬｂをソース電極Ｓの底面の長さＬｓと同じにする、又は、Ｌｓより長くすることで、アバランシェ降伏電圧を大きくすることが可能になることが分かる。
［効果など］
以上のように、本実施形態に係る半導体装置１２は、互いに背向する第１の主面及び第２の主面を有する、第１の導電型の基板１と、基板１の第１の主面上に形成され、かつ、一部に溝部１０を有する第１の導電型の第１の窒化物半導体よりなるドリフト層２と、ドリフト層２の上方に形成された第１の下地層３と、平面視において溝部１０と異なる位置において第１の下地層３を貫通し、かつ、ドリフト層２にまで達するゲート開口部９と、ゲート開口部９を覆うように形成された、第２の窒化物半導体よりなる第１の再成長層６と、第１の再成長層６の上方に形成され、かつ、第２の窒化物半導体よりバンドギャップが大きい第３の窒化物半導体よりなる第２の再成長層７と、第１の再成長層６の内部で、かつ、第１の再成長層６と第２の再成長層７との界面近傍に形成される二次元電子ガス層（チャネル層）８と、第１の再成長層６及び第２の再成長層７を貫通し、第１の下地層３にまで達するソース開口部１１と、第２の再成長層７の上方で、かつ、ゲート開口部９が位置する位置に形成されたゲート電極Ｇと、ソース開口部１１を覆うように形成され、ゲート電極Ｇとは離間し、かつ、二次元電子ガス層８及び第１の下地層３に接するソース電極Ｓと、基板１の第２の主面上に形成されたドレイン電極Ｄと、を備え、溝部１０の底面１０ｂは、ゲート開口部９の底面９ｂよりも基板１の第１の主面に近い。
これによれば、ソース電極Ｓの直下における溝部１０の底面１０ｂ（すなわち第１の下地層３の底面）から基板１までの距離が、ゲート開口部９の底面９ｂから基板１までの距離より短いので、アバランシェ電流を二次元電子ガス層８に流さずに、ソース電極Ｓの直下における第１の下地層３とドリフト層２とによって形成されるｐｎダイオードに流すことができる。そのため、半導体装置１２に対し、誘導性負荷を設けた場合、誘導性負荷に溜まったエネルギーを二次元電子ガス層８よりも非常に大きな体積で消費することができ、大幅にエネルギー密度を低減することができる。その結果、本実施形態によれば、アバランシェエネルギー耐量が大きく、高耐圧の半導体装置１２が得られる。
また、例えば、本実施形態に係る半導体装置１２では、第１の下地層３は、第１の導電型とは逆導電型である第２の導電型の第５の窒化物半導体よりなる。具体的には、第１の下地層３は、ｐ型の窒化物半導体を用いて形成されている。
これにより、第１の下地層３とドリフト層２とでｐｎ接合のダイオードを形成することができるので、半導体装置１２の耐圧を高めることができる。
なお、本実施形態において、ドリフト層２から第２の再成長層７までの各層の層厚については上記に限られず、アバランシェエネルギー耐量が高い半導体装置１２が得られる範囲において層厚を適宜設定することができる。また、Ｌｓ＝５μｍとしたが、上記に限られず、アバランシェエネルギー耐量が高い半導体装置１２が得られる範囲において適宜設定することができる。
なお、本実施形態において、第２の再成長層７は、層厚が１ｎｍのＡｌＮよりなる第１の層と、層厚が５０ｎｍのＡｌＧａＮよりなる第２の層からなる積層構造である例について説明したが、これに限らない。第２の再成長層７は、ＡｌＧａＮよりなる単層でも二次元電子ガス層８が形成されるので、上記と同様の効果が得られる。
（第１の変形例）
続いて、第１の実施形態の第１変形例について、図５を用いて説明する。
図５は、本変形例に係る半導体装置１２ａの断面図である。図５に示すように、本変形例に係る半導体装置１２ａは、第１の実施形態に係る半導体装置１２と比較して、ゲート電極Ｇの代わりに、ゲート電極Ｇ１を備える点が相違する。以下では、第１の実施形態との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
本変形例において、半導体装置１２ａが有するゲート電極Ｇ１の両端（ゲート端、ゲート電極Ｇの端）の位置は、ゲート開口部９の内側に位置している。この場合、半導体装置１２ａの閾値は、ゲート開口部９の側面９ａに沿った部分（側壁部）のみで決めることができる。
このような構成においては、アバランシェエネルギー耐量が高い半導体装置１２ａが得られるとともに、平坦部（ゲート開口部９の底面９ｂに沿った部分）のキャリア濃度を大きくすることができるため、半導体装置１２ａのオン抵抗を低減できる。
（第２の変形例）
続いて、第１の実施形態の第２変形例について、図６を用いて説明する。
図６は、本変形例に係る半導体装置１２ｂの断面図である。図６に示すように、本変形例に係る半導体装置１２ｂは、第１の実施形態に係る半導体装置１２と比較して、ゲート電極Ｇ及び第１の再成長層６の代わりに、ゲート電極Ｇ２及び第１の再成長層６ｂを備える点が相違する。以下では、第１の実施形態との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
本変形例においては、ゲート電極Ｇ２のゲート端がゲート開口部９の外側に位置している。具体的には、ゲート電極Ｇ２の幅ＬＧは、ゲート開口部９の幅より大きい。なお、ゲート開口部９の幅は、図６に示す断面において、側面９ａの上端同士の横方向（基板１の主面に平行な方向）における距離に相当する。この場合、半導体装置１２ｂの閾値は、ゲート開口部９の側面９ａに沿った部分（側壁部）、及び、ゲート開口部９の底面９ｂに沿った部分（平坦部）のうち、閾値が大きい方で決まる。
本変形例に係る半導体装置１２ｂでは、第１の再成長層６ｂの、基板１の第１の主面に平行な方向の層厚Ｌｔが、基板１の第１の主面に垂直な方向の層厚Ｌｒよりも大きい。すなわち、Ｌｒ＜Ｌｔである。これにより、半導体装置１２ｂの閾値は、ゲート開口部９の平坦部で決められる。
このようにすることで、ｐ型の導電型を有する第１の下地層３と二次元電子ガス層８との間の距離を大きくすることができる。そのため、ゲート開口部９の側壁部における二次元電子ガス層８が第１の下地層３からの影響により空乏化するのを低減できる。したがって、ゲート開口部９の側壁部におけるチャネルの閾値を低減することができる。
このようにして、本変形例に係る半導体装置１２ｂの閾値を、ゲート開口部９の平坦部によって決めることができる。
また、本変形例によれば、アバランシェエネルギー耐量が大きい半導体装置１２ｂが得られるとともに、以下に示す２つの利点を有する。
第１の利点として、ゲート開口部９の側壁部において、二次元電子ガス層８の空乏化を低減できるので、チャネルのキャリア濃度の低下を抑制することができる。そのため、ｐ型である第１の下地層３からの空乏層の狭窄を抑制でき、半導体装置１２ｂのオン抵抗を低減できる。
第２の利点として、第１の再成長層６ｂの、基板１の第１の主面に垂直な方向の層厚Ｌｒの値が小さいので、第１の再成長層６ｂを形成した以降のプロセスにおいて開口深さを小さくできる。開口深さを小さくすることで、プロセス時間を短縮でき、ゲート電極Ｇ２のカバレッジも良好にできる。
すなわち、本変形例に係る半導体装置１２ｂによれば、Ｌｒ＜Ｌｔとすることで、プロセスを容易にしつつ、オン抵抗を低減することが可能になる。
（第２の実施形態）
続いて、第２の実施形態について説明する。
図７は、本実施形態に係る半導体装置１５の断面図である。図７に示すように、本実施形態に係る半導体装置１５は、第１の実施形態に係る半導体装置１２と比較して、ゲート電極Ｇと第２の再成長層７との間に第３の再成長層１４を備える点が相違する。以下では、第１の実施形態との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
第３の再成長層１４は、第２の再成長層（電子供給層）７とゲート電極Ｇとの間に配置され、第１の導電型とは逆導電型である第２の導電型の第４の窒化物半導体よりなるコントロール層の一例である。具体的には、第３の再成長層１４は、ｐ型の導電型を有するＡｌＧａＮから形成されている。半導体装置１５は、ｐ型ＡｌＧａＮよりなる第３の再成長層１４を設けることにより、第３の再成長層１４の直下における、チャネルである二次元電子ガス層８のポテンシャルエネルギーを大きくすることができる。そのため、半導体装置１５の閾値を増大させることができ、半導体装置１５をノーマリーオフにすることができる。第３の再成長層１４は、半導体装置１５の閾値を増大させることができるので、閾値を制御する意味でコントロール層と呼ばれる。
なお、第３の再成長層１４としては、ｐ型ＡｌＧａＮに限らず、他のｐ型窒化物半導体、例えばｐ型ＧａＮ、ｐ型ＡｌＧａＩｎＮを用いてもよい。この場合においても、第３の再成長層１４の直下における二次元電子ガス層８のポテンシャルエネルギーを大きくすることができる。
また、第３の再成長層１４としては、ｐ型ＡｌＧａＮの代わりに、ＳｉＮ又はＳｉＯ２のような絶縁膜を用いても、第３の再成長層１４の直下における二次元電子ガス層８のポテンシャルエネルギーを大きくすることができる。つまり、半導体装置１５は、第３の再成長層１４の代わりに、第２の再成長層７とゲート電極Ｇとの間に配置された絶縁性のコントロール層を備えてもよい。
そのため、第３の再成長層１４に関しｐ型窒化物半導体や絶縁膜を用いた場合、半導体装置１５の閾値を増大させることができ、半導体装置１５をノーマリーオフにすることができる。要するに、第３の再成長層１４に用いる材料として、チャネルのポテンシャルエネルギーを大きくできる効果がある材料であれば何を用いてもよい。
以上のように、本実施形態に係る半導体装置１５は、第２の再成長層７とゲート電極Ｇとの間に配置され、第１の導電型とは逆導電型である第２の導電型の第４の窒化物半導体よりなる第３の再成長層１４を、さらに備える。
これにより、半導体装置１５の閾値を増大させることができるので、半導体装置１００をノーマリーオフ動作で動作させることができる。
また、本実施形態によれば、アバランシェエネルギー耐量が高い半導体装置１５が得られることはいうまでもない。
なお、第１の実施形態の第１の変形例に係る半導体装置１２ａと同様、半導体装置１５についても、ゲート電極Ｇの両端の位置が、ゲート開口部９の内側に位置してもよい。また、第３の再成長層１４の両端の位置が、ゲート開口部９の内側に位置してもよい。このようにすることで、半導体装置１５の閾値は、ゲート開口部９の側壁部のみで決めることができる。
（第３の実施形態）
続いて、第３の実施形態について説明する。
図８は、本実施形態に係る半導体装置１７の断面図である。図８に示すように、本実施形態に係る半導体装置１７は、第１の実施形態に係る半導体装置１２と比較して、ソース電極Ｓが第１のソース電極Ｓ１及び第２のソース電極Ｓ２を備える点と、第１の下地層３に貫通孔１６が形成されている点とが相違する。他の点については、第１の実施形態の半導体装置１２と同様である。以下では、第１の実施形態との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
本実施形態では、図８に示すように、第１の下地層３には、複数の貫通孔１６が形成されている。なお、貫通孔１６の個数は１つでもよい。複数の貫通孔１６の各々は、ソース開口部１１の底面よりドリフト層２にまで達する。つまり、複数の貫通孔１６は、平面視において、溝部１０内で、かつ、ソース開口部１１内に形成されている。複数の貫通孔１６には、第２のソース電極Ｓ２が充填されている。
ソース電極Ｓは、第１のソース電極Ｓ１と第２のソース電極Ｓ２との多層構造を有する。第１のソース電極Ｓ１は、二次元電子ガス層（チャネル層）８に接している。具体的には、図８に示すように、第１のソース電極Ｓ１は、ソース開口部１１の側面１１ａに沿って形成されている。第１のソース電極Ｓ１は、第２の再成長層７、第１の再成長層６、第２の下地層５及びブロック層４の各々の端面と接触している。
第１のソース電極Ｓ１は、金属などの導電性の材料を用いて形成されている。第１のソース電極Ｓ１の材料は、例えば、Ｔｉ／Ａｌなどのｎ型窒化物半導体とオーミック接触する金属を用いることができる。第１のソース電極Ｓ１は、例えば、スパッタ又は蒸着などによって成膜した導電膜をパターニングすることにより形成される。
第２のソース電極Ｓ２は、ドリフト層２に接している。具体的には、第２のソース電極Ｓ２は、貫通孔１６内部に充填され、貫通孔１６を介してドリフト層２に接している。第２のソース電極Ｓ２は、さらに、第１の下地層３に接している。具体的には、第２のソース電極Ｓ２は、ソース開口部１１の底面１１ｂと貫通孔１６とで第１の下地層３に接している。また、第１のソース電極Ｓ１と第２のソース電極Ｓ２とは、電気的に接続されている。
第２のソース電極Ｓ２は、金属などの導電性の材料を用いて形成されている。本実施形態では、第２のソース電極Ｓ２は、第１のソース電極Ｓ１とは異なる材料で構成されている。例えば、第２のソース電極Ｓ２は、Ｐｄ、Ｎｉ、Ａｕ、Ｐｔなどを含んでおり、第１の下地層３とはオーミック接触している。第２のソース電極Ｓ２は、ドリフト層２とショットキー接続している。第２のソース電極Ｓ２は、例えば、スパッタ又は蒸着などによって成膜した導電膜をパターニングすることにより形成される。
以上のように、本実施形態に係る半導体装置１７では、第１の下地層３は、ソース開口部１１の底面１１ｂよりドリフト層２にまで達する貫通孔１６を有し、ソース電極Ｓは、さらに、貫通孔１６を介してドリフト層２に接する。
これにより、本実施形態に係る半導体装置１７では、溝部１０の底面１０ｂにおいて、ドレイン電極Ｄとソース電極Ｓとの間にダイオードが形成される。このダイオードは、ｐ型の第１の下地層３とｎ型のドリフト層２とによるｐｎ接合と、第２のソース電極Ｓ２とドリフト層２とによるショットキー接合とが混在した構成になる。
これにより、ドレイン電極Ｄとソース電極Ｓとの間に形成されるダイオードにおいて、順方向電流が流れる場合に動作電圧を低くでき、逆方向電流が流れる場合に耐圧を大きくすることができる。
また、例えば、半導体装置１７では、ソース電極Ｓは、二次元電子ガス層８に接する第１のソース電極Ｓ１と、第１のソース電極Ｓ１とは異なる材料で構成され、ドリフト層２に接する第２のソース電極Ｓ２とを有する。具体的には、半導体装置１７では、第２のソース電極Ｓ２は、第１の下地層３に接する。
このように、本実施形態に係る半導体装置１７では、トランジスタのソース電極（第１のソース電極Ｓ１）とダイオードのアノード電極（第２のソース電極Ｓ２）とが、２種類の金属で形成されている。すなわち、第１のソース電極Ｓ１は、ｎ型窒化物半導体に対してオーミック接触し、第２のソース電極Ｓ２（アノード電極）は、ｐ型である第１の下地層３に対してオーミック接触となるような金属を用いている。
これにより、半導体装置１７では、第１のソース電極Ｓ１としてチャネル（二次元電子ガス層８）に対してオーミック接触を形成し低抵抗化を実現すると同時に、第１の下地層３に対してコンタクト抵抗が小さい接触ができる。このため、第１の下地層３からの空乏層も効率的に伸ばすことができ、半導体装置１７の高耐圧化が可能になる。これにより、半導体装置１７の更なる高耐圧化を実現することができる。
なお、半導体装置１７の代わりに、以下に示す第１の変形例、第２の変形例又は第３の変形例に係る半導体装置を用いても、半導体装置１７と同様の効果が得られる。以下では、本実施形態の変形例について図面を用いて説明する。各変形例において、第３の実施形態との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
（第１の変形例）
続いて、第３の実施形態の第１の変形例について、図９を用いて説明する。
図９は、本変形例に係る半導体装置１８の断面図である。本変形例に係る半導体装置１８は、第３の実施形態に係る半導体装置１７と比較して、第１のソース電極Ｓ１と第２のソース電極Ｓ２とが同じ材料で形成されている点が相違する。すなわち、図９に示すように、ソース電極Ｓは、第１の実施の形態と同様に、同一の材料を用いて一体に形成されている。具体的には、ソース電極Ｓ（第１のソース電極Ｓ１及び第２のソース電極Ｓ２）は、Ｔｉ／Ａｌを用いて形成されている。この構成によれば、ソース電極Ｓを一工程で形成することができるので、工程を削減でき、半導体装置１８の低コスト化を実現することができる。
（第２の変形例）
続いて、第３の実施形態の第２の変形例について、図１０を用いて説明する。
図１０は、本変形例に係る半導体装置１９の断面図である。本変形例に係る半導体装置１９は、第３の実施形態に係る半導体装置１７と比較して、ゲート電極Ｇと第２の再成長層７との間に第３の再成長層１４を備える点が相違する。第３の再成長層１４は、第２の実施形態に係る半導体装置１５が備える第３の再成長層１４と同じであり、例えば、ｐ型のＡｌＧａＮから形成されている。
本変形例では、第３の再成長層１４としてｐ型窒化物半導体を用いているので、半導体装置１９の閾値を増大させることができ、半導体装置１９をノーマリーオフにすることができる。
（第３の変形例）
続いて、第３の実施形態の第３の変形例について、図１１を用いて説明する。
図１１は、本変形例に係る半導体装置２０の断面図である。本変形例に係る半導体装置２０は、第３の実施形態の第２の変形例に係る半導体装置１９と比較して、第１のソース電極Ｓ１と第２のソース電極Ｓ２とが同じ材料で形成されている点が相違する。すなわち、図１１に示すように、ソース電極Ｓは、第１の実施の形態と同様に、同一の材料を用いて一体に形成されている。本変形例は、第３の実施の形態の第１の変形例と第２の変形例とを組み合わせたものに相当する。
なお、第３の実施形態及びその変形例に係る半導体装置１７〜２０において、貫通孔１６は、１つのみ形成されていてもよいが、２つ以上形成されている。これにより、貫通孔１６によって分割された第１の下地層３（ｐ型）から空乏層を伸ばしやすくなるため、リーク電流が増加せず、高い耐圧を確保できる。なお、貫通孔１６の幅は、例えば０．５μｍ以上かつ１０μｍ以下であり、好ましくは、１μｍ以上かつ５μｍ以下でもよい。また、複数の貫通孔１６によって離散的に形成される第１の下地層３の幅は、例えば０．５μｍ以上かつ１０μｍ以下であり、好ましくは１μｍ以上かつ５μｍ以下でもよい。
（第４の実施形態）
続いて、第４の実施形態について説明する。
図１２は、本実施形態に係る半導体装置２２の断面図である。図１２に示すように、本実施形態に係る半導体装置２２は、第１の実施形態に係る半導体装置１２と比較して、イオン注入により形成された注入層２１を備える点が相違する。以下では、第１の実施形態との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
注入層２１は、ソース電極Ｓの直下に位置する第１の下地層３及びドリフト層２の一部にイオンが注入されることで形成された層である。例えば、第１の下地層３に対して、ソース電極Ｓ直下の部分をドリフト層２に至るまでイオン注入をすることで、注入層２１を形成する。注入層２１は、ｐ型の導電型を有する。
具体的には、基板１上に、ドリフト層２から第２の下地層５までの各層を順に結晶成長により形成した後、第１の下地層３の所定領域（ソース電極Ｓの直下の領域）にイオン注入を行う。なお、ドリフト層２と第１の下地層３とを結晶成長により形成した後にイオン注入を行い、その後、ブロック層４及び第２の下地層５を形成してもよい。また、イオン注入は、ゲート開口部９を形成する前に行うが、ゲート開口部９を形成した後に行ってもよい。
本実施形態では、注入層２１を形成することで、ドリフト層２に溝部１０を形成する。すなわち、ドリフト層２の一部領域を所定の深さまで除去するのではなく、当該領域に所定の深さまでイオン注入を行うことで、溝部１０を形成する。具体的には、イオン注入された領域（注入層２１）と、イオン注入されていない領域（ドリフト層２）との界面が、溝部１０の側面１０ａ及び底面１０ｂに対応する。
したがって、注入層２１にかかるイオン注入領域の先端は、溝部１０の底面１０ｂに相当し、ゲート開口部９の底面９ｂ、すなわち、ゲート電極Ｇの直下にあるドリフト層２と第１の再成長層６との界面よりも基板１の第１の主面に近い位置に位置している。なお、イオン注入のイオン種は、ｐ型のドーパントとなる元素であれば特に限定されず、例えばＭｇ、Ｆｅ、Ｃなどを用いることができる。
以上のように、本実施形態に係る半導体装置２２では、第１の下地層３のうちソース電極Ｓの直下の部分は、イオン注入されている。
これにより、ドリフト層２の結晶成長に続いて、第１の下地層３、ブロック層４及び第２の下地層５を連続して結晶成長させることができる。これにより、結晶再成長を第１の再成長層６以降の１回に減らすことができ、半導体装置２２の低コスト化が実現できる。
また、アバランシェエネルギー耐量が高い半導体装置２２が得られることはいうまでもない。
（変形例）
ここで、第４の実施形態の第１の変形例について、図１３を用いて説明する。
図１３は、本変形例に係る半導体装置２３の断面図である。本変形例に係る半導体装置２３は、第４の実施形態に係る半導体装置２２と比較して、ゲート電極Ｇと第２の再成長層７との間に第３の再成長層１４を備える点が相違する。第３の再成長層１４は、第２の実施形態に係る半導体装置１５が備える第３の再成長層１４と同じであり、例えば、ｐ型のＡｌＧａＮから形成されている。
本変形例では、第３の再成長層１４としてｐ型窒化物半導体を用いているので、半導体装置２３の閾値を増大させることができ、半導体装置２３をノーマリーオフにすることができる。
また、アバランシェエネルギー耐量が高い半導体装置２３が得られることはいうまでもない。
（第５の実施形態）
続いて、本開示の第５の実施形態に係る半導体装置２７について、図１４を用いて説明する。図１４は、本実施形態に係る半導体装置２７の上面及び当該上面を拡大した図である。
図１４に示す半導体装置２７は、例えば、第１の実施形態に係る半導体装置１２を１つのチップに複数個配列して集積させたものである。図１４に示すように、半導体装置２７は、複数の半導体装置１２と、ソースパッド２５と、ゲートパッド２６と、ドレインパッド（図示せず）とを備える。
図１４の（ａ）は、半導体装置２７の上面におけるソースパッド２５及びゲートパッド２６の配置を示す図である。図１４の（ｂ）は、図１４の（ａ）の拡大図であり、ソースパッド２５を透視した図である。ドレインパッド（図示せず）は、半導体装置２７の裏面に形成されている。なお、図１４の（ｂ）におけるＩ−Ｉ線における断面図は、図１に示す半導体装置１２の断面図と同じである。
図１４の（ａ）及び（ｂ）に示すように、ソースパッド２５は、平面視形状がコの字状（横向きの略Ｕ字状）に設けられている。また、図１４の（ｂ）に示すように、ソースパッド２５が覆う範囲内には、複数のコンタクトホール２４が配置されている。コンタクトホール２４には、ソース電極Ｓが設けられ、ソースパッド２５と導通している。
また、ゲートパッド２６は、ソースパッド２５に両側が挟まれるように設けられている。ゲートパッド２６は、ゲート電極Ｇと導通している。なお、図１４の（ｂ）において、ソースパッド２５は、太い破線で示されている。
また、図示しないが、ドレインパッドは、ドレイン電極Ｄと導通している。
なお、ソース電極Ｓ及びゲート電極Ｇ、並びに、ソース開口部１１（破線）は、図１４の（ｂ）の紙面上下方向に長く伸びている。すなわち、ソース電極Ｓ及びゲート電極Ｇ並びにソース開口部１１の平面レイアウトは、いわゆるフィンガー型のレイアウトである。ソース電極Ｓ、ゲート電極Ｇ及びソース開口部１１の長手方向（図１４の（ａ）及び（ｂ）の紙面の下から上へ向かう方向）は、＜１１−２０＞方向である。なお、方向を示す括弧＜＞の中のマイナス（−）は、バーを表す。
（変形例）
ここで、本開示の第５の実施形態の変形例に係る半導体装置２８について、図１５を用いて説明する。図１５は、本変形例に係る半導体装置２８の上面及び当該上面の一部を拡大した図である。
半導体装置２８は、例えば、第２の実施形態に係る半導体装置１５を１つのチップに複数個配列して集積させたものである。図１５に示すように、半導体装置２８は、複数の半導体装置１２と、ソースパッド２５と、ゲートパッド２６と、ドレインパッド（図示せず）とを備える。
図１５の（ａ）は、半導体装置２８の上面におけるソースパッド２５及びゲートパッド２６の配置を示す図であり、ソースパッド２５を透視した図である。図１５の（ｂ）は、図１５の（ａ）の一部拡大図である。ドレインパッド（図示せず）は、半導体装置２８の裏面に形成されている。なお、図１５の（ａ）において、ソースパッド２５は、太い破線で示されている。図１５の（ａ）におけるＶＩＩ−ＶＩＩ線における断面図は、図７に示す半導体装置１５の断面図と同じである。
本変形例に係る半導体装置２８は、第５の実施形態に係る半導体装置２７と比較して、ソース電極Ｓ及びゲート電極Ｇの形状が相違する。具体的には、半導体装置２８では、ソース電極Ｓとゲート電極Ｇとが六角形に配置されている。なお、図１５の（ｂ）に示すように、ゲート電極Ｇ、ゲート開口部９（破線）及び第３の再成長層１４は、ソース電極Ｓ及びソース開口部１１（破線）を囲むように配置され、１つのセル２９を構成している。
図１５の（ａ）に示すように、セル２９の配置構造は、いわゆる最密充填構造である。図１５の（ａ）及び（ｂ）の紙面の下から上へ向かう方向で、かつ、ソース電極Ｓの六角形の辺に沿う方向は、＜１１−２０＞方向である。
なお、ソース電極Ｓはソースパッド２５に導通し、ゲート電極Ｇはゲートパッド２６に導通している。また、ドレインパッド（図示せず）は、ドレイン電極Ｄと導通している。
本実施形態及びその変形例では、図１４の（ｂ）において、Ｉ−Ｉ線における断面図は、図１に示す半導体装置１２の断面図であるとしたが、半導体装置１２に限らず、半導体装置１５、半導体装置１７〜２０、又は半導体装置２２、２３であってもよい。また、図１５の（ａ）において、ＶＩＩ−ＶＩＩ線における断面図は、図７に示す半導体装置１５としたが、半導体装置１５に限らず、半導体装置１２、半導体装置１７〜２０、又は半導体装置２２、２３であってもよい。
また、上記の実施形態において、ソース電極Ｓ、ゲート電極Ｇ及びソース開口部１１の長手方向を＜１１−２０＞方向としたが、＜１−１００＞方向とすることも可能である。
また、上記実施形態において、基板１の面方位を（０００１）面としたが、（０００１）面に限らず、極性を有する面であればどのような面を用いてもよい。
（その他）
以上、本発明に係る半導体装置について、上記の実施形態及び変形例に基づいて説明したが、本発明は、上記の実施形態に限定されるものではない。
例えば、上記の各実施形態では、第１の導電型がｎ、ｎ＋又はｎ−型であり、第２の導電型がｐ、ｐ＋又はｐ−型である例について示したが、これに限らない。第１の導電型がｐ、ｐ＋又はｐ−型であり、第２の導電型がｎ、ｎ＋又はｎ−型でもよい。
その他、各実施形態に対して当業者が思いつく各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で各実施形態における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。
本開示に係る半導体装置は、例えばテレビジョンなどの民生機器の電源回路などで用いられるパワーデバイスなどとして有用である。
１ 基板
２ ドリフト層
３ 第１の下地層
４ ブロック層
５ 第２の下地層
６、６ｂ 第１の再成長層
７ 第２の再成長層
８ 二次元電子ガス層
９ ゲート開口部
９ａ、１０ａ、１１ａ 側面
９ｂ、１０ｂ、１１ｂ 底面
１０ 溝部
１１ ソース開口部
１２、１２ａ、１２ｂ、１３、１５、１７、１８、１９、２０、２２、２３、２７、２８ 半導体装置
１４ 第３の再成長層
１６ 貫通孔
２１ 注入層
２４ コンタクトホール
２５ ソースパッド
２６ ゲートパッド
２９ セル
Ｓ ソース電極
Ｓ１ 第１のソース電極
Ｓ２ 第２のソース電極
Ｄ ドレイン電極
Ｇ、Ｇ１、Ｇ２ ゲート電極

Claims (11)

  1. 互いに背向する第１の主面及び第２の主面を有する、第１の導電型の基板と、
    前記基板の前記第１の主面上に形成され、かつ、一部に溝部を有する前記第１の導電型の第１の窒化物半導体よりなるドリフト層と、
    前記ドリフト層の上方に形成された下地層と、
    平面視において前記溝部と異なる位置において前記下地層を貫通し、かつ、前記ドリフト層にまで達する第１の開口部と、
    前記第１の開口部を覆うように形成された、第２の窒化物半導体よりなる電子走行層と、
    前記電子走行層の上方に形成され、かつ、前記第２の窒化物半導体よりバンドギャップが大きい第３の窒化物半導体よりなる電子供給層と、
    前記電子走行層の内部で、かつ、前記電子走行層と前記電子供給層との界面近傍に形成されるチャネル層と、
    前記電子供給層及び前記電子走行層を貫通し、前記下地層にまで達する第２の開口部と、
    前記電子供給層の上方で、かつ、前記第１の開口部が位置する位置に形成されたゲート電極と、
    前記第２の開口部を覆うように形成され、前記ゲート電極とは離間し、かつ、前記チャネル層及び前記下地層に接するソース電極と、
    前記基板の前記第２の主面上に形成されたドレイン電極と、を備え、
    前記溝部の底面は、前記第１の開口部の底面よりも前記基板の前記第１の主面に近い
    半導体装置。
  2. 前記電子供給層と前記ゲート電極との間に配置され、前記第１の導電型とは逆導電型である第２の導電型の第４の窒化物半導体よりなるコントロール層を、さらに備える
    請求項１に記載の半導体装置。
  3. 前記下地層は、前記第１の導電型とは逆導電型である第２の導電型の第５の窒化物半導体よりなる
    請求項１又は２に記載の半導体装置。
  4. 前記下地層は、前記第２の開口部の底面より前記ドリフト層にまで達する貫通孔を有し、
    前記ソース電極は、さらに、前記貫通孔を介して前記ドリフト層に接する
    請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記ソース電極は、
    前記チャネル層に接する第１のソース電極と、
    前記第１のソース電極とは異なる材料で構成され、前記ドリフト層に接する第２のソース電極とを有する
    請求項４に記載の半導体装置。
  6. 前記第２のソース電極は、前記下地層に接する
    請求項５に記載の半導体装置。
  7. 前記下地層のうち前記ソース電極の直下の部分は、イオン注入されている
    請求項１から６のいずれか１項に記載の半導体装置。
  8. 平面視において、前記溝部は、前記ゲート電極と重なっていない
    請求項１から７のいずれか１項に記載の半導体装置。
  9. 平面視において、前記溝部の全体は、前記ソース電極と重なっている
    請求項１から８のいずれか１項に記載の半導体装置。
  10. 前記溝部の側面は、前記第１の主面に対して傾斜している
    請求項１から９のいずれか１項に記載の半導体装置。
  11. 前記ゲート電極の幅は、前記第１の開口部の幅より大きい
    請求項１から１０のいずれか１項に記載の半導体装置。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6656991B2 (ja) * 2016-03-31 2020-03-04 株式会社サイオクス 窒化物半導体基板、半導体装置、および窒化物半導体基板の製造方法
JP6396939B2 (ja) * 2016-03-31 2018-09-26 株式会社サイオクス 窒化物半導体基板、半導体装置、および窒化物半導体基板の製造方法
JP6685890B2 (ja) * 2016-12-19 2020-04-22 株式会社東芝 半導体装置及びその製造方法
JP2019075433A (ja) * 2017-10-13 2019-05-16 株式会社豊田中央研究所 半導体装置およびその製造方法
US11621328B2 (en) 2017-11-16 2023-04-04 Panasonic Holdings Corporation Nitride semiconductor device
JP7157138B2 (ja) * 2018-03-22 2022-10-19 パナソニックホールディングス株式会社 窒化物半導体装置
JP7195306B2 (ja) * 2018-03-27 2022-12-23 パナソニックホールディングス株式会社 窒化物半導体装置
WO2020017437A1 (ja) * 2018-07-17 2020-01-23 パナソニック株式会社 窒化物半導体装置
JP6951301B2 (ja) * 2018-07-23 2021-10-20 株式会社東芝 半導体装置及びその製造方法
US11990542B2 (en) * 2018-12-27 2024-05-21 Panasonic Holdings Corporation Nitride semiconductor device
CN111863954B (zh) * 2019-04-26 2026-01-02 苏州晶湛半导体有限公司 一种增强型器件及其制备方法
DE102019212641A1 (de) * 2019-08-23 2021-02-25 Robert Bosch Gmbh Vertikaler feldeffekttransistor und verfahren zum ausbilden desselben
DE102020202034A1 (de) 2020-02-18 2021-08-19 Robert Bosch Gesellschaft mit beschränkter Haftung Vertikaler Feldeffekttransistor, Verfahren zum Herstellen desselben und Bauelement aufweisend vertikale Feldeffekttransistoren
CN213635993U (zh) * 2020-12-17 2021-07-06 苏州晶湛半导体有限公司 一种增强型半导体器件
WO2022176455A1 (ja) * 2021-02-16 2022-08-25 パナソニックホールディングス株式会社 窒化物半導体デバイス
CN113644128A (zh) * 2021-06-29 2021-11-12 西安电子科技大学 一种槽栅多沟道结构GaN基高电子迁移率晶体管及制作方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4645034B2 (ja) * 2003-02-06 2011-03-09 株式会社豊田中央研究所 Ｉｉｉ族窒化物半導体を有する半導体素子
JP5289818B2 (ja) * 2008-05-12 2013-09-11 トヨタ自動車株式会社 Ｉｉｉ族窒化物半導体装置とその製造方法
JP4700125B2 (ja) 2009-07-30 2011-06-15 住友電気工業株式会社 半導体装置およびその製造方法
JP4737471B2 (ja) * 2009-10-08 2011-08-03 住友電気工業株式会社 半導体装置およびその製造方法
JP2011100877A (ja) 2009-11-06 2011-05-19 Toshiba Corp 半導体装置及びその製造方法
JP5569321B2 (ja) 2010-10-07 2014-08-13 住友電気工業株式会社 半導体装置およびその製造方法
JP2012104568A (ja) * 2010-11-08 2012-05-31 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2013183034A (ja) * 2012-03-02 2013-09-12 Sumitomo Electric Ind Ltd 電力用半導体装置
US9306061B2 (en) * 2013-03-13 2016-04-05 Cree, Inc. Field effect transistor devices with protective regions
JP6107597B2 (ja) * 2013-03-26 2017-04-05 豊田合成株式会社 半導体装置およびその製造方法
JP6511645B2 (ja) * 2014-02-13 2019-05-15 パナソニックＩｐマネジメント株式会社 窒化物半導体デバイス

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