JP6813060B2 - 撮像素子、画像読取装置及び画像形成装置 - Google Patents

Description

本発明は、撮像素子、画像読取装置及び画像形成装置に関する。

画像を読取るスキャナには光電変換素子として従来ＣＣＤが多く使われてきたが、近年の低電力化要求により、ＣＭＯＳリニアセンサが注目されている。ＣＭＯＳリニアセンサは、入射光をフォトダイオードによって光電変換する点ではＣＣＤと同じである。ＣＣＤは、シフトレジスタによって転送した電荷を電荷検出部によって電荷−電圧変換する。これに対し、ＣＭＯＳリニアセンサは、画素毎の電荷検出部によって電荷を電圧信号に変換し、スイッチを介して電圧信号をそれぞれ出力するため、ＣＣＤよりも低消費電力であることが知られている。

しかし、従来のＣＭＯＳリニアセンサでは、アナログバスを介してアナログ画像信号を伝送するために、アナログバスが全画素にわたって接続されて長くなっていた。従って、配線抵抗や配線容量が大きく、高速化ができないという問題があった。

また、従来技術として、特許文献１には、１ラインを走査するために、３分割されたブロックが３回に分けて走査制御され、１回目、２回目、３回目の走査で、第１ブロック、第２ブロック、第３ブロックが異なる色の異なる分割ブロックを同時走査するセンサが開示されている。

しかしながら、従来は、アナログバスの配線抵抗や配線容量を小さくすることができず、ＣＭＯＳリニアセンサを高速化することができなかった。

本発明は、上記に鑑みてなされたものであって、画像読取りの高速化を可能にする撮像素子、画像読取装置及び画像形成装置を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、受光する色毎に一方向に配列された複数の光電変換素子と、複数の光電変換素子の中で選択された光電変換素子を含む複数の画素により構成される画素群毎にＡ／Ｄ変換を行うＡＤ変換部と、を有し、複数の画素とＡＤ変換部は、１チップで構成され、前記複数の画素それぞれから前記ＡＤ変換部までの距離を比較して１００倍以上になることがないことを特徴とする。

本発明によれば、画像読取りの高速化を可能にすることができるという効果を奏する。

図１は、画像読取装置の概要を示す図である。 図２は、図１に示したＣＭＯＳリニアセンサを駆動する動作を示すタイミングチャートである。 図３は、第１実施形態にかかる撮像素子の構成の概要を例示する図である。 図４は、図３に示した画素の構成を示す図である。 図５は、図３に示した画素が出力した信号をＡ／Ｄ変換するＡＤ変換部の周辺を示す図である。 図６は、撮像素子を駆動する動作を示すタイミングチャートである。 図７は、撮像素子が読取って再現する画像の色を模式的に示す図である。 図８は、第２実施形態にかかる撮像素子の構成の概要を例示する図である。 図９は、図８に示した画素の構成を示す図である。 図１０は、図８に示した画素が出力した信号をＡ／Ｄ変換するＡＤ変換部の周辺を示す図である。 図１１は、撮像素子が読取って再現する画像の色を模式的に示す図である。 図１２は、第３実施形態にかかる撮像素子の構成の概要を例示する図である。 図１３は、図１２に示した画素が出力した信号をＡ／Ｄ変換するＡＤ変換部の周辺を示す図である。 図１４は、撮像素子を駆動する動作を示すタイミングチャートである。 図１５は、第４実施形態にかかる撮像素子の構成の概要を例示する図である。 図１６は、図１５に示した画素の構成を示す図である。 図１７は、図１５に示した画素が出力した信号をＡ／Ｄ変換するＡＤ変換部の周辺を示す図である。 図１８は、撮像素子を駆動する動作を示すタイミングチャートである。 図１９は、比較例のＣＭＯＳエリアセンサの構成の概略を示す図である。 図２０は、例えば撮像素子を有する画像読取装置を備えた画像形成装置の概要を示す図である。

まず、本発明をするに至った背景について説明する。図１は、画像読取装置１の概要を示す図である。画像読取装置１は、ＣＭＯＳリニアセンサ１０、ＡＦＥ（Analog front end）１２及びタイミング制御部（TG：Timing Generator）１４を有する。

ＣＭＯＳリニアセンサ１０は、ｎ個の画素毎にフォトダイオード（ＰＤ：光電変換素子）１００、電荷検出部（Ｃｆｄ）１０２及びスイッチ（ＳＷ）１０４を有し、画像信号を出力バッファ１０６から出力する。ＰＤ１００は、例えば原稿からの反射光（入射光）を光電変換する。電荷検出部１０２は、ＰＤ１００が光電変換により蓄積した電荷を電圧信号に変換する。そして、電圧信号に変換された画像信号は、スイッチ１０４を介してアナログバスに入力され、出力バッファ１０６から出力される。

具体的には、各スイッチ１０４は、１〜ｎ画素目まで順に切替わることによって画素毎の画像信号を出力する。なお、ＣＭＯＳリニアセンサ１０は、Ａ３原稿を読取るために、例えば約７０００画素（ｎ＝約７０００）となっている。以下、ｎ＝７０００として説明する。

スイッチ１０４を駆動する駆動信号（Ｓ［７０００］）は、１ライン期間に１回ＯＮする信号となる。但し、複数画素を同時にＯＮすることができないため、画素毎に僅かにＯＮとなるタイミングが異なる。つまり、各スイッチ１０４を駆動する信号（Ｓ［７０００:１］）は、１ライン期間に画素周期幅で１回アサートする信号であり、信号数は画素数と同じである。

同様に、ＰＤ１００が蓄積した電荷を電荷検出部１０２に転送するための信号（ＴＳ［７０００:１］）や、電荷検出部１０２をリセットする信号（ＲＳ［７０００:１］）も、１ライン期間に画素周期幅で１回アサートする信号であり、信号数は画素数と同じである。

なお、図１においては、読取対象における画素位置となるＰｉｘ１〜Ｐｉｘ（ｎ）に対してそれぞれ１画素のみ記載されているが、ＲＧＢの３色のフィルタによって入射光をＲＧＢの３色の電気信号へ変換して取り出す場合には、３色分の画素（約７０００画素×３色）が色毎にアレイ状に配置される。

ＡＦＥ１２は、ＡＤ変換部（ＡＤＣ）１２０などを有し、ＣＭＯＳリニアセンサ１０が出力する画像信号をアナログ信号からデジタル信号に変換する。また、ＡＦＥ１２は、デジタル変換した画像信号を後段の画像処理部へ伝送するための高速シリアル信号変換部（例えばＬＶＤＳやＶｂｙＯｎｅ等）を有していてもよい。タイミング制御部１４は、ＣＭＯＳリニアセンサ１０を制御する制御信号、及びＡＦＥ１２を制御する信号等を出力する。

なお、ＡＦＥ１２及びタイミング制御部１４が１チップで構成されてもよいし、ＣＭＯＳリニアセンサ１０、ＡＦＥ１２及びタイミング制御部１４が１チップで構成されてもよい。また、ＣＭＯＳリニアセンサ１０は、高速化のために、画素毎に存在するスイッチ１０４のサイズが大きくされ、アナログバス幅も広く確保されることによってインピーダンスが低く抑えられ、高速駆動による信号劣化を抑えるように構成されてもよい。ただし、この場合には、スイッチ１０４の寄生容量、及びアナログバスの配線容量による負荷が必然的に増大するため、高速駆動を妨げる要因もある。

図２は、図１に示したＣＭＯＳリニアセンサ１０を駆動する動作を示すタイミングチャートである。ＣＭＯＳリニアセンサ１０の駆動信号は、基準クロック（ＣＬＫ）を用いてタイミング制御部１４が生成する。

まず、タイミング制御部１４は、ライン（ライン毎の読取り）の開始に先立ってＲＳをＯＮにする。ＲＳは、電荷検出部１０２の電荷をリセットする信号であり、画素信号を読み出す期間ではリセット状態が解除（ＯＦＦ）される。

タイミング制御部１４は、電荷検出部１０２のリセット状態を解除した状態で、転送信号（ＴＳ）をＯＮにすることによってＰＤ１００から電荷を電荷検出部１０２へ転送する。電荷検出部１０２は、電荷−電圧変換を行う。

次に、タイミング制御部１４は、スイッチ１０４を制御するスイッチ制御信号（Ｓ）をＯＮにし、電圧変換された画像信号をアナログバスに送出させる。アナログバスは、全画素の出力が接続されたバスであり、あるタイミングでは選択された１画素のみが接続され、それ以外の画素はスイッチ１０４によって非接続状態となっている。このように、ＣＭＯＳリニアセンサ１０は、全ての画素信号が共通のアナログバスを用いる。

アナログバスに出力された画像信号は、出力バッファ１０６を介して外部に出力される。その後、タイミング制御部１４は、スイッチ制御信号（Ｓ）をＯＦＦにすることによってスイッチ１０４を閉じ、次画素の処理に移る。タイミング制御部１４は、この一連の動作を全画素信号が出力されるまで行う。そのため、ＴＳ［ｎ］、ＲＳ［ｎ］、Ｓ［ｎ］のタイミングは、１画素周期ずつずれており、１ライン周期には１連の動作が約７０００回行われる。ＣＭＯＳリニアセンサ１０は、ＲＧＢ３色の画像信号を出力する場合、ＲＧＢ３色分のアナログバスを備えることとなる。

なお、ｌｓｙｎｃは、ライン同期信号であり、画像データの主走査１ラインの周期を示す。画像読取装置１は、ＣＭＯＳリニアセンサ１０が出力した画素データを順次ＡＦＥ１２によってＡ／Ｄ変換し、例えば高速シリアル信号に変換して後段に出力する。

上記の動作は、ＣＭＯＳリニアセンサ１０の全画素に渡って行われるため、タイミング制御部１４は、数〜数十ＭＨｚの画素周波数で画素を駆動していることとなる。ＣＭＯＳリニアセンサ１０は、画素周波数１クロック分の動作を７０００回駆動（７０００本の信号で駆動）する。ＣＭＯＳリニアセンサ１０を高速で動作させる場合には、信号波形の劣化を防ぐためにスイッチ１０４を大きくしてインピーダンスを小さくすることや、７０００画素分のアナログ信号を転送するアナログバス配線を太くする必要がある。しかし、高速動作を行うために、スイッチ１０４を大きくすると、寄生容量が増大する。また、アナログバスを太くすると、配線容量が増大する。つまり、信号波形をなまらせてしまうことになるため、高速動作を妨げてしまう。

（第１実施形態）
次に、第１実施形態にかかる撮像素子について説明する。図３は、第１実施形態にかかる撮像素子２０の構成の概要を例示する図である。撮像素子２０は、例えば読取対象における画素位置となるＰｉｘ１〜Ｐｉｘ（ｎ）をＲＧＢの３色でそれぞれ読取り可能にされ、色毎に一方向にｎ個ずつ画素（画素部）が配列されたＣＭＯＳカラーリニアセンサである。以下、各撮像素子の構成部分と実質的に同じ構成部分には、同一の符号が付してある。

Ｒのフィルタ（図示せず）が設けられた画素２００は、フォトダイオード（ＰＤ＿ｒ）及び画素ブロック（ｐｉｘｂｌｋ＿ｒ）を有する。Ｇのフィルタ（図示せず）が設けられた画素２０２は、フォトダイオード（ＰＤ＿ｇ）及び画素ブロック（ｐｉｘｂｌｋ＿ｇ）を有する。Ｂのフィルタ（図示せず）が設けられた画素２０４は、フォトダイオード（ＰＤ＿ｂ）及び画素ブロック（ｐｉｘｂｌｋ＿ｂ）を有する。各画素ブロックは、フォトダイオード（光電変換素子）が蓄積した電荷を電圧変換する図示しない電荷検出部（Ｃｆｄ）、及びＣｆｄを駆動する回路等を含む。以下、フォトダイオードはＰＤ＿＊と記し、画素ブロックはｐｉｘｂｌｋ＿＊と記すことがある。なお、添え字＊は、ｒ，ｇ，ｂの色のいずれかを表す。

そして、撮像素子２０は、画素２００、画素２０２、画素２０４及びＡＤ変換部（ＡＤＣ）をそれぞれｎ個ずつ有し、ｎ個のＡＤＣがＡ／Ｄ変換を行った画像信号をパラレルシリアル変換部（ＰＳ）２０６を介して色毎にシリアルに出力するように構成されている。

例えば、撮像素子２０は、原稿からの反射光（入射光）をＰＤ＿＊により電荷として蓄積し、蓄積した電荷をｐｉｘｂｌｋ＿＊のＣｆｄによって電圧に変換する。そして、撮像素子２０は、複数の画素からなる画素群毎に、近傍に設けられた共通のＡＤＣによって画像信号をＡ／Ｄ変換する。ここで、近傍とは、例えば画素群を構成する複数の画素それぞれからＡＤＣまでの距離の差が桁違いに（又は２桁を超えて）異なることがないことなど、予め定められた時間内に各信号を伝送可能な距離とする。

撮像素子２０は、色毎の配列方向（主走査方向）に隣接する同色の３画素を１つの画素群（図３中の黒太線で囲んだ範囲を１つの画素群）とし、画素群毎に１つのＡＤＣ（共通のＡＤＣ）を使用する。つまり、撮像素子２０は、ｐｉｘｂｌｋ＿＊のＣｆｄからのアナログ信号を近傍のＡＤＣで直ちにＡ／Ｄ変換するので、アナログバス長が極端に短くされており、高速化が可能となっている。

撮像素子２０は、画素群内の１画素毎に全画素群が出力する画像信号を全ＡＤＣが一斉にＡ／Ｄ変換する。そして、撮像素子２０は、全ＡＤＣが画素群毎にパラレルに出力するデジタル信号の画像データをパラレルシリアル変換部２０６によってシリアルデータ（Ｄｏｕｔ（ｒ）、Ｄｏｕｔ（ｇ）、Ｄｏｕｔ（ｂ））に変換して後段へ出力する。

そして、撮像素子２０は、画素群として３画素を一括りにする（選択する）ことに限定されない。例えば、撮像素子２０は、１ラインをＥＶＥＮ画素とＯＤＤ画素の２つに分けて出力する場合と同様に、６画素（ＲＧＢそれぞれＥＶＥＮ画素とＯＤＤ画素の２画素ずつ）を１つの画素群としてＡＤＣを共用してもよい。

図４は、図３に示した画素の構成を示す図である。図３においては、同色の３画素を１つの画素群として並列処理する例を示したが、図４では撮像素子２０のＢの画素群に着目して説明する。

Ｖｄｄは、撮像素子２０に供給される電源電圧であり、出力の基準電位となっている。ＰＤ＿ｂは、それぞれ入射光の強さに応じて電荷を蓄積する。リセット信号（ＲＳ１、ＲＳ２、ＲＳ３）は、ＰＤ＿ｂが蓄積した電荷を電圧に変換する電荷検出部（Ｃｆｄ）をリセットする信号である。転送信号（ＴＳ１、ＴＳ２、ＴＳ３）は、ＰＤ＿ｂが蓄積した電荷を電圧に変換するＣｆｄへ伝送する信号である。

図４においては、点線で囲まれたＣｆｄを含む範囲が画素回路（ｐｉｘｂｌｋ＿ｂ）である。ｐｉｘｂｌｋ＿ｂによって電圧に変換されたアナログ信号（Ａ＿ｓｉｇ＿ｂ１、Ａ＿ｓｉｇ＿ｂ２、Ａ＿ｓｉｇ＿ｂ３）は、画素２０４（ＰＤ＿ｂとｐｉｘｂｌｋ＿ｂ）の近傍に設けられたＡＤＣへの転送信号（ＡＤＴＳ１、ＡＤＴＳ２、ＡＤＴＳ３）に応じて転送される。

なお、撮像素子２０は、各信号（ＲＳ、ＴＳ、ＡＤＴＳ）が各画素群に並列に入力される。ただし、これらの各信号（ＲＳ、ＴＳ、ＡＤＴＳ）は、他の画素群とそれぞれ共通になっている。

図５は、図３に示した画素が出力した信号をＡ／Ｄ変換するＡＤ変換部（ＡＤＣ）の周辺を示す図である。画素２０４が出力したアナログ信号（Ａ＿ｓｉｇ＿ｂ１、Ａ＿ｓｉｇ＿ｂ２、Ａ＿ｓｉｇ＿ｂ３）は、転送タイミングが異なる３本の転送信号（ＡＤＴＳ１、ＡＤＴＳ２、ＡＤＴＳ３）によってＡＤＣへ転送される。

ＡＤＣへ転送された画像信号は、ＡＤＣをイネーブルにする信号ＡＤＥＮがＨｉｇｈの期間に１画素ずつＡ／Ｄ変換され、転送信号（ＡＤＴＳ１、ＡＤＴＳ２、ＡＤＴＳ３）がＨｉｇｈの期間にデジタル信号（Ｄ＿ｓｉｇ＿ｂ１、Ｄ＿ｓｉｇ＿ｂ２、Ｄ＿ｓｉｇ＿ｂ３）がパラレルシリアル変換部２０６へ出力される。

なお、撮像素子２０は、各ＡＤＣの前段にそれぞれアナログメモリ（記憶部）を備えることにより、Ａ＿ｓｉｇ＿ｂ１、Ａ＿ｓｉｇ＿ｂ２、Ａ＿ｓｉｇ＿ｂ３を同時にＡＤＣへ転送させることが可能となり、時間的に同時に読取対象の同じ位置（画素）を各色で読取ることも可能となる（＝グローバルシャッター）。

図６は、撮像素子２０を駆動する動作を示すタイミングチャートである。図２に示したＣＭＯＳリニアセンサ１０と同様に、撮像素子２０の駆動信号は、基準クロック（ＣＬＫ）を用いて、例えばタイミング制御部１４が生成する。

ｌｓｙｎｃはライン同期信号であり、画像データの主走査方向の１ラインの周期を示す。タイミング制御部１４は、撮像素子２０が３画素を１つの画素群としているので、まず、ラインの開始に先立ってＲＳ１をＯＮにしてＣｆｄをリセットする。次いで、タイミング制御部１４は、ＲＳ１とは異なったタイミングでＲＳ２をＯＮにし、さらにＲＳ１、ＲＳ２とは異なったタイミングでＲＳ３をＯＮにして、画素群の３つのＣｆｄを一度リセットする。

タイミング制御部１４は、各Ｃｆｄをリセットした後、ＴＳ１〜ＴＳ３を異なるタイミングで順次ＯＮにし、ＰＤ＿＊が蓄積した電荷をＣｆｄへ転送する。そして、タイミング制御部１４は、ＡＤＴＳ１〜３を異なるタイミングで順次ＯＮにし、Ｃｆｄが電荷−電圧変換したアナログ信号をＡＤＣへ入力させる。

撮像素子２０は、上記の動作を画素群毎に一斉に行う。なお、ＡＤＣは、ＡＤＥＮがＨｉｇｈの期間に例えば１０回程度のＡ／Ｄ変換を繰り返して１０ｂｉｔデータを出力する。デジタル信号に変換された画像信号は、パラレルシリアル変換部２０６がパラレルシリアル変換を行い、後段の図示しない画像処理部へ出力する。なお、上述したＡ／Ｄ変換の回数は、１０回に限ったものではなく、後段の画像処理部が受ける画像データの必要なデータ数に応じて変えられてもよい。

図７は、撮像素子２０が読取って再現する画像の色を模式的に示す図である。上述したように、撮像素子２０は、色毎の配列方向に隣接する同色の３画素を１つの画素群として、画素群毎に１つのＡＤＣを使用するので、画像読取りの高速化を可能にすることができる。一方で、撮像素子２０は、読取画像の色を忠実に再現できない可能性がある。

撮像素子２０は、高速化を実現するために各画素群に１つの共通処理回路（ここでは処理回路＝ＡＤＣとして説明する）を備えて並列処理を行うものである。一方、撮像素子２０は、画素群の構成を主走査方向にアレイ状に配列した同色の複数画素としているので、ＡＤＣ毎に特性が異なると、固定パターンノイズが発生する。

読取画像の黒側（暗い部分）と白側（明るい部分）における固定パターンノイズについては、黒シェーディング及び白シェーディングで補正可能である。しかし、固定パターンノイズの発生が各ＡＤＣのリニアリティーの差に起因する場合、その影響は中間調に現れるため、上述した黒及び白のシェーディングでは補正しきれない。

撮像素子２０を用いて画像読取を行う場合、物理的に読取対象又は撮像素子２０自身を移動させることにより、画素２００、画素２０２及び画素２０４によって同一主走査位置（読取対象の同じ位置の画素；例えばＰｉｘ１の位置の画素）の画像データを取得することが可能である。このとき、ＲＧＢで濃度の均一なグレー原稿（白黒の中間調）を読み取ると、ＡＤＣが共通であるＲの３画素間、Ｇの３画素間、Ｂの３画素間では、それぞれのリニアリティーが同一（共通）であるため、色味差は出ない。

ところが、同一画素位置のＲＧＢ間、すなわち最終的にＲＧＢを合成した画像（例えば主走査方向のＰｉｘ１の位置の画像）では、３つのＡＤＣの特性差が各々に発生してしまうため、画像に色ムラが生じたり、偽色となる。そもそも、各ＡＤＣにおいて、リニアリティーに差がなければ色ムラや偽色は生じない。しかし、各ＡＤＣが物理的に異なる回路である以上、各ＡＤＣではリニアリティーに差が生じ得る。また、リニアリティーを画素毎に補正することも可能ではあるが、そのための補正回路は膨大となり、その制御も複雑になってしまう。

（第２実施形態）
次に、第２実施形態にかかる撮像素子について説明する。図８は、第２実施形態にかかる撮像素子３０の構成の概要を例示する図である。撮像素子３０は、例えば読取対象における画素位置となるＰｉｘ１〜Ｐｉｘ（ｎ）をＲＧＢの３色でそれぞれ読取り可能にされ、色毎に一方向にｎ個ずつ画素（画素部）が配列されたＣＭＯＳカラーリニアセンサである。

ただし、図３に示した撮像素子２０が色毎の配列方向に隣接する同色の３画素を１つの画素群としたのに対し、撮像素子３０は、画素群の構成が撮像素子２０とは異なる。撮像素子３０は、画素の色毎の配列方向（主走査方向）の同一位置で読取対象を読取ることが可能にされた全色の画素を１つの画素群（図８中の黒太線で囲んだ範囲を１つの画素群）とし、画素群毎に１つのＡＤＣ（共通のＡＤＣ）を使用する。つまり、撮像素子３０は、物理的に読取対象又は撮像素子３０自身を移動させることにより、読取対象の同一位置を読取ることができる全色の複数画素（ここではＲＧＢの３画素）を１つの画素群としている。また、撮像素子３０は、３画素を１つの画像群とすることに限定されない。例えば、撮像素子３０は、６画素（ＲＧＢの３画素×２）を１つの画素群としてもよい。

図９は、図８に示した画素の構成を示す図である。ＲＳ１は、ＰＤ＿ｒが蓄積した電荷を電圧に変換する電荷検出部（Ｃｄｆ）をリセットする信号である。ＲＳ２は、ＰＤ＿ｇが蓄積した電荷を電圧に変換する電荷検出部（Ｃｄｆ）をリセットする信号である。ＲＳ３は、ＰＤ＿ｂが蓄積した電荷を電圧に変換する電荷検出部（Ｃｄｆ）をリセットする信号である。

ＴＳ１は、ＰＤ＿ｒが蓄積した電荷を電圧に変換する電荷検出部（Ｃｆｄ）へ電荷を伝送する。ＴＳ２は、ＰＤ＿ｇが蓄積した電荷を電圧に変換する電荷検出部（Ｃｆｄ）へ電荷を伝送する。ＴＳ３は、ＰＤ＿ｂが蓄積した電荷を電圧に変換する電荷検出部（Ｃｆｄ）へ電荷を伝送する。

ｐｉｘｂｌｋ＿ｒ、ｐｉｘｂｌｋ＿ｇ及びｐｉｘｂｌｋ＿ｂがそれぞれ電荷を電圧に変換したアナログ信号（Ａ＿ｓｉｇ＿ｒ、Ａ＿ｓｉｇ＿ｇ、Ａ＿ｓｉｇ＿ｂ）は、それぞれ異なる転送信号（ＡＤＴＳ１、ＡＤＴＳ２、ＡＤＴＳ３）に応じてＡＤＣへ転送される。

なお、撮像素子２０と撮像素子３０とでは、画素群の括りがそれぞれ異なるが、いずれも３画素を１つの画素群とした並列処理を行うので、各信号（ＲＳ、ＴＳ、ＡＤＴＳ）がそれぞれ必要とされている。また、これらの各信号（ＲＳ、ＴＳ、ＡＤＴＳ）は、他の画素群とそれぞれ共通になっている。

図１０は、図８に示した画素が出力した信号をＡ／Ｄ変換するＡＤ変換部（ＡＤＣ）の周辺を示す図である。画素２００、画素２０２及び画素２０４がそれぞれ出力したアナログ信号（Ａ＿ｓｉｇ＿ｒ、Ａ＿ｓｉｇ＿ｇ、Ａ＿ｓｉｇ＿ｂ）は、転送タイミングが異なる転送信号（ＡＤＴＳ１、ＡＤＴＳ２、ＡＤＴＳ３）のＨｉｇｈの期間にＡＤＣへ転送される。

ＡＤＣへ転送された画像信号は、ＡＤＣをイネーブルにする信号ＡＤＥＮがＨｉｇｈの期間に１画素ずつＡ／Ｄ変換され、転送信号（ＡＤＴＳ１、ＡＤＴＳ２、ＡＤＴＳ３）がＨｉｇｈの期間にデジタル信号（Ｄ＿ｓｉｇ＿ｒ、Ｄ＿ｓｉｇ＿ｇ、Ｄ＿ｓｉｇ＿ｂ）がパラレルシリアル変換部２０６へ出力される。

なお、撮像素子３０を駆動するタイミングは、図６に示した撮像素子２０を駆動する動作と同じである（画素群が異なることによりＲＧＢの色が異なる）。

図１１は、撮像素子３０が読取って再現する画像の色を模式的に示す図である。撮像素子３０は、上述したように画素の色毎の配列方向の同一位置で読取対象を読取ることが可能にされた全色の画素を１つの画素群としている。従って、読取対象の同一位置で画素２００、画素２０２及び画素２０４が読取った画像データに現れるＡＤＣのリニアリティーも共通（同一）である。つまり、撮像素子３０は、黒及び白シェーディングにより補正しきれない中間調での固定パターンノイズによる色ムラや偽色の発生を防止することができる。

（第３実施形態）
次に、第３実施形態にかかる撮像素子について説明する。図１２は、第３実施形態にかかる撮像素子４０の構成の概要を例示する図である。図１３は、図１２に示した画素が出力した信号をＡ／Ｄ変換するＡＤ変換部（ＡＤＣ）の周辺を示す図である。撮像素子４０は、図８に示した撮像素子３０に対し、画素群毎にＡＤＣの前段にＰＧＡ（Programmable Gain Amplifier：増幅部）が設けられている。ＰＧＡは、画素群を構成するＰＤ＿＊毎に増幅率を変更可能にされている。撮像素子４０は、画素２００、画素２０２及び画素２０４がそれぞれ出力するアナログ信号をＰＧＡが増幅させるので、ＡＤＣのダイナミックレンジを有効に用いることが可能となる。

また、ＰＧＡは、画素２００、画素２０２及び画素２０４が出力するアナログ信号を、それぞれ異なる増幅率で増幅させてもよい。これにより、アナログ信号のレベルがＲＧＢ色毎に異なっても、色毎にダイナミックレンジを最適化することが可能となる。

図１４は、撮像素子４０を駆動する動作を示すタイミングチャートである。図２に示したＣＭＯＳリニアセンサ１０と同様に、撮像素子４０の駆動信号は、基準クロック（ＣＬＫ）を用いて、例えばタイミング制御部１４が生成する。撮像素子４０は、画素群とＡＤＣとの間にＰＧＡが設けられており、ＴＳがＨｉｇｈの期間に、ＣｄｆからＰＧＡへアナログ信号が転送する。ＰＧＡへ転送されたアナログ信号は、ＰＧＥＮがＨｉｇｈの期間に増幅され、ＡＤＣへ入力される。ＡＤＣへ入力された増幅後のアナログ信号は、ＡＤＥＮがＨｉｇｈの期間にデジタル信号へ変換される。

（第４実施形態）
次に、第４実施形態にかかる撮像素子について説明する。図１５は、第４実施形態にかかる撮像素子４５の構成の概要を例示する図である。図１６は、図１５に示した画素の構成を示す図である。図１７は、図１５に示した画素が出力した信号をＡ／Ｄ変換するＡＤ変換部（ＡＤＣ）の周辺を示す図である。撮像素子４５は、図８に示した撮像素子３０に対し、各画素（各画素２００、画素２０２及び画素２０４）にアナログメモリ（ｍｅｍ＿ｒ）２１０、アナログメモリ（ｍｅｍ＿ｇ）２１２及びアナログメモリ（ｍｅｍ＿ｂ）２１４がそれぞれ設けられた構成となっている。また、撮像素子４５は、タイミング制御部１４が有する機能に加えて、画素群毎に各画素の出力をそれぞれアナログメモリ２１０、２１２、２１４に記憶させる制御を行うタイミング制御部（ＴＧ）２１６を有する。

図１８は、撮像素子４５を駆動する動作を示すタイミングチャートである。撮像素子４５の各部を駆動する駆動信号は、タイミング制御部２１６が生成する。撮像素子４５は、信号Ｓｉｇ＿ＳＴがＨｉｇｈにされ、信号Ｍｅｍ＿ＥＮがＨｉｇｈの期間に各画素（各画素２００、画素２０２及び画素２０４）が出力した画像信号をアナログメモリ２１０、２１２、２１４がそれぞれ記憶する。つまり、撮像素子４５は、タイミング制御部２１６の制御によってＡ＿ｓｉｇ＿ｒ、Ａ＿ｓｉｇ＿ｇ、Ａ＿ｓｉｇ＿ｂをアナログメモリに記憶させることができるので、ＲＧＢで露光タイミングを合わせた同時露光（グローバルシャッタ）が実現される。つまり、時間的に同時に読取対象の同じ位置（画素）を各色で読取ることが可能となり、色ずれを防止することができる。

（比較例）
次に、撮像素子の比較例について説明する。図１９は、比較例のＣＭＯＳエリアセンサ１１の構成の概略を示す図である。ＣＭＯＳエリアセンサ１１は、２次元方向（主走査方向及び副走査方向）に画素２００、画素２０２及び画素２０４が例えばベイヤー配列となるように配列されている。ＣＭＯＳエリアセンサ１１は、例えば列毎にＡＤ変換部（ＡＤＣ）１１０が設けられている。また、図１９において、ＣＭＯＳエリアセンサ１１は、ＣＭＯＳリニアセンサとＣＭＯＳエリアセンサとで特徴的に異なる画素および処理回路（ここではＡＤＣ）に着目して示されている。

ＣＭＯＳエリアセンサ１１は、読取対象における同一位置（読取対象の画素位置）から読み取った１画素の情報がＲ、Ｇ、又はＢの何れか１色である（１画素＝１色）。読取対象における同一位置（読取対象の画素位置）の１画素における不足している残り２色分の情報は、周辺画素から補間処理を行って算出することによって生成される。

従って、ＣＭＯＳエリアセンサ１１は、複数画素（例えば列毎の画素）を１つの画素群として１つのＡＤＣを共用しても、異なるＡＤＣを使用した周辺画素の値を用いて補間処理が行われるため、各ＡＤＣの特性の差によって、画像に色ムラ又は偽色が発生してしまう。つまり、上述した各実施形態の効果は、ＣＭＯＳリニアセンサに特有の効果である。

次に、実施形態にかかる撮像素子を有する画像読取装置を備えた画像形成装置について説明する。図２０は、例えば撮像素子４５を有する画像読取装置６０を備えた画像形成装置５０の概要を示す図である。画像形成装置５０は、画像読取装置６０と画像形成部７０とを有する例えば複写機やＭＦＰ（Multifunction Peripheral）などである。

画像読取装置６０は、例えば撮像素子４５、ＬＥＤドライバ（ＬＥＤ＿ＤＲＶ）６００及びＬＥＤ６０２を有する。ＬＥＤドライバ６００は、タイミング制御部（ＴＧ）２１６が出力するライン同期信号などに同期して、ＬＥＤ６０２を駆動する。ＬＥＤ６０２は、原稿に対して光を照射する。撮像素子４５は、ライン同期信号などに同期して、原稿からの反射光を受光して図示しない複数のＰＤ＿＊が電荷を発生させて蓄積を開始する。そして、撮像素子４５は、ＡＤ変換及びパラレルシリアル変換等を行った後に、画像データを画像形成部７０に対して出力する。

画像形成部７０は、処理部８０とプリンタエンジン８２とを有し、処理部８０とプリンタエンジン８２とがインターフェイス（Ｉ／Ｆ）８４を介して接続されている。

処理部８０は、ＬＶＤＳ８００、画像処理部８０２及びＣＰＵ８０４を有する。ＣＰＵ８０４は、撮像素子４５などの画像形成装置５０を構成する各部を制御する。また、ＣＰＵ８０４（又はタイミング制御部２１６）は、各ＰＤ＿＊が受光量に応じて電荷を発生させることを略同時に開始するよう制御する。

撮像素子４５は、ＬＶＤＳ８００に対して例えば画像読取装置６０が読取った画像の画像データ、ライン同期信号及び伝送クロックなどを出力する。ＬＶＤＳ８００は、受入れた画像データ、ライン同期信号及び伝送クロックなどをパラレル１０ビットデータに変換する。画像処理部８０２は、変換された１０ビットデータを用いて画像処理を行い、画像データなどをプリンタエンジン８２に対して出力する。プリンタエンジン８２は、受入れた画像データを用いて印刷を行う。

このように、実施形態にかかる撮像素子は、複数画素からなる画素群毎にＡ／Ｄ変換を行うＡＤＣが、各画素群の近傍に配置されているので、アナログバスの配線抵抗や配線容量を小さくすることができ、画像読取りの高速化を可能にする。つまり、実施形態にかかる撮像素子は、アナログ信号の駆動周波数を下げることも可能となる。

２０ 撮像素子
３０ 撮像素子
４０ 撮像素子
４５ 撮像素子
５０ 画像形成装置
６０ 画像読取装置
７０ 画像形成部
２００ 画素
２０２ 画素
２０４ 画素
２０６ パラレルシリアル変換部
２１０ アナログメモリ（記憶部）
２１２ アナログメモリ（記憶部）
２１４ アナログメモリ（記憶部）
２１６ タイミング制御部（制御部）
ＰＤ＿＊ フォトダイオード（光電変換素子）
ＡＤＣ ＡＤ変換部
ＰＧＡ 増幅部

特開２００９−２９６５４４号公報

Claims (8)

1. 受光する色毎に一方向に配列された複数の光電変換素子と、
   前記複数の光電変換素子の中で選択された前記光電変換素子を含む複数の画素により構成される画素群毎にＡ／Ｄ変換を行うＡＤ変換部と、を有し、
   前記複数の画素と前記ＡＤ変換部は、１チップで構成され、
   前記複数の画素それぞれから前記ＡＤ変換部までの距離を比較して１００倍以上になることがないこと
   を特徴とする撮像素子。
2. 前記画素群は、
   前記色毎の配列方向に隣接する同色の複数画素を１つの画素群として形成されていること
   を特徴とする請求項１に記載の撮像素子。
3. 前記画素群は、
   前記色毎の配列方向の同一位置で読取対象を読取り可能とされた異なる色の画素で、一つの画素群が形成されていること
   を特徴とする請求項１に記載の撮像素子。
4. 前記画素群は、
   各前記色の画素の配列方向の奇数番目の一つの画素、及び、前記奇数番目の画素に対して前記配列方向に沿って隣接する、各前記色の画素の配列方向の偶数番目の一つの画素で、一つの画素群が形成されていること
   を特徴とする請求項１に記載の撮像素子。
5. 前記ＡＤ変換部の前段に信号を増幅する増幅部をさらに有すること
   を特徴とする請求項１から請求項４のうち、いずれか一項に記載の撮像素子。
6. 前記増幅部は、
   前記画素群を構成する画素毎に増幅率を変更可能にされていること
   を特徴とする請求項５に記載の撮像素子。
7. 請求項１乃至６のいずれか一項に記載の撮像素子を有すること
   を特徴とする画像読取装置。
8. 請求項７に記載の画像読取装置と、
   前記画像読取装置が読取った画像を形成する画像形成部と
   を有することを特徴とする画像形成装置。

Images