JP6432332B2 - 光電変換素子、画像読取装置及び画像形成装置 - Google Patents

Description

本発明は、光電変換素子、画像読取装置及び画像形成装置に関する。

ＣＭＯＳイメージセンサは、画素毎にＦＤアンプを持ち合わせており、その出力は画素アレイの中のある１行を選択し、それらを同時に列方向へ読み出すように、列毎にＡＤＣ（Ａ／Ｄ変換器）を備え、デジタル信号として画素信号を取り出すカラム構成タイプが知られている。

また、ＣＭＯＳラインセンサでは、Ｒ／Ｇ／Ｂがそれぞれ主走査方向に並べられた画素に対し、例えばＲ／Ｇ／Ｂの３画素で１カラムの処理回路を構成し、複数カラムで並列に処理された画素信号をシリアライズして読み出すものがある。しかし、数千カラム分の画像信号線が画像信号を読み出すためのデータバスに繋がるため、配線容量が大きくなり、ドライブ能力が低くなって高速化に限界ができてしまう。

また、特許文献１には、所定数組の分割画素データ群に区分された複数の画素データを所定数のデータブロックで取り込み、所定数のデータブロックはそれぞれ、対応する分割画素データ群読み出し用のデータ線と、所定のタイミングでデータ線の信号を増幅してブロックデータ出力として出力するアンプ部とを含み、所定数のデータブロックは初段から最終段にかけて、前段のブロックデータ出力が後段のデータ線にブロックデータ入力として付与可能に連結され、最終段のデータブロックのブロックデータ出力が最終データ出力となる固体撮像装置が開示されている。

ラインセンサは、一般的に一方向に長いチップ構成となるため、集積される後処理のロジック部が２つの端部のいずれかに配置されることとなり、画像読取装置に実装される場合のレイアウト上の制約によっては、後段のデバイスへの画像データの伝送距離が長くなってしまっていた。後段のデバイスへの画像データの伝送距離が長くなると、伝送波形の質が悪化したり、スキューマージンが小さくなってしまうため、高速化が困難になってしまう。また、高速信号を後段に伝送するためにケーブルを長距離這いまわすことになるので、ＥＭＩ（Electro Magnetic Interference）にも悪影響を与えるという問題があった。

本発明は、上記に鑑みてなされたものであって、実装時のレイアウトに制約がある場合にも、後段での読取データの処理効率を低下させることなく、出力画像データの伝送距離を短くすることを可能にする光電変換素子、画像読取装置及び画像形成装置を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、一方向に配列され、入射光を光電変換して画素信号を出力する複数の受光素子と、前記複数の受光素子が出力した複数の画素信号を複数系統で並列にＡ／Ｄ変換する複数のＡ／Ｄ変換器と、前記複数のＡ／Ｄ変換器が並列にＡ／Ｄ変換した複数の画素信号を一方向に配列させて保持し、読出し順に第１画素信号から最終画素信号まで並べる保持部と、前記保持部が配列させて保持した複数の画素信号を、前記保持部の第１画素信号保持位置側から最終画素信号保持位置側に向けて、第１画素信号から順次に転送する複数の転送部と、を有することを特徴とする。

本発明によれば、実装時のレイアウトに制約がある場合にも、後段での読取データの処理効率を低下させることなく、出力画像データの伝送距離を短くすることを可能にすることができるという効果を奏する。

図１は、実施の形態にかかる画像読取装置の概要を示す正面図である。 図２は、実施の形態にかかる画像読取装置が有するＣＭＯＳリニアセンサの概要、及びその周辺を示す図である。 図３は、パラ−シリ変換部の第１構成例及びその周辺を示す図である。 図４は、パラ−シリ変換部の第２構成例及びその周辺を示す図である。 図５は、読取部本体の要部を上方から見た図である。 図６は、読取部本体を上方からみた場合の概要を示す図である。 図７は、原稿基準が背面側に設けられた場合の画像読取りを示す図である。 図８は、原稿基準が正面側に設けられた場合の画像読取りを示す図である。 図９は、主走査方向と読取画像の関係を示す図である。 図１０は、パラ−シリ変換部の第３構成例及びその周辺を示す図である。 図１１は、パラ−シリ変換部の第３構成例を備えたＣＭＯＳリニアセンサの動作例を示す図である。 図１２は、パラ−シリ変換部の第３構成例を備えたＣＭＯＳリニアセンサが実装された読取部本体の要部を上方から見た図である。 図１３は、ＣＭＯＳリニアセンサの動作例を示すタイミングチャートである。 図１４は、パラ−シリ変換部の第４構成例及びその周辺を示す図である。 図１５は、パラ−シリ変換部の動作を示す図である。 図１６は、パラ−シリ変換部の第５構成例及びその周辺を示す図である。 図１７は、パラ−シリ変換部の第５構成例の動作を示す図である。 図１８は、パラ−シリ変換部が順方向読出しとミラー読出しとを切替えた場合の動作を示す図である。 図１９は、パラ−シリ変換部の第６構成例及びその周辺を示す図である。 図２０は、ＣＭＯＳリニアセンサの出力に生じる遅延を示すタイミングチャートである。 図２１は、タイミング制御部が行うタイミング制御を示すタイミングチャートである。 図２２は、実施の形態にかかる画像形成装置の構成例を示す構成図である。

以下に添付図面を参照して、画像読取装置の実施の形態を詳細に説明する。図１は、実施の形態にかかる画像読取装置１０の概要を示す正面図である。画像読取装置１０は、例えばシートスルー型であり、読取部本体１００（フラットベットスキャナ）と、自動原稿送り装置（ＡＤＦ）１０２とを有する。

読取部本体１００は、コンタクトガラス１０４、基準白板１０６、第１キャリッジ１０８、第２キャリッジ１１０、レンズ（結像レンズ）１１８、センサボード１２０に設けられたＣＭＯＳリニアセンサ（光電変換素子）２０及びスキャナモータ１２４を有する。第１キャリッジ１０８は、光源１０９及びミラー１１２を有する。第２キャリッジ１１０は、ミラー１１４、１１６を有する。また、読取部本体１００には、自動原稿送り装置１０２が搬送する原稿を読取るための読取窓１３４が設けられている。

自動原稿送り装置１０２は、読取部本体１００の上部に配置され、原稿を自動給紙搬送する。自動原稿送り装置１０２は、原稿トレイ１３０、搬送ドラム１３２、排紙ローラ１３６及び排紙トレイ１３８などを有する。そして、自動原稿送り装置１０２は、原稿トレイ１３０に載せられた原稿を搬送ドラム１３２に向けて搬送し、搬送ドラム１３２が読取窓１３４に向けて原稿を搬送する。原稿は、読取窓１３４を通過したときに光源１０９により露光される。原稿からの反射光は、第１キャリッジ１０８のミラー１１２と、第２キャリッジ１１０のミラー１１４、１１６により折り返され、レンズ１１８を通ってセンサボード１２０上のＣＭＯＳリニアセンサ２０の受光面上に縮小結像される。

また、原稿をコンタクトガラス１０４上に固定し、第１キャリッジ１０８及び第２キャリッジ１１０を走査させて原稿を読取るフラットベット読取では、コンタクトガラス１０４の下方から光源１０９によってコンタクトガラス１０４上の原稿が照射される。原稿からの反射光は、第１キャリッジ１０８のミラー１１２と、第２キャリッジ１１０のミラー１１４、１１６により折り返され、レンズ１１８を通ってセンサボード１２０上のＣＭＯＳリニアセンサ２０の受光面上に縮小結像される。このとき、画像読取装置１０は、原稿の副走査方向に第１キャリッジ１０８が速度Ｖで移動し、第１キャリッジ１０８に連動して第２キャリッジ１１０が第１キャリッジ１０８の半分の速度１／２Ｖで移動して、原稿全体を読取る。

図２は、実施の形態にかかる画像読取装置１０が有するＣＭＯＳリニアセンサ２０の概要、及びその周辺を示す図である。ＣＭＯＳリニアセンサ２０は、例えば光電変換部２１、処理部２２、パラ−シリ変換部２３、タイミング制御部（制御部）２４、増幅部２５及びＬＶＤＳ２６を有し、ＣＰＵ１１の制御に応じて動作する。

光電変換部２１は、一方向に配列された複数の受光素子（フォトダイオード）２１０を有する。また、光電変換部２１は、Ｒ，Ｇ，Ｂの色毎にそれぞれ一方向に配列された複数の受光素子（フォトダイオード）を有し、Ｒ，Ｇ，Ｂの例えば３つ（６つなどでもよい）の受光素子が１つのカラムに含まれ、カラム毎に光電変換した信号を出力するように構成されてもよい。複数の受光素子２１０は、それぞれ原稿からの反射光を光電変換し、アナログ画像信号として出力する。

処理部２２は、例えば複数のＰＧＡ（Programmable Gain Amplifier）２２０、及び複数のＡ／Ｄ変換器２２２を有し、光電変換部２１が出力するアナログ信号を増幅して、デジタル信号に変換し、例えば各画素に対して１つの処理系統とする複数系統で出力する。

パラ−シリ変換部２３は、処理部２２が出力した複数の並列処理されたデジタル信号をシリアライズして後段の増幅部２５に対して出力する。また、タイミング制御部２４は、ＣＭＯＳリニアセンサ２０を構成する各部を駆動するために必要な信号を生成する。

増幅部２５は、パラ−シリ変換部２３が出力したシリアル信号をデジタル増幅し、ＬＶＤＳ２６に対して出力する。ＬＶＤＳ２６は、増幅部２５から入力されたシリアル信号を、差動信号（Low voltage differential signaling）として外部の後段デバイスへ出力する。

次に、パラ−シリ変換部２３の具体的な複数の構成例について詳述する。図３は、パラ−シリ変換部２３の第１構成例及びその周辺を示す図である。パラ−シリ変換部２３の第１構成例では、Ａ／Ｄ変換器２２２がＡ／Ｄ変換したデジタル信号（画素信号）がラインメモリ２３０にそれぞれ保持される。ラインメモリ２３０に保持された画素信号は、読出制御部２３１の制御に応じて、順次に共通のデータバス２３２を介して読出される。

なお、受光素子２１０それぞれに付された番号は、ＣＭＯＳリニアセンサ２０が画素データ（画素信号）を出力する順序を示している。また、ＯＰＢは、遮光された受光素子２１０であり、黒補正に用いられる。有効画素は、有効な画像データに用いられる受光素子２１０である。このように、ＣＭＯＳリニアセンサ２０には、例えば受光素子２１０が７３００個設けられているものとする。また、ラインメモリ２３０も７３００個の画素データをそれぞれ保持する。

しかし、パラ−シリ変換部２３の第１構成例では、データバス２３２による配線容量が大きくなってしまい、全画素分のデータを読出す場合に、高速性を犠牲にしてしまう。

図４は、パラ−シリ変換部２３の第２構成例及びその周辺を示す図である。パラ−シリ変換部２３の第２構成例には、例えばフリップフロップ（ＦＦ）３００が７３００個接続されたシフトレジスタ３０が設けられている。シフトレジスタ３０は、ラインメモリ２３０が保持する画素データをパラレルに受け入れて、ＣＭＯＳリニアセンサ２０が最初に出力する画素データ（番号が１である先頭画素データ）から順にシリアルに出力する。出力部（出力段）３０２は、ＣＭＯＳリニアセンサ２０が後段のデバイスに対して画素データを出力し、駆動するために設けられている。

ここでは、先頭画素側に１００個のＯＰＢ画素が配置されている。パラ−シリ変換部２３の第１構成例は、後段の画像処理部（後段画像処理部１４４：図５参照）においてＯＰＢの画素データを用いた有効画素の補正を可能にするため、ＯＰＢ画素→有効画素の順で画像データを出力する。パラ−シリ変換部２３の第２構成例では、出力部３０２は、先頭画素側に設けられている。

図５は、読取部本体１００の要部を上方から見た図である。フラットベットスキャナである読取部本体１００は、正面側（図５において下側）から操作可能にされ、上面に置かれた原稿からの反射光を光電変換して原稿を読取る。読取部本体１００には、左側方に原稿の左側一辺の読取基準位置となる直線状の第１読取基準１４０が設けられ、背面側に原稿の背面側一辺の読取基準位置となる直線状の第２読取基準１４２が設けられている。また、第１読取基準１４０と第２読取基準１４２とが背面側左方で直交する位置が原稿基準の位置とされている。

ＣＭＯＳリニアセンサ２０は、第１読取基準１４０に対し、レンズ１１８を挟んで対向するように設けられ、原稿からの反射光を画素毎に光電変換する。読取部本体１００の背面側には、ＣＭＯＳリニアセンサ２０が光電変換した画素データを受入れて処理する後段画像処理部（画像処理部）１４４が配置されている。

原稿を差動ミラー方式の縮小光学系で読取る場合、読取部本体１００の背面側にある原稿先端が、レンズ１１８を介してＣＭＯＳリニアセンサ２０のユーザ側に位置する画素に集光されるため、原稿通りの画像読取を行うためには先頭画素はＣＭＯＳリニアセンサ２０のユーザ側に配置されている。また、光学系を搭載した第１キャリッジ１０８が左から右に走査（副走査方向）して画像を読み取るため、センサボード１２０はユーザから見て読取部本体１００の右側に配置されることになる。

このように、原稿基準はユーザから見て読取部本体１００の背面側にあり、原稿の主走査方向先端（ＣＭＯＳリニアセンサ２０が最初に出力する画素データ）側は読取部本体１００の背面側に位置する。また、ＣＭＯＳリニアセンサ２０が最初に出力する画素は、ユーザからみて手前側に位置する。

したがって、図６に示すように、ＣＭＯＳリニアセンサ２０の出力部３０２は、先頭画素のあるユーザ側に配置され、画像データを伝送するハーネス１４６はセンサボード１２０のユーザ側から、読取部本体１００の背面側に配置される後段画像処理部１４４まで這い回されることになり、画素データの伝送距離が長くなってしまい、高速化やＥＭＩに不利になってしまう。

ここで、原稿基準が読取部本体１００の背面側に設けられる理由について説明する。図７は、原稿基準が背面側に設けられた場合の画像読取りを示す図である。図８は、原稿基準がユーザ側（正面側）に設けられた場合の画像読取りを示す図である。図９は、主走査方向と読取画像の関係を示す図である。

図７に示すように、先頭画素が正面側に配置されたＣＭＯＳリニアセンサ２０ａがセンサボード１２０ａに実装された場合、ハーネス１４６は長くなってしまう。図８に示すように、先頭画素が背面側に配置されたＣＭＯＳリニアセンサ２０ｂがセンサボード１２０ｂに実装された場合、ハーネス１４８を短くすることが可能となる。

しかし、図８に示すように、原稿基準が正面側に設けられると、先頭画素はレンズ１１８を挟んで対角となる位置（背面側）に配置されることになる。この場合、図９に示すように、背面側に原稿基準がある場合に対し、主走査方向が反転し、原稿に対して読取画像が左右反転した画像となってしまう。すると、後段画像処理部１４４において読取画像をミラーリング（反転）させる必要が生じる。ミラーリングを行うためには、相応のメモリが必要になる。よって、図７に示すように、一般的には原稿基準は背面側に設けられる。

図１０は、パラ−シリ変換部２３の第３構成例及びその周辺を示す図である。パラ−シリ変換部２３の第３構成例は、７３００個のＡ／Ｄ変換器２２２それぞれが出力する画素データをパラレルに受け入れて、画素データ（番号が１である先頭画素データ）から順にシリアルに出力する第１シフトレジスタ（保持部）３２と、例えば７３個（Ｒ１〜Ｒ７３）の転送部３４０と、出力部３０２とが設けられている。第１シフトレジスタ３２は、例えばフリップフロップ（ＦＦ）３２０が７３００個接続されており、複数のＡ／Ｄ変換器２２２が並列にＡ／Ｄ変換した複数の画素信号を一方向に配列させて保持し、読出し順に第１画素信号から最終画素信号まで並べている。

各転送部３４０は、第１シフトレジスタ３２が配列させて保持した複数の画素データ（画素信号）を、第１シフトレジスタ３２の第１画素データ保持位置側から最終画素データ保持位置側に向けて、第１画素データから順次に転送する。つまり、７３個の転送部３４０は、第２シフトレジスタを構成している。出力部３０２は、第１シフトレジスタ３２の最終画素データ保持位置側（図１０において右側）に配置されている。なお、転送部３４０は、それぞれ信号を転送するバッファであってもよい。

図１１は、図１０に示したパラ−シリ変換部２３の第３構成例を備えたＣＭＯＳリニアセンサ２０の動作例を示す図である。各Ａ／Ｄ変換器２２２がＡ／Ｄ変換した画素データは、一斉に第１シフトレジスタ３２へ運ばれる。第１シフトレジスタ３２は、各画素データを順次に先頭画素側へ転送する。つまり、第１シフトレジスタ３２は、先頭画素データから順次に転送部３４０へ（図１０において左側へ）転送を行い、各転送部３４０は第１シフトレジスタ３２の最終画素データ保持位置側へ（図１０において右側へ）先頭画素データから順次に転送する。

図１２は、パラ−シリ変換部２３の第３構成例を備えたＣＭＯＳリニアセンサ２０が実装された読取部本体１００の要部を上方から見た図である。パラ−シリ変換部２３の第３構成例を備えたＣＭＯＳリニアセンサ２０は、図１１に示した動作により、先頭画素の画素データを後端画素側（最終画素側）に運び、１画素目→２画素目→・・・７３００画素目のように、先頭画素データから最終画素データの順に画像データを出力することができる。

パラ−シリ変換部２３の第３構成例を備えたＣＭＯＳリニアセンサ２０は、主走査方向後端側に出力部３０２、増幅部２５及びＬＶＤＳ２６を配置可能となっており、画像データの伝送距離（ハーネス１５０）を短くすることができ、高速化やＥＭＩに有利な構成となっている。また、図１３に示すように、ＣＭＯＳリニアセンサ２０は、番号が１である先頭画素データから読出されるため、ＯＰＢ画素→有効画素の順に読み出されることとなる。

図１４は、パラ−シリ変換部２３の第４構成例（パラ−シリ変換部２３ａ）及びその周辺を示す図である。パラ−シリ変換部２３ａは、ラインメモリ３６と、例えば７３個の転送部３７０と、出力部３０２とを有する。ラインメモリ３６は、記憶領域３６０が例えば１００個ずつの７３系統に分けられており、各系統がそれぞれデータバス（デジタルバス）によって転送部３７０に接続されている。つまり、ラインメモリ３６は、画素データを保持する保持部としての機能を有する。各記憶領域３６０では、Ａ／Ｄ変換された各画素の画像データを１ライン期間記憶する。各転送部３７０は、シフトレジスタを構成し、出力部３０２へデータを転送する。各転送部３７０は、それぞれ信号を転送するバッファであってもよい。

図１５は、パラ−シリ変換部２３ａの動作を示す図である。パラ−シリ変換部２３ａは、Ａ／Ｄ変換器２２２がＡ／Ｄ変換した各画素の画素データを一斉にラインメモリ３６に保持させる。Ｒ１の転送部３７０は、ラインメモリ３６が保持している１画素目から１００画素目までの画素データを順次読み出し、Ｒ２の転送部３７０へ転送する。

Ｒ２の転送部３７０は、１〜１００画素目までの画素データを順次にＲ３の転送部３７０に転送し、１００画素目の画素データをＲ３の転送部３７０に転送したタイミングで、１０１画素目からの画素データを読出す。そして、Ｒ２の転送部３７０は、１０１画素〜２００画素目までの画素データを順次に読み出し、Ｒ３の転送部３７０に転送する。

Ｒ３〜Ｒ７３の転送部３７０も同様に動作をする。以上により、先頭画素を最終画素側に運びながら、先頭画素データ→最終画素データの順に画素データを読み出すための並び替えも行うことができる。よって、パラ−シリ変換部２３ａは、パラ−シリ変換部２３の第３構成例と同様の効果が得られ、画素データの伝送距離を短くすることができ、高速化やＥＭＩに有利な構成となっている。また、番号が１である先頭画素データから読出されるため、ＯＰＢ画素→有効画素の順に読み出されることとなる。

図１６は、パラ−シリ変換部２３の第５構成例（パラ−シリ変換部２３ｂ）及びその周辺を示す図である。パラ−シリ変換部２３ｂは、第１シフトレジスタ３２と、第２シフトレジスタを構成する７３個の転送部３４０と、第３シフトレジスタ３８と、セレクタ（選択部）３９と、出力部３０２とを有する。

ＡＤＦ１０２を用いて原稿読取を行う場合、フラットベット読取時とは主走査方向先頭画素／主走査方向最終画素の関係が逆になるため（７３００画素目が原稿先端側）、後段画像処理部１４４によってミラーリング処理を行う必要があるが、後段画像処理部１４４によるミラーリング処理が不要であることが望ましい。そこで、パラ−シリ変換部２３ｂは、読取方式に応じて、有効画素を順方向に読出すか、ミラーリングして読出すかを選択可能な構成にされている。

図１６に示すように、第１シフトレジスタ３２は、ＯＰＢ画素と有効画素を先頭画素から順次転送する。各転送部３４０（第２シフトレジスタ）は、第１シフトレジスタ３２から転送される画素データを、第１シフトレジスタ３２の最終画素側へ転送する。第３シフトレジスタ３８は、有効画素の数に相当する７２００個（１０１〜７３００）のフリップフロップ（ＦＦ）３８０が接続されており、有効画素を第１シフトレジスタ３２の最終画素側へ転送する。つまり、第３シフトレジスタ３８は、複数のＡ／Ｄ変換器２２２が並列にＡ／Ｄ変換した有効な複数の画素データを一方向に配列させて保持し、第１シフトレジスタ３２とは逆の順序で読出すように転送する。セレクタ３９は、各転送部３４０が転送した画素データ、又は第３シフトレジスタ３８が転送した画素データのいずれを出力部３０２に対して出力するかを切替える選択を行う。

例えば、先頭画素データから順にＣＭＯＳリニアセンサ２０から出力させる場合には、第１シフトレジスタ３２が転送する画素データ（１〜７３００）が各転送部３４０を介して出力される。また、最終画素データから順にＣＭＯＳリニアセンサ２０から出力させる場合には、セレクタ３９は、第１シフトレジスタ３２が転送するＯＰＢ画素を出力部３０２から出力させた後に、図１７に示すように、第３シフトレジスタ３８が７３００→７２９９→・・・→１０１画素目と最終画素データから順次に転送する画素データを出力部３０２から出力させる。

このように、パラ−シリ変換部２３ｂは、先頭画素からの読出し（順方向読出し）と、最終画素からの読出し（ミラー読出し）が選択可能にされており、ＯＰＢ画素の１００画素目が読出されたタイミングでセレクタ３９が切り替えを行うことにより、有効画素の順方向読出しとミラー読出しとが切替えられる。例えば、セレクタ３９の切替えは、ユーザによるレジスタ設定などによって設定される。パラ−シリ変換部２３ｂが順方向読出しとミラー読出しとを切替えた場合の動作は、図１８に示されている。順方向読出し及びミラー読出しのいずれの場合にも、ＯＰＢ画素→有効画素の順に画素データが出力され、どちらの場合にも高速化、ＥＭＩに有利な構成となる。

図１９は、パラ−シリ変換部２３の第６構成例（パラ−シリ変換部２３ｃ）及びその周辺を示す図である。図１９に示すように、パラ−シリ変換部２３ｃは、第３シフトレジスタ３８よりも多くのＦＦ３８０が接続された第３シフトレジスタ３８ａが設けられている。ここでは、受光素子２１０も７４００個設けられており、画素列の両端側にＯＰＢ画素がそれぞれ１００個ずつ配置されている。

パラ−シリ変換部２３ｃは、順方向読出しと、ミラー読出しのどちらの場合にもセレクタ３９が画素データの読み出しを１ラインの途中で切り替える必要がない。つまり、パラ−シリ変換部２３ｃは、順方向読出し時にもミラー読出し時にも単純な画素データの転送を繰り返すことにより、ＯＰＢ画素→有効画素の読出しが可能となっている。

次に、複数の転送部３４０が設けられている場合に考慮されるべき点について説明する。上述したように、複数の転送部３４０が設けられているパラ−シリ変換部２３等は、先頭画素データから出力する（順方向読出し）場合には、複数の転送部３４０（第２シフトレジスタ）によって第１シフトレジスタ３２の最終画素側まで画素データを転送する必要がある。このため、転送部３４０の数に応じて、受光素子２１０の１画素目がＣＭＯＳリニアセンサ２０から出力されるタイミングが図２０に示すように遅れてしまう。

後段画像処理部１４４は、ＣＭＯＳリニアセンサ２０から送られるＳＬＳＹＮＣを基準としてタイミングを合わせることにより、ＯＰＢ画素であるか有効画素であるかを判断する。よって、ＳＬＳＹＮＣと画像データのタイミング関係が変化することは異常画像に繋がってしまう。

図２１は、例えばタイミング制御部２４が行うタイミング制御を示すタイミングチャートである。ここで、ＬＳＹＮＣは、第１シフトレジスタ３２などから複数の画素データの読出しを開始するタイミングを制御する同期信号（第１同期信号）である。ＳＬＳＹＮＣは、複数の画素データを外部に出力開始するタイミングを示す同期信号（第２同期信号）である。

図２１に示すように、タイミング制御部２４は、複数の転送部３４０によって出力が遅延する時間に応じてＳＬＳＹＮＣ（第２同期信号）をＬＳＹＮＣ（第１同期信号）よりも遅らせ、ＳＬＳＹＮＣと画像データの関係を一定にするように制御する。これにより、読み出し方法の違いによらずＳＬＳＹＮＣと画像データのタイミング関係は一定となる。

図２２は、実施の形態にかかる画像形成装置５００の構成例を示す構成図である。画像形成装置５００は、給紙部５０３及び画像形成装置本体５０４を有し、上部に読取部本体１００及びＡＤＦ１０２が搭載されたデジタル複写機である。

画像形成装置本体５０４内には、タンデム方式の作像部（画像形成部）５０５と、給紙部５０３から搬送路５０７を介して供給される記録紙を作像部５０５に搬送するレジストローラ５０８と、光書き込み装置５０９と、定着搬送部５１０と、両面トレイ５１１とが設けられている。

作像部５０５には、Ｙ，Ｍ，Ｃ，Ｋの４色のトナーに対応して４本の感光体ドラム５１２が並設されている。各感光体ドラム５１２の回りには、帯電器、現像器５０６、転写器、クリーナ、及び除電器を含む作像要素が配置されている。

また、転写器と感光体ドラム５１２との間には両者のニップに挟持された状態で駆動ローラと従動ローラとの間に張架された中間転写ベルト５１３が配置されている。

このように構成されたタンデム方式の画像形成装置５００は、Ｙ，Ｍ，Ｃ，Ｋの色毎に各色に対応する感光体ドラム５１２に光書き込みを行い、現像器５０６で各色のトナー毎に現像し、中間転写ベルト５１３上に例えばＹ，Ｍ，Ｃ，Ｋの順に１次転写を行う。

そして、画像形成装置５００は、１次転写により４色重畳されたフルカラーの画像を記録紙に２次転写した後、定着して排紙することによりフルカラーの画像を記録紙上に形成する。また、画像形成装置５００は、読取部本体１００が読取った画像を記録紙上に形成する。

１０ 画像読取装置
１１ ＣＰＵ
２０ ＣＭＯＳリニアセンサ
２１ 光電変換部
２３、２３ａ、２３ｂ、２３ｃ パラ−シリ変換部
２４ タイミング制御部
２５ 増幅部
２６ ＬＶＤＳ
３２ 第１シフトレジスタ
３６ ラインメモリ
３８、３８ａ 第３シフトレジスタ
３９ セレクタ
１００ 読取部本体
１０２ ＡＤＦ
１１８ レンズ
１４０ 第１読取基準
１４２ 第２読取基準
１４４ 後段画像処理部
１４８、１５０ ハーネス
２１０ 受光素子
２２２ Ａ／Ｄ変換器
２３０ ラインメモリ
３０２ 出力部
３２０、３８０ ＦＦ
３４０、３７０ 転送部
５００ 画像形成装置

特開２０１０−４１４６０号公報

Claims (12)

1. 一方向に配列され、入射光を光電変換して画素信号を出力する複数の受光素子と、
   前記複数の受光素子が出力した複数の画素信号を複数系統で並列にＡ／Ｄ変換する複数のＡ／Ｄ変換器と、
   前記複数のＡ／Ｄ変換器が並列にＡ／Ｄ変換した複数の画素信号を一方向に配列させて保持し、読出し順に第１画素信号から最終画素信号まで並べる保持部と、
   前記保持部が配列させて保持した複数の画素信号を、前記保持部の第１画素信号保持位置側から最終画素信号保持位置側に向けて、第１画素信号から順次に転送する複数の転送部と、
   を有することを特徴とする光電変換素子。
2. 前記複数の転送部が転送した複数の画素信号を外部に対して出力する出力部
   をさらに有し、
   前記出力部は、
   前記保持部の最終画素信号保持位置側に配置されていること
   を特徴とする請求項１に記載の光電変換素子。
3. 前記保持部は、
   第１シフトレジスタであり、
   前記複数の転送部は、
   第２シフトレジスタを構成すること
   を特徴とする請求項１又は２に記載の光電変換素子。
4. 前記保持部は、
   複数系統それぞれで読出し可能にされたラインメモリであり、
   前記転送部は、
   前記ラインメモリの複数系統のいずれかに接続されていること
   を特徴とする請求項１又は２に記載の光電変換素子。
5. 前記複数のＡ／Ｄ変換器が並列にＡ／Ｄ変換した有効な複数の画素信号を一方向に配列させて保持し、前記保持部とは逆の順序で読出すように転送する第３シフトレジスタと、
   前記第３シフトレジスタから読出した複数の画素信号、又は前記複数の転送部が転送した複数の画素信号のいずれを外部に対して出力するかを選択する選択部と、
   をさらに有すること
   を特徴とする請求項１乃至４のいずれか１項に記載の光電変換素子。
6. 配列された前記複数の受光素子の一端側は、１つ以上の遮光された受光素子であること
   を特徴とする請求項１乃至５のいずれか１項に記載の光電変換素子。
7. 配列された前記複数の受光素子の両端側は、それぞれ１つ以上の遮光された受光素子であること
   を特徴とする請求項１乃至５のいずれか１項に記載の光電変換素子。
8. 前記保持部から複数の画素信号の読出しを開始するタイミングを第１同期信号によって制御するとともに、複数の画素信号を外部に出力開始するタイミングを示す第２同期信号を、前記複数の転送部が画素信号を転送するために要する時間に応じて、前記第１同期信号よりも遅らせるよう制御する制御部
   をさらに有することを特徴とする請求項１乃至７のいずれか１項に記載の光電変換素子。
9. 請求項１乃至８のいずれか１項に記載の光電変換素子を有すること
   を特徴とする画像読取装置。
10. 請求項９に記載の画像読取装置と、
    前記画像読取装置が読取った画像データに基づく画像を形成する画像形成部と、
    を有することを特徴とする画像形成装置。
11. 正面側から操作可能にされ、上面に置かれた原稿からの反射光を光電変換して原稿を読取る画像読取装置であって、
    左側方に設けられた原稿の左側一辺の読取基準位置となる直線状の第１読取基準に対し、結像レンズを挟んで対向するように設けられ、原稿からの反射光を画素毎に光電変換する光電変換素子と、
    背面側に設けられ、前記光電変換素子が光電変換した画素信号を受入れて処理する画像処理部と、
    を有し、
    前記光電変換素子は、
    背面側に設けられた原稿の背面側一辺の読取基準位置となる直線状の第２読取基準と前記第１読取基準とが背面側左方で直交する位置である原稿基準位置側からの反射光を正面側で受光し、前記第１読取基準の正面側からの反射光を背面側で受光するように一方向に配列され、反射光を光電変換して画素信号を出力する複数の受光素子と、
    前記複数の受光素子が出力した複数の画素信号を複数系統で並列にＡ／Ｄ変換する複数のＡ／Ｄ変換器と、
    前記複数のＡ／Ｄ変換器が並列にＡ／Ｄ変換した複数の画素信号を一方向に配列させて保持し、読出し順に第１画素信号から最終画素信号まで並べる保持部と、
    前記保持部が配列させて保持した複数の画素信号を、前記保持部の第１画素信号保持位置側から最終画素信号保持位置側に向けて、第１画素信号から順次に転送する複数の転送部と、
    を有することを特徴とする画像読取装置。
12. 請求項１１に記載の画像読取装置と、
    前記画像読取装置が読取った画像データに基づく画像を形成する画像形成部と、
    を有することを特徴とする画像形成装置。

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