JP6833688B2

JP6833688B2 - イメージセンサ、及び、電子機器

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Publication number: JP6833688B2
Application number: JP2017531123A
Authority: JP
Inventors: 高橋　知宏; 知宏高橋
Original assignee: Sony Semiconductor Solutions Corp
Current assignee: Sony Semiconductor Solutions Corp
Priority date: 2015-07-24
Filing date: 2016-07-11
Publication date: 2021-02-24
Anticipated expiration: 2036-07-11
Also published as: CN107925730A; US20180227514A1; KR102632643B1; CN113660430A; US10645313B2; KR102514137B1; KR20180033162A; US10412327B2; CN113660430B; KR20230042395A; CN107925730B; WO2017018188A1; US20190373188A1; JPWO2017018188A1

Description

本技術は、イメージセンサ、及び、電子機器に関し、特に、例えば、複数の画素からなる画素ブロックごとに、異なる露光時間での撮影を行うこと等ができるようにするイメージセンサ、及び、電子機器に関する。

例えば、１（水平）ラインの画素単位で、長時間の露光と、短時間の露光とを行って、高ダイナミックレンジの画像を撮影するイメージセンサが提案されている（例えば、特許文献１を参照）。

特開2001-069408号公報

近年、複数の画素からなる画素ブロックごとに、異なる露光時間での撮影を行う技術の提案が要請されている。

本技術は、このような状況に鑑みてなされたものであり、複数の画素からなる画素ブロックごとに、異なる露光時間での撮影を行うことができるようにするものである。

本技術のイメージセンサ、又は、電子機器は、光電変換を行う複数の画素がアレイ状に配列された画素アレイ部と、前記画素アレイ部の２以上の画素からなる複数の画素ブロックそれぞれについて、前記画素の露光時間を制御する露光制御信号の、前記画素ブロックへの供給を選択する、アレイ状に配列された、前記複数の画素ブロックと同一の数の複数の選択部と、前記アレイ状に配列された前記複数の選択部の垂直方向の数と同一の数の水平制御線と、前記アレイ状に配列された前記複数の選択部の水平方向の数と同一の数の垂直制御線とを備え、前記複数の選択部は、前記水平制御線を介して供給される水平制御信号と、前記垂直制御線を介して供給される垂直制御信号とに応じて、前記露光制御信号を、前記画素ブロックに供給するイメージセンサ、又は、そのようなイメージセンサを備える電子機器である。

本技術のイメージセンサ、及び、電子機器においては、光電変換を行う複数の画素がアレイ状に配列された画素アレイ部の２以上の画素からなる複数の画素ブロックそれぞれについて、前記画素の露光時間を制御する露光制御信号の、前記画素ブロックへの供給を選択する、アレイ状に配列された、前記複数の画素ブロックと同一の数の複数の選択部により、前記アレイ状に配列された前記複数の選択部の垂直方向の数と同一の数の水平制御線を介して供給される水平制御信号と、前記アレイ状に配列された前記複数の選択部の水平方向の数と同一の数の垂直制御線を介して供給される垂直制御信号とに応じて、前記露光制御信号が、前記画素ブロックに供給される。

本技術の他のイメージセンサ、又は、電子機器は、光電変換を行う複数の画素がアレイ状に配列された画素アレイ部と、前記画素アレイ部の２以上の画素からなる複数の画素ブロックそれぞれについて、前記画素の露光時間を制御する、複数の露光時間に対応する複数の露光制御信号の中から、前記画素ブロックに供給する露光制御信号を選択する、前記複数の画素ブロックと同一の数の複数の選択部とを備え、前記複数の選択部は、アレイ状に配列されているイメージセンサ、又は、そのようなイメージセンサを備える電子機器である。

本技術の他のイメージセンサ、及び、電子機器においては、光電変換を行う複数の画素がアレイ状に配列された画素アレイ部の２以上の画素からなる複数の画素ブロックそれぞれについて、前記画素の露光時間を制御する、複数の露光時間に対応する複数の露光制御信号の中から、前記画素ブロックに供給する露光制御信号を選択する、前記複数の画素ブロックと同一の数の複数の選択部が、アレイ状に配列されている。

なお、イメージセンサは、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。

本技術によれば、複数の画素からなる画素ブロックごとに、異なる露光時間での撮影を行うことができる。

なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

本技術を適用したイメージセンサの一実施の形態の構成例を示す斜視図である。画素１２の構成例を示す回路図である。画素１２の他の構成例を示す回路図である。イメージセンサでの露光時間の制御の概要を説明する図である。回路基板２０の第１の詳細構成例を示す図である。回路基板２０の第２の詳細構成例を示す図である。イメージセンサを使用する使用例を示す図である。イメージセンサを適用した電子機器の１つであるディジタルカメラの一実施の形態の構成例を示すブロック図である。

＜本技術を適用したイメージセンサの一実施の形態＞

図１は、本技術を適用したイメージセンサの一実施の形態の構成例を示す斜視図である。

図１において、イメージセンサは、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサであり、２層構造になっている。

すなわち、イメージセンサは、半導体基板である画素アレイ基板１０と、画素アレイ基板１０とは別の半導体基板である回路基板２０とが積層されて構成される。

画素アレイ基板（画素アレイ部）１０には、光電変換を行い、画素信号を出力する複数の画素１２が、例えば、アレイ状に配列されている。画素アレイ基板１０の各画素１２での光電変換の結果得られる画素信号は、回路基板２０に出力される。

なお、画素アレイ基板１０を構成する複数の画素１２は、２以上の画素１２からなる画素ブロック１１に区分されている。すなわち、画素アレイ基板１０は、横×縦がM×N個の画素ブロック１１に区分されている（M,Nは、１又は２以上の整数）。例えば、画素ブロック１１は、横×縦が2×2画素以上の複数の画素１２で構成することができる。

回路基板２０には、画素ブロック１１と同一の数、すなわち、横×縦がM×N個の信号処理部２１がアレイ状に配列されている。

信号処理部２１は、画素アレイ基板１０の画素ブロック１１の画素１２が出力する電気信号としての画素信号のAD変換を行うADC２２や、黒レベルの補正、現像等の各種の信号処理を行う信号処理回路（図示せず）を有する。さらに、信号処理部２１は、画素１２を駆動する各種の信号を、画素アレイ基板１０の画素ブロック１１の画素１２に供給する、後述する選択回路５０又は７０（図１では、図示せず）を有する。

ここで、回路基板２０において、１個の信号処理部２１は、１個の画素ブロック１１と同程度のサイズになっており、１個の画素ブロック１１に対向する位置に配置される。

信号処理部２１は、その信号処理部２１と対向する位置にある画素ブロック１１を構成する画素１２が出力する画素信号の信号処理を担当する。

したがって、１個の信号処理部２１が信号処理を担当する画素１２の集合が、１個の画素ブロック１１を構成する、ということができる。また、信号処理部２１が、信号処理等を担当する画素１２の集合としての画素ブロック１１を、その信号処理部２１に対応する画素ブロック１１ということとすると、回路基板２０において、信号処理部２１は、対応する画素ブロック１１に対向する位置に配列されている、ということができる。

信号処理部２１は、その信号処理部２１に対応する（信号処理部２１と対向する位置にある）画素ブロック１１と、信号線２３によって接続されている。

画素ブロック１１の画素１２が出力する画素信号は、信号線２３を介して、その画素ブロック１１に対応する信号処理部２１に供給される。信号処理部２１が有するADC２２は、対応する画素ブロック１１の画素１２から、信号線２３を介して供給される画素信号のAD変換を担当する。

このようなAD変換のアーキテクチャは、エリアADC(AD Conversion)アーキテクチャと呼ばれる。エリアADCアーキテクチャによれば、信号処理部２１の数M×Nに等しい数だけ並列に、画素信号のAD変換を行うことができる。AD変換以外の信号処理についても、同様である。

なお、信号処理部２１は、ADC２２でのAD変換によって得られる画素データを記憶するメモリを含めて構成することができる。この場合、信号処理部２１を構成するメモリは、回路基板２０とは異なる他の基板に設け、イメージセンサは、画素アレイ基板１０、回路基板２０、及び、他の基板を積層した３層構造に構成することもできる。

また、図１のイメージセンサでは、画素アレイ基板１０と回路基板２０とが積層されているが、イメージセンサは、回路基板２０上の信号処理部２１を、画素アレイ基板１０上に設け、１層構造に構成することができる。

また、図１では、AD変換のアーキテクチャとして、エリアADCアーキテクチャを採用することとしたが、AD変換のアーキテクチャとしては、その他、例えば、１ラインの画素の画素信号のAD変換を同時に行う列並列ADCアーキテクチャ等を採用することができる。

以上のように、イメージセンサにおいて、信号処理部２１の設け方（画素アレイ基板１０と積層するかどうか等）や、AD変換のアーキテクチャは、特に限定されるものではない。

すなわち、図１のイメージセンサでは、後述するように、画素アレイ基板１０の画素ブロック１１ごとに、露光時間を変えて撮影を行うことができるが、画素ブロック１１ごとに露光時間を変えて撮影を行うことと、イメージセンサでの信号処理部２１の設け方（画素アレイ基板１０と積層するかどうか等）や、イメージセンサで採用するAD変換のアーキテクチャとは、独立した事項である。

したがって、例えば、AD変換のアーキテクチャとして、エリアADCアーキテクチャを採用する場合であっても、また、列並列ADCアーキテクチャを採用する場合であっても、後述するように、画素ブロック１１ごとに、露光時間を変えて撮影を行うことができる。

＜画素１２の構成例＞

図２は、画素１２の構成例を示す回路図である。

図２において、画素１２は、PD(Photo Diode)３１、並びに、４個のNMOS(negative channel MOS)のFET(Field Effect Transistor)３２，３３，３４、及び、３５を有する。

また、画素１２において、FET３２のドレイン、FET３３のソース、及び、FET３４のゲートは接続されており、その接続点には、電荷を電圧に変換するためのFD(Floating Diffusion)（容量）３６が形成されている。

PD３１は、光電変換を行う光電変換素子の一例であり、入射光を受光して、その入射光に対応する電荷をチャージすることにより、光電変換を行う。

PD３１のアノードはグランド(ground)に接続され（接地され）、PD３１のカソードは、FET３２のソースに接続されている。

FET３２は、PD３１にチャージされた電荷を、PD３１からFD３６に転送するためのFETであり、以下、転送Tr３２ともいう。

上述したように、転送Tr３２のソースは、PD３１のカソードに接続され、転送Tr３２のドレインは、FD３６に接続されている。

転送Tr３２のゲートには、画素１２を駆動（制御）する制御信号の１つの転送パルスTRGが供給される。

ここで、画素１２を駆動する制御信号には、転送パルスTRGの他、後述するリセットパルスRST、及び、選択パルスSELがある。

FET３３は、FD３６にチャージされた電荷（電圧（電位））をリセットするためのFETであり、以下、リセットTr３３ともいう。

リセットTr３３のドレインは、電源Vddに接続されている。

リセットTr３３のゲートには、リセットパルスRSTが供給される。

FET３４は、FD３６の電圧を増幅（バッファ）するためのFETであり、以下、増幅Tr３４ともいう。

増幅Tr３４のゲートは、FD３６に接続され、増幅Tr３４のドレインは、電源Vddに接続されている。また、増幅Tr３４のソースは、FET３５のドレインに接続されている。

FET３５は、信号線２３への画素信号（電気信号）の出力を選択するためのFETであり、以下、選択Tr３５ともいう。

選択Tr３５のソースは、信号線２３に接続されている。

選択Tr３５のゲートには、選択パルスSELが供給される。

ここで、増幅Tr３４のソースは、選択Tr３５、及び、信号線２３を介して、図示せぬ電流源に接続されている。したがって、増幅Tr３４は、SF(Source Follower)を構成しており、FD３６の電圧は、SFを介して、画素信号として、信号線２３上に出力される。

FD３６は、転送Tr３２のドレイン、FET３３のソース、及び、FET３４のゲートの接続点に形成された、コンデンサの如く電荷を電圧に変換する領域である。

なお、画素１２は、選択Tr３５なしで構成することができる。

さらに、画素１２では、選択Tr３５に代えて、2個の選択Trである第１の選択Tr及び第２の選択Trを設けることができる。この場合、第１の選択Trのソースと第２の選択Trのドレインとが接続される。さらに、第１の選択Trのドレインが増幅Tr３４のソースに接続されるとともに、第２の選択Trのソースが信号線２３に接続される。そして、第１の選択Trのゲートには、第１の選択パルスSEL_Xが供給され、第２の選択Trには、第２の選択パルスSEL_Yが供給される。この場合、第１の選択パルスSEL_X、及び、第２の選択パルスSEL_Yによって、画素ブロック１１の中から、画素信号を信号線２３上に出力する画素１２を選択することができる。

また、画素１２の構成としては、リセットTr３３ないしFD３６を、PD３１及び転送Tr３２の複数セットで共有する共有画素の構成を採用することができる。

さらに、画素１２の構成としては、PD３１で得られた電荷を記憶するメモリ機能を有し、グローバルシャッタの動作が可能な構成を採用することができる。

また、図２では、選択Tr３５が、増幅Tr３４のソース側に設けられているが、選択Tr３５は、増幅Tr３４のドレイン側に設けることができる。

以上のように構成される画素１２では、転送パルスTRG、及び、リセットパルスRSTが、一時的に、（L(Low)レベルから）H(High)レベルにされる。転送パルスTRG、及び、リセットパルスRSTがHレベルになることにより、転送Tr３２及びリセットTr３３がオンになる。その結果、PD３１及びFD３６にチャージされた電荷が、電源Vddに掃き出され、PD３１及びFD３６がリセットされる。

PD３１は、そこに入射する光を受光し、光電変換を行うことにより、受光した入射光の光量に応じた電荷を発生する。

PD３１は、そのPD３１のリセット後、転送パルスTRGがLレベルになると、光電変換により発生した電荷のチャージを開始する。なお、ここでは、説明を簡単にするために、選択パルスSELはHレベルになっており、選択Tr３５はオン状態であることとする。

PD３１での電荷のチャージが開始されてから、所定の露光時間が経過すると、転送パルスTRGが、一時的に、Hレベルにされ、転送Tr３２が、一時的に、オン状態になる。

ここで、PD３１がリセットされた後（さらに、転送パルスTRGがLレベルになった後）から、転送パルスTRGが、一時的に、Hレベルになるまでが、PD３１（画素１２）の露光時間となる。

転送Tr３２がオン状態になると、PD３１にチャージされた電荷は、転送Tr３２を介して、FD３６に転送されてチャージされる。

ここで、転送パルスTRGが一時的にHレベルにされる前に、リセットパルスRSTが、一時的に、Hレベルにされ、リセットTr３３が、一時的に、オン状態にされる。

リセットTr３３がオン状態になることにより、FD３６は、リセットTr３３を介して、電源Vddに接続され、FD３６にある電荷は、リセットTr３３を介して、電源Vddに掃き出され、FD３６は、リセットされる。

FD３６のリセット後、上述のように、転送パルスTRGが、一時的に、Hレベルにされ、転送Tr３２が、一時的に、オン状態にされる。

転送Tr３２がオン状態になることにより、PD３１にチャージされた電荷は、転送Tr３２を介して、リセット後のFD３６に転送されてチャージされる。

FD３６にチャージされた電荷に対応する電圧（電位）は、増幅Tr３４及び選択Tr３５を介して、画素信号として、信号線２３上に出力される。

ADC２２（図１）では、FD３６のリセットが行われた直後の画素信号であるリセットレベルがAD変換される。

さらに、ADC２２では、転送Tr３２が一時的にオン状態になった後の画素信号（PD３１でチャージされ、FD３６に転送された電荷に対応する電圧）である信号レベル（リセットレベルと、画素値となるレベルとを含む）がAD変換される。

また、ADC２２では、リセットレベルのAD変換結果と、信号レベルのAD変換結果との差分を、画素値として求める相関二重サンプリング(CDS(Correlated Double Sampling))が行われる。

なお、CDSは、リセットレベルと信号レベルのAD変換後に行うこともできるし、リセットレベル及び信号レベルのAD変換中に行うこともできる。

図３は、画素１２の他の構成例を示す回路図である。

なお、図中、図２の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。

図３において、画素１２は、PD３１、FET３２ないし３５、FD３６、及び、NMOSのFET３７を有する。

したがって、図３の画素１２は、PD３１ないしFD３６を有する点で、図２の場合と共通する。

但し、図３の画素１２は、FET３７が新たに設けられている点で、図２の場合と相違する。

FET３７は、PD３１にチャージされた電荷を排出するためのFETであり、以下、排出Tr３７ともいう。

排出Tr３７のソースは、PD３１のカソードに接続され、排出Tr３７のドレインは、電源Vddに接続されている。

排出Tr３７のゲートには、排出パルスOFGが供給される。

ここで、図３の画素１２については、上述したように、転送パルスTRG、リセットパルスRST、及び、選択パルスSELに、排出パルスOFGを加えた４種の信号が、画素１２を駆動する制御信号となる。

図２の画素１２では、PD３１をリセットするのに、転送パルスTRG、及び、リセットパルスRSTをHレベルにして、転送Tr３２及びリセットTr３３をオンにする必要がある。

これに対して、図３の画素１２では、排出パルスOFGをHレベルにして、排出Tr３７をオンにすることにより、PD３１をリセットすることができる。

すなわち、排出Tr３７をオンにすることにより、PD３１にチャージされた電荷は、排出Tr３７を介して、電源Vddに掃き出され、PD３１がリセットされる。

なお、図３の画素１２では、転送Tr３２及びリセットTr３３をオンにすることによっても、排出Tr３７をオンにすることによっても、PD３１をリセットすることができる。

但し、FD３６にチャージされた電荷の読み出しが行われている間、すなわち、FD３６にチャージされた電荷に対応する電圧が、増幅Tr３４及び選択Tr３５を介して、画素信号として、信号線２３上に出力されている間に、転送Tr３２及びリセットTr３３をオンにすると、電荷の読み出しが行われているFD３６がリセットされる。この場合、FD３６からの電荷の読み出しが阻害される。

したがって、FD３６にチャージされた電荷の読み出しが行われている間は、転送Tr３２及びリセットTr３３をオンにすることはできない。

一方、排出Tr３７をオンにしても、FD３６はリセットされない。

以上から、排出Tr３７によれば、FD３６にチャージされた電荷の読み出しが行われている間に、PD３１をリセットすることができる。

ここで、図２で説明したように、画素１２において、PD３１がリセットされた後から、転送パルスTRGが、一時的に、Hレベルになるまでが、画素１２の露光時間となる。

したがって、転送パルスTRGは、露光時間を制御する露光制御信号であるということができる。さらに、PD３１のリセットに必要な転送パルスTRG及びリセットパルスRSTのセットや、排出パルスOFGも、転送パルスTRGと同様に、露光時間を制御する露光制御信号であるということができる。

＜イメージセンサでの露光時間の制御＞

図４は、図１のイメージセンサでの露光時間の制御の概要を説明する図である。

イメージセンサでは、画素アレイ基板１０において、画素ブロック１１ごとに、露光時間を変えて撮影することができる。

これにより、画素ブロック１１に映る被写体に明るさに応じた露光時間で、その画素ブロック１１に映る被写体を撮影することができる。

すなわち、例えば、明るい被写体が映る画素ブロック１１については、露光時間を短くし、暗い被写体が映る画素ブロック１１については、露光時間を長くし、明るくもなく、暗くもない被写体が映る画素ブロック１１については、露光時間を中程度にして、被写体を撮影することができる。

以上のように、画素ブロック１１ごとに、露光時間を変えて撮影を行うことで、例えば、イメージセンサで撮影された画像を用いて行われるHDR(High Dynamic Range imaging)や、圧縮センシング(Compressive Sensing)の特性を向上させることができる。

ところで、画素ブロック１１ごとに、異なる露光時間での撮影を行う方法としては、各画素ブロック１１に、露光制御信号を独立に流す制御線を配線する方法がある。

ここで、上述のように、露光制御信号としては、転送パルスTRG、リセットパルスRST、排出パルスOFGの３種類の信号があるが、以下では、説明を簡単にするため、露光制御信号として、１種類の信号だけを考える（１種類の信号だけに注目する）こととする。

各画素ブロック１１に、露光制御信号を独立に流す制御線を配線する場合、画素ブロック１１の横×縦が、例えば、図１で説明したように、M×N個であるとすると、制御線も、M×N本だけ、画素アレイ基板１０に平行な面内に、独立に配線する必要がある。例えば、画素ブロック１１の数が、256×256個であるとすると、65536=256×256本の制御線を、独立に配線する必要がある。

このような多数の制御線を、小型化が進んでいるイメージセンサに配線することは困難であり、そのような配線を行おうとすれば、イメージセンサが、制御線の配線に起因して、大型化するおそれがある。

そこで、本技術では、露光時間を制御する制御信号を流す制御線の配線数を抑制しつつ、露光時間を、画素ブロック１１ごとに制御することを可能にする。

＜回路基板２０の詳細構成例＞

図５は、図１の回路基板２０の第１の詳細構成例を示す図である。

図１で説明したように、回路基板２０は、画素ブロック１１と同一の数のM×N個の信号処理部２１を有し、そのM×N個の信号処理部２１がアレイ状に配列されている。

なお、図５では、図が煩雑になるのを避けるため、画素アレイ基板１０については、２×２個の画素ブロック１１だけを図示してあり、回路基板２０についても、２×２個の画素ブロック１１に対応する２×２個の信号処理部２１を図示してある。

回路基板２０は、アレイ状に配列されたM×N個の信号処理部２１の他、制御部４０、信号処理部２１の垂直（縦）方向の数Nと同一の数の水平制御線４１、信号処理部２１の水平（横）方向の数Mと同一の数の垂直制御線４２を有する。

さらに、回路基板２０は、信号処理部２１の垂直方向の数Nと同一の数、したがって、水平制御線４１と同一の数の露光制御線４３を有する。

制御部４０は、水平制御線４１及び垂直制御線４２のそれぞれに、制御信号を流す（供給する）ことで、信号処理部２１（の後述する選択回路５０）の動作を制御する。

さらに、制御部４０は、露光制御線４３に、露光制御信号SHTPULSEを流すことで、画素アレイ基板１０の画素１２に、露光制御信号SHTPULSEを供給する。

水平制御線４１は、M×N個の信号処理部２１の各行に配線されている。したがって、水平制御線４１は、信号処理部２１の行数（垂直方向の数）Nと同一の本数だけ配線されている。

垂直制御線４２は、M×N個の信号処理部２１の各列に配線されている。したがって、垂直制御線４２は、信号処理部２１の列数（水平方向の数）Mと同一の本数だけ配線されている。

ここで、水平制御線４１を流れる制御信号を、水平制御信号ともいい、上からn+1本目の水平制御線４１に流れる水平制御信号を、水平制御信号SHTY[n]とも記載する（n=0,1,...,N-1)。

また、垂直制御線４２に流れる制御信号を、垂直制御信号ともいい、左からm+1本目の垂直制御線４２に流れる垂直制御信号を、垂直制御信号SHTX[m]とも記載する（m=0,1,...,M-1)。

露光制御線４３は、例えば、水平制御線４１に沿って、M×N個の信号処理部２１の各行に配線されている。したがって、露光制御線４３は、信号処理部２１の行数（垂直方向の数）Nと同一の本数だけ配線されている。

なお、N本の露光制御線４３には、同時に、ある露光制御信号SHTPULSEが流れる。

図５において、信号処理部２１は、選択回路５０を有する。

回路基板２０には、図１で説明したように、画素ブロック１１と同一の数のM×N個の信号処理部２１がアレイ状に配列されているので、選択回路５０も、M×N個だけ設けられており、そのM×N個の選択回路５０は、アレイ状に配列されている。

選択回路５０は、演算回路５１、及び、バッファ５２を有する。

ここで、信号処理部２１は、選択回路５０の他、ADC２２（図１）等の他の信号処理回路も有するが、図５では、図示を省略してある。

また、以下では、左からm+1番目で、上からn+1番目の信号処理部２１及び選択回路５０を、それぞれ、信号処理部２１[m,n]及び選択回路５０[m,n]とも記載する。

選択回路５０[m,n]の演算回路５１には、上からn+1本目の水平制御線４１を流れる水平制御信号SHTY[n]、及び、左からm+1本目の垂直制御線４２に流れる垂直制御信号SHTX[m]が供給される。

さらに、選択回路５０[m,n]の演算回路５１には、上からn+1本目の露光制御線４３を流れる露光制御信号SHTPULSEが供給される。

選択回路５０[m,n]の演算回路５１は、水平制御信号SHTY[n]及び垂直制御信号SHTX[m]に応じて、n+1本目の露光制御線４３を流れる露光制御信号SHTPULSEの、信号処理部２１[m,n]が対応する画素ブロック１１（以下、画素ブロック１１[m,n]とも記載する）への供給（の有無）を選択する。

すなわち、選択回路５０[m,n]の演算回路５１は、水平制御信号SHTY[n]及び垂直制御信号SHTX[m]を入力とする所定の論理演算の演算結果に応じて、露光制御信号SHTPULSEの、画素ブロック１１[m,n]への供給を選択する。

例えば、水平制御信号SHTY[n]及び垂直制御信号SHTX[m]を入力とする所定の論理演算の演算結果が、H(High)及びL(Low)レベルのうちの、Hレベルである場合、選択回路５０[m,n]は、露光制御線４３から供給される露光制御信号SHTPULSEを、画素ブロック１１[m,n]に供給するために、その露光制御信号SHTPULSEを、バッファ５２に出力する。

また、例えば、水平制御信号SHTY[n]及び垂直制御信号SHTX[m]を入力とする所定の論理演算の演算結果が、H及びLレベルのうちの、Lレベルである場合、選択回路５０[m,n]は、露光制御線４３から供給される露光制御信号SHTPULSEを、画素ブロック１１[m,n]に供給させないために、その露光制御信号SHTPULSEを、バッファ５２に出力せず、例えば、Lレベルを出力する。

水平制御信号SHTY[n]及び垂直制御信号SHTX[m]を入力とする所定の論理演算としては、水平制御信号SHTY[n]及び垂直制御信号SHTX[m]の論理積や論理和等を採用することができる。

水平制御信号SHTY[n]及び垂直制御信号SHTX[m]を入力とする所定の論理演算として、論理積を採用する場合には、水平制御信号SHTY[n]及び垂直制御信号SHTX[m]の両方がHレベルであるときのみ、露光制御信号SHTPULSEが、画素ブロック１１[m,n]に供給され、他のときは、露光制御信号SHTPULSEは、画素ブロック１１[m,n]に供給されない。

また、水平制御信号SHTY[n]及び垂直制御信号SHTX[m]を入力とする所定の論理演算として、論理和を採用する場合には、水平制御信号SHTY[n]及び垂直制御信号SHTX[m]の両方がLレベルであるときのみ、露光制御信号SHTPULSEが、画素ブロック１１[m,n]に供給されないが、他のときは、露光制御信号SHTPULSEは、画素ブロック１１[m,n]に供給される。

バッファ５２は、選択回路４１の出力をバッファして出力する。

バッファ５２の出力端子は、例えば、回路基板２０上の各信号処理部２１に設けられたビア２４に接続されている。

画素アレイ基板１０上の各画素ブロック１１においては、対応する信号処理部２１のビア２４に対向する位置に、ビア１３が設けられている。

画素ブロック１１のビア１３と、対応する信号処理部２１のビア２４とは、例えば、Cu接合等によって電気的に接続されており、したがって、バッファ５２の出力は、ビア２４及び１３を介して、画素ブロック１１に供給される。

画素ブロック１１では、ビア１３に供給されるバッファ５２の出力を、その画素ブロック１１を構成する各画素１２に分配する分配線１４が配線されている。

ここで、図５の画素ブロック１１では、分配線１４の配線として、分配線１４が横方向（水平方向）に延びる横配線が採用されているが、分配線１４の配線としては、横配線の他、例えば、分配線１４が縦方向（垂直方向）に延びる縦配線を採用することができる。また、分配線１４は、その他、例えば、格子状に配線することができる。

画素ブロック１１の各画素１２において、分配線１４は、露光制御信号SHTPULSEとしての転送パルスTRG、リセットパルスRST、又は、排出パルスOFGが与えられる転送Tr３２、リセットTr３３、又は、排出Tr３７（図２、図３）のゲートに接続されている。

したがって、信号処理部２１の選択回路５０において、露光制御信号SHTPULSEを供給することが選択された場合には、その信号処理部２１に対応する画素ブロック１１のすべての画素１２に、露光制御信号SHTPULSEが供給される。

一方、信号処理部２１の選択回路５０において、露光制御信号SHTPULSEを供給することが選択されなかった場合（露光制御信号SHTPULSEを供給しないことが選択された場合）には、その信号処理部２１に対応する画素ブロック１１のすべての画素１２に対して、露光制御信号SHTPULSEは供給されない（Lレベルが供給される）。

以上のように構成される図５の回路基板２０によれば、N本の水平制御線４１に流す水平制御信号SHTY[n]と、M本の垂直制御線４２に流す垂直制御信号SHTX[m]とによって、M×N個の画素ブロック１１への露光制御信号SHTPULSEの供給を、個別に制御することができる。

したがって、例えば、ある１個又は複数個の画素ブロック１１には、ある露光時間に対応する露光制御信号SHTPULSEを供給し、他の１個又は複数個の画素ブロック１１には、他の露光時間に対応する露光制御信号SHTPULSEを供給することができる。

その結果、画素ブロック１１ごとに、異なる露光時間での撮影を行うことができる。さらに、露光時間は、露光制御信号SHTPULSEによって、任意の時間に制御することができる。

ここで、図４で説明したように、各画素ブロック１１に、露光制御信号を独立に流す制御線を配線する場合、例えば、画素ブロック１１の数が、256×256個であるとすると、65536(=256×256)本の制御線を、画素アレイ基板１０に平行な面内に、独立に配線する必要がある。

これに対して、図５の回路基板２０では、256本の水平制御線４１、256本の垂直制御線４２、及び、256本の露光制御線４３の、合計で768本の配線で済む。

したがって、露光時間を制御する制御信号を流す制御線の配線数を抑制しつつ、露光時間を、画素ブロック１１ごとに制御することができる。

なお、水平制御信号SHTY[n]及び垂直制御信号SHTX[m]を入力とする所定の論理演算としては、論理積や論理和の他、排他的論理和その他の任意の論理演算を採用することができる。また、水平制御信号SHTY[n]及び垂直制御信号SHTX[m]を入力とする所定の論理演算としては、2以上の論理演算の組み合わせを採用することができる。

図６は、図１の回路基板２０の第２の詳細構成例を示す図である。

なお、図中、図５の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。

なお、図６では、図５と同様に、図が煩雑になるのを避けるため、画素アレイ基板１０については、２×２個の画素ブロック１１だけを図示してあり、回路基板２０についても、２×２個の画素ブロック１１に対応する２×２個の信号処理部２１を図示してある。

回路基板２０は、アレイ状に配列されたM×N個の信号処理部２１の他、制御部６０、信号処理部２１の垂直方向の数Nと同一の数の水平制御線４１、信号処理部２１の水平方向の数Mと同一の数の垂直制御線４２を有する。

さらに、回路基板２０は、信号処理部２１の各行に、２以上の整数であるK本の露光制御線６１_１ないし６１_Ｋを有する。

図６では、Kとして、2が採用されており、したがって、回路基板２０は、信号処理部２１の各行に、2本の露光制御線６１_１及び６１_２を有する。なお、Kは、2に限定されるものではなく、2以外の値、すなわち、3以上の整数を採用することができる。

制御部６０は、図５の制御部４０と同様に、水平制御線４１及び垂直制御線４２のそれぞれに、制御信号を流すことで、信号処理部２１（の後述する選択回路７０）の動作を制御する。

さらに、制御部６０は、露光制御線６１_ｋ(k=1,2)に、露光制御信号SHTPULSE#k-1を流すことで、画素アレイ基板１０の画素１２に、露光制御信号SHTPULSE#k-1を供給する。

露光制御線６１_ｋは、例えば、水平制御線４１に沿って、M×N個の信号処理部２１の各行に配線されている。したがって、露光制御線６１_ｋは、信号処理部２１の行数（垂直方向の数）Nと同一の本数だけ配線されている。

なお、N本の露光制御線６１_ｋには、同時に、ある露光制御信号SHTPULSE#k-1が流れる。

また、ある露光制御信号SHTPULSE#k-1と、他の露光制御信号SHTPULSE#k'-1とでは、露光時間が異なる時間に制御される。例えば、露光制御信号SHTPULSE0によれば、露光時間が短い時間に制御され、露光制御信号SHTPULSE1によれば、露光時間が長い時間に制御される。

図６において、信号処理部２１は、選択回路７０を有する。

回路基板２０には、図１で説明したように、画素ブロック１１と同一の数のM×N個の信号処理部２１がアレイ状に配列されているので、選択回路７０も、M×N個だけ設けられており、そのM×N個の選択回路７０は、アレイ状に配列されている。

選択回路７０は、ラッチ回路７１、セレクタ７２、及び、バッファ７３を有する。

ここで、信号処理部２１は、選択回路７０の他、ADC２２（図１）等の他の信号処理回路も有するが、図６では、図示を省略してある。

また、以下では、左からm+1番目で、上からn+1番目の選択回路７０を、選択回路７０[m,n]とも記載する。

選択回路７０[m,n]のラッチ回路７１には、上からn+1本目の水平制御線４１を流れる水平制御信号SHTY[n]、及び、左からm+1本目の垂直制御線４２に流れる垂直制御信号SHTX[m]が供給される。

選択回路７０[m,n]のラッチ回路７１は、水平制御信号SHTY[n]及び垂直制御信号SHTX[m]に応じて、露光時間を表す露光時間情報を記憶する記憶部である。

ここで、例えば、水平制御信号SHTY[n]としては、露光時間情報を採用し、垂直制御信号SHTX[m]としては、ラッチ回路７１への情報の書き込みを指示する制御信号を採用することができる。

この場合、例えば、垂直制御信号SHTX[m]を、一時的にHレベルにすることで、左からm+1番目の１列の選択回路７０[m,0]ないし選択回路７０[m,N-1]のラッチ回路７１には、水平制御信号SHTY[0]ないしSHTY[N-1]としての露光時間情報が、それぞれ記憶（ラッチ）される。

ラッチ回路７１に記憶された露光時間情報は、セレクタ７２に供給される。

ここで、露光時間情報としては、例えば、露光制御信号SHTPULSE#k-1の制御によって設定される露光時間、ひいては、露光制御信号SHTPULSE#k-1を表す情報を採用することができる。

露光制御信号SHTPULSE#k-1を表す露光時間情報としては、K個の値を表すことができる最小のビット数の情報、すなわち、例えば、log₂K以上の最小の整数だけのビット数Dの情報を採用することができる。この場合、ラッチ回路７１は、少なくとも、ビット数Dの情報を記憶することができる記憶容量を有する必要がある。

選択回路７０[m,n]のセレクタ７２には、上からn+1本目の露光制御線６１_１及び６１_Ｋをそれぞれ流れる露光制御信号SHTPULSE0ないしSHTPULSE#K-1が供給される。

選択回路７０[m,n]のセレクタ７２は、ラッチ回路７１からの露光時間情報に応じて、n+1本目の露光制御線６１_１ないし６１_Ｋをそれぞれ流れる露光制御信号SHTPULSE0ないしSHTPULSE#K-1の中から、信号処理部２１[m,n]が対応する画素ブロック１１[m,n]に供給する露光制御信号SHTPULSEを選択する信号選択部である。

すなわち、選択回路７０[m,n]のセレクタ７２は、n+1本目の露光制御線６１_１ないし６１_Ｋをそれぞれ流れる露光制御信号SHTPULSE0ないしSHTPULSE#K-1のうちの、ラッチ回路７１からの露光時間情報が表す露光制御信号を、信号処理部２１[m,n]が対応する画素ブロック１１[m,n]に供給する露光制御信号SHTPULSEとして選択し、バッファ７３に供給する。

バッファ７３は、セレクタ７２の出力をバッファして出力する。

バッファ７３の出力端子は、例えば、回路基板２０上の各信号処理部２１に設けられたビア２４に接続されている。

画素ブロック１１のビア１３と、対応する信号処理部２１のビア２４とは、例えば、Cu接合等によって電気的に接続されており、したがって、バッファ７３の出力は、ビア２４及び１３を介して、画素ブロック１１に供給される。

画素ブロック１１では、ビア１３に供給されるバッファ７３の出力を、その画素ブロック１１を構成する各画素１２に分配する分配線１４が配線されている。

したがって、信号処理部２１の選択回路７０において、セレクタ７２が、露光制御信号SHTPULSE0ないしSHTPULSE#K-1の中から、ラッチ回路７１に記憶された露光時間情報に応じて選択する露光制御信号SHTPULSEは、その信号処理部２１に対応する画素ブロック１１のすべての画素１２に供給される。

以上のように構成される図６の回路基板２０によれば、N本の水平制御線４１に流す水平制御信号SHTY[n]と、M本の垂直制御線４２に流す垂直制御信号SHTX[m]とによって、M×N個の画素ブロック１１に供給する露光制御信号SHTPULSEを表す露光時間情報を、個別に、ラッチ回路７１に記憶させることができる。

さらに、図６の回路基板２０によれば、セレクタ７２において、ラッチ回路７１に記憶された露光時間情報に応じて、M×N個の画素ブロック１１に供給する露光制御信号SHTPULSEを、K個の露光制御信号SHTPULSE0ないしSHTPULSE#K-1の中から、個別に選択することができる。

したがって、例えば、ある１個又は複数個の画素ブロック１１には、ある露光時間に対応する露光制御信号SHTPULSE0を供給し、他の１個又は複数個の画素ブロック１１には、他の露光時間に対応する露光制御信号SHTPULSE1を供給することができる。

その結果、画素ブロック１１ごとに、異なる露光時間での撮影を行うことができる。さらに、ラッチ回路７１に、露光時間情報を記憶させた後は、M×N個の画素ブロック１１について、露光時間を、同時に制御することができる。

ここで、図４で説明したように、M×N個の各画素ブロック１１に、露光制御信号を独立に流す制御線を配線する場合には、制御線を、M×N本だけ、画素アレイ基板１０に平行な面内に、独立に配線する必要がある。

これに対して、図６の回路基板２０では、N本の水平制御線４１、M本の垂直制御線４２、及び、K×N本の露光制御線４３の、合計でM+N+K×N本の配線が必要となる。

したがって、Kを制限することにより、露光時間を制御する制御信号を流す制御線の配線数を抑制しつつ、露光時間を、画素ブロック１１ごとに制御することができる。

なお、ラッチ回路７１に記憶させる露光時間情報は、例えば、フレーム単位で書き換えることができる。

また、図６では、K個の露光制御信号SHTPULSE0ないしSHTPULSE#K-1を、セレクタ７２での選択対象として、そのK個の露光制御信号SHTPULSE0ないしSHTPULSE#K-1の中から、画素ブロック１１に供給する露光制御信号SHTPULSEを選択することができるが、選択対象の数K、ひいては、選択可能な露光時間の数は、ラッチ回路７１の容量や、信号処理部２１の1行に配線する露光制御線６１_１及び６１_Ｋの数Kとトレードオフの関係にある。

＜撮像素子の使用例＞

図７は、図１のイメージセンサを使用する使用例を示す図である。

上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々な電子機器に使用することができる。

・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する電子機器
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される電子機器
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される電子機器
・内視鏡や、電子顕微鏡、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される電子機器
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される電子機器
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される電子機器
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される電子機器
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される電子機器

＜イメージセンサを適用したディジタルカメラ＞

図８は、図１のイメージセンサを適用した電子機器の１つであるディジタルカメラの一実施の形態の構成例を示すブロック図である。

ディジタルカメラでは、静止画、及び、動画のいずれも撮像することができる。

図８において、ディジタルカメラは、光学系１０１、イメージセンサ１０２、DSP(Digital Signal Processor)１０３、フレームメモリ１０４、記録装置１０５、表示装置１０６、電源系１０７、操作系１０８、及び、バスライン１０９を有する。ディジタルカメラにおいて、DSP１０３ないし操作系１０８は、バスライン１０９を介して相互に接続されている。

光学系１０１は、外部からの光を、イメージセンサ１０２上に集光する。

イメージセンサ１０２は、図１のイメージセンサと同様に構成され、光学系１０１からの光を受光して光電変換し、電気信号としての画像データを出力する。

DSP１０３は、イメージセンサ１０２が出力する画像データに必要な信号処理を施す。

フレームメモリ１０４は、DSP１０３により信号処理が施された画像データを、フレーム単位で一時的に保持する。

記録装置１０５は、イメージセンサ１０２で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。

表示装置１０６は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置等からなり、フレームメモリ１０４に記憶された画像データに対応する画像（動画又は静止画）を表示する。

電源系１０７は、イメージセンサ１０２ないし表示装置１０６、及び、操作系１０８に、必要な電源を供給する。

操作系１０８は、ユーザによる操作に従い、ディジタルカメラが有する各種の機能についての操作指令を出力する。

ここで、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。

なお、本技術は、以下のような構成をとることができる。

＜１＞
光電変換を行う複数の画素がアレイ状に配列された画素アレイ部と、
前記画素アレイ部の２以上の画素からなる複数の画素ブロックそれぞれについて、前記画素の露光時間を制御する露光制御信号の、前記画素ブロックへの供給を選択する、前記複数の画素ブロックと同一の数の複数の選択部と
を備え、
前記複数の選択部は、アレイ状に配列されている
イメージセンサ。
＜２＞
前記選択部が、前記露光制御信号の、前記画素ブロックへの供給を選択することにより、前記露光時間が、前記画素ブロックごとに制御される
＜１＞に記載のイメージセンサ。
＜３＞
前記アレイ状に配列された前記複数の選択部の垂直方向の数と同一の数の水平制御線と、
前記アレイ状に配列された前記複数の選択部の水平方向の数と同一の数の垂直制御線と
をさらに備え、
前記選択部は、前記水平制御線を介して供給される水平制御信号と、前記垂直制御線を介して供給される垂直制御信号とに応じて、前記露光制御信号を、前記画素ブロックに供給する
＜１＞又は＜２＞に記載のイメージセンサ。
＜４＞
前記複数の選択部は、前記画素アレイ部とは別の回路基板に配列され、
前記画素アレイ部と、前記回路基板とは、積層されている
＜１＞ないし＜３＞のいずれかに記載のイメージセンサ。
＜５＞
前記画素の光電変換により得られる電気信号のAD(Analog to Digital)変換を行う、前記複数の画素ブロックと同一の数の複数のAD変換部をさらに備える
＜１＞又は＜２＞に記載のイメージセンサ。
＜６＞
前記複数の選択部、及び、前記複数のAD変換部は、前記画素アレイ部とは別の回路基板に配列され、
前記画素アレイ部と、前記回路基板とは、積層されている
＜５＞に記載のイメージセンサ。
＜７＞
前記回路基板において、前記選択部及び前記AD変換部は、対応する前記画素ブロックに対向する位置に配列されている
＜６＞に記載のイメージセンサ。
＜８＞
光を集光する光学系と、
光を受光し、画像を撮像するイメージセンサと
を備え、
前記イメージセンサは、
光電変換を行う複数の画素がアレイ状に配列された画素アレイ部と、
前記画素アレイ部の２以上の画素からなる複数の画素ブロックそれぞれについて、前記画素の露光時間を制御する露光制御信号の、前記画素ブロックへの供給を選択する、前記複数の画素ブロックと同一の数の複数の選択部と
を備え、
前記複数の選択部は、アレイ状に配列されている
電子機器。
＜９＞
光電変換を行う複数の画素がアレイ状に配列された画素アレイ部と、
前記画素アレイ部の２以上の画素からなる複数の画素ブロックそれぞれについて、前記画素の露光時間を制御する、複数の露光時間に対応する複数の露光制御信号の中から、前記画素ブロックに供給する露光制御信号を選択する、前記複数の画素ブロックと同一の数の複数の選択部と
を備え、
前記複数の選択部は、アレイ状に配列されている
イメージセンサ。
＜１０＞
前記選択部が、前記画素ブロックに供給する前記露光制御信号を選択することにより、前記露光時間が、前記画素ブロックごとに制御される
＜９＞に記載のイメージセンサ。
＜１１＞
前記選択部は、
前記露光時間を表す露光時間情報を記憶する記憶部と、
前記記憶部に記憶された前記露光時間情報に応じて、前記画素ブロックに供給する前記露光制御信号を選択する信号選択部と
を有する
＜９＞又は＜１０＞に記載のイメージセンサ。
＜１２＞
前記複数の選択部は、前記画素アレイ部とは別の回路基板に配列され、
前記画素アレイ部と、前記回路基板とは、積層されている
＜９＞ないし＜１１＞のいずれかに記載のイメージセンサ。
＜１３＞
前記画素の光電変換により得られる電気信号のAD(Analog to Digital)変換を行う、前記複数の画素ブロックと同一の数の複数のAD変換部をさらに備える
＜９＞又は＜１０＞に記載のイメージセンサ。
＜１４＞
前記複数の選択部、及び、前記複数のAD変換部は、前記画素アレイ部とは別の回路基板に配列され、
前記画素アレイ部と、前記回路基板とは、積層されている
＜１３＞に記載のイメージセンサ。
＜１５＞
前記回路基板において、前記選択部及び前記AD変換部は、対応する前記画素ブロックに対向する位置に配列されている
＜１４＞に記載のイメージセンサ。
＜１６＞
光を集光する光学系と、
光を受光し、画像を撮像するイメージセンサと
を備え、
前記イメージセンサは、
光電変換を行う複数の画素がアレイ状に配列された画素アレイ部と、
前記画素アレイ部の２以上の画素からなる複数の画素ブロックそれぞれについて、前記画素の露光時間を制御する、複数の露光時間に対応する複数の露光制御信号の中から、前記画素ブロックに供給する露光制御信号を選択する、前記複数の画素ブロックと同一の数の複数の選択部と
を備え、
前記複数の選択部は、アレイ状に配列されている
電子機器。

１０画素アレイ基板，１１画素ブロック，１２画素，１３ビア，２０回路基板，２１信号処理部，２２ ADC，２３信号線，２４ビア，３１ PD，３２ないし３５ FET，３６ FD，３７ FET，４０制御部，４１水平制御線，４２垂直制御線，４３露光制御線，５０選択回路，５１演算回路，５２バッファ，６０制御部，６１_１，６１_２露光制御線，７０選択回路，７１ラッチ回路，７２セレクタ，７３バッファ，１０１光学系，１０２イメージセンサ，１０３ DSP，１０４フレームメモリ，１０５記録装置，１０６表示装置，１０７電源系，１０８操作系，１０９バスライン

Claims

光電変換を行う複数の画素がアレイ状に配列された画素アレイ部と、
前記画素アレイ部の２以上の画素からなる複数の画素ブロックそれぞれについて、前記画素の露光時間を制御する露光制御信号の、前記画素ブロックへの供給を選択する、アレイ状に配列された、前記複数の画素ブロックと同一の数の複数の選択部と、
アレイ状に配列された前記複数の選択部の垂直方向の数と同一の数の水平制御線と、
アレイ状に配列された前記複数の選択部の水平方向の数と同一の数の垂直制御線と
を備え、
前記複数の選択部は、前記水平制御線を介して供給される水平制御信号と、前記垂直制御線を介して供給される垂直制御信号とに応じて、前記露光制御信号を、前記画素ブロックに供給する
イメージセンサ。
前記選択部が、前記露光制御信号の、前記画素ブロックへの供給を選択することにより、前記露光時間が、前記画素ブロックごとに制御される
請求項１に記載のイメージセンサ。
前記複数の選択部は、前記画素アレイ部とは別の回路基板に配列され、
前記画素アレイ部と、前記回路基板とは、積層されている
請求項１又は２に記載のイメージセンサ。
前記画素の光電変換により得られる電気信号のAD(Analog to Digital)変換を行う、前記複数の画素ブロックと同一の数の複数のAD変換部をさらに備える
請求項１又は２に記載のイメージセンサ。
前記複数の選択部、及び、前記複数のAD変換部は、前記画素アレイ部とは別の回路基板に配列され、
前記画素アレイ部と、前記回路基板とは、積層されている
請求項４に記載のイメージセンサ。
前記回路基板において、前記選択部及び前記AD変換部は、対応する前記画素ブロックに対向する位置に配列されている
請求項５に記載のイメージセンサ。
光を集光する光学系と、
光を受光し、画像を撮像するイメージセンサと
を備え、
前記イメージセンサは、
光電変換を行う複数の画素がアレイ状に配列された画素アレイ部と、
前記画素アレイ部の２以上の画素からなる複数の画素ブロックそれぞれについて、前記画素の露光時間を制御する露光制御信号の、前記画素ブロックへの供給を選択する、アレイ状に配列された、前記複数の画素ブロックと同一の数の複数の選択部と、
アレイ状に配列された前記複数の選択部の垂直方向の数と同一の数の水平制御線と、
アレイ状に配列された前記複数の選択部の水平方向の数と同一の数の垂直制御線と
を備え、
前記複数の選択部は、前記水平制御線を介して供給される水平制御信号と、前記垂直制御線を介して供給される垂直制御信号とに応じて、前記露光制御信号を、前記画素ブロックに供給する
電子機器。
光電変換を行う複数の画素がアレイ状に配列された画素アレイ部と、
前記画素アレイ部の２以上の画素からなる複数の画素ブロックそれぞれについて、前記画素の露光時間を制御する、複数の露光時間に対応する複数の露光制御信号の中から、前記画素ブロックに供給する露光制御信号を選択する、前記複数の画素ブロックと同一の数の複数の選択部と
を備え、
前記複数の選択部は、アレイ状に配列されている
イメージセンサ。
前記選択部が、前記画素ブロックに供給する前記露光制御信号を選択することにより、前記露光時間が、前記画素ブロックごとに制御される
請求項８に記載のイメージセンサ。
前記選択部は、
前記露光時間を表す露光時間情報を記憶する記憶部と、
前記記憶部に記憶された前記露光時間情報に応じて、前記画素ブロックに供給する前記露光制御信号を選択する信号選択部と
を有する
請求項８又は９に記載のイメージセンサ。
前記複数の選択部は、前記画素アレイ部とは別の回路基板に配列され、
前記画素アレイ部と、前記回路基板とは、積層されている
請求項８ないし１０のいずれかに記載のイメージセンサ。
前記画素の光電変換により得られる電気信号のAD(Analog to Digital)変換を行う、前記複数の画素ブロックと同一の数の複数のAD変換部をさらに備える
請求項８又は９に記載のイメージセンサ。
前記複数の選択部、及び、前記複数のAD変換部は、前記画素アレイ部とは別の回路基板に配列され、
前記画素アレイ部と、前記回路基板とは、積層されている
請求項１２に記載のイメージセンサ。
前記回路基板において、前記選択部及び前記AD変換部は、対応する前記画素ブロックに対向する位置に配列されている
請求項１３に記載のイメージセンサ。
光を集光する光学系と、
光を受光し、画像を撮像するイメージセンサと
を備え、
前記イメージセンサは、
光電変換を行う複数の画素がアレイ状に配列された画素アレイ部と、
前記画素アレイ部の２以上の画素からなる複数の画素ブロックそれぞれについて、前記画素の露光時間を制御する、複数の露光時間に対応する複数の露光制御信号の中から、前記画素ブロックに供給する露光制御信号を選択する、前記複数の画素ブロックと同一の数の複数の選択部と
を備え、
前記複数の選択部は、アレイ状に配列されている
電子機器。