JP6853252B2

JP6853252B2 - 半導体素子実装用基板および半導体装置

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Publication number: JP6853252B2
Application number: JP2018529863A
Authority: JP
Inventors: 泰人木村; 白崎　隆行; 隆行白崎
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2016-07-28
Filing date: 2017-07-24
Publication date: 2021-03-31
Anticipated expiration: 2037-07-24
Also published as: US20190221507A1; EP3493252B1; JP7049500B2; US10777493B2; JP2021101475A; CN109478537A; EP3493252A1; CN109478537B; JPWO2018021209A1; WO2018021209A1; EP3493252A4

Description

本発明は、半導体素子を実装するための半導体素子実装用基板に関するものである。

近年、半導体素子には高い周波数特性が求められており、半導体素子の周波数特性を向上させることができる、高性能な半導体素子実装用基板および半導体装置の必要性が高まっている。半導体装置の製造においては、半導体素子実装用基板上の実装領域に半導体素子を実装して、ボンディングワイヤ等で半導体素子の電極と信号線路とを電気的に接続することによって、半導体素子実装用基板に半導体素子を実装し、製品としての半導体装置となる（例えば、特開２０１２−１５６４２８号公報参照）。この場合、半導体素子と外部の回路基板とを電気的に導通するために側面に側面導体を設けることが知られている。

しかしながら、特開２０１２−１５６４２８号公報に開示された技術では、半導体素子実装用基板の側面に設けられた側面導体が露出しているために、外部からの影響で導体部分が損傷する場合があった。また、他の電極と接触しやすくなる場合があった。

本発明の一実施形態に係る半導体素子実装用基板は、第１基板と、第２基板と、信号線路と、溝部と、貫通導体と、側面導体とを備えている。第１基板は、実装領域と実装領域以外の周辺領域とを有する。第２基板は、第１基板の周辺領域に位置するとともに第１基板の外縁と重なって位置した、実装領域を囲む枠状である。信号線路は、第２基板の上面において、第２基板の内縁から外縁にかけて位置している。溝部は、第１基板の側面に、第１基板の下面から第１基板の上面にかけて位置するとともに、第２基板の外縁よりも内側に位置している。貫通導体は、第２基板の内部に位置し、信号線路と接続されている。側面導体は、溝部の内面に位置し、第１基板の上面に形成された電極および貫通導体と電
気的に接続されている。そして、第１基板および第２基板は、第１基板および第２基板の側面に位置し、かつ、溝部の両側おいて溝部と間をあけて位置した凹部を有する。本発明の一実施形態に係る半導体素子実装用基板は、第１基板と、第２基板と、信号線路と、溝部と、貫通導体と、側面導体と、第３基体とを備えている。第１基板は、実装領域と実装領域以外の周辺領域とを有する。第２基板は、第１基板の周辺領域に位置するとともに第１基板の外縁と重なって位置した、実装領域を囲む枠状である。信号線路は、第２基板の上面において、第２基板の内縁から外縁にかけて位置している。溝部は、第１基板の側面に、第１基板の下面から第１基板の上面にかけて位置するとともに、第２基板の外縁よりも内側に位置している。貫通導体は、第２基板の内部に位置し、信号線路と接続されている。側面導体は、溝部の内面に位置し、第１基板の上面に形成された電極および貫通導体と電気的に接続されている。第３基体は、第２基板の上面に位置するとともに、実装領域を囲む枠状である。そして、第３基板は、第３基板の側面に位置するとともに、側面視において第２基板を挟んで溝部と対向する切欠き部を有する。本発明の一実施形態に係る半導体素子実装用基板は、第１基板と、第２基板と、信号線路と、溝部と、貫通導体と、側面導体とを備えている。第１基板は、実装領域と実装領域以外の周辺領域とを有する。第２基板は、第１基板の周辺領域に位置するとともに第１基板の外縁と重なって位置した、実装領域を囲む枠状である。信号線路は、第２基板の上面において、第２基板の内縁から外縁にかけて位置している。溝部は、第１基板の側面に、第１基板の下面から第１基板の上面にかけて位置するとともに、第２基板の外縁よりも内側に位置している。貫通導体は、第２基板の内部に位置し、信号線路と接続されている。側面導体は、溝部の内面に位置し、第１基板の上面に形成された電極および貫通導体と電気的に接続されている。そして、第２基板は、下面視において、第２基板の外縁が、第１基板の外縁よりも外側に位置している。

本発明の一実施形態に係る半導体装置は、上述した半導体素子実装用基板と、半導体素子とを備えている。半導体素子は、実装領域に実装された、信号線路と電気的に接続されている。

本発明の一実施形態に係る半導体装置の斜視図である。本発明の一実施形態係る半導体素子実装用基板の斜視図であって、図２Ａは、上面からの斜視図であり、図２Ｂは下面からの斜視図である。図２Ａに示した本発明の一実施形態に係る半導体素子実装用基板のＰ１領域の拡大図である。本発明の一実施形態に係る半導体素子実装用基板の平面図である。本発明の他の実施形態に係る半導体素子実装用基板の斜視図であって、図５Ａは、上面からの斜視図であり、図５Ｂは下面からの斜視図である。図４に示した本発明の実施形態に係る半導体素子実装用基板のＡ−Ａ線での断面図であって、図６Ａは本発明の一実施形態に係る半導体素子実装用基板の断面図であり、図６Ｂは本発明の他の実施形態に係る半導体素子実装用基板の断面図である。本発明の他の実施形態に係る半導体素子実装用基板の斜視図であって、図７Ａは、上面からの斜視図であり、図７Ｂは下面からの斜視図である。本発明の他の実施形態に係る半導体素子実装用基板の斜視図であって、図８Ａは、上面からの斜視図であり、図８Ｂは下面からの斜視図である。本発明の他の実施形態に係る半導体素子実装用基板のうち、導体部分のみを示した分解斜視図であって、図９Ａは、第３基板の上面の金属層であり、図９Ｂは、第２基板の上面の信号線路および接地導体層であり、図９Ｃは、第１基板の上面の第１接地導体層および電極であり、図９Ｄは、第１基板の下面の金属層である。図９Ｃに示した第１基板の上面の第１接地導体層および電極のＰ２領域の拡大図である。本発明の一実施形態に係る半導体装置の分解斜視図である。本発明の一実施形態に係る半導体装置を実装する実装基板の分解斜視図である。本発明の他の実施形態に係る半導体装置であって、図１３Ａは、半導体装置の平面図であり、図１３Ｂは、実装基板の平面図、図１３Ｃは、実装基板の２層目の平面図、図１３Ｄは、実装基板の平面透視図である。本発明の他の実施形態に係る半導体装置の分解斜視図である。

以下、本発明の実施形態に係る半導体素子実装用基板１について、図面に基づき詳細に説明する。なお、以降の図において同一の構成については同一の参照符号を用いて説明する。

＜半導体素子実装用基板の構成＞
図１は、本発明の一実施形態に係る半導体装置２０の斜視図であり、図２は本発明の一実施形態係る半導体素子実装用基板１の斜視図であって、図２Ａは、上面からの斜視図であり、図２Ｂは下面からの斜視図である。また、図３は図２Ａに示した本発明の一実施形態に係る半導体素子実装用基板のＰ１領域の拡大図である。図４は本発明の一実施形態に係る半導体素子実装用基板１の平面図である。図５は本発明の他の実施形態に係る半導体素子実装用基板１の斜視図であって、図５Ａは、上面からの斜視図であり、図５Ｂは下面からの斜視図である。図６は図４に示した本発明の実施形態に係る半導体素子実装用基板１のＡ−Ａ線での断面図であって、図６Ａは本発明の一実施形態に係る半導体素子実装用基板１の断面図であり、図６Ｂは本発明の他の実施形態に係る半導体素子実装用基板１の断面図である。これらの図において、半導体装置２０および半導体素子実装用基板１は、第１基板１０１、第２基板１０２、信号線路２、溝部３、貫通導体４および側面導体５を備えている。

また、本発明の他の実施形態として、図７〜図９に示すように、半導体素子実装用基板１は、第３基板１０３をさらに備えていてもよい。図７は本発明の他の実施形態に係る半導体素子実装用基板１の斜視図であって、図７Ａは、上面からの斜視図であり、図７Ｂは下面からの斜視図である。図８は本発明の他の実施形態に係る半導体素子実装用基板１の斜視図であって、図８Ａは、上面からの斜視図であり、図８Ｂは下面からの斜視図である。そして、図９は本発明の他の実施形態に係る半導体素子実装用基板１のうち、導体部分のみを示した分解斜視図であって、図９Ａは、第３基板１０３の上面の金属層３５であり、図９Ｂは、第２基板１０２の上面の信号線路２および第２接地導体層８であり、図９Ｃは、第１基板１０１の上面の第１接地導体層７、貫通導体４および電極６であり、図９Ｄは、第１基板１０１の下面の金属層３４および側面導体５である。また、図１０は図９Ｃに示した第１基板の上面の第１接地導体層７、貫通導体４および電極６のＰ２領域の拡大図である。

半導体素子実装用基板１は、第１基板１０１および第２基板１０２を有している。第１基板１０１の上面には、半導体素子１１を実装する実装領域ａと実装領域ａを取り囲んだ周辺領域ｂとを有している。第１基板１０１は、たとえばアルミナ（Ａｌ_２Ｏ_３）質焼結体（アルミナセラミックス）等のセラミックスから成る。

第２基板１０２は、第１基板１０１の周辺領域ｂに位置している。このとき、半導体素子実装用基板１の平面視において、第２基板１０２の外縁は、第１基板１０１の外縁と重なっている。また、第２基板１０２は、実装領域ａを取り囲んだ枠状である。第２基板１０２は、第１基板１０１と同様に、たとえばアルミナ（Ａｌ_２Ｏ_３）質焼結体（アルミナセラミックス）等のセラミックスから成る。

また、第２基板１０２の上面に、信号線路２を備えている。信号線路２は、第２基板１０２の内縁側の一方の端部から外縁側の他方の端部に向かって形成され、たとえば、鉄、銅、ニッケル、金、クロム、コバルト、モリブデン、マンガンまたはタングステン等から成る。または、これらの材料の合金から成る。信号線路２は、半導体素子１１と接続される。

また、第１基板１０１の側面には、第１基板１０１の下面から上面にかけて形成された溝部３と、溝部３の内面に形成されるとともに、信号線路２、後述する電極６および貫通導体４と接続された側面導体５と、を有している。溝部３は、半導体素子実装用基板１の平面視において、第２基板１０２の外縁よりも内側に位置している。側面導体５は、たとえば、鉄、銅、ニッケル、金、クロム、コバルト、モリブデン、マンガンまたはタングステン等から成る。または、これらの材料の合金から成る。

また、第２基板１０２の内部には、信号線路２と電気的に接続された、第２基板１０２の上面から下面にかけて貫通する貫通導体４が設けられる。貫通導体４は、さらに、第１基板１０１の上面で溝部３の上端部の周囲に設けられる電極６を介して側面導体５と電気的に接続される。貫通導体４は、信号線路２の他方の端部と重なる位置にあり、電気的に接続される。この場合には、高周波の電気信号をより確実に貫通導体４から信号線路２に伝送させることができるとともに、伝送される高周波の電気信号の伝送損失や反射損失を低減させることができる。

溝部３は、平面視において、第２基板１０２の外縁よりも内側に位置している。つまり、溝部３がある箇所において、第２基板１０２が出っ張った状態になる。このため、溝部３に形成された側面導体５は、電気的な導通を良好に維持した状態とすることができる。つまり、外部からの影響によって、導体に傷がついたり、損傷したり、ショートするおそれを低減させることができる。

また、平面視において、第２基板１０２の外縁は、第１基板１０１の外縁よりも外側に位置していてもよい。このことによって、溝部３の上面にある第２基板１０２は、より外側に出っ張っていることになる。つまり、溝部３に形成された側面導体５は、外部からの影響を受けにくく、電気的な導通を良好に維持した状態とすることができる。外部からの影響によって、導体に傷がついたり、損傷したり、ショートするおそれをより低減させることができる。

さらに、図６および図１０に示すように、半導体素子実装基板１は、第１基板１０１の上面、もしくは第２基板１０２の下面であって、第１基板１０１と第２基板１０２の間に位置し、側面導体５と電気的に接続された電極６と、電極６と間をあけて位置した、第１接地導体層７とをさらに有している。つまり、電極６および第１接地導体層７は、半導体素子実装基板１の内部に位置した信号導体層および接地導体層である。このような構成によって、半導体素子実装用基板１の内部において、電極６が第１接地導体層７によって取り囲まれるように位置することによって、側面導体５および電極６における特性インピーダンスを低減することができる。さらに、電極６を介した、側面導体５から貫通導体４に至る信号伝送部分に生じる電界が意図しない範囲に広がる可能性を抑制することができ、電極６と第１接地導体層７との間に結合させることができる。このことによって、この信号伝送部分の電界分布の拡がりを抑制することができる。また、高周波の電気信号が電極６と第１接地導体層７との間で電界結合しながら伝送することができる。また、信号伝送部分における特性インピーダンスを安定化させることができる。

すなわち、半導体素子実装用基板１は、信号伝送部分が接地電位部分に取り囲まれる構成となり、信号伝送部分の電界分布の拡がりを抑制できる。このことから、半導体素子実装用基板１の信号伝送部分における特性インピーダンスの変動を抑制することができる。また、周波数特性を向上させることができる、高性能な半導体素子実装用基板１および半導体装置２０を提供することが可能となる。

さらに、はんだ等の導電性の接合材を介して側面導体５を外部の実装基板に電気的に接続する際に、接合材によるメニスカスが溝部３の内面の下端に形成される。このような構成であることによって、側面導体５は、外部の実装基板と電気的に安定して接続される。つまり、半導体素子実装用基板１は、信号伝送部分における特性インピーダンスの変動を抑制することができ、周波数特性を向上させることができる。

また、半導体素子実装用基板１は、第２基板１０２の上面に、信号線路２を挟むようにして、第２接地導体層８をさらに備えていてもよい。このような構成によって、第２基板１０２の上面において、信号伝送部分が接地電位部分に挟まれる、いわゆるコプレーナ線路の構成とすることができる。この結果、半導体素子実装用基板１の信号伝送部分における周波数特性をさらに向上させることができる。さらに、第１基板１０１と第２基板１０２の間に位置し、電極６と間をあけて位置した第１接地導体層７が信号線路２および第２接地導体層８と重なる箇所に設けられる。この場合には、いわゆるグランド付きコプレーナ線路の構成となり、半導体素子実装用基板１の信号伝送部分における周波数特性をさらに向上させることができる。

また、図６および図１０に示すように、電極６は、第１基板１０１の上面、もしくは第２基板１０２の下面に側面導体５が延びる方向と直交する方向で、溝部３の上端部（第２基板１０２側の端部）の周囲に設けられ、側面導体５に電気的に接続される。このとき、下面視において電極６の外縁は、側面導体５の外縁よりも半導体素子実装用基板１の内側に位置している。つまり、電極６は、下面視において、第２基板１０２の下面に露出しない。電極６が第２基板１０２の下面に露出していない場合には、半導体装置２０をはんだ等の導電性の接合材を介して実装基板に電気的に接続する際に、接合材が側面導体５を介して電極６に濡れ広がることを低減させることができる。その結果、第２基板１０２と接合材との熱膨張係数差に起因して生じる応力を低減できる。また、接合材の濡れ広がり方によって特性インピーダンスが不安定に変動する可能性を低減することができる。その結果、信号伝送部分となる側面導体５および電極６における周波数特性をさらに良好に維持することができる。

また、電極６は、図１０に示すように、溝部３と反対方向に突出するように内層の接続端子である第２接続端子２８が設けられ、第２接続端子２８の第２基板１０２側の面に貫通導体４が接続される。これにより、電極６は、第２接続端子２８および貫通導体４を介して信号線路２に電気的に接続される。その結果、半導体素子実装用基板１は、電極６および第２接続端子２８と第１接地導体層７との間に生じる静電容量が大きくなる。また、特性インピーダンスが小さくなることを緩和することができる。よって、電極６および第２接続端子２８による信号伝送部分の特性インピーダンスを所望の値にすることが容易となり、半導体素子実装用基板１の小型化を実現できる。また、信号伝送部分における周波数特性をさらに向上させることができる。

第２接続端子２８は、平面視において、電極６の外縁の中央部から溝部３と反対方向に直線状に設けられ、第２基板１０２側の面に貫通導体４が接続される。その結果、半導体素子実装用基板１は、電極６および第２接続端子２８による信号伝送部分の長さを短くすることができ、信号伝送部分における周波数特性をさらに向上させることができる。

また、半導体素子実装用基板１は、第１基板１０１の側面から第２基板１０２の側面にかけて、溝部３を挟むようにして形成された側面接地導体３１をさらに備えている。このような構成によって、側面においても、信号伝送部分が接地電位部分に挟まれる構成となり、半導体素子実装用基板１の信号伝送部分に生じる電界分布の不要かつ不安定な拡がりと特性インピーダンスの変動を抑制することができる。この結果、半導体素子実装用基板１の周波数特性をさらに向上させることができる。また、側面接地導体３１は、第１基板１０１の側面から第２基板１０２の側面にかけて、溝部３を挟むように連続して設けられてもよい。これにより、半導体素子実装用基板１は、側面接地導体３１の電位を安定化させることができる。さらに、側面接地導体３１は、平面視において、第１基板１０１の側面に設けられる側面接地導体３１と、第２基板１０２の側面に設けられる側面接地導体３１とが重なるように設けられてもよい。この結果、半導体素子実装用基板１は、半導体素子実装用基板１の信号伝送部分に生じる電界分布の不要かつ不安定な拡がりと特性インピーダンスの変動をより安定して抑制することができる。

また、図１０に示すように、電極６は平面視したときの外形状が略半円形状である。このような構成によって、半導体素子実装用基板１の製造工程において、電極６を容易に設けることができるとともに、電極６の外形部分に応力が局所的に生じる可能性を低減できる。さらに、半導体素子実装用基板１は、電極６の外形部分における電界分布の拡がりが偏ることを抑制することができる。この結果、半導体素子実装用基板１は、電極６の外形部分に生じる応力によって電極６が剥がれたり、第１基板１０１や第２基板１０２にクラックが生じたりするおそれを低減できるとともに、信号伝送部分の周波数特性をさらに向上させることができる。また、下面の信号電極３３は、平面視したときの外形状が略半円形状である。このような構成によって、上述と同様の作用効果により、半導体素子１１と外部の実装基板との間の電気的な接続を安定させることができ、周波数特性を改善することができる。また、下面の信号電極３３を介して半導体装置２０を外部の実装基板にはんだ等の接続部材で実装する際に、下面の信号電極３３および接続部材の周辺に生じる応力が一部に集中することを低減することができる。

また、実装領域ａを取り囲む第２基板１０２の周縁の内壁に、半導体素子実装用基板１の平面視にて信号線路２を間に挟むように内面溝３２が設けられていてもよく、この内面溝３２の内面にも接地電位となる内面接地導体が形成されている。その結果、このような構成である半導体素子実装用基板１は、信号線路２の実装領域ａ側の端部における電界分布の不要かつ不安定な拡がりと特性インピーダンスの変動を抑制することができ、半導体素子実装用基板１の周波数特性をさらに向上させることができる。

また、図５Ｂ、図６Ｂおよび図８Ｂに示すように、本発明の他の実施形態に係る半導体素子実装用基板１には、第１基板１０１の一部であって、平面視で実装領域ａを取り囲むように、第１接地導体層７よりも下面の信号電極３３側に、空隙部３０が設けられていてもよい。半導体素子実装用基板１または半導体装置２０の製造工程や、半導体装置２０を作動させる際の半導体素子１１の発熱によって半導体素子実装用基板１内に温度変化や温度勾配が発生する。この結果、半導体素子実装用基板１や半導体素子１１の熱膨張や熱収縮に起因した応力が生じる場合がある。このような場合であっても、空隙部３０が存在することによって半導体素子実装用基板１に生じる応力を緩和することができるので、半導体素子実装用基板１の破損やクラックの発生を抑制することが可能となる。また、基板２の変形や反りに伴って生じる実装領域ａの変形や反りを抑制することができるため、半導体素子１１を実装領域ａに安定して実装することができる。また、実装領域ａの変形や反りに伴って生じる半導体素子１１の破損を抑制することができる。

さらに、半導体素子実装用基板１の小型化において、側面導体５、下面の信号電極３３および電極６と第１接地導体層７との間隔が狭くなり、信号伝送部分と接地電位部分との間に生じる静電容量が大きくなるとともに特性インピーダンスが小さくなることを、空隙部３０が存在することによって緩和することができる。よって、信号伝送部分の特性インピーダンスを所望の値にすることが容易となり、半導体素子実装用基板１の小型化を実現できるとともに、信号伝送部分における周波数特性をさらに向上させることができる。

また、半導体素子実装用基板１は実装領域ａが金属材料であってもよい。このとき実装領域ａは、鉄、銅、ニッケル、クロム、コバルトまたはタングステンのような金属材料を用いることができる。あるいは、これらの金属からなる合金を用いることができる。また、実装領域ａは第１接地導体層７とはんだやろう材等の導電性の接合材で電気的に接続されている。このような構成によって、半導体素子実装用基板１の放熱性が向上するとともに実装領域ａ、第１接地導体層７、接地導体２２、側面接地導体３１が外部の実装基板に設けられる後述するグランド層２５に実装領域ａを介して接続され、それぞれの接地電位が安定する。また、半導体素子実装用基板１の接地電位となる実装領域ａと外部の実装基板に設けられる接地導体との接合面積を大きくすることができることから、実装領域ａを含む半導体素子実装用基板１の接地電位がさらに安定する。

この結果、半導体素子実装用基板１の信号伝送部分における周波数特性をさらに向上させることができる。さらに、半導体素子実装用基板１には、第１基板１０１に空隙部３０が設けられていると、前述と同様の作用効果によって半導体素子実装用基板１の破損やクラックの発生、さらに、半導体素子１１の破損を抑制することが可能となる。また、半導体素子実装用基板１の信号伝送部分における周波数特性をさらに向上させることができる。

また、溝部３は、平面視において、例えば半楕円形状または円形状である。また、溝部３が曲線部を有している。半導体素子実装用基板１または半導体装置２０の製造工程や、半導体装置２０を作動させる際の半導体素子１１の発熱によって半導体素子実装用基板１内に温度変化や温度勾配が発生する。これによって、半導体素子実装用基板１の熱膨張や熱収縮に起因した応力が生じる場合がある。このような場合にも、溝部３が曲線部を有していることによって、溝部３の局所に応力が集中することを抑制することができ、第１基板１０１、側面導体５、電極６、下面の信号電極３３および側面接地導体３１の破損やクラックの発生を抑制することが可能となる。また、溝部３は、平面視において、電極６の外形状と同じである。これにより、半導体素子実装用基板１は、上述と同様の作用効果によって溝部３および電極６の局所に応力が集中することを抑制することができる。

また、図３に示すように、側面視において第１基板１０１および第２基板１０２の側面に凹部１０をさらに備えていてもよい。凹部１０は、溝部３の両側に、溝部３と間をあけて、第１基板１０１の下面から第２基板１０２の上面にかけて設けられている。この凹部１０は、内周面に側面接地導体３１が設けられているのがよい。このことによって、接地導体となる側面接地導体３１の面積を大きくすることができることから、半導体素子実装用基板１の接地電位をより安定させることができる。また、側面導体５の周囲に生じる電界分布の不要かつ不安定な拡がりと特性インピーダンスの変動をより安定して抑制することができる。

また、図７〜図９に示すように、半導体素子実装用基板１は、第２基板１０２の上面に第３基板１０３をさらに備えている。第３基板１０３は、例えば第１基板１０１および第２基板１０２を構成する材料と同じであり、平面視で外周の形状が同じである。例えば、第３基板１０３は、側面に、平面視において溝部３と重なる位置に切欠き部９、第２の凹部１２を有しており、切欠き部９の内面には接地導体が設けられておらず、第２の凹部１２の内面には側面接地導体３１が連続して設けられている。第３基板１０３は、内面に接地導体が設けられていない切欠き部９が設けられていることにより、半導体素子実装用基板１の小型化において、信号線路２と接地導体２２との間隔が狭くなる。このことによって、信号伝送部分と接地電位部分との間に生じる静電容量が大きくなるとともに特性インピーダンスが小さくなることを、切欠き部９が存在することによって緩和することができる。また、切欠き部９は、平面視において、外形が溝部３より大きくなる。これにより、半導体素子実装用基板１は、溝部３と切欠き部９との間に位置する第２基板１０２に応力が集中することを抑制できる。このことから、第２基板１０２にクラックや割れが生じる可能性を低減することができる。さらに、平面視において、凹部１０と第２の凹部１２の形状を同じにするのがよい。その結果、凹部１０と第２の凹部１２との間に生じる応力が凹部１０と第２の凹部１２との界面において局所的に集中することを抑制できる。また、半導体素子実装用基板１の信号伝送部分となる側面導体５の周囲に生じる電界分布の不要かつ不安定な拡がりと特性インピーダンスの変動を抑制することができる。この結果、半導体素子実装用基板１は、信号伝送部分の周波数特性をさらに向上させることができる。

図９に示すように、第１基板１０１の下面には下面の金属層３４、第３基板１０３の上面には、上面の金属層３５が形成されていてもよい。下面に金属層３４があることによって、実装基板との電気的な接続がしやすくなる。また、金属層３４を介した半導体素子実装用基板１の放熱性が向上する。また、上面の金属層３５があることによって、信号線路２に高周波の電気信号が伝送する際に生じる電界が上面の金属層３５に結合されることにより、信号線路２の周囲における不要かつ不安定な電界分布の拡がりを抑制することができる。その結果、半導体素子実装用基板１は、信号伝送部分の周波数特性をさらに向上させることができる。

半導体素子実装用基板１または半導体装置２０の製造工程や、半導体装置２０を作動させる際の半導体素子１１の発熱によって熱応力が生じる。このとき、溝部３および凹部１０と切欠き部９および第２の凹部１２の形状が同じであれば、上記のとおり溝部３および凹部１０と切欠き部９および第２の凹部１２との接合界面に局所的に集中することを抑制することができる。さらに、第３基板１０３は、第２の凹部１２が設けられているとともに内面に側面接地導体３１が設けられている。このことにより、信号線路２の溝部３側の端部における電界分布の不要かつ不安定な拡がりと特性インピーダンスの変動を抑制することができる。この結果、半導体素子実装用基板１の周波数特性をさらに向上させることができる。

＜半導体装置の構成＞
図１１は、発明の一実施形態に係る半導体装置２０の分解斜視図である。半導体装置２０を組み立てる場合、基板２の実装領域ａに半導体素子１１を載置して基板２に接着剤等を介して接着固定し、半導体素子１１と信号線路２とをボンディングワイヤ等を介して電気的に接続する。このようにして、半導体素子実装用基板１に半導体素子１１を実装することによって製品としての半導体装置２０が完成する。

半導体装置２０の他の実施形態として、図１２〜図１４に基づいて説明する。図１２は、本発明の一実施形態に係る半導体装置２０を実装する実装基板２１の分解斜視図であり、図１３は本発明の他の実施形態に係る半導体装置２０であって、図１３Ａは、半導体装置２０の平面図であり、図１３Ｂは、実装基板２１の平面図、図１３Ｃは、実装基板の２層目の平面図、図１３Ｄは、実装基板２１の平面透視図である。また、図１４は本発明の他の実施形態に係る半導体装置２０の分解斜視図である。

実装基板２１は、例えば複数の絶縁層で構成されており、上層の上面には、はんだ等の導電性の接合材を介して側面導体５および下面の信号電極３３が電気的に接続されるとともに高周波の電気信号が伝送される、銅箔等の金属材料から成る信号導体２６および接続端子２７が設けられる。さらに、実装基板２１は、上層の上面に信号導体２６を間に挟み、接続端子２７を取り囲むように、所定の間隔が設けられた銅箔等の金属材料から成り、接地電位となるグランド層２５が形成されている。

このグランド層２５と、半導体素子実装用基板１の下面に設けられた金属層３４や側面接地導体３１、金属材料からなる実装領域ａの下面とが、はんだ等の接合材を介して接合される。実装基板２１は、上面に前述の接続端子２７、信号導体２６およびグランド層２５が設けられることにより、平面伝送線路の１つである、いわゆる、コプレーナ線路が構成される。グランド層２５は、平面視において、電極６および下面の信号電極３３と重なる位置に設けられず、さらに、信号線路２の信号伝送方向、すなわち、信号線路２から半導体素子１１の方向と直交する方向において、信号線路２と重なる位置に設けられていない。

また、実装基板２１は、内層に接地導体２２が形成されている。接地導体２２は、接地導体２２が形成される形成領域２３および接地導体２２が形成されない非形成領域２４を有している。接地導体層の非形成領域２４は、平面視において、少なくとも下面の信号電極３３および接続端子２７と重なる位置に設けられない。このことによって、半導体装置２０を実装基板２１に実装した際に、所望の特性インピーダンスの範囲に調整し難くなることを緩和することができる。なぜならば、下面の信号電極３３と接続端子２７とを電気的に接続するはんだ等の導電性の接合材や、この接合材によって側面導体５の側面に形成されるメニスカスにより、信号導体２６と側面導体５との間の信号伝送部分において、接地電位部分との間に生じる静電容量が大きくなるとともに特性インピーダンスが小さくなるためである。

また、非形成領域２４は、平面視において、信号線路２の信号伝送方向、すなわち、信号線路２から半導体素子１１の方向と直交する方向において、側面導体５を間に挟む一対の側面接地導体３１よりも内側（側面導体５側）に設けられることがよい。これにより、信号導体２６と側面導体５との間の信号伝送部分における電界分布の不要かつ不安定な拡がりと特性インピーダンスの変動を抑制することができる。この結果、半導体素子実装用基板１は、信号伝送部分の周波数特性をさらに向上させることができる。

以上に説明した、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更等が可能である。

１半導体素子実装用基板
１０１第１基板
１０２第２基板
１０３第３基板
ａ実装領域
ｂ周辺領域
２信号線路
３溝部
４貫通導体
５側面導体
６電極
７第１接地導体層
８第２接地導体層
９切欠き部
１０凹部
１１半導体素子
１２第２の凹部
２０半導体装置
２１実装基板
２２接地導体
２３形成領域
２４非形成領域
２５グランド層
２６信号導体
２７接続端子
２８第２接続端子
３０空隙部
３１側面接地導体
３２内面溝
３３下面の信号電極
３４下面の金属層
３５上面の金属層

Claims

上面に位置する半導体素子を実装する実装領域と、該実装領域以外の周辺領域とを有する第１基板と、
該第１基板の前記周辺領域に位置するとともに前記第１基板の外縁と重なって位置した、前記実装領域を囲む枠状の第２基板と、
該第２基板の上面において前記第２基板の内縁から外縁にかけて位置した、信号線路と、前記第１基板の側面であって、前記第１基板の下面から前記第１基板の上面にかけて位置するとともに、前記第２基板の外縁よりも内側に位置した溝部と、
前記第２基板の内部に位置した、前記信号線路と接続された貫通導体と、
前記溝部の内面に位置しているとともに、前記貫通導体と電気的に接続された側面導体と、を備えており、
前記第１基板および前記第２基板は、前記第１基板および前記第２基板の側面に位置し、かつ、前記溝部の両側おいて前記溝部と間をあけて位置した凹部を有することを特徴とする半導体素子実装用基板。
上面に位置する半導体素子を実装する実装領域と、該実装領域以外の周辺領域とを有する第１基板と、
該第１基板の前記周辺領域に位置するとともに前記第１基板の外縁と重なって位置した、前記実装領域を囲む枠状の第２基板と、
該第２基板の上面において前記第２基板の内縁から外縁にかけて位置した、信号線路と、前記第１基板の側面であって、前記第１基板の下面から前記第１基板の上面にかけて位置するとともに、前記第２基板の外縁よりも内側に位置した溝部と、
前記第２基板の内部に位置した、前記信号線路と接続された貫通導体と、
前記溝部の内面に位置しているとともに、前記貫通導体と電気的に接続された側面導体と、
前記第２基板の上面に位置するとともに、前記実装領域を囲む枠状の第３基板とを備えており、
該第３基板は、前記第３基板の側面に位置するとともに、側面視において前記第２基板を挟んで前記溝部と対向する切欠き部を有することを特徴とする半導体素子実装用基板。
上面に位置する半導体素子を実装する実装領域と、該実装領域以外の周辺領域とを有する第１基板と、
該第１基板の前記周辺領域に位置するとともに前記第１基板の外縁と重なって位置した、前記実装領域を囲む枠状の第２基板と、
該第２基板の上面において前記第２基板の内縁から外縁にかけて位置した、信号線路と、前記第１基板の側面であって、前記第１基板の下面から前記第１基板の上面にかけて位置するとともに、前記第２基板の外縁よりも内側に位置した溝部と、
前記第２基板の内部に位置した、前記信号線路と接続された貫通導体と、
前記溝部の内面に位置しているとともに、前記貫通導体と電気的に接続された側面導体と、を備えており、
前記第２基板は、下面視において、前記第２基板の外縁が、前記第１基板の外縁よりも外側に位置していることを特徴とする半導体素子実装用基板。
下面視において、前記第２基板の外縁は、前記第１基板の外縁よりも外側に位置していることを特徴とする請求項１または請求項２に記載の半導体素子実装用基板。
前記第２基板の下面に位置するとともに、前記側面導体と前記貫通導体とを接続する電極をさらに備え、
下面視において、前記電極の外縁は前記側面導体の外縁よりも内側に位置していることを特徴とする請求項１乃至請求項４のいずれか１つに記載の半導体素子実装用基板。
前記第１基板と前記第２基板の間に位置するとともに、前記電極と間をあけて位置した、第１接地導体層と、
前記第２基板の上面かつ、前記信号線路の両側に前記信号線路と間をあけて位置する接地導体層と、をさらに備えていることを特徴とする請求項５に記載の半導体素子実装用基板。
前記第１基板および前記第２基板は、前記第１基板および前記第２基板の側面に位置し、かつ、前記溝部の両側おいて前記溝部と間をあけて位置した、凹部をさらに備えていることを特徴とする請求項２または請求項３に記載の半導体素子実装用基板。
請求項１乃至請求項７のいずれか１つに記載の半導体素子実装用基板と、
前記実装領域に実装された、前記信号線路と電気的に接続された半導体素子とを備えていることを特徴とする半導体装置。
前記第１基板の下面であって、前記第１基板の下面と接合された実装基板をさらに備えており、前記実装基板は内部に接地導体の形成領域および接地導体の非形成領域を有しているとともに、前記接地導体の非形成領域は、前記側面導体と重なっていることを特徴とする請求項８に記載の半導体装置。