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JP6862384B2 - 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents
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JP6862384B2 - 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 Download PDF

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Description

本発明の実施形態は、半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコン（Ｓｉ）と比較して、バンドギャップが約３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
しかし、例えば、炭化珪素を用いてＭＯＳＦＥＴ（Ｍｅａｔｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を形成する場合、キャリアの移動度が低いという問題がある。
特開２０１５−１４６４５０号公報
本発明が解決しようとする課題は、キャリアの移動度が高い半導体装置を提供することにある。
実施形態の半導体装置は、炭化珪素層と、ゲート電極と、前記炭化珪素層と前記ゲート電極との間に設けられたゲート絶縁層と、 前記炭化珪素層の中に設けられ、窒素（Ｎ）を含有する第１の領域と、前記第１の領域と前記ゲート絶縁層との間に設けられ、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）、水素（Ｈ）、重水素（Ｄ）、フッ素（Ｆ）の群から選ばれる少なくとも一つの元素を含有する第２の領域と、を備え、前記第１の領域に、２個のシリコン原子と結合する第１の窒素原子と、前記第１の窒素原子と結合し２個のシリコン原子と結合する第２の窒素原子と、を有する。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の炭化珪素半導体の結晶構造を示す図。 第１の実施形態の半導体装置の窒素領域の説明図。 第１の実施形態の半導体装置の元素の濃度分布を示す図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置及び半導体装置の製造方法の作用の説明図。 第１の実施形態の半導体装置及び半導体装置の製造方法の作用の説明図。 第１の実施形態の半導体装置及び半導体装置の製造方法の作用の説明図。 第１の実施形態の半導体装置の変形例の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の駆動装置の模式図。 第５の実施形態の車両の模式図。 第６の実施形態の車両の模式図。 第７の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
（第１の実施形態）
第１の実施形態の半導体装置は、炭化珪素層と、ゲート電極と、炭化珪素層とゲート電極との間に設けられたゲート絶縁層と、炭化珪素層の中に設けられ、窒素（Ｎ）を含有する第１の領域と、第１の領域とゲート絶縁層との間に設けられ、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）、水素（Ｈ）、重水素（Ｄ）、フッ素（Ｆ）から成る群から選ばれる少なくとも一つの元素を含有する第２の領域と、を備える。
図１は、第１の実施形態の半導体装置の模式断面図である。第１の実施形態の半導体装置は、ＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、ｐウェルとソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。また、ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ドレイン領域１２、ドリフト領域１４、ｐウェル領域１６、ソース領域１８、ｐウェルコンタクト領域２０、ゲート絶縁層２８、ゲート電極３０、層間絶縁膜３２、ソース電極３４、ドレイン電極３６、窒素領域６０（第１の領域）、及び、終端領域４０（第２の領域）、を備える。ドレイン領域１２、ドリフト領域１４、ｐウェル領域１６、ソース領域１８、ｐウェルコンタクト領域２０は、炭化珪素層１０の中に設けられる。
炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ−ＳｉＣである。
図２は、炭化珪素半導体の結晶構造を示す図である。炭化珪素半導体の代表的な結晶構造は、４Ｈ−ＳｉＣのような六方晶系である。六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の一方が（０００１）面である。（０００１）面と等価な面を、シリコン面と称し｛０００１｝面と表記する。シリコン面にはシリコン（Ｓｉ）が配列している。
六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の他方が（０００−１）面である。（０００−１）面と等価な面を、カーボン面と称し｛０００−１｝面と表記する。カーボン面には炭素（Ｃ）が配列している
一方、六角柱の側面（柱面）が、（１−１００）面と等価な面であるｍ面、すなわち｛１−１００｝面である。また、隣り合わない一対の稜線を通る面が（１１−２０）面と等価な面であるａ面、すなわち｛１１−２０｝面である。ｍ面及びa面には、シリコン（Ｓｉ）及び炭素（Ｃ）の双方が配列している。
炭化珪素層１０は第１の面Ｐ１（表面）と、第２の面Ｐ２（裏面）を有する。炭化珪素層１０の表面Ｐ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。（０００１）面は、シリコン面と称される。炭化珪素層１０の裏面Ｐ２は、例えば、（０００−１）面に対し０度以上８度以下傾斜した面である。
ドレイン領域１２は、例えば、ｎ＋型のＳｉＣである。ドレイン領域１２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域１２のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。
ドリフト領域１４は、ドレイン領域１２の上に設けられる。ドリフト領域１４は、ｎ−型のＳｉＣである。ドリフト領域１４は、例えば、窒素をｎ型不純物として含む。
ドリフト領域１４のｎ型不純物の不純物濃度は、例えば、５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。ドリフト領域１４は、例えば、ドレイン領域１２の上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。ドリフト領域１４の厚さは、例えば、５μｍ以上１００μｍ以下である。
ｐウェル領域１６は、ドリフト領域１４の一部表面に設けられる。ｐウェル領域１６は、ｐ型のＳｉＣである。ｐウェル領域１６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ｐウェル領域１６のｐ型不純物の不純物濃度は、例えば、５×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下である。
ｐウェル領域１６の深さは、例えば、０．４μｍ以上０．８μｍ以下である。ｐウェル領域１６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ｐウェル領域１６の表面は、シリコン面に対し０度以上８度以下傾斜した面である。
ソース領域１８は、ｐウェル領域１６の一部表面に設けられる。ソース領域１８は、ｎ＋型のＳｉＣである。ソース領域１８は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域１８のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ以下である。
ソース領域１８の深さは、ｐウェル領域１６の深さよりも浅い。ソース領域１８の深さは、例えば、０．２μｍ以上０．４μｍ以下である。
ウェルコンタクト領域２０は、ｐウェル領域１６の一部表面に設けられる。ウェルコンタクト領域２０は、ソース領域１８の側方に設けられる。ウェルコンタクト領域２０は、ｐ＋型のＳｉＣである。
ウェルコンタクト領域２０は、例えば、アルミニウムをｐ型不純物として含む。ウェルコンタクト領域２０のｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。
ｐウェルコンタクト領域２０の深さは、ｐウェル領域１６の深さよりも浅い。ｐウェルコンタクト領域２０の深さは、例えば、０．２μｍ以上０．４μｍ以下である。
ゲート絶縁層２８は、ｐウェル領域１６とゲート電極３０との間、ドリフト領域１４とゲート電極３０との間に設けられる。ゲート絶縁層２８は、例えば、酸化シリコンである。ゲート絶縁層２８には、例えば、酸窒化シリコン、又は、ｈｉｇｈ−ｋ材料が適用可能である。
ゲート絶縁層２８の厚さは、例えば、２０ｎｍ以上１５０ｎｍ以下である。ゲート絶縁層２８は、ＭＯＳＦＥＴ１００のゲート絶縁層として機能する。
ゲート電極３０は、ゲート絶縁層２８の上に設けられる。ゲート電極３０と終端領域４０との間に、ゲート絶縁層２８が設けられる。
ゲート電極３０には、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンが適用可能である。
層間絶縁膜３２は、ゲート電極３０の上に形成される。層間絶縁膜３２は、例えば、酸化シリコン膜である。
ソース電極３４は、ソース領域１８とｐウェルコンタクト領域２０とに電気的に接続される。ソース電極３４は、ｐウェル領域１６に電位を与えるｐウェル電極としても機能する。ソース電極３４は、炭化珪素層１０に接する。
ソース電極３４は、例えば、Ｎｉ（ニッケル）のバリアメタル層と、バリアメタル層上のアルミニウムのメタル層との積層で構成される。ニッケルのバリアメタル層と炭化珪素層１０は、反応してニッケルシリサイド（ＮｉＳｉ、Ｎｉ２Ｓｉ等）を形成しても構わない。ニッケルのバリアメタル層とアルミニウムのメタル層とは、反応により合金を形成していてもよい。
ドレイン電極３６は、ドレイン領域１２に電気的に接続される。ドレイン電極３６は、炭化珪素層１０の裏面Ｐ２の側に設けられる。ドレイン電極３６は炭化珪素層１０に接する。
ドレイン電極３６は、例えば、ニッケルである。ニッケルは、炭化珪素層１０と反応して、ニッケルシリサイド（ＮｉＳｉ、Ｎｉ２Ｓｉ等）を形成しても構わない。
窒素領域６０は、炭化珪素層１０の中に設けられる。窒素領域６０は、炭化珪素層１０の表面Ｐ１に隣り合って設けられる。窒素領域６０は、炭化珪素層１０の表面Ｐ１に接する。窒素領域６０は、ゲート絶縁層２８に隣り合って設けられる。
窒素領域６０は、ｐウェル領域１６の中に設けられる。ｐウェル領域１６の中の窒素領域６０はｐ型の炭化珪素である。
窒素領域６０は、窒素（Ｎ）を含有する。窒素領域６０は、窒素（Ｎ）を含有する炭化珪素である。窒素領域６０は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
図３は、第１の実施形態の半導体装置の窒素領域の説明図である。窒素領域６０は、図３に示すような、２個の窒素原子が炭化珪素格子の炭素位置に存在する構造を備える。言い換えれば、窒素領域６０は、炭化珪素格子の炭素空孔Ｖｃに２個の窒素原子が入った構造を備える。以下、この構造をＶｃＮＮ構造と称する。
ＶｃＮＮ構造は、図３に示すように、２個のシリコン原子Ｓｉ１、Ｓｉ２と結合する第１の窒素原子Ｎ１と、第１の窒素原子Ｎ１と結合し２個のシリコン原子Ｓｉ３、Ｓｉ４と結合する第２の窒素原子Ｎ２と、を有する。
窒素領域６０は、ＶｃＮＮ構造を備えることで、炭化珪素層１０の炭素空孔Ｖｃの密度が低減されている。
終端領域４０は、窒素領域６０とゲート絶縁層２８との間に設けられる。終端領域４０は、炭化珪素層１０とゲート絶縁層２８との界面近傍に設けられる。
終端領域４０は、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）、水素（Ｈ）、重水素（Ｄ）、フッ素（Ｆ）から成る群から選ばれる少なくとも一つの終端元素を含有する。
終端領域４０では、終端元素が、炭化珪素層１０表面の炭素原子又はシリコン原子を置換することにより、炭化珪素層１０とゲート絶縁層２８との界面のダングリングボンドを終端している。あるいは、ダングリングボンドに直接結合することによりダングリングボンドを終端している。
図４は、第１の実施形態の半導体装置の元素の濃度分布を示す図である。炭化珪素層１０とゲート絶縁層２８とを含む断面の、窒素と終端元素の濃度分布を示す。図４は、炭化珪素層１０のｐウェル領域１６を含む断面を示す。
図４に示すように、窒素領域６０の窒素の濃度分布はピークＸを備える。窒素領域６０の窒素のピーク濃度は、例えば、１×１０１７ｃｍ−３以上１×１０２２ｃｍ−３以下である。窒素領域６０の窒素の濃度分布の半値幅は、例えば、１．５ｎｍ以上５ｎｍ以下である。
図４に示すように、終端領域４０の終端元素の濃度分布はピークＹを備える。終端元素は、ｐウェル領域１６とゲート絶縁層２８との間の界面に偏析している。
終端領域４０の終端元素のピーク濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２３ｃｍ−３以下である。終端領域４０の終端元素の濃度分布の半値幅は、例えば、０．２５ｎｍ以上２ｎｍ以下である。
窒素領域６０の窒素の濃度分布のピーク位置と、終端領域４０の終端元素の濃度分布のピーク位置との間の距離が１０ｎｍ以下である。言い換えれば、ピークＸとピークＹとの距離は、１０ｎｍ以下である。
終端領域４０のｐウェル領域１６側に、窒素領域６０は存在する。
なお、第１の実施形態において、ｎ型不純物は例えば、Ｎ（窒素）やＰ（リン）が好ましいが、Ａｓ（ヒ素）あるいはＳｂ（アンチモン）等を適用することも可能である。また、ｐ型不純物は例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）等を適用することも可能である。
窒素領域６０の中の窒素の結合状態、及び、窒素の炭化珪素格子中の位置は、例えば、ＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により、判定することが可能である。窒素領域６０の中の窒素、終端領域４０の中の終端元素の分布は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、窒素領域６０がｐ型であるか否かは、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で判定することが可能である。
次に、第１の実施形態の半導体装置の製造方法について説明する。
第１の実施形態の半導体装置の製造方法は、表面が露出した炭化珪素層に対し、酸素分圧が０．１ｐｐｍ以下のＮ２ガス中で１３００℃以上１４００℃以下の熱処理を行い、窒素を含む第１の領域を形成し、熱処理の後、炭化珪素層の上にゲート絶縁層を形成し、ゲート絶縁層の上にゲート電極を形成する。また、熱処理の前に表面に対し、水素プラズマ処理又は電子線照射を行う。また、ゲート絶縁層と第２の領域の間に、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）、水素（Ｈ）、重水素（Ｄ）、フッ素（Ｆ）から成る群から選ばれる少なくとも一つの元素を含有する第２の領域を形成する。以下、終端元素が窒素（Ｎ）である場合を例に説明する。
図５、図６、図７、図８は、第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
まず、シリコン面である第１の面と、カーボン面である第２の面を有するｎ＋型の炭化珪素基板を準備する。炭化珪素基板は、炭化珪素層１０のドレイン領域１２に対応する。次に、炭化珪素基板の上に、エピタキシャル成長法により、ｎ−型のドリフト領域１４を形成する。
次に、公知のフォトリソグラフィー法とイオン注入法により、ｐ型のｐウェル領域１６、ｎ＋型のソース領域１８、及び、ｐ＋型のｐウェルコンタクト領域２０を形成する（図５）。
次に、炭化珪素層１０の表面に、水素プラズマ処理、又は、電子線照射処理を行う。水素プラズマ処理、又は、電子線照射処理により、炭化珪素層１０の表面近傍に、多量の炭素空孔Ｖｃが形成される。
例えば、水素プラズマ処理の場合、炭化珪素格子中の炭素がメタン（ＣＨ４）となって、炭化珪素層１０から脱離し、炭素空孔Ｖｃが形成される。また、例えば、電子線照射処理の場合は、電子線のエネルギーにより炭化珪素格子のボンドが切られることで、炭素空孔Ｖｃが形成される。
次に、表面が露出した炭化珪素層１０に対し、酸素分圧が０．１ｐｐｍ以下のＮ２ガス中で１３００℃以上１４００℃以下の熱処理を行う。この熱処理により窒素領域６０が形成される（図６）。窒素領域６０では、炭素空孔Ｖｃが２個の窒素原子で埋められ、ＶｃＮＮ構造が形成される。
次に、炭化珪素層１０の上にゲート絶縁層２８を形成する（図７）。ゲート絶縁層２８は、例えば、ＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法）により形成される酸化シリコン膜である。
次に、ゲート絶縁層２８と窒素領域６０の間に、窒素（Ｎ）含有する終端領域４０を形成する（図８）。例えば、ＮＯ雰囲気中、例えば、１２５０℃以上１３００℃以下の温度で窒素領域６０の表面を窒化し終端領域４０を形成する。Ｎ２Ｏ雰囲気、ＮＨ３雰囲気で窒化処理を行うことも可能である。
窒素領域６０は、ＶｃＮＮが形成されたことで、耐酸化性が向上する。それ故、ＮＯ処理温度は、通常よりも高い温度を用いることが可能となっている。界面窒素終端による終端領域４０の形成は、高温ほど界面終端効率が向上する。一方で、基板内部まで酸化が進むと終端効率が低下するというトレードオフがある。終端領域４０の形成の処理温度を高温化できたことで、終端効率が向上する。
次に、公知の方法で、ゲート絶縁層２８上にゲート電極３０を形成する。ゲート電極３０は、例えば、ＬＰＣＶＤ法により形成されるドーピングされたポリシリコンである。
その後、公知のプロセスにより、層間絶縁膜３２、ソース電極３４、ドレイン電極３６を形成し、図１に示す第１の実施形態のＭＯＳＦＥＴ１００が製造される。
なお、終端領域４０の終端元素が、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）のいずれかである場合、例えば、ゲート絶縁層２８の形成前に、酸化膜を５０ｎｍ程度堆積し、その内部に終端元素のイオンをイオン注入する。そして、熱拡散により炭化珪素層１０と酸化膜との界面に終端元素を導入し終端領域４０を形成する。その後、堆積した酸化膜はエッチングにより取り去る。
また、例えば、終端元素が、水素（Ｈ）、重水素（Ｄ）、フッ素（Ｆ）の場合は、例えば、ゲート絶縁層２８の形成後に、Ｈ、ＤやＦを含む雰囲気中で熱処理をすることにより、終端領域４０を形成する。
以下、第１の実施形態の半導体装置及び半導体装置の製造方法の作用及び効果について説明する。
炭化珪素を用いてＭＯＳＦＥＴを形成する場合、キャリアの移動度が低いという問題がある。キャリアの移動度が低い原因の一つは、炭化珪素層１０の表面近傍に炭素空孔Ｖｃが存在することにあると考えられる。また、炭化珪素層１０とゲート絶縁層２８との界面に存在するダングリングボンドも、キャリアの移動度が低い原因の一つと考えられる。
第１の実施形態のＭＯＳＦＥＴ１００は、窒素領域６０を有する。窒素領域６０では、ＶｃＮＮ構造を備えることで、炭化珪素層１０の炭素空孔Ｖｃの密度が低減されている。また、ＭＯＳＦＥＴ１００は、終端領域４０を有する。終端領域４０によりダングリングボンドが終端されている。よって、ＭＯＳＦＥＴ１００のキャリアの移動度が向上する。以下、詳述する。
図９は、第１の実施形態の半導体装置及び半導体装置の製造方法の作用の説明図である。図９（ａ）は炭素空孔Ｖｃの説明図、図９（ｂ）はＶｃＮＮ構造の説明図、図９（ｃ）はＶｃＮ構造の説明図である。なお、ＶｃＮ構造とは、炭化珪素格子の炭素空孔Ｖｃに１個の窒素原子が入った構造である。
例えば、炭化珪素層１０の表面から、酸化の際に酸素（Ｏ）が炭化珪素層１０中に供給されるとする。この場合、炭化珪素格子中の炭素（Ｃ）と酸素が結合して一酸化炭素（ＣＯ）が生成される。結果として、炭素空孔Ｖｃが形成される（図９（ａ））。炭素空孔Ｖｃは、例えば、酸素の供給以外にも、不純物のイオン注入によっても形成される。
第１原理計算の結果、炭素空孔Ｖｃに２個の窒素原子が入ったＶｃＮＮ構造が安定に存在し得ることが明らかになった。そして、ＶｃＮＮ構造を形成するためには、Ｎ２分子が励起された状態で炭素空孔Ｖｃの存在する炭化珪素層１０に供給されることが望ましいことが明らかになった（図９（ｂ））。すなわち、一対の窒素原子が励起された状態で炭素空孔Ｖｃと共存する状態から、ＶｃＮＮ構造が形成され得ることが明らかになった。具体的には、高温のＮ２ガス雰囲気中で熱処理を行うことにより、ＶｃＮＮ構造が形成される。
例えば、窒素プラズマ処理では、窒素は１個の原子として励起された状態になるので、ＶｃＮＮ構造は形成されず、ＶｃＮ構造が形成される（図９（ｃ））。
図１０は、第１の実施形態の半導体装置及び半導体装置の製造方法の作用の説明図である。図１０は、炭素空孔Ｖｃの電子状態の説明図である。図１０は、炭素空孔Ｖｃが存在する場合の炭化珪素のバンド図を示す。
炭素空孔Ｖｃにより４つのシリコンのダングリングボンドが形成され、図１０の左図に示すように、それぞれがエネルギー準位を形成する。なお、黒丸はエネルギー準位が電子で埋まった状態、白丸はエネルギー準位が電子で埋まっていない状態を示す。それぞれのエネルギー準位が相互作用することにより、右図に示すように、バンドギャップの真ん中及び伝導帯ＣＢの下端に局在状態が形成される。特に、伝導帯ＣＢの下端の局在状態は、電子のトラップとして働き、電子の移動度を低下させる。
図１１は、第１の実施形態の半導体装置及び半導体装置の製造方法の作用の説明図である。図１１（ａ）が炭化珪素格子中に炭素空孔Ｖｃが存在する場合のバンド図、図１１（ｂ）が炭化珪素格子中にＶｃＮＮ構造がある場合のバンド図である。図１１は、シミュレーション結果である。
図１１（ａ）に示すように、炭素空孔Ｖｃが存在する場合は、バンドギャップの真ん中及び伝導帯ＣＢの下端に局在状態が形成されることが分かる。これに対し、図１１（ｂ）に示すように、ＶｃＮＮ構造がある場合は、局在状態が消滅する。
ＶｃＮＮ構造が形成されることにより、炭素空孔Ｖｃが消滅し、バンドギャップ中の局在状態が消滅する。したがって、キャリアのトラップが抑制される。よって、キャリアの移動度が高くなり、オン抵抗の低いＭＯＳＦＥＴ１００が実現される。
なお、ＶｃＮＮ構造に代えて、図１１（ｃ）に示したＶｃＮ構造が形成された場合、ＶｃＮ構造がドナーとして働く。このため、チャネル領域のｎ型濃度が高くなる。したがって、ＭＯＳＦＥＴの閾値電圧が低下するという問題が生じる。
さらに、ＶｃＮＮ構造が形成されることにより、伝導帯ＣＢの下端、及び、価電子帯ＶＢの上端がバンドギャップ中に迫り出すことが、明らかになった。言い換えれば、伝導帯ＣＢの下端、及び、価電子帯ＶＢの上端の凹凸が大きくなることが明らかになった。
伝導帯ＣＢの下端、及び、価電子帯ＶＢの上端の凹凸が大きくなると、キャリアの有効質量が軽くなる。キャリアの有効質量が軽くなることで、キャリアの移動度が高くなる。よって、この点からもオン抵抗の低いＭＯＳＦＥＴ１００が実現される。
また、ＭＯＳＦＥＴ１００は、終端領域４０が炭化珪素層１０とゲート絶縁層２８との界面のダングリングボンドを終端している。したがって、界面のダングリングボンドによるキャリアのトラップや散乱が抑制される。よって、キャリアの移動度が高くなり、オン抵抗の低いＭＯＳＦＥＴ１００が実現される。
窒素領域６０の窒素のピーク濃度は、１×１０１７ｃｍ−３以上１×１０２２ｃｍ−３以下であることが好ましく、１×１０１８ｃｍ−３以上であることがより好ましい、１×１０１９ｃｍ−３以上であることが更に好ましい。上記範囲を下回ると、十分なキャリアの移動度の向上が実現できないおそれがある。また、上記範囲を上回ることは製造上困難である。
窒素領域６０の窒素の濃度分布の半値幅は、１．５ｎｍ以上５ｎｍ以下であることが好ましい。上記範囲を下回ると、十分なキャリアの移動度の向上が実現できないおそれがある。また、上記範囲を上回ることは製造上困難である。
終端領域４０の終端元素のピーク濃度は、１×１０１８ｃｍ−３以上１×１０２３ｃｍ−３以下であることが好ましい。上記範囲を下回ると、十分なキャリアの移動度の向上が実現できないおそれがある。また、上記範囲を上回ることは製造上困難である。
第１の実施形態の製造方法では、終端領域４０を形成する前に、窒素領域６０にＶｃＮＮ構造が形成されることで炭素空孔Ｖｃが消滅している。このため、終端領域４０を形成する際に、ＮＯやＮ２Ｏなどの酸素を含む雰囲気を用いても炭化珪素層１０の酸化が進みにくく新たな炭素空孔Ｖｃは生成されにくい。したがって、ＶｃＮ構造も形成されにくくなり、ＭＯＳＦＥＴ１００の閾値の低下が抑制される。
第１の実施形態の製造方法において、窒素領域６０の形成前に、炭化珪素層１０の表面に、水素プラズマ処理、又は、電子線照射処理を行うことが好ましい。水素プラズマ処理、又は、電子線照射処理により、炭化珪素層１０の表面近傍に、多量の炭素空孔Ｖｃが形成される。
あえて、窒素領域６０の形成前に多量の炭素空孔Ｖｃを形成することで、窒素領域６０の中のＶｃＮＮ構造の量を多くすることができる。ＶｃＮＮ構造の量が多くなると、伝導帯ＣＢの下端、及び、価電子帯ＶＢの上端の凹凸が更に大きくなる。このため、更に、キャリアの有効質量が軽くなる。よって、キャリアの移動度が更に高くなる。
第１の実施形態の製造方法において、窒素領域６０を形成する熱処理の酸素分圧は可能な限り低いことが望ましい。熱処理の際に酸素が存在すると、炭化珪素層１０の表面の酸化が進み、ＶｃＮＮ構造を十分形成できないおそれがある。酸素分圧は０．１ｐｐｍ以下であり、０．０１ｐｐｍ以下であることが好ましい。酸化が進み、酸化膜や酸窒化膜が出来ると、Ｎ２分子が酸化膜や酸窒化膜中に侵入するための高い障壁ができてしまう。また、Ｎ２分子が侵入できたとしても、酸化膜や酸窒化膜中の欠陥、あるいは界面ダングリングボンドから電荷をもらい、簡単に原子状に分解してしまうため、Ｎ２分子としてＶｃに供給することが出来なくなってしまう。つまり、酸化膜や酸窒化膜の形成を抑制することが重要であり、それは、酸素分圧を低減することで実現できる。
第１の実施形態の製造方法では、炭化珪素層１０の表面Ｐ１が露出した状態で、Ｎ２ガス中で高温のアニールを行うことで、励起されたＮ２分子の炭化珪素層１０内部への侵入が促進される。したがって、炭化珪素層１０の中の炭素空孔ＶｃをＶｃＮＮ構造に変えることができる。
第１の実施形態の製造方法において、窒素領域６０のＶｃＮＮ構造の量を多くする観点から、熱処理の際の全圧は、大気圧よりも高いことが好ましい。全圧を大気圧よりも高くすることで、励起されたＮ２分子の炭化珪素層１０内部への侵入が促進される。
以上、第１の実施形態によれば、キャリアの移動度が高く、オン抵抗の低いＭＯＳＦＥＴ１００及びその製造方法が実現される。
（変形例）
図１２は、第１の実施形態の半導体装置の変形例の模式断面図である。変形例のＭＯＳＦＥＴは、終端領域４０を備えない点で、第１の実施形態のＭＯＳＦＥＴ１００と異なる。変形例によれば、窒素領域６０を備えることで、キャリアの移動度が高く、オン抵抗の低いＭＯＳＦＥＴが実現される。
（第２の実施形態）
第２の実施形態の半導体装置は、トレンチゲート型のＭＯＳＦＥＴであること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については一部記述を省略する。
図１３は、第２の実施形態の半導体装置の模式断面図である。第２の実施形態の半導体装置は、ＭＯＳＦＥＴ２００である。ＭＯＳＦＥＴ２００は、ゲート絶縁層及びゲート電極がトレンチ内に設けられたトレンチゲート型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ドレイン領域１２、ドリフト領域１４、ｐウェル領域１６、ソース領域１８、ｐウェルコンタクト領域２０、ゲート絶縁層２８、ゲート電極３０、層間絶縁膜３２、ソース電極３４、ドレイン電極３６、トレンチ５０、窒素領域６０（第１の領域）、及び、終端領域４０（第２の領域）、を備える。
炭化珪素層１０の表面Ｐ１から裏面Ｐ２に向かう方向にトレンチ５０が設けられる。トレンチ５０の内壁面は、例えば、ｍ面、又は、ａ面となっている。
ゲート絶縁層２８は、炭化珪素層１０とゲート電極３０との間に設けられる。ゲート絶縁層２８は、トレンチ５０内のドリフト領域１４、ｐウェル領域１６及びソース領域１８の表面に連続的に形成される。
ゲート電極３０は、トレンチ５０内に設けられる。ゲート電極３０は、ゲート絶縁層２８の上に設けられる。トレンチ５０の側面のソース領域１８とドリフト領域１４とに挟まれるｐウェル領域１６がＭＯＳＦＥＴ２００のチャネル領域として機能する。
窒素領域６０は、炭化珪素層１０の中に設けられる。窒素領域６０は、トレンチ５０の側面及び底面にそって設けられる。
終端領域４０は、窒素領域６０とゲート絶縁層２８との間に設けられる。終端領域４０は、炭化珪素層１０とゲート絶縁層２８との界面近傍に設けられる。
第２の実施形態によれば、窒素領域６０と終端領域４０が存在することにより第１の実施形態と同様の作用及び効果を得ることが可能である。更に、トレンチゲート構造を採用することにより、ＭＯＳＦＥＴの集積度が向上し、ＪＦＥＴ領域がなくなるため、更にオン抵抗を低減することが可能となる。
（第３の実施形態）
第３の実施形態の半導体装置は、ＭＯＳＦＥＴではなく、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔａｎｓｉｓｔｏｒ）あること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図１４は、第３の実施形態の半導体装置の模式断面図である。第３の実施形態の半導体装置はＩＧＢＴ３００である。
ＩＧＢＴ３００は、炭化珪素層１０、コレクタ領域１１２、ドリフト領域１４、ｐウェル領域１６、エミッタ領域１１８、ｐウェルコンタクト領域２０、ゲート絶縁層２８、ゲート電極３０、層間絶縁膜３２、エミッタ電極１３４、コレクタ電極１３６、窒素領域６０（第１の領域）、及び、終端領域４０（第２の領域）、を備える。
コレクタ領域１１２は、例えば、ｐ＋型のＳｉＣである。コレクタ領域１１２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。コレクタ領域１１２のｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。
ドリフト領域１４は、コレクタ領域１１２の上に設けられる。ｐウェル領域１６は、ドリフト領域１４の一部表面に設けられる。ｐウェル領域１６は、ｐ型のＳｉＣである。ｐウェル領域１６は、ＩＧＢＴ３００のチャネル領域として機能する。
エミッタ領域１１８は、ｐウェル領域１６の一部表面に設けられる。エミッタ領域１１８は、ｎ＋型のＳｉＣである。エミッタ領域１１８は、例えば、リン（Ｐ）をｎ型不純物として含む。エミッタ領域１１８のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ以下である。
エミッタ領域１１８の深さは、ｐウェル領域１６の深さよりも浅い。エミッタ領域１１８の深さは、例えば、０．２μｍ以上０．４μｍ以下である。
ウェルコンタクト領域２０は、ｐウェル領域１６の一部表面に設けられる。ウェルコンタクト領域２０は、エミッタ領域１１８の側方に設けられる。ウェルコンタクト領域２０は、ｐ＋型のＳｉＣである。
ゲート絶縁層２８は、ｐウェル領域１６とゲート電極３０との間、ドリフト領域１４とゲート電極３０との間に設けられる。ゲート絶縁層２８は、ＩＧＢＴ３００のゲート絶縁層として機能する。
ゲート電極３０は、ゲート絶縁層２８の上に設けられる。ゲート電極３０と終端領域４０との間に、ゲート絶縁層２８が設けられる。
層間絶縁膜３２は、ゲート電極３０の上に形成される。層間絶縁膜３２は、例えば、酸化シリコン膜である。
エミッタ電極１３４は、エミッタ領域１１８とｐウェルコンタクト領域２０とに電気的に接続される。エミッタ電極１３４は、ｐウェル領域１６に電位を与えるｐウェル電極としても機能する。エミッタ電極１３４は、炭化珪素層１０に接する。
コレクタ電極１３６は、コレクタ領域１１２に電気的に接続される。コレクタ電極１３６は、炭化珪素層１０の裏面Ｐ２の側に設けられる。コレクタ電極１３６は炭化珪素層１０に接する。
窒素領域６０は、炭化珪素層１０の中に設けられる。窒素領域６０は、炭化珪素層１０の表面Ｐ１に隣り合って設けられる。窒素領域６０は、炭化珪素層１０の表面Ｐ１に接する。
終端領域４０は、窒素領域６０とゲート絶縁層２８との間に設けられる。終端領域４０は、炭化珪素層１０とゲート絶縁層２８との界面近傍に設けられる。
第３の実施形態によれば、窒素領域６０と終端領域４０が存在することにより第１の実施形態と同様の作用及び効果を得ることが可能である。したがって、キャリアの移動度が高く、オン抵抗の低いＩＧＢＴ３００及びその製造方法が実現される。
（第４の実施形態）
第４の実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備える駆動装置である。
図１５は、第４の実施形態の駆動装置の模式図である。駆動装置４００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
第４の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、インバータ回路１５０及び駆動装置４００の特性が向上する。
（第５の実施形態）
第５の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図１６は、第５の実施形態の車両の模式図である。第５の実施形態の車両５００は、鉄道車両である。車両５００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両５００の車輪９０が回転する。
第５の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両５００の特性が向上する。
（第６の実施形態）
第６の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図１７は、第６の実施形態の車両の模式図である。第６の実施形態の車両６００は、自動車である。車両６００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両６００の車輪９０が回転する。
第６の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両６００の特性が向上する。
（第７の実施形態）
第７の実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
図１８は、第７の実施形態の昇降機（エレベータ）の模式図である。第７の実施形態の昇降機７００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
第７の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、昇降機７００の特性が向上する。
以上、第１の実施形態では、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
また、第１ないし第３の実施形態では電子をキャリアとするトランジスタ構造を例に説明したが、例えば、チャネル領域の炭化珪素層をｎ型として、正孔をキャリアとするトランジスタ構造に本発明を適用することも可能である。正孔をキャリアとする場合も、ＶｃＮＮ構造による局在状態の低減、及び、伝導帯ＣＢの下端、及び、価電子帯ＶＢの上端の凹凸の増大により、正孔の移動度が向上する。
また、第５ないし７の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
２８ ゲート絶縁層
３０ ゲート電極
４０ 終端領域（第２の領域）
６０ 窒素領域（第１の領域、領域）
１００ ＭＯＳＦＥＴ（半導体装置）
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＩＧＢＴ（半導体装置）

Claims (15)

  1. 炭化珪素層と、
    ゲート電極と、
    前記炭化珪素層と前記ゲート電極との間に設けられたゲート絶縁層と、
    前記炭化珪素層の中に設けられ、窒素（Ｎ）を含有する第１の領域と、
    前記第１の領域と前記ゲート絶縁層との間に設けられ、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）、水素（Ｈ）、重水素（Ｄ）、フッ素（Ｆ）から成る群から選ばれる少なくとも一つの元素を含有する第２の領域と、
    を備え、
    前記第１の領域に、２個のシリコン原子と結合する第１の窒素原子と、前記第１の窒素原子と結合し２個のシリコン原子と結合する第２の窒素原子と、を有する半導体装置。
  2. 炭化珪素層と、
    ゲート電極と、
    前記炭化珪素層と前記ゲート電極との間に設けられたゲート絶縁層と、
    前記炭化珪素層の中に設けられ、窒素（Ｎ）を含有する第１の領域と、
    前記第１の領域と前記ゲート絶縁層との間に設けられ、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）、水素（Ｈ）、重水素（Ｄ）、フッ素（Ｆ）から成る群から選ばれる少なくとも一つの元素を含有する第２の領域と、
    を備え、
    前記第１の領域の中の２個の窒素原子が炭化珪素格子の炭素位置に存在する半導体装置。
  3. 前記第１の領域の窒素のピーク濃度が１×１０１７ｃｍ−３以上１×１０２２ｃｍ−３以下である請求項１又は請求項２記載の半導体装置。
  4. 前記第１の領域の窒素の濃度分布の半値幅が１．５ｎｍ以上５ｎｍ以下である請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第２の領域の前記元素のピーク濃度が１×１０１８ｃｍ−３以上１×１０２３ｃｍ−３以下である請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第１の領域の窒素の濃度分布のピーク位置と前記第２の領域の前記元素の濃度分布のピーク位置との間の距離が１０ｎｍ以下である請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記第１の領域はｐ型の炭化珪素である請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記ゲート絶縁層は酸化シリコンである請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 第１の面と第２の面とを有する炭化珪素層と、
    ゲート電極と、
    前記第１の面と前記ゲート電極との間に設けられたゲート絶縁層と、
    前記炭化珪素層の中に前記第１の面に隣り合って設けられ、窒素（Ｎ）を含有し、２個のシリコン原子と結合する第１の窒素原子と、前記第１の窒素原子と結合し２個のシリコン原子と結合する第２の窒素原子と、を有する領域と、
    を備える半導体装置。
  10. 前記領域の窒素のピーク濃度が１×１０１７ｃｍ−３以上１×１０２２ｃｍ−３以下である請求項９記載の半導体装置。
  11. 請求項１ないし請求項１０いずれか一項記載の半導体装置を備えるインバータ回路。
  12. 請求項１ないし請求項１０いずれか一項記載の半導体装置を備える駆動装置。
  13. 請求項１ないし請求項１０いずれか一項記載の半導体装置を備える車両。
  14. 請求項１ないし請求項１０いずれか一項記載の半導体装置を備える昇降機。
  15. 表面が露出した炭化珪素層に対し、水素プラズマ処理又は電子線照射を行い、
    前記水素プラズマ処理又は前記電子線照射を行った後に、前記表面が露出した前記炭化珪素層に対し、酸素分圧が０．１ｐｐｍ以下のＮ２ガス中で１３００℃以上１４００℃以下の熱処理を行い、窒素を含む第１の領域を形成し、
    前記熱処理の後、前記炭化珪素層の上にゲート絶縁層を形成し、
    前記ゲート絶縁層と前記第１の領域の間に、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）、水素（Ｈ）、重水素（Ｄ）、フッ素（Ｆ）から成る群から選ばれる少なくとも一つの元素を含有する第２の領域を、１２５０℃以上の温度で形成し、
    前記ゲート絶縁層の上にゲート電極を形成する半導体装置の製造方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6862384B2 (ja) * 2018-03-21 2021-04-21 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7196458B2 (ja) * 2018-08-13 2022-12-27 富士電機株式会社 絶縁ゲート型半導体装置の製造方法
KR102746860B1 (ko) 2019-11-06 2024-12-30 삼성전자주식회사 반도체 장치 및 그 제조방법
JP7653901B2 (ja) 2021-11-24 2025-03-31 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
EP4246591B1 (en) * 2022-03-15 2024-07-31 Hitachi Energy Ltd Manufacturing method and power semiconductor device
EP4513567B1 (en) * 2023-08-21 2025-08-13 Hitachi Energy Ltd Method for producing a silicon carbide semiconductor device and semiconductor device
US20250113568A1 (en) * 2023-09-29 2025-04-03 Globalfoundries U.S. Inc. Silicon carbide channel with capping semiconductor having higher charge carrier mobility

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7394070B2 (en) * 2004-12-27 2008-07-01 Hitachi High-Technologies Corporation Method and apparatus for inspecting patterns
US7250311B2 (en) * 2005-02-23 2007-07-31 International Business Machines Corporation Wirebond crack sensor for low-k die
JP2007305739A (ja) * 2006-05-10 2007-11-22 Nec Electronics Corp 半導体装置
JP2008021864A (ja) * 2006-07-13 2008-01-31 Nec Electronics Corp 半導体装置
US20080203388A1 (en) * 2007-02-28 2008-08-28 Jun He Apparatus and method for detection of edge damages
US8159254B2 (en) * 2008-02-13 2012-04-17 Infineon Technolgies Ag Crack sensors for semiconductor devices
US20110221460A1 (en) * 2010-03-10 2011-09-15 Heinrich Trebo Integrated Circuit Arrangement Having a Defect Sensor
JP5524103B2 (ja) * 2011-02-07 2014-06-18 株式会社東芝 半導体装置
JP2012243910A (ja) * 2011-05-18 2012-12-10 Elpida Memory Inc 半導体チップのクラックのチェックテスト構造を有する半導体装置
US8796686B2 (en) * 2011-08-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits with leakage current test structure
JP5953974B2 (ja) * 2011-09-15 2016-07-20 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
US9006739B2 (en) * 2012-04-17 2015-04-14 International Business Machines Corporation Semiconductor test and monitoring structure to detect boundaries of safe effective modulus
KR101949503B1 (ko) * 2012-04-18 2019-02-18 에스케이하이닉스 주식회사 적층형 반도체 장치, 그 제조 방법 및 테스트 방법
US20180347035A1 (en) * 2012-06-12 2018-12-06 Lam Research Corporation Conformal deposition of silicon carbide films using heterogeneous precursor interaction
JP5608840B1 (ja) * 2012-12-27 2014-10-15 パナソニック株式会社 炭化珪素半導体装置およびその製造方法
US8994148B2 (en) * 2013-02-19 2015-03-31 Infineon Technologies Ag Device bond pads over process control monitor structures in a semiconductor die
TW201513242A (zh) * 2013-09-02 2015-04-01 畢歐特羅尼克歐洲股份及有限兩合公司 晶片及晶片製造方法
JP6168945B2 (ja) * 2013-09-20 2017-07-26 株式会社東芝 半導体装置およびその製造方法
KR20150046476A (ko) * 2013-10-22 2015-04-30 삼성전자주식회사 반도체 장치, 반도체 장치의 테스트 구조 및 반도체 장치의 테스트 방법
JP5763154B2 (ja) 2013-11-20 2015-08-12 株式会社東芝 半導体素子及びその製造方法
US9287184B2 (en) * 2013-12-13 2016-03-15 Micron Technology, Inc. Apparatuses and methods for die seal crack detection
JP2015142034A (ja) * 2014-01-29 2015-08-03 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6189261B2 (ja) * 2014-07-07 2017-08-30 株式会社東芝 半導体装置およびその製造方法
JP6301795B2 (ja) * 2014-09-19 2018-03-28 株式会社東芝 半導体装置
JP6305294B2 (ja) * 2014-09-19 2018-04-04 株式会社東芝 半導体装置及びその製造方法
US9607123B2 (en) * 2015-01-16 2017-03-28 United Microelectronics Corp. Method for performing deep n-typed well-correlated (DNW-correlated) antenna rule check of integrated circuit and semiconductor structure complying with DNW-correlated antenna rule
JP6505466B2 (ja) * 2015-02-24 2019-04-24 株式会社東芝 半導体装置及びその製造方法
JP2016157762A (ja) * 2015-02-24 2016-09-01 株式会社東芝 半導体装置及びその製造方法
JP6552951B2 (ja) * 2015-03-24 2019-07-31 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両及び、昇降機
US9950898B2 (en) * 2015-03-24 2018-04-24 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, driving device, vehicle, and elevator
JP6072122B2 (ja) 2015-04-03 2017-02-01 株式会社東芝 半導体素子
US9741667B2 (en) * 2015-04-10 2017-08-22 Avago Technologies General Ip (Singapore) Pte. Ltd. Integrated circuit with die edge assurance structure
JP6641814B2 (ja) * 2015-09-11 2020-02-05 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP6481582B2 (ja) * 2015-10-13 2019-03-13 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
JP6561759B2 (ja) * 2015-10-19 2019-08-21 富士電機株式会社 半導体装置および半導体装置の製造方法
KR20170051085A (ko) * 2015-11-02 2017-05-11 삼성전자주식회사 3차원 크랙 검출 구조물을 포함하는 반도체 장치 및 크랙 검출 방법
JP6444914B2 (ja) * 2016-03-02 2018-12-26 東芝メモリ株式会社 半導体装置
US9882064B2 (en) * 2016-03-10 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Transistor and electronic device
JP6786824B2 (ja) * 2016-03-14 2020-11-18 富士電機株式会社 半導体装置及びその製造方法
KR102518427B1 (ko) * 2016-03-14 2023-04-05 삼성디스플레이 주식회사 표시 장치
JP6470214B2 (ja) * 2016-03-16 2019-02-13 株式会社東芝 半導体装置
JP6667809B2 (ja) * 2016-05-30 2020-03-18 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP6602263B2 (ja) * 2016-05-30 2019-11-06 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP6606020B2 (ja) * 2016-06-15 2019-11-13 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP6692265B2 (ja) * 2016-09-16 2020-05-13 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP6871562B2 (ja) * 2016-11-16 2021-05-12 富士電機株式会社 炭化珪素半導体素子およびその製造方法
US9837270B1 (en) * 2016-12-16 2017-12-05 Lam Research Corporation Densification of silicon carbide film using remote plasma treatment
US20180233574A1 (en) * 2017-02-10 2018-08-16 Purdue Research Foundation Silicon carbide power transistor apparatus and method of producing same
JP2018186140A (ja) * 2017-04-24 2018-11-22 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US10163831B2 (en) * 2017-04-26 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with post passivation structure and fabrication method therefor
JP6367434B2 (ja) 2017-06-21 2018-08-01 株式会社東芝 半導体装置およびその製造方法
EP3425664A1 (en) * 2017-07-07 2019-01-09 Nxp B.V. Integrated circuit with a seal ring
JP6776204B2 (ja) * 2017-08-25 2020-10-28 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP6861365B2 (ja) * 2017-08-29 2021-04-21 パナソニックＩｐマネジメント株式会社 炭化珪素半導体装置およびその製造方法
JP6773629B2 (ja) * 2017-11-22 2020-10-21 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、昇降機、電源回路、及び、コンピュータ
KR102403730B1 (ko) * 2018-01-22 2022-05-30 삼성전자주식회사 반도체 칩 및 이를 포함하는 반도체 패키지
KR102475495B1 (ko) * 2018-01-29 2022-12-07 삼성전자주식회사 반도체 장치
US20190250208A1 (en) * 2018-02-09 2019-08-15 Qualcomm Incorporated Apparatus and method for detecting damage to an integrated circuit
JP6862384B2 (ja) * 2018-03-21 2021-04-21 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

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