JP6911893B2

JP6911893B2 - Image sensor and image sensor

Info

Publication number: JP6911893B2
Application number: JP2019156291A
Authority: JP
Inventors: 貴文駒場
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 2017-10-27
Filing date: 2019-08-29
Publication date: 2021-07-28
Anticipated expiration: 2032-03-01
Also published as: JP2020014224A

Description

本発明は、撮像素子及び撮像装置に関する。 The present invention relates to an image pickup device and an image pickup apparatus.

特許文献１に記載の撮像装置は、１フレーム期間内で複数回画素部から読み出した撮像信号をＮチャンネル並列に出力する。フレームメモリはこの撮像信号を複数フレーム分蓄積する。フレーム加算回路はフレームメモリから読み出した複数フレームの信号を加算して、規格の１フレーム分の信号を作成する。 The image pickup apparatus described in Patent Document 1 outputs an image pickup signal read from a pixel unit a plurality of times within one frame period in parallel with N channels. The frame memory stores this imaging signal for a plurality of frames. The frame addition circuit adds the signals of a plurality of frames read from the frame memory to create a signal for one frame of the standard.

特開２００９−２３９３９８号公報JP-A-2009-239398

しかしながら、デジタル値に変換された画素データにより加算する方法においては、画像信号をＡ／Ｄ変換する際に発生する変換誤差をそのまま含んで加算が行われることになる。 However, in the method of adding with the pixel data converted into the digital value, the addition is performed including the conversion error generated when the image signal is A / D converted as it is.

本発明の撮像素子は、複数の画素と、前記複数の画素のうち、少なくとも第１画素と第２画素とに接続される第１信号線と、前記複数の画素のうち、少なくとも第３画素と第４画素とに接続される第２信号線と、前記第１信号線に接続され、前記第１画素からの信号を保持する第１保持部と前記第２画素からの信号を保持する第２保持部とを有する第１保持回路と、前記第２信号線に接続され、前記第３画素からの信号を保持する第３保持部と前記第４画素からの信号を保持する第４保持部とを有する第２保持回路と、入力された信号をデジタル信号に変換するために用いられる複数のコンパレータと、前記第１保持回路と前記複数のコンパレータのうち第１コンパレータとの間を電気的に接続するスイッチを有する第１接続部と、前記第２保持回路と前記複数のコンパレータのうち第２コンパレータとの間を電気的に接続するスイッチを有する第２接続部と、を備える。 The image pickup device of the present invention includes a plurality of pixels, a first signal line connected to at least the first pixel and the second pixel of the plurality of pixels, and at least the third pixel of the plurality of pixels. the holding and the second signal line connected to the fourth pixel, the signal from the connected to the first signal line, before Symbol the second pixel and the first holding portion for holding the signal from the first pixel A first holding circuit having two holding units , a third holding unit connected to the second signal line and holding a signal from the third pixel, and a fourth holding unit that holds a signal from the fourth pixel. a second holding circuit having bets, and a plurality of comparators used to convert the input signal into a digital signal, during the electrically the first comparator of the first holding circuit and said plurality of comparators A first connection portion having a switch to be connected and a second connection portion having a switch for electrically connecting the second holding circuit and the second comparator among the plurality of comparators are provided.

また、本発明の撮像素子は、前記第１保持回路は、前記第１画素と前記第１保持部とを電気的に接続する第１スイッチと、前記第２画素と前記第２保持部とを電気的に接続する第２スイッチと、を有し、前記第２保持回路は、前記第３画素と前記第３保持部とを電気的に接続する第３スイッチと、前記第４画素と前記第４保持部とを電気的に接続する第４スイッチと、を有する。 Further, in the image pickup device of the present invention, the first holding circuit includes a first switch that electrically connects the first pixel and the first holding portion, and the second pixel and the second holding portion. possess a second switch for electrically connecting the said second holding circuit, a third switch electrically connects the third pixel and the third holding unit, the said fourth pixel first It has a fourth switch that electrically connects the four holding portions .

また、本発明の撮像素子は、前記第１画素及び前記第２画素に接続される信号線と、前記第１画素に接続され、前記第１画素を制御するための第１制御信号が出力される第１制御線と、前記第２画素に接続され、前記第２画素を制御するための第２制御信号が出力される前記第１制御線とは異なる第２制御線と、を備える。
また、本発明の撮像素子は、前記第１制御線は、前記第３画素に接続され、前記第３画素を制御するための前記第１制御信号が出力され、前記第２制御線は、前記第４画素に接続され、前記第４画素を制御するための前記第２制御信号が出力される。 The imaging device of the present invention, a signal line is pre SL connected to the first pixel and the second pixel are connected to the first pixel, the first control signal for controlling the first pixel is output The first control line is provided, and a second control line that is connected to the second pixel and is different from the first control line that outputs a second control signal for controlling the second pixel.
Further, in the image pickup device of the present invention, the first control line is connected to the third pixel, the first control signal for controlling the third pixel is output, and the second control line is the same. It is connected to the fourth pixel, and the second control signal for controlling the fourth pixel is output.

また、本発明の撮像素子は、前記第１画素は、光を電荷に変換する第１光電変換部と、前記第１制御線に接続され、前記第１光電変換部の電荷を転送する第１転送部と、を有し、前記第２画素は、光を電荷に変換する第２光電変換部と、前記第２制御線に接続され、前記第２光電変換部の電荷を転送する第２転送部と、を有し、前記第３画素は、光を電荷に変換する第３光電変換部と、前記第１制御線に接続され、前記第３光電変換部の電荷を転送する第３転送部と、を有し、前記第４画素は、光を電荷に変換する第４光電変換部と、前記第２制御線に接続され、前記第４光電変換部の電荷を転送する第４転送部と、を有する。 Further, in the image pickup device of the present invention, the first pixel is connected to a first photoelectric conversion unit that converts light into an electric charge and the first control line, and the electric charge of the first photoelectric conversion unit is transferred. The second transfer unit has a transfer unit, and the second pixel is connected to a second photoelectric conversion unit that converts light into electric charges and the second control line, and transfers the electric charge of the second photoelectric conversion unit. possess a part, the said third pixel, and the third photoelectric conversion unit that converts light into electric charge, which is connected to the first control line, a third transfer unit for transferring the third photoelectric conversion unit charge The fourth pixel has a fourth photoelectric conversion unit that converts light into an electric charge, and a fourth transfer unit that is connected to the second control line and transfers the electric charge of the fourth photoelectric conversion unit. Have .

また、本発明の撮像素子は、前記第２制御信号は、前記第１制御信号が前記第１制御線に出力されるタイミングとは異なるタイミングで前記第２制御線に出力される。 Further, in the image pickup device of the present invention, the second control signal is output to the second control line at a timing different from the timing at which the first control signal is output to the first control line.

また、本発明の撮像素子は、前記第１保持部は、第１容量素子を有し、前記第２保持部は、第２容量素子を有し、前記第３保持部は、第３容量素子を有し、前記第４保持部は、第４容量素子を有する。 The imaging device of the present invention, the first holding portion has a first capacitive element, the second holding unit may have a second capacitive element, the third holding unit, the third capacitive element The fourth holding portion has a fourth capacitance element .

また、本発明の撮像素子は、前記第２容量素子は、前記第１容量素子とは異なる容量を有し、前記第４容量素子は、前記第３容量素子とは異なる容量を有する。 The imaging device of the present invention, the second capacitive element is to have a different capacity from that of the first capacitive element, said fourth capacitive element has a different capacity from that of the third capacitive element.

また、本発明の撮像素子は、前記第１保持回路と前記第１コンパレータとの間に配置され、入力された信号を増幅する第１増幅部と、前記第２保持回路と前記第２コンパレータとの間に配置され、入力された信号を増幅する第２増幅部と、を備え、前記第１コンパレータは、前記第１増幅部から出力された信号が入力され、前記第２コンパレータは、前記第２増幅部から出力された信号が入力される。 Further, the image pickup element of the present invention includes a first amplification unit which is arranged between the first holding circuit and the first comparator and amplifies an input signal, and the second holding circuit and the second comparator. disposed between, and a second amplifier for amplifying an input signal, wherein the first comparator, a signal output from the first amplifying portion is input, the second comparator, the first 2 The signal output from the amplification unit is input .

また、本発明の撮像装置は、上述した撮像素子のうちのいずれかを備える。 Further, the image pickup device of the present invention includes any of the above-mentioned image pickup devices.

本発明の第１の実施形態に係わるＡ／Ｄ変換回路（ＡＤＣ）の構成を示す図である。It is a figure which shows the structure of the A / D conversion circuit (ADC) which concerns on 1st Embodiment of this invention. 重み付け加算動作なしの場合の動作を説明するためのタイムチャートである。It is a time chart for demonstrating the operation when there is no weighting addition operation. 重み付け加算動作あり場合の動作を説明するためのタイムチャートである。It is a time chart for demonstrating the operation when there is a weighting addition operation. 本発明の第２の実施形態に係わるＡ／Ｄ変換回路の構成を示す図である。It is a figure which shows the structure of the A / D conversion circuit which concerns on the 2nd Embodiment of this invention. 図４に示すＡＤＣ１２Ａの動作（重み付け加算ありの動作）を説明するためのタイムチャートである。It is a time chart for demonstrating the operation (operation with weighting addition) of ADC12A shown in FIG. 図４に示すＡＤＣ１２Ａの動作（重み付け加算なし動作）を説明するためのタイムチャートである。It is a time chart for demonstrating the operation (the operation without weighting addition) of the ADC 12A shown in FIG. 本発明の第３の実施形態に係わるＡ／Ｄ変換回路の構成を示す図である。It is a figure which shows the structure of the A / D conversion circuit which concerns on 3rd Embodiment of this invention. 図７に示すＡＤＣ１２Ｂの動作を説明するためのタイムチャートである。It is a time chart for demonstrating the operation of ADC12B shown in FIG. 固体撮像装置の例を示す図である。It is a figure which shows the example of the solid-state image sensor. 画素回路の構成を示す図である。It is a figure which shows the structure of a pixel circuit. 通常のＡ／Ｄ変換回路の構成を示す図である。It is a figure which shows the structure of a normal A / D conversion circuit.

以下、本発明の実施の形態を添付図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

［第１の実施形態］
（画素回路についての説明）
最初に、ＣＭＯＳ型固体撮像装置内の画素部を構成する画素ＰＸについて簡単に説明する。図１０は、画素回路の構成を示す図であり、１つの画素ＰＸ、垂直信号線ＶＬ、及び定電流源ＴＤを示す回路図である。
図１０に示す画素回路は、光電変換部としてのフォトダイオードＰＤと、電荷を受け取って電荷を電圧に変換する電荷電圧変換部としてのフローティングディフュージョンＦＤと、フローティングディフュージョンＦＤの電位をリセットするリセットトランジスタＲＳＴと、フローティングディフュージョンＦＤの電位に応じた信号を垂直信号線ＶＬに供給する選択トランジスタＳＥＬと、フォトダイオードＰＤからフローティングディフュージョンＦＤに電荷を転送する電荷転送部としての転送トランジスタＴＸと、フローティングディフュージョンＦＤの電位に応じた信号を出力する増幅部としての増幅トランジスタＳＦとを有している。 [First Embodiment]
(Explanation of pixel circuit)
First, the pixel PX constituting the pixel portion in the CMOS type solid-state image sensor will be briefly described. FIG. 10 is a diagram showing a configuration of a pixel circuit, and is a circuit diagram showing one pixel PX, a vertical signal line VL, and a constant current source TD.
The pixel circuit shown in FIG. 10 includes a photodiode PD as a photoelectric conversion unit, a floating diffusion FD as a charge-voltage conversion unit that receives a charge and converts the charge into a voltage, and a reset transistor RST that resets the potential of the floating diffusion FD. A selection transistor SEL that supplies a signal corresponding to the potential of the floating diffusion FD to the vertical signal line VL, a transfer transistor TX as a charge transfer unit that transfers charges from the photodiode PD to the floating diffusion FD, and a floating diffusion FD. It has an amplification transistor SF as an amplification unit that outputs a signal corresponding to a potential.

図１０において、ＶＤＤは電源電位である。なお、画素ＰＸのトランジスタＳＦ，ＴＸ，ＲＳＴ，ＳＥＬは、全てｎＭＯＳトランジスタである。転送トランジスタＴＸのゲートは行毎に共通に接続され、そこには、転送トランジスタＴＸを制御する制御信号φＴＸが垂直走査回路３から供給される。リセットトランジスタＲＳＴのゲートは行毎に共通に接続され、そこには、リセットトランジスタＲＳＴを制御する制御信号φＲＳＴが垂直走査回路３（図９を参照）から供給される。選択トランジスタＳＥＬのゲートは行毎に共通に接続され、そこには、選択トランジスタＳＥＬを制御する制御信号φＳＥＬが垂直走査回路３から供給される。 In FIG. 10, VDD is the power supply potential. The transistors SF, TX, RST, and SEL of the pixel PX are all nMOS transistors. The gate of the transfer transistor TX is commonly connected for each row, and the control signal φTX for controlling the transfer transistor TX is supplied from the vertical scanning circuit 3 to the gate. The gates of the reset transistor RST are commonly connected row by row, to which the control signal φRST for controlling the reset transistor RST is supplied from the vertical scanning circuit 3 (see FIG. 9). The gate of the selection transistor SEL is commonly connected for each row, and the control signal φSEL for controlling the selection transistor SEL is supplied from the vertical scanning circuit 3 to the gate.

各画素ＰＸのフォトダイオードＰＤは、入射光の光量（被写体光）に応じて信号電荷を生成する。各画素ＰＸの転送トランジスタＴＸは、制御信号φＴＸのハイレベル期間にオンし、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。
リセットトランジスタＲＳＴは、制御信号φＲＳＴのハイレベル期間（電源電位ＶＤＤの期間）にオンし、フローティングディフュージョンＦＤをリセットする。 The photodiode PD of each pixel PX generates a signal charge according to the amount of incident light (subject light). The transfer transistor TX of each pixel PX is turned on during the high level period of the control signal φTX to transfer the charge of the photodiode PD to the floating diffusion FD.
The reset transistor RST is turned on during the high level period of the control signal φRST (the period of the power supply potential VDD) to reset the floating diffusion FD.

増幅トランジスタＳＦは、そのドレインが電源電位ＶＤＤに接続され、そのゲートがフローティングディフュージョンＦＤに接続され、そのソースが選択トランジスタＳＥＬのドレインに接続されている。選択トランジスタＳＥＬのソースは、垂直信号線ＶＬに接続されている。定電流源ＴＤは、垂直信号線ＶＬに対応する画素ＰＸの選択トランジスタＳＥＬがオンされたときに、当該垂直信号線ＶＬに電流を流す。 The drain of the amplification transistor SF is connected to the power supply potential VDD, its gate is connected to the floating diffusion FD, and its source is connected to the drain of the selection transistor SEL. The source of the selection transistor SEL is connected to the vertical signal line VL. The constant current source TD causes a current to flow through the vertical signal line VL when the selection transistor SEL of the pixel PX corresponding to the vertical signal line VL is turned on.

各画素ＰＸの増幅トランジスタＳＦは、フローティングディフュージョンＦＤの電圧値に応じて、選択トランジスタＳＥＬを介して垂直信号線ＶＬに電圧を出力する。選択トランジスタＳＥＬは、制御信号φＳＥＬのハイレベル期間にオンし、増幅トランジスタＳＦのソースを垂直信号線ＶＬに接続する。 The amplification transistor SF of each pixel PX outputs a voltage to the vertical signal line VL via the selection transistor SEL according to the voltage value of the floating diffusion FD. The selection transistor SEL is turned on during the high level period of the control signal φSEL and connects the source of the amplification transistor SF to the vertical signal line VL.

（第１実施形態のＡ／Ｄ変換回路の概要の説明）
最初に、第１実施形態のＡ／Ｄ変換回路（ＡＤＣ１２）の概要について説明する。
図１は、本発明の実施形態に係わるＡ／Ｄ変換回路の構成を示す図である。この図１に示す回路は、ＰＧＡ１１の後段に積分型のＡＤＣ１２Ｃが接続されて構成されており、このＰＧＡ１１とＡＤＣ１２とは、図９に示す固体撮像装置１において、各列の垂直信号線ＶＬごとに設けられるものである。 (Explanation of Outline of A / D Conversion Circuit of First Embodiment)
First, the outline of the A / D conversion circuit (ADC12) of the first embodiment will be described.
FIG. 1 is a diagram showing a configuration of an A / D conversion circuit according to an embodiment of the present invention. The circuit shown in FIG. 1 is configured by connecting an integral type ADC 12C to the subsequent stage of the PGA 11, and the PGA 11 and the ADC 12 are connected to each of the vertical signal lines VL of each row in the solid-state image sensor 1 shown in FIG. It is provided in.

このＰＧＡ１１およびＡＤＣ１２は、制御部２１によりその動作が制御される。この制御部２１は、ＰＧＡ１１およびＡＤＣ１２内の各スイッチのオン／オフ（接続／開放）（すなわち、導通状態と非導通状態との切り替え）を制御し、また、ＡＤＣ１２内で使用される各信号（ＶＲＴ，ＶＲＢ，ＶＲＡＭＰ等）を供給する。また、制御部２１では、ＡＤＣ１２内で行われるコース変換の処理動作を制御するコース変換制御部２２と、ファイン変換の処理動作を制御するファイン変換制御部２３を備えている。 The operation of the PGA 11 and the ADC 12 is controlled by the control unit 21. The control unit 21 controls on / off (connection / opening) (that is, switching between a conductive state and a non-conducting state) of each switch in the PGA 11 and the ADC 12, and each signal used in the ADC 12 (that is, switching between the conductive state and the non-conducting state). VRT, VRB, VRAMP, etc.) are supplied. Further, the control unit 21 includes a course conversion control unit 22 that controls the processing operation of the course conversion performed in the ADC 12, and a fine conversion control unit 23 that controls the processing operation of the fine conversion.

また、制御部２１は、コース変換やファイン変換処理を行う際に使用されるカウンタ２４と、Ａ／Ｄ変換結果のデジタルデータを保持するレジズタ等を備えている。なお、カウンタ２４は、画素信号を１４ビットの分解能でデジタル値に変換する際に、コース変換で使用する上位３ビットの値を計数するための３ビットカウンタ２４Ａと、ファイン変換で使用する下位１２ビットの値を計数するための１２ビットカウンタ２４Ｂとを備えている（コース変換およびファイン変換については後述する）。 Further, the control unit 21 includes a counter 24 used when performing course conversion and fine conversion processing, a register that holds digital data of the A / D conversion result, and the like. The counter 24 is a 3-bit counter 24A for counting the value of the upper 3 bits used in the course conversion when converting the pixel signal into a digital value with a resolution of 14 bits, and the lower 12 used in the fine conversion. It is provided with a 12-bit counter 24B for counting bit values (course conversion and fine conversion will be described later).

この図１に示すＡＤＣ１２は、図１１に示す通常のＡＤＣ１２Ｃと比較して、コンデンサＣ１〜Ｃ４に対してスイッチＳ９、Ｓ１０，Ｓ１１，Ｓ１２，Ｓ１３を新たに追加した点が構成上異なる。また、ノードＶｃｍにスイッチＳ１３を追加し、ノードＶｃｍとノードＶｃｍ’とを選択的に接続可能にした点が、構成上異なる。他の構成は、図１１に示すＡＤＣ１２Ｃと同様である。このため、対応する構成には同一の符号を付している。
なお、図１に示すＡＤＣ１２において、スイッチＳ９、Ｓ１０，Ｓ１１，Ｓ１２，Ｓ１３の全てを定常的にオン（接続）にした状態においては、図１に示すＡＤＣ１２と、図１１に示す通常のＡＤＣ１２Ｃとは、結果的に同様の構成（重み付け加算なしのＡＤＣの構成）となり、また、動作についても同様となる。 The ADC 12 shown in FIG. 1 is different from the ordinary ADC 12C shown in FIG. 11 in that switches S9, S10, S11, S12, and S13 are newly added to the capacitors C1 to C4. Further, the configuration is different in that the switch S13 is added to the node Vcm so that the node Vcm and the node Vcm'can be selectively connected. Other configurations are the same as the ADC 12C shown in FIG. Therefore, the corresponding configurations are designated by the same reference numerals.
In the ADC 12 shown in FIG. 1, when all of the switches S9, S10, S11, S12, and S13 are constantly turned on (connected), the ADC 12 shown in FIG. 1 and the normal ADC 12C shown in FIG. 11 are used. As a result, the same configuration (ADC configuration without weighting addition) is obtained, and the operation is also the same.

上記スイッチＳ９は、画素信号Ｓｉｇ１をコンデンサＣ１に保持するためのスイッチであり、スイッチＳ１０およびＳ１１は、画素信号Ｓｉｇ２をコンデンサＣ２およびＣ３に保持するためのスイッチであり、スイッチＳ１２は、画素信号Ｓｉｇ３をコンデンサＣ４に保持するためのスイッチである。例えば、画素信号Ｓｉｇ１がノードＶｃｍに入力された状態において、スイッチＳ９をオンにすると（ただしスイッチＳ１０，Ｓ１１，Ｓ１２，Ｓ１３はオフ（開放）状態）、このスイッチＳ９を通して、画素信号Ｓｉｇ１によりコンデンサＣ１に電荷が充電され、このコンデンサＣ１に画素信号Ｓｉｇ１が保持される。 The switch S9 is a switch for holding the pixel signal Sig1 in the capacitor C1, the switches S10 and S11 are switches for holding the pixel signal Sig2 in the capacitors C2 and C3, and the switch S12 is a switch for holding the pixel signal Sig3 in the capacitor C1. Is a switch for holding the capacitor C4. For example, when the switch S9 is turned on (however, the switches S10, S11, S12, and S13 are in the off (open) state) while the pixel signal Sig1 is input to the node Vcm, the capacitor C1 is transmitted by the pixel signal Sig1 through the switch S9. Is charged with charge, and the pixel signal Sigma1 is held in the capacitor C1.

そして、このコンデンサＣ１，Ｃ２，Ｃ３，Ｃ４を信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３によりそれぞれ順に充電した後に、スイッチＳ９〜Ｓ１２を同時にオンし（ただしスイッチＳ１３はオフ）、ノードＶｃｍ上に電位を発生させることにより、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３の重み付け加算を行う。このときの重み付けの割合は、コンデンサＣ１、コンデンサＣ２＋Ｃ３、コンデンサＣ４の静電容量比で決まる。 Then, after charging the capacitors C1, C2, C3, and C4 in order by the signals Sig1, Sig2, and Sig3, the switches S9 to S12 are turned on at the same time (however, the switch S13 is turned off) to generate an electric potential on the node Vcm. Therefore, the signals Sig1, Sig2, and Sig3 are weighted and added. The weighting ratio at this time is determined by the capacitance ratio of the capacitor C1, the capacitor C2 + C3, and the capacitor C4.

ここで、コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４の静電容量をＣ１，Ｃ２，Ｃ３，Ｃ４とし、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３の電圧レベルをＳｉｇ１，Ｓｉｇ２，Ｓｉｇ３とする。そうすると、この例では、信号Ｓｉｇ１に対して、コンデンサＣ１に保持される電荷Ｑ１は、
Ｑ１＝Ｃ１×Ｓｉｇ１、となる。
信号Ｓｉｇ２に対して、コンデンサＣ２およびＣ３に保持される電荷Ｑ２は、コンデンサＣ２およびＣ３が並列接続されているため、
Ｑ２＝（Ｃ２＋Ｃ３）×Ｓｉｇ２、となる。
信号Ｓｉｇ３に対して、コンデンサＣ４に保持される電荷Ｑ３は、
Ｑ３＝Ｃ４×Ｓｉｇ２、となる。 Here, the capacitances of the capacitors C1, C2, C3 and C4 are C1, C2, C3 and C4, and the voltage levels of the signals Sig1, Sig2 and Sig3 are Sig1, Sig2 and Sig3. Then, in this example, with respect to the signal Sigma1, the charge Q1 held in the capacitor C1 is
Q1 = C1 × Sig1.
The charge Q2 held in the capacitors C2 and C3 with respect to the signal Sigma 2 is because the capacitors C2 and C3 are connected in parallel.
Q2 = (C2 + C3) × Sig2.
With respect to the signal Sig3, the charge Q3 held in the capacitor C4 is
Q3 = C4 × Sig2.

従って、コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４に保持されている電荷の合計Ｑｔｏｔａｌは、
Ｑｔｏｔａｌ＝Ｃ１×Ｓｉｇ１＋（Ｃ２＋Ｃ３）×Ｓｉｇ２＋Ｃ４×Ｓｉｇ３、
となる。
また、コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４の合計容量Ｃｔｏｔａｌは、コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４が並列接続されているため、
Ｃｔｏｔａｌ＝Ｃ１＋（Ｃ２＋Ｃ３）＋Ｃ４、となる。 Therefore, the total Qtotal of the charges held in the capacitors C1, C2, C3, and C4 is
Qtotal = C1 x Sig1 + (C2 + C3) x Sig2 + C4 x Sig3,
Will be.
Further, the total capacitance Total of the capacitors C1, C2, C3 and C4 is such that the capacitors C1, C2, C3 and C4 are connected in parallel.
Total = C1 + (C2 + C3) + C4.

従って、スイッチＳ９，Ｓ１０，Ｓ１１、およびＳ１２を同時にオンにし、スイッチＳ１３をオフにした場合のノードＶｃｍの電位をＶｃｍで表すと、
Ｖｃｍ＝Ｑｔｏｔａｌ／（Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４）、となる。 Therefore, when the potential of the node Vcm when the switches S9, S10, S11, and S12 are turned on at the same time and the switch S13 is turned off is expressed in Vcm,
Vcm = Qtotal / (C1 + C2 + C3 + C4).

ここで、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４＝Ｃとすると、
Ｑｔｏｔａｌ＝Ｃ×Ｓｉｇ１＋２×Ｃ×Ｓｉｇ２＋Ｃ×Ｓｉｇ３、となる。
従って、Ｖｃｍ＝Ｑｔｏｔａｌ／Ｃｔｏｔａｌ、であるので、
Ｖｃｍ＝｛Ｃ×Ｓｉｇ１＋２×Ｃ×Ｓｉｇ２＋Ｃ×Ｓｉｇ３｝／（４×Ｃ）、 Here, if C1 = C2 = C3 = C4 = C,
Qtotal = C × Sig1 + 2 × C × Sig2 + C × Sig3.
Therefore, since Vcm = Qtotal / Capital,
Vcm = {C x Sig1 + 2 x C x Sig2 + C x Sig3} / (4 x C),

従って、Ｖｃｍ＝｛Ｓｉｇ１＋２×Ｓｉｇ２＋Ｓｉｇ３｝／４、となる。
このようにして、信号Ｓｉｇ１と、Ｓｉｇ２と、Ｓｉｇ３に対して、「１：２：１」の重み付け加算を行うことができる。 Therefore, Vcm = {Sig1 + 2 × Sig2 + Sig3} / 4.
In this way, the weighting addition of "1: 2: 1" can be performed on the signals Sigma1, Sigma2, and Sigma3.

上記に説明したように、図１に示すＡＤＣ１２では、ＰＧＡ１１から出力される画素信号を、アナログ信号のままで重み付け加算してノードＶｃｍに電位を発生させ、このノードＶｃｍに発生した電位に対してＡ／Ｄ変換を行う。このため、ＰＧＡ１１から出力される画素信号に対して重み付け加算を行う際に、ＡＤＣ１２における変換誤差（例えば、ノイズの影響による誤差や量子化誤差）が発生することなく、アナログにより重み付け加算を行うことができる。
また、ＡＤＣ１２内に設けられているコース変換用のコンデンサＣ１〜Ｃ４を利用して重み付け加算を行うため、レイアウト面積を増やすことなく、アナログによる重み付け加算を行うことができる。 As described above, in the ADC 12 shown in FIG. 1, the pixel signal output from the PGA 11 is weighted and added as it is as an analog signal to generate a potential at the node Vcm, and the potential generated at the node Vcm is relative to the potential. Perform A / D conversion. Therefore, when the pixel signal output from the PGA 11 is weighted and added, the weighting is performed by analog without causing a conversion error (for example, an error due to the influence of noise or a quantization error) in the ADC 12. Can be done.
Further, since the weighting addition is performed by using the course conversion capacitors C1 to C4 provided in the ADC 12, the weighting addition by analog can be performed without increasing the layout area.

なお、上述した例では、３つの画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３のそれぞれに対して、１個のコンデンサＣ１と、２個のコンデンサＣ２，Ｃ３と、１個のコンデンサＣ４とを割り当てることにより、重み付け加算の割合を「１：２：１」とする例を示したが、これに限定されない。例えば、「１：３：１」や、「１：５：１」や、「２：３：３」など所望の割合に設定することができる（但し、コース変換用に用意されたコンデンサＣ１〜Ｃ８の個数による制限がある）。さらには、重み付けの割合を「１：１：１」とすることにより、３つの画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３の平均化を行うことも可能である。
また、重み付け加算する画素信号の数は、３つに限定されず、５つの画素信号や、７つの画素信号（基本的には奇数個号）に対して重み付け加算を行うこともできる（但し、コース変換用に用意されたコンデンサＣ１〜Ｃ８の個数による制限がある）。 In the above example, one capacitor C1, two capacitors C2 and C3, and one capacitor C4 are assigned to each of the three pixel signals Sigma1, Sig2, and Sig3 to be weighted. An example is shown in which the addition ratio is "1: 2: 1", but the present invention is not limited to this. For example, it can be set to a desired ratio such as "1: 3: 1", "1: 5: 1", "2: 3: 3" (however, capacitors C1 to 3 prepared for course conversion). There is a limit depending on the number of C8). Furthermore, by setting the weighting ratio to "1: 1: 1", it is possible to average the three pixel signals Sig1, Sig2, and Sig3.
Further, the number of pixel signals to be weighted and added is not limited to three, and weighted addition can be performed on five pixel signals and seven pixel signals (basically odd numbers) (however, the weighting addition is performed). There is a limit depending on the number of capacitors C1 to C8 prepared for course conversion).

（重み付け加算機能を備えるＡＤＣ１２の構成の説明）
次に、図１に示すＡＤＣ１２の構成について詳細に説明する。このＡＤＣ１２は、重み付け加算機能を備える積分型のＡ／Ｄ変換回路であり、このＡＤＣ１２は、固体撮像素子の垂直信号線ＶＬから出力される画素信号をＰＧＡ１１を介して読み込み、この画素信号に対してＡ／Ｄ変換を行うものである。 (Explanation of configuration of ADC 12 having weighting addition function)
Next, the configuration of the ADC 12 shown in FIG. 1 will be described in detail. The ADC 12 is an integral type A / D conversion circuit having a weighting addition function, and the ADC 12 reads a pixel signal output from the vertical signal line VL of the solid-state image sensor via the PGA 11 and refers to the pixel signal. A / D conversion is performed.

ＰＧＡ１１は、差動増幅器（ＡＭ１）と、スイッチＰＧＡ＿ＡＺと、コンデンサＣ１１と、可変コンデンサＣ１２とを含む。差動増幅器ＡＭ１の正（＋）入力にはリファレンス電圧ＶＲＥＦが接続され、負（−）入力にはコンデンサＣ１１を介して画素信号入力が接続される。差動増幅器ＡＭ１の出力は、負帰還用の可変コンデンサＣ１２およびスイッチＰＧＡ＿ＡＺに接続されると共に、ＡＤＣ１２内のスイッチＳＰＬに接続される。また、可変コンデンサＣ１２によってＰＧＡ１１のゲインを変更可能である。なお、ＰＧＡ１１から出力される信号の最大値は、例えば、＋１Ｖである。 The PGA 11 includes a differential amplifier (AM1), a switch PGA_AZ, a capacitor C11, and a variable capacitor C12. A reference voltage VREF is connected to the positive (+) input of the differential amplifier AM1, and a pixel signal input is connected to the negative (−) input via the capacitor C11. The output of the differential amplifier AM1 is connected to the variable capacitor C12 for negative feedback and the switch PGA_AZ, and is also connected to the switch SPL in the ADC 12. Further, the gain of PGA 11 can be changed by the variable capacitor C12. The maximum value of the signal output from the PGA 11 is, for example, + 1V.

ＡＤＣ１２は、スイッチＳＰＬ，ＴＳＷを備える。また、ＡＤＣ１２は、コンデンサＣ１〜Ｃ８、スイッチＳ１ａ，Ｓ１ｂ〜Ｓ８ａ，Ｓ８ｂ，Ｓ９〜Ｓ１３，ＳＸと、コンパレータＣＰ１とを含む。なお、スイッチＳＰＬ，ＴＳＷや、スイッチＳ１ａ，Ｓ１ｂ〜Ｓ８ａ，Ｓ８ｂ，Ｓ９〜Ｓ１３，ＳＸについては、接点式のスイッチの記号で示しているが、実際には、たとえば、ＭＯＳトランジスや半導体スイッチで構成されるものである。
コンパレータＣＰ１の正（＋）入力には、ＰＧＡ１１から出力される増幅された画素信号がスイッチＳＰＬおよびスイッチＳ１３を介して接続される。また、コンパレータＣＰ１の負（−）入力にはコンパレータＣＰ１の出力がスイッチＡＤＣ＿ＡＺを介して接続されると共に、画素の暗状態の情報（ダーク電位Ｖｄａｒｋ）を保持するコンデンサＣ１０が接続される。 The ADC 12 includes switches SPL and TSW. Further, the ADC 12 includes capacitors C1 to C8, switches S1a, S1b to S8a, S8b, S9 to S13, SX, and a comparator CP1. The switches SPL, TSW, switches S1a, S1b to S8a, S8b, S9 to S13, and SX are indicated by contact type switch symbols, but in reality, they are composed of, for example, MOS transits and semiconductor switches. Is to be done.
An amplified pixel signal output from the PGA 11 is connected to the positive (+) input of the comparator CP1 via the switch SPL and the switch S13. Further, the output of the comparator CP1 is connected to the negative (−) input of the comparator CP1 via the switch ADC_AZ, and the capacitor C10 that holds the dark state information (dark potential Vdark) of the pixels is connected.

コンデンサＣ１〜Ｃ８は等しい静電容量のコンデンサである。このコンデンサＣ１〜Ｃ８は、ノードＶｃｍまたはノードＶｃｍ’と容量結合されている。そして、後述するコース変換において、これらのコンデンサに接続されるスイッチＳ１ａ，Ｓ１ｂ〜Ｓ８ａ，Ｓ８ｂを順次切替えることにより（例えば、スイッチＳ１ａをオフにし、スイッチＳ１ｂをオンにする）、コンデンサＣ１〜Ｃ８の対極の電圧を信号ＶＲＴとＶＲＢの間で切替え、ノードＶｃｍの電位が８つのレンジのどこに属するかを判定する。なお、信号ＶＲＴは、例えば、＋２Ｖの信号であり、信号ＶＲＴは、例えば、＋１Ｖの信号である（なお、信号ＶＲＴの電圧を同じ符号ＶＲＴで示し、信号ＶＲＢの電圧を同じ符号ＶＲＢで示すことがある）。そして、この信号ＶＲＴとＶＲＢにより、後述するように振幅１Ｖの信号（ＶＲＴ−ＶＲＢ）を生成する（ＰＧＡ１１の出力電圧１Ｖに対応する）。なお、前述の電位Ｖｄａｒｋは、ほぼ０Ｖである。 Capacitors C1 to C8 are capacitors having the same capacitance. The capacitors C1 to C8 are capacitively coupled to the node Vcm or the node Vcm'. Then, in the course conversion described later, by sequentially switching the switches S1a, S1b to S8a, and S8b connected to these capacitors (for example, the switch S1a is turned off and the switch S1b is turned on), the capacitors C1 to C8 The voltage of the counter electrode is switched between the signals VRT and VRB to determine where in the eight ranges the potential of the node Vcm belongs. The signal VRT is, for example, a + 2V signal, and the signal VRT is, for example, a + 1V signal (note that the voltage of the signal VRT is indicated by the same code VRT and the voltage of the signal VRB is indicated by the same code VRB. There is). Then, the signals VRT and VRB generate a signal (VRT-VRB) having an amplitude of 1 V as described later (corresponding to the output voltage of PGA 11 of 1 V). The above-mentioned potential Vdark is approximately 0V.

そして、図１に示すように、コンデンサＣ１の一端はスイッチＳ９を介してノードＶｃｍ（ノードＶｃｍの電位を同じ符号Ｖｃｍで示すことがある）に接続される。また、コンデンサＣ１の他端はスイッチＳ１ａを介して信号線ＶＲＴ（信号ＶＲＴの信号線）に接続されるとともに、コンデンサＣ１の他端はスイッチＳ１ｂを介して信号線ＶＲＢ（信号ＶＲＢの信号線）に接続される。
また、コンデンサＣ２の一端はスイッチＳ１０を介してノードＶｃｍに接続され、コンデンサＣ２の他端はスイッチＳ２ａを介して信号線ＶＲＴに接続されるとともに、スイッチＳ２ｂを介して信号線ＶＲＢに接続される。 Then, as shown in FIG. 1, one end of the capacitor C1 is connected to the node Vcm (the potential of the node Vcm may be indicated by the same reference numeral Vcm) via the switch S9. Further, the other end of the capacitor C1 is connected to the signal line VRT (signal line of the signal VRT) via the switch S1a, and the other end of the capacitor C1 is connected to the signal line VRB (signal line of the signal VRB) via the switch S1b. Connected to.
Further, one end of the capacitor C2 is connected to the node Vcm via the switch S10, the other end of the capacitor C2 is connected to the signal line VRT via the switch S2a, and is connected to the signal line VRB via the switch S2b. ..

また、コンデンサＣ３の一端はスイッチＳ１１を介してノードＶｃｍに接続され、コンデンサＣ３の他端はスイッチＳ３ａを介して信号線ＶＲＴに接続されるとともに、スイッチＳ３ｂを介して信号線ＶＲＢに接続される。なお、スイッチＳ１１とスイッチＳ１０は、両方が同時にオン、または、同時にオフするスイッチである。
また、コンデンサＣ４の一端はスイッチＳ１２を介してノードＶｃｍに接続され、コンデンサＣ４の他端はスイッチＳ４ａを介して信号線ＶＲＴに接続されるとともに、スイッチＳ４ｂを介して信号線ＶＲＢに接続される。 Further, one end of the capacitor C3 is connected to the node Vcm via the switch S11, the other end of the capacitor C3 is connected to the signal line VRT via the switch S3a, and is connected to the signal line VRB via the switch S3b. .. The switch S11 and the switch S10 are switches that both turn on or off at the same time.
Further, one end of the capacitor C4 is connected to the node Vcm via the switch S12, the other end of the capacitor C4 is connected to the signal line VRT via the switch S4a, and is connected to the signal line VRB via the switch S4b. ..

また、コンデンサＣ５の一端はノードＶｃｍ’に接続され、コンデンサＣ５の他端はスイッチＳ５ａを介して信号線ＶＲＴに接続されるとともに、スイッチＳ５ｂを介して信号線ＶＲＢに接続される。
また、コンデンサＣ６の一端はノードＶｃｍ’に接続され、コンデンサＣ６の他端はスイッチＳ６ａを介して信号線ＶＲＴに接続されるとともに、スイッチＳ６ｂを介して信号線ＶＲＢに接続される。
また、コンデンサＣ７の一端はノードＶｃｍ’に接続され、コンデンサＣ７の他端はスイッチＳ７ａを介して信号線ＶＲＴに接続されるとともに、スイッチＳ７ｂを介して信号線ＶＲＢに接続される。
また、コンデンサＣ８の一端はノードＶｃｍ’に接続され、コンデンサＣ８の他端はスイッチＳ８ａを介して信号線ＶＲＴに接続されるとともに、スイッチＳ８ｂを介して信号線ＶＲＢに接続される。さらに、コンデンサＣ８の他端はスイッチＳＸを介して信号線ＶＲＡＭＰに接続される。
そして、ノードＶｃｍとノードＶｃｍ’とはスイッチＳ１３により接続されており、このステップＳ１３を介して、ノードＶｃｍとノードＶｃｍ’とは選択的に接続状態または開放（切断）状態になる。 Further, one end of the capacitor C5 is connected to the node Vcm', and the other end of the capacitor C5 is connected to the signal line VRT via the switch S5a and to the signal line VRB via the switch S5b.
Further, one end of the capacitor C6 is connected to the node Vcm', and the other end of the capacitor C6 is connected to the signal line VRT via the switch S6a and to the signal line VRB via the switch S6b.
Further, one end of the capacitor C7 is connected to the node Vcm', and the other end of the capacitor C7 is connected to the signal line VRT via the switch S7a and to the signal line VRB via the switch S7b.
Further, one end of the capacitor C8 is connected to the node Vcm', and the other end of the capacitor C8 is connected to the signal line VRT via the switch S8a and to the signal line VRB via the switch S8b. Further, the other end of the capacitor C8 is connected to the signal line VRAMP via the switch SX.
Then, the node Vcm and the node Vcm'are connected by the switch S13, and the node Vcm and the node Vcm' are selectively connected or opened (disconnected) through the step S13.

そして、図１に示すＡＤＣ１２は、スイッチＳ９〜Ｓ１３を定常的にオン状態のままにすることで、通常のＡ／Ｄ変換回路（図１１に示す重み付け加算しないＡＤＣ１３Ｃ）として動作し、スイッチＳ９〜Ｓ１３のオン／オフを制御することにより、重み付け加算機能を備えるＡ／Ｄ変換回路として動作するものである。 Then, the ADC 12 shown in FIG. 1 operates as a normal A / D conversion circuit (ADC 13C without weighting addition shown in FIG. 11) by keeping the switches S9 to S13 in the ON state constantly, and the switches S9 to S9 to S9 to By controlling the on / off of S13, it operates as an A / D conversion circuit having a weighting addition function.

（重み付け加算なしの場合のＡＤＣ１２の動作説明）
最初に、図１に示すＡＤＣ１２において、スイッチＳ９〜Ｓ１３を定常的にオン状態にままとすることにより、ＡＤＣ１２を通常のＡ／Ｄ変換回路（重み付け加算しないＡ／Ｄ変換回路）として動作させる場合の例について説明する。 (Explanation of operation of ADC12 without weighting addition)
First, in the ADC 12 shown in FIG. 1, when the switches S9 to S13 are constantly left in the ON state to operate the ADC 12 as a normal A / D conversion circuit (A / D conversion circuit without weighting addition). An example of is described.

図２は、重み付け加算を行わない場合のＡＤＣ１２の動作を説明するためのタイムチャートである。なお、この図２に示す処理は、通常の積分型のＡ／Ｄ変換処理（特許文献１に記載の固体撮像装置において行われるＡ／Ｄ変換処理）と同じ処理である。以下、図２に示すタイムチャートを参照して、その処理の流れについて簡単に説明する（詳細については、特許文献１に記載の撮像装置を参照）。 FIG. 2 is a time chart for explaining the operation of the ADC 12 when the weighting addition is not performed. The process shown in FIG. 2 is the same as a normal integral type A / D conversion process (A / D conversion process performed in the solid-state image sensor described in Patent Document 1). Hereinafter, the flow of the processing will be briefly described with reference to the time chart shown in FIG. 2 (for details, refer to the imaging apparatus described in Patent Document 1).

このＡＤＣ１２におけるＡ／Ｄ変換動作は、コース変換およびファイン変換の２段階のＡ／Ｄ変換動作により行われる。また、このＡ／Ｄ変換処理の動作中において、スイッチＳ９〜Ｓ１３はオンのままである。また、コンデンサＣ１〜Ｃ８に繋がるスイッチＳ１〜Ｓ８は、最初は、スイッチＳ１ａ〜Ｓ８ａがオン状態であり、スイッチＳ１ｂ〜Ｓ８ｂがオフ状態である。 The A / D conversion operation in the ADC 12 is performed by a two-step A / D conversion operation of course conversion and fine conversion. Further, during the operation of this A / D conversion process, the switches S9 to S13 remain on. In the switches S1 to S8 connected to the capacitors C1 to C8, the switches S1a to S8a are initially in the on state, and the switches S1b to S8b are in the off state.

そして、制御部２１からの制御指令により、ＡＤＣ１２におけるＡ／Ｄ変換処理が開始されると、時刻Ｔ１においてダーク取込が開始され、ＰＧＡオートゼロ信号のスイッチＰＧＡ＿ＡＺ、オートゼロ信号のスイッチＡＤＣ＿ＡＺ、およびサンプリング信号のスイッチＳＰＬがオンになる。これにより、コンパレータＣＰ１は、コンデンサＣ１０の正極電位に画素の暗状態の情報を電位（ダーク電位Ｖｄａｒｋ）として保持する。そして、この時刻Ｔ１から開始されるダーク取込が完了すると、スイッチＰＧＡ＿ＡＺ、スイッチＡＤＣ＿ＡＺ、およびスイッチＳＰＬがオフになる。
その後、時刻Ｔ２において、シグナル取込（画素信号の読み込み）が開始され、再度スイッチＳＰＬがオンになると、ＰＧＡ１１から出力される画素信号がノードＶｃｍに電位Ｖｃｍとして保持される。そして、このダーク取込が完了すると、スイッチＳＰＬがオフになる。 Then, when the A / D conversion process in the ADC 12 is started by the control command from the control unit 21, dark capture is started at time T1, the PGA auto-zero signal switch PGA_AZ, the auto-zero signal switch ADC_AZ, and the sampling signal. Switch SPL is turned on. As a result, the comparator CP1 holds information on the dark state of the pixel as a potential (dark potential Vdark) at the positive electrode potential of the capacitor C10. Then, when the dark capture starting from this time T1 is completed, the switch PGA_AZ, the switch ADC_AZ, and the switch SPL are turned off.
After that, at time T2, signal acquisition (reading of the pixel signal) is started, and when the switch SPL is turned on again, the pixel signal output from the PGA 11 is held at the node Vcm as the potential Vcm. Then, when this dark capture is completed, the switch SPL is turned off.

そして、制御部２１内のコース変換制御部２２により、時刻Ｔ３からコース変換が開始される。この時刻Ｔ３において、コンデンサＣ８に繋がるスイッチＳ８ａがオフになり、同じくコンデンサＣ８に繋がるスイッチＳ８ｂがオンになる。これにより、ノードＶｃｍ’（より正確には、スイッチＳ１３がオンのためノードＶｃｍおよびノードＶｃｍ’）と容量結合されたコンデンサＣ８の対極の電圧がＶＲＴ（２．０Ｖ）からＶＲＢ（１．０Ｖ）に変化する。このとき、ノードＶｃｍの電位が「（ＶＲＴ−ＶＲＢ）／８」だけ下降する。また、コース変換用の３ビットカウンタ２４Ａの値が“００１”となる。 Then, the course conversion control unit 22 in the control unit 21 starts the course conversion from the time T3. At this time T3, the switch S8a connected to the capacitor C8 is turned off, and the switch S8b also connected to the capacitor C8 is turned on. As a result, the voltage of the counter electrode of the capacitor C8 capacitively coupled to the node Vcm'(more accurately, the node Vcm and the node Vcm' because the switch S13 is on) is changed from VRT (2.0V) to VRB (1.0V). Changes to. At this time, the potential of the node Vcm drops by "(VRT-VRB) / 8". Further, the value of the 3-bit counter 24A for course conversion is "001".

また、時刻Ｔ４において、コンデンサＣ１に繋がるスイッチＳ１ａがオフになり、同じくコンデンサＣ１に繋がるスイッチＳ１ｂがオンになる。これにより、ノードＶｃｍと容量結合されたコンデンサＣ１の対極がＶＲＴ（２．０Ｖ）からＶＲＢ（１．０Ｖ）に変化する。このとき、ノードＶｃｍの電位がさらに「（ＶＲＴ−ＶＲＢ）／８」だけ下降する。また、３ビットカウンタ２４Ａの値が“０１０”となる。 Further, at time T4, the switch S1a connected to the capacitor C1 is turned off, and the switch S1b also connected to the capacitor C1 is turned on. As a result, the counter electrode of the capacitor C1 capacitively coupled to the node Vcm changes from VRT (2.0V) to VRB (1.0V). At this time, the potential of the node Vcm further drops by "(VRT-VRB) / 8". Further, the value of the 3-bit counter 24A becomes "010".

時刻Ｔ５〜Ｔ９において同様の動作が行なわれ、時刻Ｔ１０においてノードＶｃｍの電位がさらに「（ＶＲＴ−ＶＲＢ）／８」だけ下降したときに、ノードＶｃｍの電位が電位Ｖｄａｒｋ（ほぼ０Ｖ）よりも低くなり、このとき、３ビットカウンタ２４Ａのカウント値（この例では、“１１１”）により、画素信号のＡ／Ｄ変換後のデジタル値の上位３ビットが決定される。 A similar operation is performed at times T5 to T9, and when the potential of the node Vcm further drops by "(VRT-VRB) / 8" at time T10, the potential of the node Vcm is lower than the potential Vdark (almost 0V). At this time, the upper 3 bits of the digital value after A / D conversion of the pixel signal are determined by the count value (“111” in this example) of the 3-bit counter 24A.

上記コース変換が終了すると、時刻Ｔ１１以降において、ファイン変換制御部２３により、ファイン変換が開始され、下位１２ビットの判定が開始される。このため、時刻Ｔ１１において、スイッチＳＸをオン状態にすると共に、コンデンサＣ８の対極電位である信号ＶＲＡＭＰを、ＶＲＴに相当するレベルまで引き上げる。また、ノードＶｃｍの電位を、コース変換終了時点よりも、１タイミング前に相当するレベルまで引き上げる。すなわち、「（ＶＲＴ−ＶＲＢ）／８」だけ引き上げる（詳細については、特許文献１を参照）。 When the course conversion is completed, after the time T11, the fine conversion control unit 23 starts the fine conversion and starts the determination of the lower 12 bits. Therefore, at time T11, the switch SX is turned on and the signal VRAMP, which is the counter electrode potential of the capacitor C8, is raised to a level corresponding to VRT. In addition, the potential of the node Vcm is raised to a level corresponding to one timing before the end of the course conversion. That is, it is raised by "(VRT-VRB) / 8" (see Patent Document 1 for details).

そして、時刻Ｔ１１以降、信号ＶＲＡＭＰをスロープ状に変化（低下）させることにより、ノードＶｃｍの電位をスロープ状に下降させ、ノードＶｃｍの電位がダーク電位Ｖｄａｒｋ（ほぼ０Ｖ）の電位よりも低くなる点までの時間をクロック信号（図示せず）により計数する。また、このクロック信号の計数は１２ビットカウンタ２４Ｂにより行われ、この１２ビットカウンタ２４Ｂの計数値により、画素信号の下位１２ビットのデジタル値が決定される。 Then, after the time T11, the signal VRAMP is changed (decreased) in a slope shape to lower the potential of the node Vcm in a slope shape, and the potential of the node Vcm becomes lower than the potential of the dark potential Vdark (almost 0V). The time until is counted by a clock signal (not shown). Further, the clock signal is counted by the 12-bit counter 24B, and the digital value of the lower 12 bits of the pixel signal is determined by the count value of the 12-bit counter 24B.

このように、ＡＤＣ１２では、コース変換において画素情報の上位ビット（上位３ビット）を決定し、ファイン変換において画素情報の下位ビット（下位１２ビット）を決定するので、画素信号のＡ／Ｄ変換処理を高速に行なうことができる。 In this way, in the ADC 12, the upper bits (upper 3 bits) of the pixel information are determined in the course conversion, and the lower bits (lower 12 bits) of the pixel information are determined in the fine conversion, so that the pixel signal A / D conversion process is performed. Can be performed at high speed.

（重み付け加算を行う場合のＡＤＣ１２の動作説明）
次に、図３のタイムチャートを参照して、図１に示すＡＤＣ１２が、重み付け加算ありのＡ／Ｄ変換回路として動作する場合の例について説明する。 (Explanation of operation of ADC12 when weighting addition is performed)
Next, an example in which the ADC 12 shown in FIG. 1 operates as an A / D conversion circuit with weighting addition will be described with reference to the time chart of FIG.

この図３に示すフローチャートは、図２に示すタイムチャートと比較して、時刻Ｔ２ａから開始される信号Ｓｉｇ１の取り込みと、時刻Ｔ２ｂから開始される信号Ｓｉｇ２の取り込みと、時刻Ｔ２ｃから開始される信号Ｓｉｇ３の取り込みと、時刻Ｔ２ｄから開始される信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３の重み付け加算との、それぞれの処理期間を新たに追加した点が異なる。また、図２の時刻Ｔ２に開始されるシグナル取込を、図３の時刻Ｔ２ｅに開始される重み付け信号取込に変更した点が異なる。その他については、図２に示すタイムチャートと同様である。 Compared with the time chart shown in FIG. 2, the flowchart shown in FIG. 3 shows the capture of the signal Sig1 starting from the time T2a, the capture of the signal Sig2 starting from the time T2b, and the signal starting from the time T2c. The difference is that the respective processing periods of the uptake of Sig3 and the weighted addition of the signals Sig1, Sig2, and Sig3 starting from the time T2d are newly added. Further, the difference is that the signal capture started at the time T2 in FIG. 2 is changed to the weighted signal capture started at the time T2e in FIG. Others are the same as the time chart shown in FIG.

この図３のタイムチャートに示すように、時刻Ｔ１において開始されるダーク取り込みが終了し、時刻Ｔ２ａに至るとスイッチＳ９がオンになり、ＰＧＡ１１を介して入力される信号Ｓｉｇ１がコンデンサＣ１に取り込まれる（コンデンサＣ１が充電される）。また、時刻Ｔ２ｂに至るとスイッチＳ１０およびＳ１１がオンになり、ＰＧＡ１１を通して入力される信号Ｓｉｇ２がコンデンサＣ２およびＣ３に取り込まれる（コンデンサＣ２，Ｃ３が充電される）。また、時刻Ｔ２ｃに至るとスイッチＳ１２がオンになり、ＰＧＡ１１を通して入力される信号Ｓｉｇ３がコンデンサＣ４に取り込まれる（コンデンサＣ４が充電される）。これにより、重み付け加算の対象となる信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３のＡＤＣ１２内への取り込みが完了する。 As shown in the time chart of FIG. 3, when the dark capture started at the time T1 is completed and the time T2a is reached, the switch S9 is turned on and the signal Sig1 input via the PGA 11 is captured in the capacitor C1. (Capacitor C1 is charged). Further, when the time T2b is reached, the switches S10 and S11 are turned on, and the signal Sigma2 input through the PGA11 is taken into the capacitors C2 and C3 (capacitors C2 and C3 are charged). Further, when the time T2c is reached, the switch S12 is turned on, and the signal Sigma 3 input through the PGA 11 is taken into the capacitor C4 (the capacitor C4 is charged). As a result, the signals Sig1, Sig2, and Sig3 to be weighted and added are taken into the ADC 12.

その後、時刻Ｔ２ｄに至ると、４つのスイッチＳ９，Ｓ１０，Ｓ１１，Ｓ１２を一斉にオンにし、コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４に蓄積された電荷をノードＶｃｍに放出することにより、ノードＶｃｍ上に、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３が重み付け加算された電圧の信号が生成される。なお、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３に対する重み付けの比は、それぞれの信号が保持されるコンデンサ個数から「１：２：１」となる。 After that, when the time T2d is reached, the four switches S9, S10, S11, and S12 are turned on all at once, and the charges accumulated in the capacitors C1, C2, C3, and C4 are discharged to the node Vcm to move them onto the node Vcm. , Signals Sig1, Sig2, Sig3 are weighted and added to generate a voltage signal. The weighting ratio for the signals Sig1, Sig2, and Sig3 is "1: 2: 1" from the number of capacitors that hold each signal.

そして、上記時刻Ｔ２ｄにおいて、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３が重み付け加算された電圧信号がノードＶｃｍに生成されると、さらに、時刻Ｔ２ｅにおいて、スイッチＳ１３をオンにし、ノードＶｃｍとノードＶｃｍ’とを接続し、ノードＶｃｍ’上に重み付け加算された信号を取り込む。
そして、時刻Ｔ２ｅ以降の波形Ｖｃｍは、ノードＶｃｍ’（コンデンサＣ５からＣ８が接続されるノードＶｃｍ’）の電圧波形を示している。但し、時刻Ｔ２ｅから時刻Ｔ２ｆまでは、スイッチＳ１３がオンになることにより、コンデンサＣ１，Ｃ２，Ｃ３の充電電荷がコンデンサＣ１〜Ｃ８の間で再分配されることを説明するために、スイッチＳ１３がオンする前のコンデンサＣ１，Ｃ２，Ｃ３の充電電位（電圧レベルＬ１）を模式的に示している。
すなわち、時刻Ｔ２ｅから時刻Ｔ２ｆの間に、スイッチＳ１３をオンにしてノードＶｃｍとノードＶｃｍ’とを接続する際に、ノードＶｃｍの電位（電圧レベルＬ１）は、コンデンサＣ１，Ｃ２，Ｃ３の充電電荷がコンデンサＣ１〜Ｃ８の間で再分配されることにより、時刻Ｔ２ｆにおいて電圧レベルＬ２に低下する。 Then, at the time T2d, when a voltage signal to which the signals Sig1, Sig2, and Sig3 are weighted and added is generated at the node Vcm, the switch S13 is further turned on at the time T2e to connect the node Vcm and the node Vcm'. Then, the weighted signal is fetched on the node Vcm'.
The waveform Vcm after the time T2e indicates the voltage waveform of the node Vcm'(node Vcm' to which the capacitors C5 to C8 are connected). However, from time T2e to time T2f, the switch S13 is used to explain that the charge charge of the capacitors C1, C2, and C3 is redistributed between the capacitors C1 and C8 when the switch S13 is turned on. The charging potential (voltage level L1) of the capacitors C1, C2, and C3 before being turned on is schematically shown.
That is, when the switch S13 is turned on and the node Vcm and the node Vcm'are connected between the time T2e and the time T2f, the potential of the node Vcm (voltage level L1) is the charge charge of the capacitors C1, C2, C3. Is redistributed between the capacitors C1 to C8, so that the voltage level drops to the voltage level L2 at the time T2f.

その後、時刻Ｔ３においてコース変換が開始され、時刻Ｔ１１においてファイン変換が開始される。このコース変換およびファイン変換については、図２に示したタイムチャートと基本的に同じである。
ただし、図３に示すタイムチャートでは、コース変換動作をスイッチＳ５，Ｓ６，Ｓ７，Ｓ８の４つのスイッチを用いて行う点が、図２に示すタイムチャートと異なる、すなわち、図２に示すタイムチャートでは、コース変換動作をスイッチＳ１〜Ｓ８の８つのスイッチを用いて８段階で行うことにより、Ａ／Ｄ変換値の上位ビットを決定するのに対して、図３に示すタイムチャートでは、コース変換動作をスイッチＳ５〜Ｓ８の４つのスイッチを用いて４段階で行うことにより、Ａ／Ｄ変換値の上位ビットを決定する。
これは、時刻Ｔ３以降のコース変換動作時において、スイッチＳ１３がオフとなり、コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４がノードＶｃｍ’から切り離されており、このコンデンサＣ１〜Ｃ４のそれぞれに繋がるスイッチＳ１〜Ｓ４をコース変換用に使用できないためである。
なお、時刻Ｔ２ｄ以降、スイッチＳ９〜Ｓ１３をオンのままとすることにより、コース変換動作をスイッチＳ１〜Ｓ８の８つのスイッチを用いて８段階で行うことも可能である。 After that, the course conversion is started at the time T3, and the fine conversion is started at the time T11. The course conversion and the fine conversion are basically the same as the time chart shown in FIG.
However, the time chart shown in FIG. 3 differs from the time chart shown in FIG. 2 in that the course conversion operation is performed using the four switches S5, S6, S7, and S8, that is, the time chart shown in FIG. Then, the high-order bits of the A / D conversion value are determined by performing the course conversion operation in eight steps using the eight switches S1 to S8, whereas in the time chart shown in FIG. 3, the course conversion is performed. The high-order bits of the A / D conversion value are determined by performing the operation in four stages using the four switches S5 to S8.
This is because the switch S13 is turned off, the capacitors C1, C2, C3, and C4 are separated from the node Vcm'in the course conversion operation after the time T3, and the switches S1 to S4 connected to each of the capacitors C1 to C4. Is not available for course conversion.
By keeping the switches S9 to S13 on after the time T2d, it is possible to perform the course conversion operation in eight steps using the eight switches S1 to S8.

このように、本実施形態のＡ／Ｄ変換回路（ＡＤＣ１２）においては、垂直方向の画素信号の重み付け加算を、Ａ／Ｄ変換を行う前のアナログ信号の段階で行うことにより、Ａ／Ｄ変換を行う際に発生するノイズ成分や量子化誤差の影響を受けることなく、画素信号の重み付け加算を行うことができる。 As described above, in the A / D conversion circuit (ADC12) of the present embodiment, the A / D conversion is performed by performing the weighting addition of the pixel signals in the vertical direction at the stage of the analog signal before the A / D conversion. The weighted addition of the pixel signal can be performed without being affected by the noise component and the quantization error generated when the above is performed.

［第２の実施形態］
上述した第１の実施形態のＡＤＣ１２においては、コース変換処理により画素信号のデジタル値の上位ビットを決定し、ファイン変換処理により画素信号のデジタル値の下位ビットを決定するようにして、Ａ／Ｄ変換の高速化を図っている。しかしながら、その分、回路構成が複雑になる。本発明のＡ／Ｄ変換回路においては、コース変換処理を行うことは必ずしも必要ではなく、コース変換処理を行うことなく、ファイン変換処理のみを行う構成にすることもできる。これにより、Ａ／Ｄ変換回路の回路構成を簡単化できる。本発明の第２の実施形態として、Ａ／Ｄ変換回路において、ファイン変換のみを行う場合の例について説明する。 [Second Embodiment]
In the ADC 12 of the first embodiment described above, the high-order bit of the digital value of the pixel signal is determined by the course conversion process, and the low-order bit of the digital value of the pixel signal is determined by the fine conversion process. We are trying to speed up the conversion. However, the circuit configuration becomes complicated accordingly. In the A / D conversion circuit of the present invention, it is not always necessary to perform the course conversion process, and it is possible to configure the A / D conversion circuit to perform only the fine conversion process without performing the course conversion process. This makes it possible to simplify the circuit configuration of the A / D conversion circuit. As a second embodiment of the present invention, an example in which only fine conversion is performed in the A / D conversion circuit will be described.

図４は、本発明の第２の実施形態に係わるＡ／Ｄ変換回路の構成を示す図である。この図４に示すＡ／Ｄ変換回路（ＡＤＣ１２Ａ）は、図１に示すＡ／Ｄ変換回路（ＡＤＣ１２）と比較して、図１に示すＡＤＣ１２におけるコース変換処理に関係する構成を削除した点が異なる。すなわち、図１に示すＡＤＣ１２において、コンデンサＣ５〜Ｃ７を削除し、またスイッチＳ１ａ，Ｓ１ｂ〜Ｓ８ａ，Ｓ８ｂ及びＳＸを削除した点が異なる。他の構成は、図１に示すＡＤＣ１２と同様である。このため、同一の構成には同一の符号を付し、重複する説明は省略する。 FIG. 4 is a diagram showing a configuration of an A / D conversion circuit according to a second embodiment of the present invention. The A / D conversion circuit (ADC12A) shown in FIG. 4 is compared with the A / D conversion circuit (ADC12) shown in FIG. 1 in that the configuration related to the course conversion process in the ADC 12 shown in FIG. 1 is deleted. different. That is, in the ADC 12 shown in FIG. 1, the capacitors C5 to C7 are deleted, and the switches S1a, S1b to S8a, S8b and SX are deleted. Other configurations are the same as the ADC 12 shown in FIG. Therefore, the same reference numerals are given to the same configurations, and duplicate description will be omitted.

図５は、図４に示すＡＤＣ１２Ａの動作を説明するためのタイムチャートである。図５に示すタイムチャートは、図３に示す重み付け加算ありのタイムチャートと比較して、時刻Ｔ１において開始されるダーク取込から、時刻Ｔ２ｅにおいて開始される重み付け信号のノードＶｃｍ’への取込動作までは同じであり、時刻Ｔ３からファイン変換処理が開始される点が異なる（図３のタイムチャートでは、時刻Ｔ３からコース変換処理が開始される）。 FIG. 5 is a time chart for explaining the operation of the ADC 12A shown in FIG. Compared with the time chart with weighting addition shown in FIG. 3, the time chart shown in FIG. 5 captures the weighted signal started at time T2e from the dark capture to the node Vcm'at time T2e. The operation is the same, except that the fine conversion process is started from time T3 (in the time chart of FIG. 3, the course conversion process is started from time T3).

このように、コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４を用いて、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３の重み付け加算を行った後、コース変換処理を省略し、直ちに、ファイン変換を開始することができる。このため、ビット数（分解能）の低いＡ／Ｄ変換回路においては、アナログ信号による重み付け加算が行えるとともに、回路構成を簡単化できる。 In this way, after weighting and adding the signals Sig1, Sig2, and Sig3 using the capacitors C1, C2, C3, and C4, the course conversion process can be omitted and fine conversion can be started immediately. Therefore, in the A / D conversion circuit having a low number of bits (resolution), weighting addition by an analog signal can be performed and the circuit configuration can be simplified.

なお、図６は、図５に示すＡＤＣ１２Ａにおいて、重み付け加算を行わない場合の動作を示すタイムチャートである。このＡＤＣ１２Ａにおいて、重み付け加算を行わない場合は、スイッチＳ９からＳ１３を全てオンのままとし、時刻Ｔ１から開始されるダーク取込と、時刻Ｔ２から開始されるシグナル取込とが完了した後に、時刻Ｔ３からファイン変換処理を開始する。 Note that FIG. 6 is a time chart showing an operation when weighting is not performed in the ADC 12A shown in FIG. In this ADC 12A, when weighting is not performed, all the switches S9 to S13 are left on, and the time is set after the dark capture starting from time T1 and the signal capture starting from time T2 are completed. The fine conversion process is started from T3.

［第３の実施形態］
上記第１および第２実施形態では、ノードＶｃｍに接続されるコンデンサＣ１〜Ｃ８の全てを同じ静電容量のコンデンサとし、画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３の重み付けに応じて、それぞれの信号を保持するコンデンサの個数を割り当てている。例えば、図１に示す例では、画素信号Ｓｉｇ１に１個のコンデンサＣ１を割り当て、画素信号Ｓｉｇ２に２個のコンデンサＣ２，Ｃ３を割り当て、画素信号Ｓｉｇ３に１個のコンデンサＣ４を割り当てている。
これに対して、本発明の第３の実施形態では、画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３のそれぞれに対して１個のコンデンサを割り当て、それぞれのコンデンサの静電容量を変更することにより重み付けを行う。 [Third Embodiment]
In the first and second embodiments, all of the capacitors C1 to C8 connected to the node Vcm are capacitors having the same capacitance, and each signal is held according to the weighting of the pixel signals Sig1, Sig2, and Sig3. The number of capacitors is assigned. For example, in the example shown in FIG. 1, one capacitor C1 is assigned to the pixel signal Sigma 1, two capacitors C2 and C3 are assigned to the pixel signal Sigma 2, and one capacitor C4 is assigned to the pixel signal Sigma 3.
On the other hand, in the third embodiment of the present invention, one capacitor is assigned to each of the pixel signals Sigma1, Sig2, and Sig3, and weighting is performed by changing the capacitance of each capacitor.

図７は、本発明の第３の実施形態に係わるＡ／Ｄ変換回路の構成を示す図である。この図７に示すＡＤＣ１２Ｂは、図１に示すＡＤＣ１２と比較して、信号Ｓｉｇ２を保持するコンデンサを、１つのコンデンサＣ２のみとした点（図１のＡＤＣ１２では、信号Ｓｉｇ２を２つのコンデンサＣ２，Ｃ３で保持）が異なる。また、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３のそれぞれに対する重み付けの大きさに応じて、コンデンサＣ１，Ｃ２，Ｃ３のそれぞれの静電容量の大きさを変化させる（すなわち、それぞれの静電容量の大きさをそれぞれ設定する、または、それぞれの静電容量の大きさを異なるようにする）点が異なる。
例えば、コンデンサＣ１，Ｃ２，Ｃ３の静電容量の比率を「１：２：１」などとする。その他の構成は、図１に示すＡＤＣ１２と同様である。このため、同一の構成には同一の符号を付している。 FIG. 7 is a diagram showing a configuration of an A / D conversion circuit according to a third embodiment of the present invention. Compared to the ADC 12 shown in FIG. 1, the ADC 12B shown in FIG. 7 has only one capacitor C2 for holding the signal Sig2 (in the ADC12 of FIG. 1, the signal Sig2 is two capacitors C2 and C3). (Holded in) is different. Further, the magnitude of each capacitance of the capacitors C1, C2, and C3 is changed according to the magnitude of the weighting for each of the signals Sig1, Sig2, and Sig3 (that is, the magnitude of each capacitance is changed, respectively). Set or make the magnitude of each capacitance different).
For example, the ratio of the capacitances of the capacitors C1, C2, and C3 is set to "1: 2: 1". Other configurations are the same as those of ADC 12 shown in FIG. Therefore, the same components are designated by the same reference numerals.

この図７に示す例では、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３に対する重み付けに応じて、コンデンサＣ１，Ｃ２，Ｃ３のそれぞれの静電容量の大きさを変化させる。このため、コンデンサＣ１，Ｃ２，Ｃ３の静電容量と、コンデンサＣ４〜Ｃ８の静電容量とが異なることになる。すなわち、コンデンサＣ１〜Ｃ８において、静電容量が異なるコンデンサが存在することになる（図１に示すＡＤＣ１２では、コンデンサＣ１〜Ｃ８の静電容量は全て同じである）。 In the example shown in FIG. 7, the magnitude of the capacitance of each of the capacitors C1, C2, and C3 is changed according to the weighting of the signals Sig1, Sig2, and Sig3. Therefore, the capacitance of the capacitors C1, C2 and C3 and the capacitance of the capacitors C4 to C8 are different. That is, there are capacitors having different capacitances in the capacitors C1 to C8 (in the ADC 12 shown in FIG. 1, the capacitances of the capacitors C1 to C8 are all the same).

このため、コンデンサＣ１，Ｃ２，Ｃ３は、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３の重み付け加算を行う場合にだけ使用され、重み付け加算を行った後は、スイッチＳ９，Ｓ１０，Ｓ１１はオフ状態のままとし、コンデンサＣ１，Ｃ２，Ｃ３をＡＤＣ１２Ｂで行われるコース変換には使用しないようにする。すなわち、ＡＤＣ１２Ｂでは、５つのコンデンサＣ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８を用いてコース変換処理を行うことになる。 Therefore, the capacitors C1, C2, and C3 are used only when weighting the signals Sig1, Sig2, and Sig3, and after the weighting is performed, the switches S9, S10, and S11 are left in the off state, and the capacitors are used. Do not use C1, C2, C3 for course conversion performed by ADC12B. That is, in the ADC 12B, the course conversion process is performed using the five capacitors C4, C5, C6, C7, and C8.

図８は、図７に示すＡＤＣ１２Ｂの動作を説明するためのタイムチャートであり、重み付け加算ありの場合の動作を示すタイムチャートである。この図８に示すタイムチャートは、図３に示す第１の実施形態のＡＤＣ１２におけるタイムチャートと比較して、時刻Ｔ１から開始されるダーク取込と、時刻Ｔ２ａから開始される信号Ｓｉｇ１の取込までは同じである。そして、図８に示す時刻Ｔ２ｂに至るとスイッチＳ１０がオンになり、ＰＧＡ１１を通して入力される信号Ｓｉｇ２がコンデンサＣ２に取り込まれる（コンデンサＣ２が充電される）。また、また、時刻Ｔ２ｃに至るとスイッチＳ１１がオンになり、ＰＧＡ１１を通して入力される信号Ｓｉｇ３がコンデンサＣ３に取り込まれる（コンデンサＣ３が充電される）。これにより、重み付け加算の対象となる信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３のＡＤＣ１２Ｂへの取り込みが完了する。 FIG. 8 is a time chart for explaining the operation of the ADC 12B shown in FIG. 7, and is a time chart showing the operation when weighting is added. The time chart shown in FIG. 8 is compared with the time chart in the ADC 12 of the first embodiment shown in FIG. 3, and the dark capture starting from the time T1 and the capture of the signal Sig1 starting from the time T2a are captured. Then it is the same. Then, when the time T2b shown in FIG. 8 is reached, the switch S10 is turned on, and the signal Sigma 2 input through the PGA 11 is taken into the capacitor C2 (the capacitor C2 is charged). Further, when the time T2c is reached, the switch S11 is turned on, and the signal Sigma 3 input through the PGA 11 is taken into the capacitor C3 (the capacitor C3 is charged). As a result, the signals Sig1, Sig2, and Sig3 to be weighted and added are taken into the ADC 12B.

その後、時刻Ｔ２ｄに至ると、３つのスイッチＳ９，Ｓ１０，Ｓ１１を一斉にオンにし、コンデンサＣ１，Ｃ２，Ｃ３に蓄積された電荷をノードＶｃｍに放出する。そして、上記時刻Ｔ２ｄにおいて、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３が重み付け加算された電圧信号がノードＶｃｍに生成されると、さらに、時刻Ｔ２ｅにおいて、スイッチＳ１３をオンにし、ノードＶｃｍとノードＶｃｍ’とを接続し、ノードＶｃｍ’上に重み付け加算された信号を取り込む。これにより、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３を重み付け加算した電圧信号が、ノードＶｃｍ’に生成される。 After that, when the time T2d is reached, the three switches S9, S10, and S11 are turned on all at once, and the charges accumulated in the capacitors C1, C2, and C3 are discharged to the node Vcm. Then, at the time T2d, when a voltage signal to which the signals Sig1, Sig2, and Sig3 are weighted and added is generated at the node Vcm, the switch S13 is further turned on at the time T2e to connect the node Vcm and the node Vcm'. Then, the weighted signal is fetched on the node Vcm'. As a result, a voltage signal obtained by weighting and adding the signals Sig1, Sig2, and Sig3 is generated in the node Vcm'.

そして、時刻Ｔ３においてコース変換が開始される。この図８に示すタイムチャートでは、コース変換動作をスイッチＳ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８の５つのスイッチを用いて行い、Ａ／Ｄ変換値の上位ビットを決定する点が、図３に示すタイムチャートと異なる。
すなわち、図３に示すタイムチャートでは、コース変換動作をスイッチＳ５〜Ｓ８の４つのスイッチを用いて４段階で行うことにより、Ａ／Ｄ変換値の上位ビットを決定するのに対し、図８に示すタイムチャートでは、コース変換動作をスイッチＳ４〜Ｓ８の５つのスイッチを用いて５段階で行うことにより、Ａ／Ｄ変換値の上位ビットを決定する。
これは、時刻Ｔ３以降のコース変換動作時において、スイッチＳ１３がオフとなり、コンデンサＣ１，Ｃ２，Ｃ３がノードＶｃｍ’から切り離されており、このコンデンサＣ１，Ｃ２，Ｃ３に繋がるスイッチＳ１，Ｓ２，Ｓ３をコース変換動作用に使用できず、残りのスイッチＳ４〜Ｓ８を用いてコース変換を行うためである。
このコース変換が終了すると、時刻Ｔ９においてファイン変換処理が開始されるが、このファイン変換処理は、図２および図３に示す場合と同様である。 Then, the course conversion is started at time T3. In the time chart shown in FIG. 8, the point that the course conversion operation is performed by using the five switches S4, S5, S6, S7, and S8 to determine the high-order bit of the A / D conversion value is shown in FIG. Different from the time chart.
That is, in the time chart shown in FIG. 3, the high-order bit of the A / D conversion value is determined by performing the course conversion operation in four steps using the four switches S5 to S8, whereas in FIG. In the time chart shown, the high-order bits of the A / D conversion value are determined by performing the course conversion operation in five stages using the five switches S4 to S8.
This is because the switch S13 is turned off, the capacitors C1, C2, and C3 are separated from the node Vcm'in the course conversion operation after the time T3, and the switches S1, S2, and S3 connected to the capacitors C1, C2, and C3. Cannot be used for the course conversion operation, and the remaining switches S4 to S8 are used to perform the course conversion.
When this course conversion is completed, the fine conversion process is started at time T9, and this fine conversion process is the same as in the cases shown in FIGS. 2 and 3.

このように、第３の実施形態においては、コンデンサＣ１，Ｃ２，Ｃ３の容量を変化させることにより、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３に対する重み付けを細かく設定することができる。 As described above, in the third embodiment, the weighting of the signals Sig1, Sig2, and Sig3 can be finely set by changing the capacitances of the capacitors C1, C2, and C3.

以上、本発明の実施形態について説明したが、ここで本発明と上記実施形態とにおける対応関係について補足して説明する。
本発明における固体撮像装置は、図９に示す固体撮像装置１が対応し、本発明におけるＡ／Ｄ変換回路は、図１に示すＡＤＣ１２等が対応する。また、本発明における画素信号は、図９に示す画素ＰＸで生成され垂直信号線ＶＬを介してＡＤＣ（Ａ／Ｄ変換回路）に入力される画素信号（例えば、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３）対応する。また、本発明におけるノードは、ノードＶｃｍ（ノードＶｃｍとノードＶｃｍ’の両方を含む場合がある）が対応する。また、本発明における所定電位は、暗状態の画素信号の電位（Ｖｄａｒｋ）であり、より正確には、コンパレータＣＰ１に繋がるコンデンサＣ１０に保持され電圧（ダーク電位Ｖｄａｒｋ）である。
また、本発明における制御手段は、制御部２１が対応し、本発明におけるコース変換手段は、コース変換制御部２２が対応し、本発明におけるファイン変換手段は、ファイン変換制御部２３が対応する。また、本発明における第１群のコンデンサは、コンデンサＣ１〜Ｃ４が対応し、本発明における第２群のコンデンサは、コンデンサＣ５〜Ｃ８が対応し、本発明における第１群のスイッチは、スイッチＳ９〜Ｓ１２が対応し、本発明における第２群のスイッチは、スイッチＳ１３が対応する。 The embodiments of the present invention have been described above, but here, the correspondence between the present invention and the above-described embodiments will be supplementarily described.
The solid-state image sensor 1 shown in FIG. 9 corresponds to the solid-state image sensor in the present invention, and the ADC 12 and the like shown in FIG. 1 correspond to the A / D conversion circuit in the present invention. Further, the pixel signal in the present invention corresponds to a pixel signal (for example, signals Sig1, Sig2, Sig3) generated by the pixel PX shown in FIG. 9 and input to the ADC (A / D conversion circuit) via the vertical signal line VL. do. Further, the node in the present invention corresponds to a node Vcm (which may include both a node Vcm and a node Vcm'). Further, the predetermined potential in the present invention is the potential (Vdark) of the pixel signal in the dark state, and more accurately, the voltage (dark potential Vdark) held by the capacitor C10 connected to the comparator CP1.
Further, the control means in the present invention corresponds to the control unit 21, the course conversion means in the present invention corresponds to the course conversion control unit 22, and the fine conversion means in the present invention corresponds to the fine conversion control unit 23. Further, the first group of capacitors in the present invention correspond to the capacitors C1 to C4, the second group of capacitors in the present invention correspond to the capacitors C5 to C8, and the first group of switches in the present invention correspond to the switch S9. ~ S12 corresponds to, and the switch S13 corresponds to the second group of switches in the present invention.

（１）そして、上記実施形態において、ＡＤＣ１２は、固体撮像装置の垂直信号線ＶＬを介して画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３が入力されるノードＶｃｍに容量結合される複数のコンデンサＣ１〜Ｃ８と、垂直信号線ＶＬを介して入力される複数の画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３のそれぞれを、複数のコンデンサＣ１〜Ｃ８中の一部のコンデンサＣ１〜Ｃ４を使用して予め保持する画素信号保持手段（コンデンサＣ１〜Ｃ４とスイッチＳ９〜Ｓ１１）と、一部のコンデンサＣ１〜Ｃ４に保持されたそれぞれの画素信号を合成してノードＶｃｍの電位を生成するノード電位生成手段（コンデンサＣ１〜Ｃ４とスイッチＳ９〜Ｓ１１）と、複数のコンデンサＣ１〜Ｃ８の対極の電圧を変化させることにより、ノードＶｃｍの電位を変化させ、ノードＶｃｍの電位と所定電位（ダーク電位Ｖｄａｒｋ）とを比較することにより画素信号のデジタル値を生成する制御手段（制御部２１）と、を備える。 (1) Then, in the above embodiment, the ADC 12 includes a plurality of capacitors C1 to C8 capacitively coupled to the node Vcm to which the pixel signals Sigma1, Sigma2, and Sigma3 are input via the vertical signal line VL of the solid-state imaging device. A pixel signal holding means (a pixel signal holding means) in which each of the plurality of pixel signals Sigma1, Sigma2, and Sigma3 input via the vertical signal line VL is held in advance by using some of the capacitors C1 to C4 in the plurality of capacitors C1 to C8. Capacitors C1 to C4 and switches S9 to S11) and node potential generating means (capacitors C1 to C4 and switches S9) that generate potential of node Vcm by synthesizing each pixel signal held in some capacitors C1 to C4. ~ S11) and the counterpole voltages of the plurality of capacitors C1 to C8 are changed to change the potential of the node Vcm, and the potential of the node Vcm is compared with a predetermined potential (dark potential Vdark) to obtain a pixel signal. A control means (control unit 21) for generating a digital value is provided.

このような構成のＡＤＣ１２では、固体撮像装置の垂直信号線ＶＬを介して入力される複数の画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３のそれぞれを、ＡＤＣ１２内の複数のコンデンサＣ１〜Ｃ８中の一部のコンデンサＣ１〜Ｃ４を使用して予め保持する。そして、コンデンサＣ１〜Ｃ４に保持されたそれぞれの画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３を合成してノードＶｃｍの電位を生成する。その後、コンデンサＣ１〜Ｃ８の対極の電圧を変化させることにより、ノードＶｃｍの電位を変化させ、ノードＶｃｍの電位と所定電位（ダーク電位Ｖｄａｒｋ）とを比較することにより画素信号のデジタル値を生成する。
これにより、本実施形態のＡＤＣ１２では、垂直方向の画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３の重み付け加算をアナログ信号の段階で行うことにより、Ａ／Ｄ変換の際に重畳されるノイズ成分による誤差や量子化誤差を含むことなく、重み付け加算を行うことができる。また、重み付け加算をＡＤＣ１２内のコンデンサＣ１〜Ｃ４を利用して行うため、固体撮像装置（チップ）のレイアウト面積を増大させることがない。 In the ADC 12 having such a configuration, each of the plurality of pixel signals Sigma1, Sigma2, and Sigma3 input via the vertical signal line VL of the solid-state image sensor is converted into some capacitors in the plurality of capacitors C1 to C8 in the ADC12. Pre-hold using C1-C4. Then, the respective pixel signals Sig1, Sig2, and Sig3 held in the capacitors C1 to C4 are combined to generate the potential of the node Vcm. After that, the potential of the node Vcm is changed by changing the voltage of the counter electrode of the capacitors C1 to C8, and the digital value of the pixel signal is generated by comparing the potential of the node Vcm with the predetermined potential (dark potential Vdark). ..
As a result, in the ADC 12 of the present embodiment, the vertical pixel signals Sig1, Sig2, and Sig3 are weighted and added at the analog signal stage, so that errors and quantization due to noise components superimposed during A / D conversion are performed. Weighted addition can be performed without including an error. Further, since the weighting addition is performed by using the capacitors C1 to C4 in the ADC 12, the layout area of the solid-state image sensor (chip) is not increased.

（２）また、上記実施形態において、ＡＤＣ１２は、複数のコンデンサＣ１〜Ｃ８はそれぞれが同一の静電容量であり、画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３の重み付け加算を行う場合に、制御部２１は、それぞれの画素信号をコンデンサＣ１〜Ｃ４に保持する際に、それぞれの画素信号の重み付けに応じて、複数のコンデンサＣ１〜Ｃ８の中から１または複数個のコンデンサを割り当て、この割り当てられたコンデンサに充電を行うことにより当該画素信号を保持し、重み付け加算を行う画素信号の全ての入力が完了した後に、コンデンサＣ１〜Ｃ４に保持された充電電荷を加算することにより画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３を重み付け加算し、この重み付け加算された画素信号によりノードＶｃｍに電位を生成させる。
これにより、ＡＤＣ１２中のコンデンサＣ１〜Ｃ４を利用して、画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３をアナログ信号の段階において容易に重み付けして加算することができる。また、重み付け加算をＡＤＣ１２内のコンデンサＣ１〜Ｃ４を利用して行うため、レイアウト面積を増大させることがない。 (2) Further, in the above embodiment, in the ADC 12, when the plurality of capacitors C1 to C8 each have the same capacitance and the pixel signals Sigma1, Sigma2, and Sigma3 are weighted and added, the control unit 21 can be used. When holding each pixel signal in the capacitors C1 to C4, one or a plurality of capacitors are assigned from the plurality of capacitors C1 to C8 according to the weighting of each pixel signal, and the assigned capacitors are charged. After all the inputs of the pixel signals to be weighted and added are completed, the pixel signals Sig1, Sig2, and Sig3 are weighted by adding the charging charges held in the capacitors C1 to C4. Addition is performed, and a potential is generated in the node Vcm by the weighted and added pixel signal.
Thereby, the pixel signals Sig1, Sig2, and Sig3 can be easily weighted and added at the stage of the analog signal by using the capacitors C1 to C4 in the ADC 12. Further, since the weighting addition is performed by using the capacitors C1 to C4 in the ADC 12, the layout area is not increased.

（３）また、上記実施形態において、制御部２１は、複数のコンデンサＣ１〜Ｃ８の対極の電圧を順次に切替えることによりノードＶｃｍの電位を階段状に変化させ、ノードＶｃｍの電位と所定電位（ダーク電位Ｖｄａｒｋ）とを比較して、デジタル値の所定のビット数の上位ビットを決定するコース変換制御部２２と、コース変換の終了後に、コンデンサＣ１〜Ｃ８内の所定のコンデンサＣ８の対極の電圧ＶＲＡＭＰをスロープ状に変化させることにより、ノードＶｃｍの電位をスロープ上に変化させ、ノードＶｃｍの電位と所定電位（ダーク電位Ｖｄａｒｋ）とを比較してデジタル値の下位ビットを決定するファイン変換制御部２３と、を備える。
これにより、Ａ／Ｄ変換の際に重畳されるノイズ成分による誤差や量子化誤差を含むことなく、重み付け加算を行うことができるという効果に加えて、重み付け加算された画素信号をデジタル値に変換する際のＡ／Ｄ変換速度を速くすることができる。 (3) Further, in the above embodiment, the control unit 21 changes the potential of the node Vcm in a stepwise manner by sequentially switching the voltage of the counter electrode of the plurality of capacitors C1 to C8, and the potential of the node Vcm and the predetermined potential ( The voltage of the counter electrode of the course conversion control unit 22 that determines the upper bit of a predetermined number of bits of the digital value by comparing with the dark potential Vdark) and the counter electrode of the predetermined capacitor C8 in the capacitors C1 to C8 after the course conversion is completed. By changing the VRAMP in a slope shape, the potential of the node Vcm is changed on the slope, and the potential of the node Vcm is compared with a predetermined potential (dark potential Vdark) to determine the lower bit of the digital value. 23 and.
As a result, in addition to the effect that weighted addition can be performed without including errors due to noise components superimposed during A / D conversion and quantization error, the weighted pixel signal is converted into a digital value. The A / D conversion speed can be increased.

（４）また、上記実施形態において、制御部２１は、コンデンサＣ１〜Ｃ８内の所定のコンデンサＣ８の対極の電圧ＶＲＡＭＰをスロープ状に変化させることにより、ノードＶｃｍの電位をスロープ上に変化させ、ノードＶｃｍの電位と所定電位（Ｖｄａｒｋ）とを比較してデジタル値を生成するファイン変換制御部２３を、を備える。
これにより、コース変換処理を行うことなく、ファイン変換処理のみを行う構成にすることもできる。これにより、Ａ／Ｄ変換回路の回路構成を簡単化できる。 (4) Further, in the above embodiment, the control unit 21 changes the potential of the node Vcm on the slope by changing the voltage VRAMP of the counter electrode of the predetermined capacitors C8 in the capacitors C1 to C8 in a slope shape. A fine conversion control unit 23 for generating a digital value by comparing the potential of the node Vcm with a predetermined potential (Vdark) is provided.
As a result, it is possible to configure a configuration in which only the fine conversion process is performed without performing the course conversion process. This makes it possible to simplify the circuit configuration of the A / D conversion circuit.

（５）また、上記実施形態において、複数のコンデンサＣ１〜Ｃ８の個数がｎ個（ｎ＝８）であり、画素信号を予め保持する第１群のコンデンサＣ１〜Ｃ４の個数がｍ個（ｍ＝４）であり、第１群の４個のそれぞれのコンデンサＣ１〜Ｃ４とノードＶｃｍとの間を選択的に接続するｍ個の第１群のスイッチＳ９〜Ｓ１２と、複数のコンデンサＣ１〜Ｃ８中の第１群のコンデンサを除く（ｎ−ｍ）個（４個）の第２群のコンデンサＣ５〜Ｃ８とノードＶｃｍとの間を一括して選択的に接続する１個の第２群のスイッチＳ１３と、を備え、制御部２１は、重み付け加算を行う画素信号の数と、それぞれの画素信号の重み付けとに応じて、入力されるそれぞれの画素信号に対して第１群のスイッチＳ９〜Ｓ１２の中から１または複数のスイッチを予め割り当て、垂直信号線ＶＬを介して順次に入力される画素信号を重み付けして加算する際に、最初に、第１群のスイッチＳ９〜Ｓ１２と第２群のスイッチＳ１３とをオフにし、画素信号が入力されるごとに、第１群のスイッチＳ９〜Ｓ１２中の当該画素信号に割り当てられたスイッチをオンにし、当該スイッチに繋がるコンデンサを充電することにより当該画素信号を保持した後に、当該スイッチをオフにし、重み付け加算を行う画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３の全ての入力が完了した後に、第１群のスイッチＳ９〜Ｓ１２を一括してオンにし、当該第１群のスイッチＳ９〜Ｓ１２に繋がるコンデンサＣ１〜Ｃ４に保持された充電電荷を加算することにより画素信号を重み付け加算するとともに、この重み付け加算された画素信号によりノードＶｃｍに電位を生成させる。
これにより、画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３をアナログ信号の段階で重み付け加算することができるとともに、ＡＤＣ１２内のコンデンサＣ１〜Ｃ４を利用して重み付け加算を行うことができる。 (5) Further, in the above embodiment, the number of the plurality of capacitors C1 to C8 is n (n = 8), and the number of the first group capacitors C1 to C4 for holding the pixel signal in advance is m (m). = 4), and m first group switches S9 to S12 for selectively connecting the four capacitors C1 to C4 of the first group and the node Vcm, and a plurality of capacitors C1 to C8. One second group that selectively connects (nm) (4) capacitors C5 to C8 of the second group excluding the capacitors of the first group and the node Vcm in a lump. A switch S13 is provided, and the control unit 21 includes switches S9 to the first group for each input pixel signal according to the number of pixel signals to be weighted and added and the weighting of each capacitor signal. When one or a plurality of switches are assigned in advance from S12 and the pixel signals sequentially input via the vertical signal line VL are weighted and added, first, the first group of switches S9 to S12 and the second By turning off the switch S13 of the group and turning on the switch assigned to the pixel signal in the switches S9 to S12 of the first group each time a pixel signal is input, the capacitor connected to the switch is charged. After holding the pixel signal, the switch is turned off, and after all the inputs of the pixel signals Sigma1, Sig2, and Sig3 for weighting addition are completed, the switches S9 to S12 of the first group are turned on all at once. The pixel signal is weighted and added by adding the charging charges held in the capacitors C1 to C4 connected to the switches S9 to S12 of the first group, and the node Vcm is made to generate a potential by the weighted added pixel signal.
Thereby, the pixel signals Sig1, Sig2, and Sig3 can be weighted and added at the stage of the analog signal, and the weighted addition can be performed by using the capacitors C1 to C4 in the ADC 12.

（６）また、上記実施形態において、制御部２１は、第１群のスイッチＳ９〜Ｓ１２と第２群のスイッチＳ１３とを常時オンに制御することにより、入力される画素信号に対して重み付け加算なしのＡ／Ｄ変換を行う。
これにより、重み付け加算ありのＡ／Ｄ変換と、重み付け加算なしのＡ／Ｄ変換とを選択して実行することができる。 (6) Further, in the above embodiment, the control unit 21 weights and adds weight to the input pixel signal by constantly controlling the switches S9 to S12 of the first group and the switches S13 of the second group to be on. Performs A / D conversion without.
As a result, A / D conversion with weighting addition and A / D conversion without weighting addition can be selected and executed.

（７）また、上記実施形態において、固体撮像装置１は、上記のＡＤＣ１２を備える固体撮像装置１であって、光信号を電気信号に変換する光電変換素子を含む画素ＰＸが複数行列状に配置され、各画素ＰＸを行ごとに順次走査しながら選択行の各画素ＰＸの信号を列ごとに配線された複数の垂直信号線ＶＬを介して出力する撮像手段（画素部２）を備え、ＡＤＣ１２は、複数の垂直信号線ＶＬそれぞれに対応して設けられ、当該垂直信号線ＶＬから出力される画素信号（例えば、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３）をアナログ信号からデジタル値に変換する。
これにより、本発明の固体撮像装置１では、垂直信号線ＶＬから出力される画素信（例えば、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３）を重み付け加算してデジタル値（デジタルデータ）として出力する際に、この画素信号の重み付け加算をアナログ信号の段階で行うことができる。このため、画素信号をＡ／Ｄ変換する際に重畳されるノイズ成分等による誤差を含むことなく、重み付け加算されたデジタルデータを出力することができる。また、重み付け加算をＡＤＣ１２内のコンデンサＣ１〜Ｃ４を利用して行うため、レイアウト面積を増大させることがない。 (7) Further, in the above embodiment, the solid-state imaging device 1 is a solid-state imaging device 1 including the above-mentioned ADC 12, and pixels PX including a photoelectric conversion element that converts an optical signal into an electric signal are arranged in a plurality of matrices. The ADC 12 is provided with an imaging means (pixel unit 2) that outputs the signal of each pixel PX of the selected row via a plurality of vertical signal lines VL wired for each column while sequentially scanning each pixel PX row by row. Is provided corresponding to each of the plurality of vertical signal lines VL, and converts pixel signals (for example, signals Sig1, Sig2, Sig3) output from the vertical signal line VL from analog signals to digital values.
As a result, in the solid-state image sensor 1 of the present invention, when the pixel signals (for example, signals Sig1, Sig2, Sig3) output from the vertical signal line VL are weighted and added and output as digital values (digital data). Weighted addition of pixel signals can be performed at the analog signal stage. Therefore, it is possible to output the weighted digital data without including an error due to a noise component or the like superimposed when the pixel signal is A / D converted. Further, since the weighting addition is performed by using the capacitors C1 to C4 in the ADC 12, the layout area is not increased.

以上、本発明の実施の形態について説明したが、本発明のＡ／Ｄ変換回路は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。 Although the embodiment of the present invention has been described above, the A / D conversion circuit of the present invention is not limited to the above illustrated example, and various modifications are made within the range not deviating from the gist of the present invention. Of course you can get it.

１固体撮像装置
２画素部
３垂直走査回路
４水平走査回路
１１ＰＧＡ
１２ＡＤＣ（Ａ／Ｄ変換回路）
２１制御部
２２コース変換制御部
２３ファイン変換制御部
２４カウンタ
Ｃ１〜Ｃ８コンデンサ
Ｃ１０，Ｃ１１，Ｃ１２コンデンサ
ＣＰ１コンパレータ
ＰＸ画素
Ｓ１ａ，Ｓ４ｂ〜Ｓ８ａ，Ｓ８ｂ，ＳＸスイッチ
Ｓ９，Ｓ１０，Ｓ１１，Ｓ１２，Ｓ１３スイッチ
Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３画素信号
Ｖｃｍノード 1 Solid-state image sensor 2 Pixel unit 3 Vertical scanning circuit 4 Horizontal scanning circuit 11 PGA
12 ADC (A / D conversion circuit)
21 Control unit 22 Course conversion control unit 23 Fine conversion control unit 24 Counters C1 to C8 Capacitors C10, C11, C12 Capacitors CP1 Comparator PX pixels S1a, S4b to S8a, S8b, SX switches S9, S10, S11, S12, S13 Switch Sig1 , Sig2, Sig3 Pixel signal Vcm node

Claims

With multiple pixels
Of the plurality of pixels, a first signal line connected to at least the first pixel and the second pixel, and
Of the plurality of pixels, a second signal line connected to at least the third pixel and the fourth pixel, and
Is connected to the first signal line, a first holding circuit and a second holding portion for holding the signal from the second pixel and the first holding portion for holding the signal from the previous SL first pixel,
A second holding circuit connected to the second signal line and having a third holding portion for holding a signal from the third pixel and a fourth holding portion for holding a signal from the fourth pixel.
Multiple comparators used to convert the input signal to a digital signal,
A first connection portion having a switch for electrically connecting the first holding circuit and the first comparator among the plurality of comparators, and the like.
A second connection portion having a switch for electrically connecting the second holding circuit and the second comparator among the plurality of comparators, and the like.
An image sensor comprising.

The first holding circuit includes a first switch that electrically connects the first pixel and the first holding portion, and a second switch that electrically connects the second pixel and the second holding portion. , I have a,
The second holding circuit includes a third switch that electrically connects the third pixel and the third holding portion, and a fourth switch that electrically connects the fourth pixel and the fourth holding portion. the imaging device according to claim 1 having a.

Is connected before Symbol first pixel, a first control line which the first control signal for controlling the first pixel is output,
A second control line that is connected to the second pixel and is different from the first control line that outputs a second control signal for controlling the second pixel.
The image pickup device according to claim 1 or 2.

The first control line is connected to the third pixel, and the first control signal for controlling the third pixel is output.
The image pickup device according to claim 3, wherein the second control line is connected to the fourth pixel, and the second control signal for controlling the fourth pixel is output.

The first pixel has a first photoelectric conversion unit that converts light into an electric charge, and a first transfer unit that is connected to the first control line and transfers the electric charge of the first photoelectric conversion unit.
The second pixel has a second photoelectric conversion unit that converts light into electric charge, which is connected to the second control line, have a, a second transfer unit for transferring charges of the second photoelectric conversion unit,
The third pixel has a third photoelectric conversion unit that converts light into an electric charge, and a third transfer unit that is connected to the first control line and transfers the electric charge of the third photoelectric conversion unit.
The fourth pixel, and the fourth photoelectric conversion unit that converts light into electric charge, which is connected to the second control line, according to claim 4 having a fourth transfer unit for transferring the fourth photoelectric conversion portion of the charge The imaging element according to.

The second control signal is according to any one of claims 3 to 5, which is output to the second control line at a timing different from the timing at which the first control signal is output to the first control line. The image sensor described.

The first holding portion has a first capacitance element and has a first capacitance element.
The second holding unit may have a second capacitive element,
The third holding portion has a third capacitance element and has a third capacitance element.
The image pickup device according to any one of claims 1 to 6 , wherein the fourth holding unit has a fourth capacitance element.

The second capacitive element is to have a different capacity from that of the first capacitive element,
The image pickup device according to claim 7 , wherein the fourth capacitance element has a capacitance different from that of the third capacitance element.

A first amplification unit, which is arranged between the first holding circuit and the first comparator and amplifies an input signal,
A second amplification unit, which is arranged between the second holding circuit and the second comparator and amplifies an input signal, is provided.
The signal output from the first amplification unit is input to the first comparator .
The image pickup device according to any one of claims 1 to 8 , wherein a signal output from the second amplification unit is input to the second comparator.

An image pickup apparatus comprising the image pickup device according to any one of claims 1 to 9.