JP6923250B2

JP6923250B2 - System and encryption processing method

Info

Publication number: JP6923250B2
Application number: JP2018234320A
Authority: JP
Inventors: 友子三神
Original assignee: NEC Platforms Ltd
Current assignee: NEC Platforms Ltd
Priority date: 2018-12-14
Filing date: 2018-12-14
Publication date: 2021-08-18
Anticipated expiration: 2038-12-14
Also published as: JP2020096314A

Description

本発明は、システム及び暗号化処理方法に関する。 The present invention relates to a system and an encryption processing method.

データの暗号化や復号化を行う装置では、その暗号化や復号化の信頼性及び安全性が重要視される場合が多い。
特許文献１には、関連する技術として、二重化された暗号処理装置の障害時に他の暗号処理装置へ切り替えて処理を引き継ぐシステムに関する技術が開示されている。 In a device that encrypts or decrypts data, the reliability and security of the encryption or decryption are often regarded as important.
Patent Document 1 discloses, as a related technique, a technique relating to a system for switching to another cryptographic processing device and taking over the processing when a failure of the duplicated cryptographic processing device occurs.

特開２００４−３２８５６３号公報Japanese Unexamined Patent Publication No. 2004-328563

ところで、特許文献１のような技術を用いる場合、暗号処理装置を停止させる必要があり、暗号処理装置を連続的に稼働したまま暗号化の処理を継続することができなくなる可能性がある。 By the way, when a technique such as Patent Document 1 is used, it is necessary to stop the encryption processing device, and there is a possibility that the encryption processing cannot be continued while the encryption processing device is continuously operating.

本発明の各態様は、上記の課題を解決することのできるシステム及び暗号化処理方法を提供することを目的としている。 Each aspect of the present invention aims to provide a system and an encryption processing method capable of solving the above problems.

上記目的を達成するために、本発明の一態様によれば、システムは、第１ハードウェアと第２ハードウェアとを備えるシステムであって、前記第１ハードウェアは、第１レジスタと、暗号化される前のデータを前記第１レジスタに格納し、空きハードウェア記憶部が空きハードウェアフラグを記憶しているか否かを判定し、前記空きハードウェアフラグを記憶していると判定した場合、前記データを第２レジスタに格納するファームウェア実行部と、前記第１レジスタに格納された前記データを第１暗号化データに暗号化する第１暗号化部と、前記第１レジスタに格納された前記データを第２暗号化データに暗号化する第２暗号化部と、前記第１暗号化データと前記第２暗号化データとを比較し、一致しているか否かを判定する第１比較判定部と、前記第１暗号化データと前記第２暗号化データとが一致していないと前記第１比較判定部が判定した場合に、前記第１暗号化データと前記第２暗号化データとが一致していないことを前記第２ハードウェアに通知する通知部と、を備え、前記第２ハードウェアは、前記空きハードウェア記憶部と、前記第２レジスタと、前記第２レジスタに格納された前記データを第３暗号化データに暗号化する第３暗号化部と、前記第２レジスタに格納された前記データを第４暗号化データに暗号化する第４暗号化部と、前記第３暗号化データと前記第４暗号化データとを比較し、一致しているか否かを判定する第２比較判定部と、前記第１暗号化データと前記第２暗号化データとが一致していないことを示す通知を前記通知部から受け、前記第３暗号化データと前記第４暗号化データとが一致している場合に、前記第３暗号化データを記憶部に書き込む書き込み部と、を備える。 In order to achieve the above object, according to one aspect of the present invention, the system is a system including first hardware and second hardware, wherein the first hardware includes a first register and a cipher. When the data before being converted is stored in the first register, it is determined whether or not the free hardware storage unit stores the free hardware flag, and it is determined that the free hardware flag is stored. , A firmware execution unit that stores the data in the second register, a first encryption unit that encrypts the data stored in the first register into the first encrypted data, and a first encryption unit stored in the first register. A first comparison determination that compares the second encryption unit that encrypts the data into the second encrypted data, the first encrypted data, and the second encrypted data, and determines whether or not they match. When the first comparison determination unit determines that the unit, the first encrypted data, and the second encrypted data do not match, the first encrypted data and the second encrypted data are combined. The second hardware includes a notification unit for notifying the second hardware that they do not match, and the second hardware is stored in the free hardware storage unit, the second register, and the second register. A third encryption unit that encrypts the data into third encrypted data, a fourth encryption unit that encrypts the data stored in the second register into fourth encrypted data, and the third encryption unit. The second comparison determination unit that compares the encrypted data with the fourth encrypted data and determines whether or not they match, and the first encrypted data and the second encrypted data do not match. A writing unit for writing the third encrypted data to the storage unit when the notification indicating the above is received from the notification unit and the third encrypted data and the fourth encrypted data match .

上記目的を達成するために、本発明の別の態様によれば、暗号化処理方法は、第１レジスタを有する第１ハードウェアと、空きハードウェア記憶部および第２レジスタを有する第２ハードウェアとを備えるシステムによる暗号化処理方法であって、暗号化される前のデータを前記第１レジスタに格納し、空きハードウェア記憶部が空きハードウェアフラグを記憶しているか否かを判定し、前記空きハードウェアフラグを記憶していると判定した場合、前記データを前記第２レジスタに格納することと、前記第１レジスタに格納された前記データを第１暗号化データに暗号化することと、前記第１レジスタに格納された前記データを第２暗号化データに暗号化することと、前記第１暗号化データと前記第２暗号化データとを比較し、一致しているか否かを判定することと、前記第１暗号化データと前記第２暗号化データとが一致していないと判定した場合に、前記第１暗号化データと前記第２暗号化データとが一致していないことを前記第２ハードウェアに通知することと、前記第２レジスタに格納された前記データを第３暗号化データに暗号化することと、前記第２レジスタに格納された前記データを第４暗号化データに暗号化することと、前記第３暗号化データと前記第４暗号化データとを比較し、一致しているか否かを判定することと、前記第１暗号化データと前記第２暗号化データとが一致していないことを示す通知を受け、前記第３暗号化データと前記第４暗号化データとが一致している場合に、前記第３暗号化データを記憶部に書き込むことと、を含む。

In order to achieve the above object, according to another aspect of the present invention, the encryption processing method is a first hardware having a first register and a second hardware having a free hardware storage unit and a second register. It is an encryption processing method by a system including the above, and the data before being encrypted is stored in the first register, and it is determined whether or not the free hardware storage unit stores the free hardware flag. When it is determined that the free hardware flag is stored, the data is stored in the second register, and the data stored in the first register is encrypted into the first encrypted data. , The data stored in the first register is encrypted into the second encrypted data, and the first encrypted data and the second encrypted data are compared to determine whether or not they match. When it is determined that the first encrypted data and the second encrypted data do not match, the first encrypted data and the second encrypted data do not match. Notifying the second hardware, encrypting the data stored in the second register into the third encrypted data, and converting the data stored in the second register into the fourth encrypted data. The third encrypted data and the fourth encrypted data are compared to determine whether or not they match, and the first encrypted data and the second encrypted data are encrypted. When the notification indicating that the data does not match is received and the third encrypted data and the fourth encrypted data match, the third encrypted data is written to the storage unit. Including .

本発明の各態様によれば、ハードウェアを連続的に稼働したまま暗号化の処理を継続することができる。 According to each aspect of the present invention, the encryption process can be continued while the hardware is continuously running.

本発明の一実施形態によるシステムの構成を示す図である。It is a figure which shows the structure of the system by one Embodiment of this invention. 本発明の一実施形態によるシステムの処理フローを示す図である。It is a figure which shows the processing flow of the system by one Embodiment of this invention. 本発明の実施形態による最小構成のシステムを示す図である。It is a figure which shows the system of the minimum structure by embodiment of this invention. 少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。It is a schematic block diagram which shows the structure of the computer which concerns on at least one Embodiment.

以下、図面を参照しながら実施形態について詳しく説明する。
＜実施形態＞
本発明の一実施形態によるシステム１は、図１に示すように、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）１１、第１ハードウェア１２、第２ハードウェア２５を備える。
システム１では、暗号化を行う第１ハードウェア１２は、その暗号化を行う部分に不具合が発生した場合、暗号化の処理が可能であり処理に空きがある第２ハードウェアに暗号化の処理を依頼する。そして、第１ハードウェア１２は、第２ハードウェアによる暗号化の結果を用いて、暗号化の処理を継続する。 Hereinafter, embodiments will be described in detail with reference to the drawings.
<Embodiment>
As shown in FIG. 1, the system 1 according to an embodiment of the present invention includes a DRAM (Dynamic Random Access Memory) 11, first hardware 12, and second hardware 25.
In the system 1, the first hardware 12 that performs encryption can perform encryption processing when a problem occurs in the part to be encrypted, and the second hardware that has a vacant process can perform encryption processing. To ask. Then, the first hardware 12 continues the encryption process using the result of the encryption by the second hardware.

ＤＲＡＭ１１は、システム１における主記憶装置である。
第１ハードウェア１２は、通常時にアクティブであり暗号化の処理を行うハードウェアである。
第１ハードウェア１２は、図１に示すように、暗号化制御部１３、比較結果記憶部１９、エラー回数カウンタ２０、エラー回数上限レジスタ２１、第２比較部２２（通知部の一例）、ハードウェア切り離し記憶部２３、ファームウェア実行部２４（書き込み部の一例）を備える。 The DRAM 11 is the main storage device in the system 1.
The first hardware 12 is hardware that is normally active and performs encryption processing.
As shown in FIG. 1, the first hardware 12 includes an encryption control unit 13, a comparison result storage unit 19, an error count counter 20, an error count upper limit register 21, a second comparison unit 22 (an example of a notification unit), and hardware. It includes a hardware disconnection storage unit 23 and a firmware execution unit 24 (an example of a writing unit).

暗号化制御部１３は、データの暗号化を制御する。暗号化制御部１３は、図１に示すように、平文レジスタ１４、第１暗号化制御部１５（第１暗号化部の一例、第３暗号化部の一例）、第２暗号化制御部１６（第２暗号化部の一例、第４暗号化部の一例）、第１比較部１７（第１比較判定部の一例、第２比較判定部の一例、書き込む書き込み部の一例）、データ書き込み部１８を備える。
平文レジスタ１４は、暗号化する前のデータを保持する。
第１暗号化制御部１５及び第２暗号化制御部１６のそれぞれは、平文を暗号化する。
第１比較部１７は、第１暗号化制御部１５による平文の暗号化結果と、第２暗号化制御部１６による平文の暗号化結果とを比較する。
データ書き込み部１８は、２つの暗号化結果が一致する比較結果を第１比較部１７が得た場合、その暗号化結果をＤＲＡＭ１１に書き込む。 The encryption control unit 13 controls data encryption. As shown in FIG. 1, the encryption control unit 13 includes a plaintext register 14, a first encryption control unit 15 (an example of a first encryption unit, an example of a third encryption unit), and a second encryption control unit 16. (An example of a second encryption unit, an example of a fourth encryption unit), a first comparison unit 17 (an example of a first comparison determination unit, an example of a second comparison determination unit, an example of a writing unit to be written), a data writing unit 18 is provided.
The plaintext register 14 holds the data before encryption.
Each of the first encryption control unit 15 and the second encryption control unit 16 encrypts the plaintext.
The first comparison unit 17 compares the plaintext encryption result by the first encryption control unit 15 with the plaintext encryption result by the second encryption control unit 16.
When the first comparison unit 17 obtains a comparison result in which the two encryption results match, the data writing unit 18 writes the encryption result in the DRAM 11.

比較結果記憶部１９は、第１比較部１７の比較結果を表すフラグを記憶する。
エラー回数カウンタ２０は、第１比較部１７が不一致である比較結果を得た回数をエラー回数としてカウントする。
エラー回数上限レジスタ２１は、エラー回数の上限値を保持することで、そのエラー回数の上限を定める。
第２比較部２２は、エラー回数カウンタ２０の値とエラー回数上限レジスタ２１の値とを比較する。
ハードウェア切り離し記憶部２３は、エラー回数がエラー回数の上限に達したときに、エラー回数がエラー回数の上限に達したことを示すフラグを立てる。
ファームウェア実行部２４は、ファームウェアを実行することにより、第１ハードウェア１２を制御する。 The comparison result storage unit 19 stores a flag representing the comparison result of the first comparison unit 17.
The error count counter 20 counts as the number of errors the number of times that the first comparison unit 17 obtains a comparison result in which they do not match.
The error count upper limit register 21 holds the upper limit value of the error count to determine the upper limit of the error count.
The second comparison unit 22 compares the value of the error count counter 20 with the value of the error count upper limit register 21.
When the number of errors reaches the upper limit of the number of errors, the hardware disconnection storage unit 23 sets a flag indicating that the number of errors has reached the upper limit of the number of errors.
The firmware execution unit 24 controls the first hardware 12 by executing the firmware.

第２ハードウェア２５は、図１に示すように、第１ハードウェア１２と同様に、暗号化制御部１３、比較結果記憶部１９、エラー回数カウンタ２０、エラー回数上限レジスタ２１、第２比較部２２、ハードウェア切り離し記憶部２３、ファームウェア実行部２４を備える。また、第２ハードウェア２５は、さらに、空きハードウェア記憶部２６を備える。
第２ハードウェア２５がビジー状態でない場合、空きハードウェア記憶部２６は、ビジー状態でないことを示す空きハードウェアフラグを記憶する。 As shown in FIG. 1, the second hardware 25 has an encryption control unit 13, a comparison result storage unit 19, an error count counter 20, an error count upper limit register 21, and a second comparison unit, similarly to the first hardware 12. 22, a hardware disconnection storage unit 23, and a firmware execution unit 24 are provided. Further, the second hardware 25 further includes a free hardware storage unit 26.
When the second hardware 25 is not in the busy state, the free hardware storage unit 26 stores a free hardware flag indicating that the second hardware 25 is not in the busy state.

次に、本発明の一実施形態によるシステム１の処理フローについて説明する。
ここでは、図２に示すシステム１の処理フローを説明する。
なお、同一の符号が付与されているハードウェアを区別するために、以下の説明では、第１ハードウェア１２が備えるハードウェアの符号の末尾に「ａ」を付与し、第２ハードウェア２５が備えるハードウェアの符号の末尾に「ｂ」を付与する。 Next, the processing flow of the system 1 according to the embodiment of the present invention will be described.
Here, the processing flow of the system 1 shown in FIG. 2 will be described.
In order to distinguish the hardware to which the same code is assigned, in the following description, "a" is added to the end of the code of the hardware included in the first hardware 12, and the second hardware 25 is assigned. "B" is added to the end of the code of the provided hardware.

ファームウェア実行部２４ａは、ＤＲＡＭ１１から暗号化される前のデータである平文を読み出す。そして、ファームウェア実行部２４ａは、読み出した平文を平文レジスタ１４ａに格納する（ステップＳ１ａ）。
また、ファームウェア実行部２４ａは、接続先の第２ハードウェア２５の空きハードウェア記憶部２６が空きハードウェアフラグを記憶しているか否かを判定する。ファームウェア実行部２４ａは、空きハードウェア記憶部２６が空きハードウェアフラグを記憶していると判定した場合、ファームウェア実行部２４ｂを介して、ＤＲＡＭ１１から読み出した平文を平文レジスタ１４ｂに格納する（ステップＳ１ｂ）。 The firmware execution unit 24a reads the plain text which is the data before being encrypted from the DRAM 11. Then, the firmware execution unit 24a stores the read plaintext in the plaintext register 14a (step S1a).
Further, the firmware execution unit 24a determines whether or not the free hardware storage unit 26 of the second hardware 25 to be connected stores the free hardware flag. When the firmware execution unit 24a determines that the free hardware storage unit 26 stores the free hardware flag, the firmware execution unit 24a stores the plaintext read from the DRAM 11 in the plaintext register 14b via the firmware execution unit 24b (step S1b). ).

以下、第１ハードウェア１２が行う処理について記載するが、第２ハードウェア２５も同様の処理を行うものである。なお、図２において、第２ハードウェア２５が行う処理ステップについては、処理ステップの末尾に「ｂ」を付与して第１ハードウェア１２が行う処理ステップに対応する処理ステップを示している。ただし、第１ハードウェア１２は行うが、第２ハードウェア２５は行わない処理も存在する。また、第２ハードウェア２５は行うが、第１ハードウェア１２は行わない処理については、第１ハードウェア１２の処理と並行して説明する。 Hereinafter, the processing performed by the first hardware 12 will be described, but the second hardware 25 also performs the same processing. In FIG. 2, with respect to the processing step performed by the second hardware 25, a “b” is added to the end of the processing step to indicate the processing step corresponding to the processing step performed by the first hardware 12. However, there is a process in which the first hardware 12 is performed but the second hardware 25 is not performed. Further, a process in which the second hardware 25 is performed but the first hardware 12 is not performed will be described in parallel with the process of the first hardware 12.

ファームウェア実行部２４ａは、平文レジスタ１４ａに格納されている平文を、第１暗号化制御部１５ａ（第１暗号化部の一例）及び第２暗号化制御部１６ａ（第２暗号化部の一例）に送信する（ステップＳ２ａ）。
第１暗号化制御部１５ａ及び第２暗号化制御部１６ａのそれぞれは、平文を暗号化する（ステップＳ３ａ）。 The firmware execution unit 24a uses the plaintext stored in the plaintext register 14a as the first encryption control unit 15a (an example of the first encryption unit) and the second encryption control unit 16a (an example of the second encryption unit). (Step S2a).
Each of the first encryption control unit 15a and the second encryption control unit 16a encrypts the plaintext (step S3a).

比較部１７ａ（第１比較判定部の一例）は、第１暗号化制御部１５ａが平文を暗号化した結果の値（すなわち、暗号化されたデータ）と、第２暗号化制御部１６ａが平文を暗号化した結果の値（すなわち、暗号化されたデータ）とを比較する（ステップＳ４ａ）。
比較部１７ａは、両方の値が一致しているか否かを判定する（ステップＳ５ａ）。比較部１７ａは、判定結果（比較結果）を比較結果記憶部１９ａに書き込む。 In the comparison unit 17a (an example of the first comparison determination unit), the value as a result of the first encryption control unit 15a encrypting the plaintext (that is, the encrypted data) and the second encryption control unit 16a are the plaintext. Is compared with the value of the result of encrypting (that is, the encrypted data) (step S4a).
The comparison unit 17a determines whether or not both values match (step S5a). The comparison unit 17a writes the determination result (comparison result) in the comparison result storage unit 19a.

比較部１７ａは、両方の値が一致していると判定した場合（ステップＳ５ａにおいてＹＥＳ）、その値（暗号化されたデータ）をＤＲＡＭ１１に書き込む（ステップＳ６ａ）。
比較部１７ａは、ファームウェア実行部２４ａを介して、両方の値が一致していることをファームウェア実行部２４ｂに通知する（ステップＳ７ａ）。
ファームウェア実行部２４ｂは、ステップＳ３ｂの処理で暗号化した暗号化データを破棄する（ステップＳ８ｂ）。 When the comparison unit 17a determines that both values match (YES in step S5a), the comparison unit 17a writes the value (encrypted data) to the DRAM 11 (step S6a).
The comparison unit 17a notifies the firmware execution unit 24b that both values match via the firmware execution unit 24a (step S7a).
The firmware execution unit 24b discards the encrypted data encrypted in the process of step S3b (step S8b).

また、比較部１７ａは、両方の値が不一致であると判定した場合（ステップＳ５ａにおいてＮＯ）、ファームウェア実行部２４ａにエラー報告を送信する（ステップＳ９ａ）。エラー報告とは、両方の値が不一致であることを示す情報である。そして、エラー回数カウンタ２０は、カウント値に１を加える。 Further, when the comparison unit 17a determines that both values do not match (NO in step S5a), the comparison unit 17a transmits an error report to the firmware execution unit 24a (step S9a). Error reporting is information that indicates that both values do not match. Then, the error count counter 20 adds 1 to the count value.

第２比較部２２ａ（通知部の一例）は、エラー回数カウンタ２０ａのカウント値とエラー回数上限レジスタ２１ａの値とを比較する。第２比較部２２ａは、エラー回数カウンタ２０のカウント値（すなわち、エラー回数）とエラー回数上限レジスタ２１の値とが一致しているか否かを判定する（ステップＳ１０ａ）。 The second comparison unit 22a (an example of the notification unit) compares the count value of the error count counter 20a with the value of the error count upper limit register 21a. The second comparison unit 22a determines whether or not the count value of the error count counter 20 (that is, the number of errors) and the value of the error count upper limit register 21 match (step S10a).

第２比較部２２ａは、エラー回数カウンタ２０のカウント値とエラー回数上限レジスタ２１の値とが一致していると判定した場合（ステップＳ１０ａにおいてＹＥＳ）、エラー回数がエラー回数の上限に達したことを示すフラグを、ハードウェア切り離し記憶部２３に書き込む。第２比較部２２ａは、エラーが発生したことを第２ハードウェア２５に通知する（ステップＳ１１ａ）。
そして、第２比較部２２ａは、第１ハードウェア１２を切り離す（ステップＳ１２ａ）。 When the second comparison unit 22a determines that the count value of the error count counter 20 and the value of the error count upper limit register 21 match (YES in step S10a), the error count has reached the upper limit of the error count. Is written in the hardware disconnection storage unit 23. The second comparison unit 22a notifies the second hardware 25 that an error has occurred (step S11a).
Then, the second comparison unit 22a disconnects the first hardware 12 (step S12a).

また、第２比較部２２ａは、エラー回数カウンタ２０のカウント値とエラー回数上限レジスタ２１の値とが不一致であると判定した場合（ステップＳ１０ａにおいてＮＯ）、エラー回数カウンタ２０のカウント値とエラー回数上限レジスタ２１の値とが不一致であることを示すフラグを、比較結果記憶部１９に書き込む。そして、第２比較部２２ａは、ステップＳ１１ａの処理に進める。 When the second comparison unit 22a determines that the count value of the error count counter 20 and the value of the error count upper limit register 21 do not match (NO in step S10a), the count value of the error count counter 20 and the number of errors A flag indicating that the value of the upper limit register 21 does not match is written in the comparison result storage unit 19. Then, the second comparison unit 22a proceeds to the process of step S11a.

第２比較部２２ａがステップＳ１１ａの処理を行うと、ファームウェア実行部２４ｂは、第１ハードウェア１２からのエラーの通知によって第１ハードウェア１２にエラーが発生したことを確認し、比較結果記憶部１９ｂに書き込まれているフラフによって第２ハードウェア２５における比較結果が一致していることを確認する（ステップＳ１３ｂ）。
そして、ファームウェア実行部２４ｂ（書き込み部の一例）は、比較部１７ｂ（第２比較判定部の一例、書き込み部の一例）を介して、第１暗号化制御部１５ｂ（第３暗号化部の一例）による平文を暗号化した結果の値（すなわち、暗号化されたデータ）を、比較部１７ａがＤＲＡＭ１１に書き込んだ値に上書きする（ステップＳ１４ｂ）。 When the second comparison unit 22a performs the process of step S11a, the firmware execution unit 24b confirms that an error has occurred in the first hardware 12 due to the error notification from the first hardware 12, and the comparison result storage unit. It is confirmed that the comparison results in the second hardware 25 match by the fluff written in 19b (step S13b).
Then, the firmware execution unit 24b (an example of the writing unit) uses the first encryption control unit 15b (an example of the third encryption unit) via the comparison unit 17b (an example of the second comparison determination unit and an example of the writing unit). ) Is overwritten with the value obtained by encrypting the plaintext (that is, the encrypted data) with the value written in the DRAM 11 by the comparison unit 17a (step S14b).

以上、本発明の一実施形態によるシステム１について説明した。
システム１において、第１ハードウェア１２と第２ハードウェア２５とを備えるシステムである。第１ハードウェア１２は、データを第１暗号化データに暗号化する第１暗号化制御部１５ａと、前記データを第２暗号化データに暗号化する第２暗号化制御部１６ａと、第１暗号化データと第２暗号化データとを比較し、一致しているか否かを判定する第１比較部１７と、第１暗号化データと第２暗号化データとが一致していないと第１比較部１７が判定した場合に、第１暗号化データと第２暗号化データとが一致していないことを第２ハードウェア２５に通知する第２比較部２２と、を備える。また、第２ハードウェア２５は、前記データを第３暗号化データに暗号化する第１暗号化制御部１５ｂと、前記データを第４暗号化データに暗号化する第２暗号化制御部１６ｂと、第３暗号化データと第４暗号化データとを比較し、一致しているか否かを判定する比較部１７ｂと、第１暗号化データと第２暗号化データとが一致していないことを示す通知を第２比較部２２から受け、第３暗号化データと第４暗号化データとが一致している場合に、第３暗号化データを比較部１７ｂを介してＤＲＡＭ１１に書き込むファームウェア実行部２４ｂと、を備える。
こうすることで、システム１は、ハードウェアを連続的に稼働したまま暗号化の処理を継続することができる。 The system 1 according to the embodiment of the present invention has been described above.
The system 1 is a system including the first hardware 12 and the second hardware 25. The first hardware 12 includes a first encryption control unit 15a that encrypts data into first encrypted data, a second encryption control unit 16a that encrypts the data into second encrypted data, and a first. If the first comparison unit 17 that compares the encrypted data and the second encrypted data and determines whether or not they match, and the first encrypted data and the second encrypted data do not match, the first When the comparison unit 17 determines, the second comparison unit 22 notifies the second hardware 25 that the first encrypted data and the second encrypted data do not match. Further, the second hardware 25 includes a first encryption control unit 15b that encrypts the data into the third encrypted data, and a second encryption control unit 16b that encrypts the data into the fourth encrypted data. , The comparison unit 17b that compares the third encrypted data and the fourth encrypted data and determines whether or not they match, and that the first encrypted data and the second encrypted data do not match. When the notification is received from the second comparison unit 22 and the third encrypted data and the fourth encrypted data match, the firmware execution unit 24b writes the third encrypted data to the DRAM 11 via the comparison unit 17b. And.
By doing so, the system 1 can continue the encryption process while the hardware is continuously running.

本発明の実施形態による最小構成のシステム１について説明する。
本発明の実施形態による最小構成のシステム１は、図３に示すように、第１ハードウェア１２と第２ハードウェア２５とを備えるシステムである。
第１ハードウェア１２は、第１暗号化部１２１、第２暗号化部１２２、第１比較判定部１２３、通知部１２４を備える。
第２ハードウェア２５は、第３暗号化部２５１、第４暗号化部２５２、第２比較判定部２５３、書き込み部２５４を備える。
第１暗号化部１２１は、データを第１暗号化データに暗号化する。
第２暗号化部１２２は、前記データを第２暗号化データに暗号化する。
第１比較判定部１２３は、第１暗号化データと第２暗号化データとを比較し、一致しているか否かを判定する。
通知部１２４は、第１暗号化データと第２暗号化データとが一致していないと第１比較判定部１２３が判定した場合に、第１暗号化データと第２暗号化データとが一致していないことを第２ハードウェア２５に通知する。
第３暗号化部２５１は、前記データを第３暗号化データに暗号化する。
第４暗号化部２５２は、前記データを第４暗号化データに暗号化する。
第２比較判定部２５３は、前記第３暗号化データと前記第４暗号化データとを比較し、一致しているか否かを判定する。
書き込み部２５４は、第１暗号化データと第２暗号化データとが一致していないことを示す通知を通知部１２４から受け、第３暗号化データと第４暗号化データとが一致している場合に、第３暗号化データを記憶部に書き込む。 The system 1 having the minimum configuration according to the embodiment of the present invention will be described.
As shown in FIG. 3, the system 1 having the minimum configuration according to the embodiment of the present invention is a system including the first hardware 12 and the second hardware 25.
The first hardware 12 includes a first encryption unit 121, a second encryption unit 122, a first comparison determination unit 123, and a notification unit 124.
The second hardware 25 includes a third encryption unit 251, a fourth encryption unit 252, a second comparison determination unit 253, and a writing unit 254.
The first encryption unit 121 encrypts the data into the first encrypted data.
The second encryption unit 122 encrypts the data into the second encrypted data.
The first comparison determination unit 123 compares the first encrypted data and the second encrypted data, and determines whether or not they match.
When the first comparison determination unit 123 determines that the first encrypted data and the second encrypted data do not match, the notification unit 124 matches the first encrypted data and the second encrypted data. Notify the second hardware 25 that it has not been done.
The third encryption unit 251 encrypts the data into the third encrypted data.
The fourth encryption unit 252 encrypts the data into the fourth encrypted data.
The second comparison determination unit 253 compares the third encrypted data with the fourth encrypted data, and determines whether or not they match.
The writing unit 254 receives a notification from the notification unit 124 indicating that the first encrypted data and the second encrypted data do not match, and the third encrypted data and the fourth encrypted data match. In this case, the third encrypted data is written in the storage unit.

なお、本発明の実施形態における処理は、適切な処理が行われる範囲において、処理の順番が入れ替わってもよい。 In the processing according to the embodiment of the present invention, the order of the processing may be changed as long as the appropriate processing is performed.

本発明の実施形態におけるＤＲＡＭ１１、平文レジスタ１４（１４ａ、１４ｂ）、比較結果記憶部１９（１９ａ、１９ｂ）、エラー回数上限レジスタ２１（２１ａ、２１ｂ）、ハードウェア切り離し記憶部２３（２３ａ、２３ｂ）、その他の記憶装置のそれぞれは、適切な情報の送受信が行われる範囲においてどこに備えられていてもよい。また、ＤＲＡＭ１１、平文レジスタ１４（１４ａ、１４ｂ）、比較結果記憶部１９（１９ａ、１９ｂ）、エラー回数上限レジスタ２１（２１ａ、２１ｂ）、ハードウェア切り離し記憶部２３（２３ａ、２３ｂ）、その他の記憶装置のそれぞれは、適切な情報の送受信が行われる範囲において複数存在しデータを分散して記憶していてもよい。 DRAM 11, plaintext register 14 (14a, 14b), comparison result storage unit 19 (19a, 19b), error count upper limit register 21 (21a, 21b), hardware detached storage unit 23 (23a, 23b) according to the embodiment of the present invention. , Each of the other storage devices may be provided anywhere as long as appropriate information is transmitted and received. Further, the DRAM 11, the plaintext register 14 (14a, 14b), the comparison result storage unit 19 (19a, 19b), the error count upper limit register 21 (21a, 21b), the hardware disconnection storage unit 23 (23a, 23b), and other storage. Each of the devices may exist in a plurality of devices within a range in which appropriate information is transmitted and received, and the data may be distributed and stored.

本発明の実施形態について説明したが、上述の第１ハードウェア１２、第２ハードウェア２５、ファームウェア実行部２４（２４ａ、２４ｂ）、その他の制御装置は内部に、コンピュータシステムを有していてもよい。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。コンピュータの具体例を以下に示す。
図４は、少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。
コンピュータ５は、図４に示すように、ＣＰＵ６、メインメモリ７、ストレージ８、インターフェース９を備える。
例えば、上述の第１ハードウェア１２、第２ハードウェア２５、ファームウェア実行部２４（２４ａ、２４ｂ）、その他の制御装置のそれぞれは、コンピュータ５に実装される。そして、上述した各処理部の動作は、プログラムの形式でストレージ８に記憶されている。ＣＰＵ６は、プログラムをストレージ８から読み出してメインメモリ７に展開し、当該プログラムに従って上記処理を実行する。また、ＣＰＵ６は、プログラムに従って、上述した各記憶部に対応する記憶領域をメインメモリ７に確保する。 Although the embodiment of the present invention has been described, the above-mentioned first hardware 12, second hardware 25, firmware execution units 24 (24a, 24b), and other control devices may have a computer system inside. good. The process of the above-mentioned processing is stored in a computer-readable recording medium in the form of a program, and the above-mentioned processing is performed by the computer reading and executing this program. A specific example of a computer is shown below.
FIG. 4 is a schematic block diagram showing a configuration of a computer according to at least one embodiment.
As shown in FIG. 4, the computer 5 includes a CPU 6, a main memory 7, a storage 8, and an interface 9.
For example, the first hardware 12, the second hardware 25, the firmware execution units 24 (24a, 24b), and the other control devices described above are each mounted on the computer 5. The operation of each processing unit described above is stored in the storage 8 in the form of a program. The CPU 6 reads the program from the storage 8, expands it into the main memory 7, and executes the above processing according to the program. Further, the CPU 6 secures a storage area corresponding to each of the above-mentioned storage units in the main memory 7 according to the program.

ストレージ８の例としては、ＨＤＤ（ＨａｒｄＤｉｓｋＤｒｉｖｅ）、ＳＳＤ（ＳｏｌｉｄＳｔａｔｅＤｒｉｖｅ）、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ（ＣｏｍｐａｃｔＤｉｓｃＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、ＤＶＤ−ＲＯＭ（ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、半導体メモリ等が挙げられる。ストレージ８は、コンピュータ５のバスに直接接続された内部メディアであってもよいし、インターフェース９または通信回線を介してコンピュータ５に接続される外部メディアであってもよい。また、このプログラムが通信回線によってコンピュータ５に配信される場合、配信を受けたコンピュータ５が当該プログラムをメインメモリ７に展開し、上記処理を実行してもよい。少なくとも１つの実施形態において、ストレージ８は、一時的でない有形の記憶媒体である。 Examples of the storage 8 include HDD (Hard Disk Drive), SSD (Solid State Drive), magnetic disk, optical magnetic disk, CD-ROM (Compact Disk Read Only Memory), DVD-ROM (Digital Versaille Disk Read). , Semiconductor memory and the like. The storage 8 may be internal media directly connected to the bus of computer 5, or external media connected to computer 5 via an interface 9 or a communication line. When this program is distributed to the computer 5 via a communication line, the distributed computer 5 may expand the program in the main memory 7 and execute the above processing. In at least one embodiment, the storage 8 is a non-temporary tangible storage medium.

また、上記プログラムは、前述した機能の一部を実現してもよい。さらに、上記プログラムは、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるファイル、いわゆる差分ファイル（差分プログラム）であってもよい。上記プログラムは、ファームウェアであってもよい。 Further, the above program may realize a part of the above-mentioned functions. Further, the program may be a file that can realize the above-mentioned functions in combination with a program already recorded in the computer system, that is, a so-called difference file (difference program). The above program may be firmware.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例であり、発明の範囲を限定しない。これらの実施形態は、発明の要旨を逸脱しない範囲で、種々の追加、省略、置き換え、変更を行ってよい。 Although some embodiments of the present invention have been described, these embodiments are examples and do not limit the scope of the invention. Various additions, omissions, replacements, and changes may be made to these embodiments without departing from the gist of the invention.

１・・・システム
５・・・コンピュータ
６・・・ＣＰＵ
７・・・メインメモリ
８・・・ストレージ
９・・・インターフェース
１１・・・ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）
１２・・・第１ハードウェア
１３・・・暗号化制御部
１４・・・平文レジスタ
１５・・・第１暗号化制御部
１６・・・第２暗号化制御部
１７・・・第１比較部
１８・・・データ書き込み部
１９・・・比較結果記憶部
２０・・・エラー回数カウンタ
２１・・・エラー回数上限レジスタ
２２・・・第２比較部
２３・・・ハードウェア切り離し記憶部
２４・・・ファームウェア実行部
２５・・・第２ハードウェア
２６・・・空きハードウェア記憶部 1 ... System 5 ... Computer 6 ... CPU
7 ... Main memory 8 ... Storage 9 ... Interface 11 ... DRAM (Dynamic Random Access Memory)
12 ... 1st hardware 13 ... Encryption control unit 14 ... Plain register 15 ... 1st encryption control unit 16 ... 2nd encryption control unit 17 ... 1st comparison unit 18 ... Data writing unit 19 ... Comparison result storage unit 20 ... Error count counter 21 ... Error count upper limit register 22 ... Second comparison unit 23 ... Hardware detached storage unit 24 ... -Firmware execution unit 25 ... Second hardware 26 ... Free hardware storage unit

Claims

A system with first and second hardware
The first hardware is
1st register and
The data before being encrypted is stored in the first register, it is determined whether or not the free hardware storage unit stores the free hardware flag, and it is determined that the free hardware flag is stored. In this case, the firmware execution unit that stores the data in the second register and
A first encryption unit that encrypts the data stored in the first register into first encrypted data,
A second encryption unit that encrypts the data stored in the first register into second encrypted data, and
A first comparison determination unit that compares the first encrypted data and the second encrypted data and determines whether or not they match.
When the first comparison determination unit determines that the first encrypted data and the second encrypted data do not match, the first encrypted data and the second encrypted data match. A notification unit that notifies the second hardware that there is no data,
With
The second hardware is
The free hardware storage unit and
With the second register
A third encryption unit that encrypts the data stored in the second register into third encrypted data, and
A fourth encryption unit that encrypts the data stored in the second register into fourth encrypted data, and
A second comparison determination unit that compares the third encrypted data and the fourth encrypted data and determines whether or not they match.
When a notification indicating that the first encrypted data and the second encrypted data do not match is received from the notification unit, and the third encrypted data and the fourth encrypted data match. In addition, a writing unit that writes the third encrypted data to the storage unit,
System with.

An error count counter that counts the fact that the first encrypted data and the second encrypted data do not match as the number of errors.
With
The notification unit
When the error count counter reaches the upper limit of the error count, the second hardware is notified that the first encrypted data and the second encrypted data do not match.
The system according to claim 1.

An encryption processing method by a system including a first hardware having a first register, a free hardware storage unit, and a second hardware having a second register.
The data before being encrypted is stored in the first register, it is determined whether or not the free hardware storage unit stores the free hardware flag, and it is determined that the free hardware flag is stored. In the case, storing the data in the second register and
To encrypt the data stored in the first register into the first encrypted data, and
To encrypt the data stored in the first register into the second encrypted data,
Comparing the first encrypted data with the second encrypted data to determine whether or not they match, and
When it is determined that the first encrypted data and the second encrypted data do not match, the second hardware indicates that the first encrypted data and the second encrypted data do not match. Notifying the ware and
To encrypt the data stored in the second register into the third encrypted data, and
To encrypt the data stored in the second register into the fourth encrypted data, and
Comparing the third encrypted data with the fourth encrypted data to determine whether or not they match, and
When the notification indicating that the first encrypted data and the second encrypted data do not match is received and the third encrypted data and the fourth encrypted data match, the first 3 Writing encrypted data to the storage unit and
Cryptographic processing method including.